JP3420750B1 - Recursive multi-bit analog-to-digital converter with predictor - Google Patents
Recursive multi-bit analog-to-digital converter with predictorInfo
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Abstract
【要約】
フラッシュ変換器(104)は、入力信号と帰還DAC
(114)との間との差を処理する正確な連続時間誤差
増幅器(102)を前に配置する。DACの出力は、た
とえば、一連の精密コンデンサによって増幅器の仮想グ
ランドに連動するように結合される。入力回路はまた、
DAC(114)に連結されるコンデンサに容量がほぼ
等しい一連の精密コンデンサなどの連続時間要素によっ
て、増幅器の入力に結合される。増幅器(102)は、
たとえば1KHzを越える広域通過特性を備えるような
中程度の利得(16)を備えていてもよい。DACは、
入力信号の次の値を予測するために、フラッシュ変換器
(104)からのディジタル出力および最後にラッチさ
れた出力を使用するディジタル信号処理ブロックのラッ
チされた出力によって制御される。変換器制御ループの
安定性は、予測回路に低域通過特性を設けることによっ
てもたらされる。変換器は、フラッシュ変換器(10
4)によって生成され、適性にスケーリングされたディ
ジタル値をDAC(114)を駆動する第1のディジタ
ルラッチ回路(112)の電流値に加算することによっ
て、第1のディジタル結果を生成する。変換器の出力
は、簡素な低域ディジタルフィルタ(116)に第1の
ディジタル結果を通過させることによって生成される第
2のディジタル結果である。第2のディジタル結果は、
最適位相データ復元を行うことができるようにするため
に、入力サンプリングクロックの任意の位相を通過させ
ることによって、二次抽出されてもよい。Abstract: A flash converter (104) includes an input signal and a feedback DAC.
An accurate continuous time error amplifier (102) that handles the difference from (114) is placed in front. The output of the DAC is coupled to, for example, a virtual ground of the amplifier by a series of precision capacitors. The input circuit also
Coupled to the input of the amplifier by a continuous-time element such as a series of precision capacitors whose capacitance is approximately equal to the capacitance coupled to DAC (114). The amplifier (102)
For example, it may have a medium gain (16) having a wide-pass characteristic exceeding 1 KHz. DAC is
Controlled by the digital output from the flash converter (104) and the latched output of the digital signal processing block using the last latched output to predict the next value of the input signal. The stability of the converter control loop is provided by providing a low pass characteristic in the prediction circuit. The converter is a flash converter (10
A first digital result is generated by adding the appropriately scaled digital value generated by 4) to the current value of the first digital latch circuit (112) driving the DAC (114). The output of the converter is a second digital result generated by passing the first digital result through a simple low-pass digital filter (116). The second digital result is
Secondary extraction may be performed by passing any phase of the input sampling clock to allow for optimal phase data recovery.
Description
【0001】本発明の分野
本発明は主に、アナログ−ディジタル変換器(ADC)
に関し、さらに詳細には、高速かつ高分解能のモノリシ
ック集積回路ADCに関する。FIELD OF THE INVENTION The present invention is primarily concerned with analog-to-digital converters (ADCs).
And more particularly to a high speed and high resolution monolithic integrated circuit ADC.
【0002】関連技術の説明
高い変換率および少ない待ち時間を必要とする従来のア
ナログ−ディジタル変換器(ADC)は一般に、基本フ
ラッシュ変換器として周知である構成において、抵抗型
梯子回路の段階的な電圧に接続された一連のスタック型
比較器を利用する。情報通信技術において、制限された
数の従来技術のADC回路アーキテクチャの中で速度お
よび分解能を増加するために、膨大な研究資金が、連続
的に費やされている。2. Description of Related Art Conventional analog-to-digital converters (ADCs) that require high conversion rates and low latencies are generally stepped resistive resistive ladder circuits in a configuration known as a basic flash converter. Utilizes a series of stacked comparators connected to a voltage. In information and communication technology, vast research funds are continuously being expended to increase speed and resolution within a limited number of prior art ADC circuit architectures.
【0003】基本フラッシュ変換器は、主にクロックサ
イクルごとに完全なデータ変換を行うために、きわめて
高速で作動する。しかし、nビットフラッシュ変換器は
一般に、抵抗型梯子回路の段階的に増加する電圧ステッ
プに接続される2n個の比較器を必要とする。nビット
バイナリ出力を生成するために、「温度計」型バイナリ
ディジタル符号化回路として公知である回路に比較器の
出力を流すことができる。名前から察することができる
ように、フラッシュ変換器の主な利点は、その速度であ
る。さらに、この装置は、入力サンプルホールド回路を
必要しない。Basic flash converters operate at extremely high speeds, primarily to perform complete data conversions on every clock cycle. However, n-bit flash converters generally require 2 n comparators connected to the increasing voltage steps of a resistive ladder circuit. The output of the comparator can be passed through what is known as a "thermometer" type binary digital encoding circuit to produce an n-bit binary output. As the name implies, the main advantage of flash converters is their speed. Moreover, this device does not require an input sample and hold circuit.
【0004】一方、フラッシュ変換器には、8ビットを
越える分解能で顕著になるいくつかの制限があることが
周知である。上述したように、比較器の数は、分解能に
応じて指数関数的に増加する。したがって、さほど大き
くない8ビット分解能の場合でさえ、256個の比較器
が必要とされる。さらなる制限には、クロックスキュー
から生じる微分位相誤差、きわめて膨大な回路面積およ
び相当の電荷の逆流が挙げられる。On the other hand, it is well known that flash converters have some limitations that become noticeable at resolutions above 8 bits. As mentioned above, the number of comparators increases exponentially with the resolution. Therefore, even with a modest 8-bit resolution, 256 comparators are needed. Additional limitations include differential phase error resulting from clock skew, extremely large circuit area and considerable charge backflow.
【0005】上述したような制限を克服することに関し
て、最近の研究は、ステージ当たりのビットを少なく
し、それによって、逆流、クロックスキューおよび回路
面積を減少させるマルチステージフラッシュ変換器(こ
れはまた、「パイプライン式」フラッシュ変換器として
も周知である)に集中されている。このようなマルチス
テージ装置において、各ステージは入力サンプルホール
ド回路を含む。さらに、入力の大きさを評価するため
に、パイプラインにおける各ステージは、それ自体の個
別のフラッシュ変換器を使用し、ディジタル結果を帰還
ループにおけるディジタル−アナログ変換器(DAC)
に供給する。DACの結果と入力サンプルホールド回路
の出力との差は増幅され、次のステージのサンプルホー
ルド回路の入力に供給される。一旦、次のステージが増
幅器の出力信号をサンプリングされると、前のステージ
は次の入力信号を受信するために解放される。Regarding overcoming the above mentioned limitations, recent research has shown that multi-stage flash converters (which also reduce backflow, clock skew and circuit area) have fewer bits per stage. (Also known as a "pipelined" flash converter). In such a multi-stage device, each stage includes an input sample and hold circuit. Further, to evaluate the magnitude of the inputs, each stage in the pipeline uses its own separate flash converter, and the digital result is a digital-to-analog converter (DAC) in the feedback loop.
Supply to. The difference between the DAC result and the output of the input sample and hold circuit is amplified and supplied to the input of the sample and hold circuit of the next stage. Once the next stage has sampled the amplifier output signal, the previous stage is released to receive the next input signal.
【0006】パイプライン式の構成に関連する一つの問
題の例を示すために、パイプライン式フラッシュ変換器
における増幅器が16という中程度の利得を有すると仮
定する。第1のフラッシュ変換器がその振幅を推定し、
帰還DACの推定された振幅出力が入力信号から減算さ
れている間、第1のステージへの入力信号は、少なくと
も標本化および保持されなければならない。入力信号が
標本化および保持されていない場合には、出力誤差信号
が第2のステージによって標本化される前であっても、
第1のフラッシュディジタル振幅推定を無効にさせ、第
1のステージの増幅器を飽和状態にするのに十分な量だ
け振幅を変更することができることに留意すべきであ
る。したがって、増幅器を前に置くことによってパイプ
ライン式ステージにおいて第2のフラッシュ変換器の精
度を向上させることができるが、今度はこのために、サ
ンプルホールド回路が必要になるのが一般的である。To show an example of one problem associated with a pipelined configuration, assume that the amplifier in a pipelined flash converter has a medium gain of 16. The first flash converter estimates its amplitude,
The input signal to the first stage must be sampled and held at least while the estimated amplitude output of the feedback DAC is subtracted from the input signal. If the input signal is not sampled and held, even before the output error signal is sampled by the second stage,
It should be noted that the first flash digital amplitude estimate can be overridden and the amplitude can be changed by an amount sufficient to saturate the amplifier of the first stage. Therefore, the accuracy of the second flash converter can be improved in a pipelined stage by putting an amplifier in front, which in turn generally requires a sample and hold circuit.
【0007】パイプライン式フラッシュ変換器は、10
0MHzなど高速で動作することができる。しかし、第
1の誤差信号がパイプラインの第2のステージに供給さ
れるときに生じる微分線形誤差のために、この分解能は
通常、約10ビットまでに制限されてきた。別の問題
は、変換器の全体の線形性を制御する第1のステージの
DACにおける高い積分線形性の欠如であった。したが
って、3〜5回の連続変換の固有待ち時間が出力データ
の品質に影響を及ぼす場合には、このような変換器は通
常、10〜12ビットの中程度の分解能を必要とする用
途において使用される。The pipeline flash converter has 10
It can operate at high speed such as 0 MHz. However, this resolution has typically been limited to about 10 bits because of the differential linear error that occurs when the first error signal is fed to the second stage of the pipeline. Another problem was the lack of high integral linearity in the first stage DAC, which controls the overall linearity of the converter. Therefore, when the inherent latency of 3-5 consecutive conversions affects the quality of the output data, such converters are typically used in applications requiring medium resolution of 10-12 bits. To be done.
【0008】基本およびパイプライン式フラッシュ変換
器における微分線形性の制限を克服するために、サンプ
ルホールド回路および高い微分積分線形性を備えた1回
のみの帰還DACを利用する再帰技術を用いて、変換器
の分解能を向上させる努力に力が注がれてきた。DAC
と入力信号との間の誤差信号が、入力信号を得るために
DACを駆動するマルチサイクルにおいて使用された
後、このような装置において、入力は常に標本化および
保持される。最終的な結果は、DACディジタル入力ワ
ードである。To overcome the differential linearity limitation in basic and pipelined flash converters, using a recursive technique that utilizes a sample-and-hold circuit and a one-time feedback DAC with high differential integral linearity, Efforts have been focused on improving the resolution of the transducer. DAC
In such a device, the input is always sampled and held after the error signal between the input signal and the input signal is used in the multi-cycle driving the DAC to obtain the input signal. The final result is a DAC digital input word.
【0009】初期の再帰変換器において、単一高利得比
較器が誤差信号の処理を行った。このような装置におい
て、比較器の出力は次に、逐次近似法として公知である
技術を用いて、入力信号の未知値用の二分探索を実行す
るために使用された。保持入力電圧用の二分探索を実行
するために、帰還経路における逐次近似レジスタ(SA
R)は、比較器の出力を受信し、帰還DACの制御を行
った。複数のクロックサイクルが各データ変換のために
必要とされたため、このような変換器は、未知の入力信
号をディジタル値に変換するためには比較的長時間を要
した。すぐれた帰還DACを用いて、このような変換器
は、16ビット分解能を実現することができたが、少な
くとも1つのクロックサイクルが、分解能の各ビットに
対して必要であった。さらに、入力サンプルホールド回
路は、変換に必要な時間中、入力振幅を維持する必要が
あった。また、変換の終り付近に冗長な逐次近似ステッ
プを設けない限り、変換に必要な時間にわたるサンプル
ホールドにおけるドループ(droop)は、変換器に微分
線形性の不正確さを生じた。In early recursive converters, a single high gain comparator processed the error signal. In such a device, the output of the comparator was then used to perform a binary search for the unknowns of the input signal using a technique known as successive approximation. In order to perform a binary search for the holding input voltage, a successive approximation register (SA
R) received the output of the comparator and controlled the feedback DAC. Since multiple clock cycles were required for each data conversion, such converters took a relatively long time to convert the unknown input signal to a digital value. With a good feedback DAC, such a converter was able to achieve 16-bit resolution, but at least one clock cycle was required for each bit of resolution. In addition, the input sample and hold circuit had to maintain the input amplitude for the time required for the conversion. Also, unless a redundant successive approximation step is provided near the end of the transformation, droop in the sample-hold over the time required for the transformation caused differential linearity inaccuracy in the transducer.
【0010】単一比較器が中程度の分解能を有するフラ
ッシュ変換器に替わり、高利得増幅器が中程度であるが
制御された利得の増幅器に替わったときに、基本逐次近
似変換器において著しい改良が施された。入力信号と帰
還DACとの間の誤差に対応する信号が次に、(増幅さ
れた後に)マルチビットフラッシュ変換器によって変換
され、出力がラッチされ、DACを制御する加算器によ
って帰還経路において処理が行われた。ラッチ回路の出
力も加算器の第2の入力を生成した。Significant improvements in the basic successive approximation converter were made when the single comparator replaced the flash converter with a medium resolution and the high gain amplifier with a medium but controlled gain amplifier. Was given. The signal corresponding to the error between the input signal and the feedback DAC is then converted (after amplification) by the multi-bit flash converter, the output is latched and processed in the feedback path by the adder controlling the DAC. It was conducted. The output of the latch circuit also produced the second input of the adder.
【0011】このように改良された逐次近似装置は、各
クロックサイクルにおいて2ビット以上を作成すること
ができるが、依然として入力サンプルホールド回路が必
要であった。別の欠点は増幅器から生じた。このような
変換器において、高い精度を実現するために、増幅器の
利得は、段階的なステップで増加しなければならなかっ
た。高利得ステップにおける増幅器の整定時間(settli
ngtime)は長くなったが、変換器は著しく遅くなった。While the improved successive approximation device can produce more than one bit in each clock cycle, it still required an input sample and hold circuit. Another drawback came from the amplifier. In order to achieve high accuracy in such converters, the gain of the amplifier had to be increased in stepwise steps. Amplifier settling time (settli
ngtime) was longer, but the converter was significantly slower.
【0012】マルチビット再帰変換器におけるさらなる
努力は、帰還経路におけるDACの速度および正確さを
改良することに集中された。しかし、アナログ−ディジ
タル変換器で必要とされる4または5クロックサイクル
は、依然として、変換器の全体速度を制限している。Further efforts in multi-bit recursive converters have focused on improving the speed and accuracy of the DAC in the feedback path. However, the 4 or 5 clock cycles required in analog-to-digital converters still limit the overall speed of the converter.
【0013】アナログ信号を変換しているとき、変換器
の標本化周波数付近の周波数領域における入力信号エネ
ルギを除去することが望ましい。たとえば、クロックサ
イクルごとの入力を標本化することによって、変換器の
標本化周波数を著しく増加することができる場合には、
入力信号増幅器チェーンにおいて必要とされるアンチエ
イリアシングフィルタの次数およびコストを著しく削減
することができる。When converting an analog signal, it is desirable to remove the input signal energy in the frequency domain near the sampling frequency of the converter. For example, if the sampling frequency of the converter can be significantly increased by sampling the input every clock cycle,
The order and cost of the anti-aliasing filter required in the input signal amplifier chain can be significantly reduced.
【0014】したがって、各クロックサイクルにおいて
入力を標本化することができ、アンチエイリアシングを
非常に簡単に行うことができたため、後に「シグマ−デ
ルタ」変換器として知られる変換器が一般化するように
なった。これは、可聴周波用途のためのフィルタ設計に
おいて、特に有用であることがわかった。初期のシグマ
−デルタ変換器は、帰還DACレイアウトにおいて正確
さを必要とすることなく、本来備わっている高い積分線
形性を提供する簡素な1ビットDACを使用していた。
シグマ−デルタ変換器において、入力電圧と1ビットD
ACとの差によって生じる誤差信号は、1ビット比較器
に適用する前に、1つ以上の離散スイッチキャパシタ積
分増幅器に供給される。積分増幅器の数は一般に、ルー
プの次数に応じて増加する。1ビットシグマ−デルタ変
換器は現在、可聴周波用途のための一般的な選択であ
る。Therefore, the input could be sampled each clock cycle and anti-aliasing could be done very easily, so that a converter later known as a "sigma-delta" converter became popular. became. This has been found to be particularly useful in filter design for audio applications. Early sigma-delta converters used a simple 1-bit DAC that provided the inherent high integral linearity without the need for accuracy in the feedback DAC layout.
Input voltage and 1-bit D in sigma-delta converter
The error signal caused by the difference from AC is provided to one or more discrete switch capacitor integrating amplifiers before being applied to the 1-bit comparator. The number of integrating amplifiers generally increases with the order of the loop. The 1-bit sigma-delta converter is currently a popular choice for audio applications.
【0015】シグマ−デルタ変換器の1つの欠点は、高
分解能を実現するために、きわめて高いオーバサンプリ
ング比(ナイキストサンプリング速度に対するサンプリ
ング速度の比)を必要とすることである。他の欠点は、
変換器ループの次数に関連する。たとえば、同程度の変
換器分解能のために入力信号帯域幅を拡大するために、
信号処理帰還ループの次数を増加することもできる。し
かし、必要とされるループフィルタの次数に比例して、
設けられる積分増幅器の数を増加させなければならな
い。公知のシグマ−デルタ変換器の制限として、スプリ
アストーンと、変換器のループに比例する速度で周波数
に関して増加する出力雑音スペクトル密度とがある。One disadvantage of the sigma-delta converter is that it requires a very high oversampling ratio (ratio of sampling rate to Nyquist sampling rate) to achieve high resolution. Another drawback is
It is related to the order of the converter loop. For example, to extend the input signal bandwidth for comparable transducer resolution,
It is also possible to increase the order of the signal processing feedback loop. However, in proportion to the required loop filter order,
The number of integrating amplifiers provided must be increased. Limitations of known sigma-delta converters include spurious tones and output noise spectral density that increases with frequency at a rate proportional to the converter loop.
【0016】さらに、このような変換器において、その
出力部でディジタルデシメーションフィルタによって、
複数のクロックサイクルにわたって1ビット比較器の出
力を処理しなければならない。このデシメーションフィ
ルタは、入力信号ナイキスト帯域幅を超える周波数領域
における多量の変換器量子化雑音を排除するために、基
本ループより少なくとも1つ高い次数を備えていなけれ
ばならないため、相当複雑になる可能性があることが知
られている。量子化雑音がこのように増加する理由は、
周波数の増加に伴い積分増幅器の利得が固有低減(inhe
rentreduction)することにある。Furthermore, in such a converter, a digital decimation filter is provided at the output of the converter,
The output of the 1-bit comparator must be processed over multiple clock cycles. This decimation filter can be quite complex because it must have at least one order higher than the fundamental loop to eliminate a large amount of transducer quantization noise in the frequency domain above the input signal Nyquist bandwidth. It is known that there is. The reason why the quantization noise increases in this way is
As the frequency increases, the gain of the integrating amplifier inherently decreases (inhe
rentreduction).
【0017】さらに、シグマ−デルタ変換器は、各クロ
ックサイクルにおいて入力を標本化し、標本ごとに完全
な変換を行わない。第一に、入力標本化回路は、一般的
にはこのような装置において使用される離散積分器用の
入力回路の一部である。第二に、入力標本化回路が使用
されなかった場合には、切換えるたびにDAC出力にお
いて時間ジッタまたはグリッチエネルギの結果として、
積分器出力に不正確さを生じる。Further, the sigma-delta converter samples the input at each clock cycle and does not perform a complete conversion on a sample-by-sample basis. First, the input sampling circuit is typically part of the input circuit for the discrete integrator used in such devices. Second, if the input sampling circuit was not used, each time it switched, as a result of time jitter or glitch energy at the DAC output,
Inaccuracies in the integrator output.
【0018】シグマ−デルタ変換器に関するさらに初期
の努力は、変換器の次数を増加することによって、可聴
周波信号の周波数領域を越える速度を増加させることに
集中した。シグマ−デルタ変換器の次数を増加させるこ
とは、出力雑音スペクトルの勾配を増加させるため、高
次のデシメーションフィルタは一般に、出力データを復
元する必要があった。さらに、高次のループにおいて増
加した安定性に関する問題およびトーンに対処するため
に、多くの技術が開発された。Earlier efforts with sigma-delta converters focused on increasing the speed of the audio signal over the frequency domain by increasing the order of the converter. Increasing the order of the sigma-delta converter increases the slope of the output noise spectrum, so higher order decimation filters generally needed to recover the output data. In addition, many techniques have been developed to address the increased stability issues and tones in higher order loops.
【0019】ループの次数の増加にかかわらず、依然と
して、可聴周波領域より高い大きさの次数の帯域幅を有
する信号周波数を処理することができる1ビットシグマ
−デルタ変換器を構築することは、依然として困難であ
る。しかし、このような信号周波数を処理することは、
たとえば銅線加入者ループにわたって遠距離データ通信
で必要とされるタスクの多くを実行しなければならな
い。高分解能遠距離用途のためのシグマ−デルタADC
標本化周波数を増加させるための努力において、設計者
は、変換ステップにつき多くのビットを得るために、積
分増幅器チェーンの出力で、シグマ−デルタ変換器にお
ける単一の比較器をマルチビットフラッシュ変換器に替
えることにした。このような設計において、マルチビッ
トフラッシュ出力は通常、マルチビット帰還DACに接
続される。このようなマルチビットフラッシュ信号処理
は、変換器の量子化雑音を低減するが、1ビット変換器
によるDAC構成の簡素さは損なわれる。したがって、
変換器の量子化雑音は依然として、変換器の次数に比例
して、周波数に関して増加する。Despite the increasing order of the loop, it still remains to build a 1-bit sigma-delta converter that can handle signal frequencies with orders of magnitude higher than the audio range. Have difficulty. However, processing such signal frequencies is
For example, many of the tasks required for telecommunications over copper wire loops must be performed. Sigma-Delta ADC for high resolution long range applications
In an effort to increase the sampling frequency, designers have used a single comparator in a sigma-delta converter at the output of an integrating amplifier chain to obtain more bits per conversion step, a multi-bit flash converter. I decided to change to. In such designs, the multi-bit flash output is typically connected to a multi-bit feedback DAC. Although such multi-bit flash signal processing reduces the quantization noise of the converter, it impairs the simplicity of the DAC configuration of the 1-bit converter. Therefore,
The quantization noise of the transducer still increases with frequency in proportion to the order of the transducer.
【0020】マルチビットシグマ−デルタ変換器におい
て簡素なDACレイアウト要件を実現しようという1つ
の試みとして、複数の異なるマルチプルユニット容量性
電荷リディストリビューションおよび切換え技術の実現
に力が注がれてきた。このような装置において、帰還D
ACは通常、1つのみのコンデンサを電圧出力DACに
切換えることによってではなく、同一の精密コンデンサ
を正または負の基準電圧に切換えることによって実現さ
れる。いずれか1つのコンデンサが不正確であるために
生じる好ましくない積分線形性の影響を低減するような
方法で、精密コンデンサを交互に配置するための複数の
技術が存在する。たとえば、このような装置の中には、
許容可能な積分線形性を得るために擬似乱数方式におい
て、帰還コンデンサを交互に配置する装置もある。In one attempt to achieve simple DAC layout requirements in multi-bit sigma-delta converters, efforts have been focused on implementing multiple different multiple unit capacitive charge redistribution and switching techniques. In such a device, return D
AC is usually implemented by switching the same precision capacitor to a positive or negative reference voltage, rather than by switching only one capacitor to the voltage output DAC. There are multiple techniques for staggering precision capacitors in a manner that reduces the effects of undesired integral linearity caused by the inaccuracy of any one capacitor. For example, some of these devices
There are also devices that interleave the feedback capacitors in a pseudo-random number scheme to obtain acceptable integral linearity.
【0021】このようなシグマ−デルタ変換器における
マルチビットフラッシュ比較器は、フラッシュ比較器か
らの量子化雑音が使用される比較器の数に比例して低減
されるため、速度に関して一定の利点がある。次に、依
然として高い信号対量子化雑音比を維持すると同時に、
信号帯域幅もまた、1ビットの場合よりかなり増加する
可能性がある。しかし、複数のコンデンサがこのような
システムにおいて使用されることから、入力電圧から電
荷への変換のために使用される入力コンデンサを変更す
るために、多大の切換え電流パルスが必要とされる。さ
らに、マルチビットシグマ−デルタ変換器は依然とし
て、入力サンプラと、基本ループより少なくとも1つ高
い次数を備えた複合出力デシメーションフィルタとを必
要とする。Multi-bit flash comparators in such sigma-delta converters have certain speed advantages because the quantization noise from the flash comparators is reduced in proportion to the number of comparators used. is there. Then, while still maintaining a high signal-to-quantization noise ratio,
The signal bandwidth can also be significantly increased over the one bit case. However, since multiple capacitors are used in such systems, large switching current pulses are required to change the input capacitors used for input voltage to charge conversion. Moreover, the multi-bit sigma-delta converter still requires an input sampler and a composite output decimation filter with at least one higher order than the basic loop.
【0022】銅線に基づくディジタル加入者ループなど
の多くの遠距離通信用途において、ADCの雑音性能
は、最も高い周波数において最も重要である。しかし、
このような用途において、回線は低周波数の場合よりは
るかに著しく高周波数の送信信号を減衰させる。さら
に、ADCの全体の分解能は、シグマ−デルタ変換器が
有する周波数領域で最低の雑音性能である最も高い信号
周波数におけるADCの対応する分解能または量子化雑
音スペクトル密度ほどあまり重要ではない。In many telecommunications applications, such as copper-based digital subscriber loops, the noise performance of the ADC is most important at the highest frequencies. But,
In such applications, the line attenuates the high frequency transmit signal much more significantly than it does at low frequencies. Moreover, the overall resolution of the ADC is less important than the corresponding resolution or quantization noise spectral density of the ADC at the highest signal frequency, which has the lowest noise performance in the frequency domain of the sigma-delta converter.
【0023】したがって、必要とされるのは、各クロッ
クサイクルにおける変換を実行するそれ自体のクロック
レイトと同じ高さのクロックレイトで入力を標本化する
ような基本フラッシュ変換器の利点を維持している高分
解能ADCシステムである。このことは、(対より線を
含む)銅線などのチャネルによる高速データ伝送の分野
において、特にあてはまる。同時に、次に、入力標本化
回路を駆動するために、既存の装置において必要とされ
る過渡電流を避けることができるため、システムは、従
来の前置増幅サンプルホールド回路の必要性を避けるべ
きである。ADCは、周波数に関してほとんど増加しな
い量子化雑音を有する第1のディジタル結果を生成する
ことができるようにすべきである。これにより、次に、
高次のデシメーションフィルタの必要性を排除すること
になり、向上した分解能を備えた第2のディジタル結果
を生成するために、2次または3次の低域フィルタを使
用することができる。本発明はこのようなADCシステ
ムを提供する。Therefore, what is needed is to maintain the advantages of a basic flash converter such that it samples its input at a clock rate as high as its own clock rate performing the conversion in each clock cycle. It is a high resolution ADC system. This is especially true in the field of high speed data transmission over channels such as copper wire (including twisted pair). At the same time, then, the system should avoid the need for conventional pre-amplification sample-and-hold circuits, as the transient currents required in existing devices to drive the input sampling circuits can be avoided. is there. The ADC should be able to produce a first digital result with quantization noise that increases little with frequency. This will
A second order or third order low pass filter can be used to produce a second digital result with improved resolution, which would eliminate the need for a higher order decimation filter. The present invention provides such an ADC system.
【0024】発明の開示
本発明によるアナログ−ディジタル変換器(ADC)
は、フラッシュ変換器などの高速の内部アナログ−ディ
ジタル変換器(ADC)を含む。利得Aおよび高域伝送
特性を備えた連続時間増幅器の出力は、高速の内部AD
Cの入力に結合される。DISCLOSURE OF THE INVENTION An analog-to-digital converter (ADC) according to the present invention.
Includes a high speed internal analog-to-digital converter (ADC) such as a flash converter. The output of a continuous time amplifier with gain A and high band transmission characteristics is high speed internal AD.
Coupled to the C input.
【0025】システム入力信号の次の値を予測する信号
予測回路は、帰還経路に結合される。その入力は高速A
DCの出力であり、増幅器の利得Aに等しい因子によっ
てスケーリング回路において縮小することが好ましい。
予測回路は、低域通過特性を有することが好ましい。ラ
ッチされることが好ましい予測回路の出力は、次に帰還
ディジタル−アナログ変換器(DAC)への入力として
使用される。次に、差分回路は、システム入力信号とD
ACからの出力との差であるアナログ誤差信号を出力す
る。DACからの帰還信号との差分を行う前に、アナロ
グシステム入力信号が標本化および保持される。ディジ
タルシステム出力信号は、予測される次の入力信号値と
高速ADCの概算された出力の和として生成される。こ
の和の信号は、低域フィルタリングされることが好まし
い。A signal predictor circuit for predicting the next value of the system input signal is coupled to the feedback path. The input is high speed A
It is the output of DC and is preferably scaled down in the scaling circuit by a factor equal to the gain A of the amplifier.
The prediction circuit preferably has low pass characteristics. The output of the prediction circuit, which is preferably latched, is then used as an input to a feedback digital-to-analog converter (DAC). The difference circuit then receives the system input signal and D
It outputs an analog error signal that is the difference from the output from the AC. The analog system input signal is sampled and held before being subtracted from the feedback signal from the DAC. The digital system output signal is generated as the sum of the expected next input signal value and the estimated output of the fast ADC. This sum signal is preferably low pass filtered.
【0026】発明の詳細な説明
図1は、本発明によるアナログ−ディジタル変換器(A
DC)の簡略化したブロック図である。図に示されてい
るように、アナログ入力信号Vin、すなわちディジタ
ル近似に変換すべきアナログ信号は、アナログ入力差分
回路(減算器)100への1つの入力を形成し、アナロ
グ入力差分回路の出力が増幅器102への入力信号を形
成する。サンプルホールド回路は入力信号Vinのため
に必要とされないことに留意されたい。DETAILED DESCRIPTION OF THE INVENTION FIG. 1 illustrates an analog-to-digital converter (A) according to the present invention.
FIG. 3 is a simplified block diagram of DC). As shown, the analog input signal Vin, ie the analog signal to be converted to digital approximation, forms one input to the analog input difference circuit (subtractor) 100, the output of which is It forms the input signal to the amplifier 102. Note that the sample and hold circuit is not needed for the input signal Vin.
【0027】本発明によるADCを作動するために、さ
まざまな他の構成要素を必要とすることがある。たとえ
ば、本発明の複数の構成要素を同期するクロックパルス
を発生するために、マスタークロックを設けなければな
らない。他の例として、(以下に述べる)基準電圧のほ
か、演算増幅器などの一定の要素のための駆動電流およ
び駆動電圧を供給するために電圧供給源が必要とされ
る。このような構成要素および回路についてはよく理解
されているため、特に説明も図示もしない。Various other components may be required to operate the ADC according to the present invention. For example, a master clock must be provided to generate clock pulses that synchronize the components of the present invention. As another example, a voltage supply is required to provide the reference voltage (discussed below) as well as the drive current and drive voltage for certain elements such as operational amplifiers. Such components and circuits are well understood and are not specifically described or illustrated.
【0028】以下に挙げる理由から、増幅器102は、
高域通過特性のほか、中程度の利得A、たとえば、16
を有することが好ましい。アナログ信号S1として標記
されている増幅器の出力は、従来の9ビットフラッシュ
変換器104の入力に接続される。したがって、変換器
104は、発明全体によって形成されるADC内部の内
部ADCを構成する。削減ビット長(reduced-bit-leng
th)「コア」変換器としてフラッシュ変換器を使用する
ことにより速度を確保し、たとえば、フル16ビットフ
ラッシュ変換器のために必要とする、許容できないほど
多数の比較器を必要としなくなる。フラッシュ変換器1
04の出力は10ビット分解能として示される。ADC
設計の分野において公知であるように、「余剰(extr
a)」ビットは、最も低い次数のチャネル境界の間に下
がる過剰信号エネルギの結果に対応する。For the following reasons, the amplifier 102 is
In addition to high-pass characteristics, a medium gain A, for example, 16
It is preferable to have The output of the amplifier, labeled as analog signal S1, is connected to the input of a conventional 9-bit flash converter 104. Thus, the converter 104 constitutes an internal ADC within the ADC formed by the invention as a whole. Reduced bit length (reduced-bit-leng
th) The speed is ensured by using a flash converter as the "core" converter, eliminating the need for an unacceptably large number of comparators, which is required, for example, for a full 16-bit flash converter. Flash converter 1
The output of 04 is shown as 10-bit resolution. ADC
As is known in the field of design, "extr (extr
a) ”bits correspond to the result of excess signal energy falling during the lowest order channel boundaries.
【0029】本発明の以下の説明では、(複数の構成要
素によって指定されるビットの数において)さまざまな
利得および分解能が与えられる。しかし、特に明記しな
い限り、これらの数は実施例にすぎない。部分的には本
発明の機能を果たすプロトタイプにおいて使用される値
であるため、また部分的には、たとえば、既存の増幅器
の物理的な制限を形成する計算効率および安定性の両方
を実現するために、このような数が選択されてきた。一
定の別の選択についても以下に説明する。アナログ−デ
ィジタル変換器の当業者にとって、他の点に関しては明
白であると思われる。In the following description of the invention, various gains and resolutions (in the number of bits specified by the components) are provided. However, unless otherwise stated, these numbers are examples only. In part because of the values used in the prototypes that perform the functions of the present invention, and in part, for example, to achieve both computational efficiency and stability that form the physical limits of existing amplifiers. However, such numbers have been selected. Certain alternative choices are also described below. Others will be apparent to one skilled in the art of analog-to-digital converters.
【0030】フラッシュ変換器104の10ビット出力
は、ディジタル加算器106およびディジタル信号予測
回路108の両方に入力信号として使用される前に、増
幅器102の利得に等しい因子によって縮小される。増
幅器102の利得が2のn乗乗すなわち2n(2**
n)である場合には、フラッシュ変換器104の出力信
号の縮小は、ディジタル設計の分野において公知である
ように、nビットディジタルシフタを用いて、迅速にか
つ簡単に実行することができる。図1において、ディバ
イダ/シフタ110の出力は、S3と標記される。増幅
器102の利得が、2の累乗以外を選択する場合には、
適切な従来のディジタルディバイダ回路がシフタ110
の代わりに使用されることが必要である。The 10-bit output of flash converter 104 is scaled down by a factor equal to the gain of amplifier 102 before being used as an input signal to both digital adder 106 and digital signal prediction circuit 108. The gain of the amplifier 102 is the power of 2 n, that is, 2 n (2 **
n), the reduction of the output signal of the flash converter 104 can be carried out quickly and easily using an n-bit digital shifter, as is known in the field of digital design. In FIG. 1, the output of divider / shifter 110 is labeled S3. When the gain of the amplifier 102 is selected to be a power of 2 or more,
A suitable conventional digital divider circuit is shifter 110.
Should be used instead of.
【0031】ディジタル信号予測回路108の14ビッ
ト出力(S5と標記)はまず、従来のラッチ回路によっ
てラッチされる。そのラッチされた出力値は、帰還ディ
ジタル−アナログ変換器(DAC)114への入力信号
のほか、ディジタル加算器106への第2の入力信号も
生成する。図に示されるように、フィルタ/予測器10
8への入力信号は10ビットであるが、その出力は14
ビットである。追加の4ビットは、フィルタに固有のス
ケーリングによって生成される。フィルタの出力信号
は、システム入力信号としてフルスケールの範囲に定め
られるべきである。したがって、予測回路108は、シ
フタ回路110の4ビット桁下げを補償し、4ビット
分、その結果の有効桁を増加させる必要がある。正のク
ロックエッジごとに、DAC114入力が更新および保
持されるように、ラッチ回路112の出力はADCマス
タークロックの正に進むエッジ(positive-goingedge)
で更新されることが好ましい。DAC114のアナログ
出力は、入力差分回路100への第2の入力を生成す
る。The 14-bit output of digital signal prediction circuit 108 (labeled S5) is first latched by a conventional latch circuit. The latched output value produces the input signal to the feedback digital-to-analog converter (DAC) 114 as well as the second input signal to the digital adder 106. As shown, the filter / predictor 10
The input signal to 8 is 10 bits, but its output is 14
Is a bit. The additional 4 bits are generated by the scaling inherent in the filter. The output signal of the filter should be in full scale range as the system input signal. Therefore, the prediction circuit 108 needs to compensate for the 4-bit carry down of the shifter circuit 110 and increase the effective digits of the result by 4 bits. On every positive clock edge, the output of the latch circuit 112 is a positive-going edge of the ADC master clock so that the DAC 114 input is updated and held.
It is preferable to be updated with. The analog output of DAC 114 produces a second input to input difference circuit 100.
【0032】最後に、加算器106の14ビット出力
(S4と標記)は、ディジタル低域フィルタ116を通
過することが好ましい。その16ビットの出力はまた、
本発明によるADC全体のディジタル変換された最終的
な出力信号OUTである。システム入力信号Vinの帯
域幅とほぼ同程度に出力信号の帯域幅を制限するため
に、低域フィルタ116を含むことが好ましい。これに
より、同様に、入力信号の通過帯域を上回る周波数領域
における量子化雑音を低減する。標本化周波数が増加し
たり、帯域の制限されるときに、低域フィルタの使用に
よってさらに多くのビットの分解能を実現することがで
きることは、公知である。14ビットから16ビットへ
の増加は、本発明のシミュレーションにおいて有効であ
ることを証明するフィルタ選択の結果の一実施例にすぎ
ない。適正なディジタル低域フィルタ116を選択する
ために、従来の設計技術のいずれを使用してもよい。Finally, the 14-bit output of adder 106 (labeled S4) is preferably passed through digital low pass filter 116. The 16-bit output is also
It is the final digitally converted output signal OUT of the ADC according to the invention. A low pass filter 116 is preferably included to limit the bandwidth of the output signal to about the same as the bandwidth of the system input signal Vin. This likewise reduces the quantization noise in the frequency domain above the passband of the input signal. It is known that higher bit resolution can be achieved by using a low pass filter when the sampling frequency is increased or the band is limited. The increase from 14 bits to 16 bits is only one example of the result of filter selection that proves useful in the simulations of the present invention. Any conventional design technique may be used to select the proper digital low pass filter 116.
【0033】言い換えれば、前置増幅器102の利得を
補償するためにスケーリングを行った後、フラッシュ変
換器104の出力は、入力信号の次の値を予測する回路
も含むネガティブパスに沿って、増幅器102の入力へ
とフィードバックされる。また、予測回路108の構造
および機能については以下にさらに詳細に記載するが、
この時点で、予測回路の出力のラッチされた値が、与え
られた分解能が許容するほどアナログ入力信号Vinに
対応するディジタル信号に近いとき、フラッシュ変換器
104のスケーリングされた出力を無視できて、ラッチ
された値が加算器106を経てシステムの出力信号OU
Tとなることが理解できる。In other words, after scaling to compensate for the gain of the preamplifier 102, the output of the flash converter 104 follows the negative path, which also includes circuitry to predict the next value of the input signal. Feedback is provided to the input of 102. The structure and function of the prediction circuit 108 will be described in more detail below,
At this point, the scaled output of the flash converter 104 can be ignored when the latched value of the output of the predictor circuit is as close to the digital signal corresponding to the analog input signal Vin as the given resolution allows. The latched value passes through the adder 106 and outputs the output signal OU of the system.
It can be understood that it becomes T.
【0034】図2は、差分回路100、増幅器102お
よびDAC114を含む本発明の入力部分の好ましい実
施態様をさらに詳細に示している。図2はまた、入力電
圧の加算が、容量性電荷リディストリビューション技術
を用いて実行される好ましい方法を示している。この入
力部分は、従来のマルチビットシグマ−デルタオーバサ
ンプリングADCの入力回路に類似しているが、入力信
号(電圧)の切換え、標本化および保持を行う必要はな
いことを留意されたい。FIG. 2 illustrates in more detail the preferred embodiment of the input portion of the present invention including the difference circuit 100, amplifier 102 and DAC 114. FIG. 2 also shows the preferred way in which the summing of the input voltages is performed using the capacitive charge redistribution technique. Note that this input portion is similar to the input circuit of a conventional multi-bit sigma-delta oversampling ADC, but does not require switching, sampling and holding of the input signal (voltage).
【0035】図2に示すように、入力電圧信号Vin
は、たとえば64ユニットコンデンサを用いる周知の方
法で構成される容量性バンクCinに印加される。従来
のいかなる方法で容量性ユニットを選択してもよい。し
たがって、入力は、演算増幅器202の仮想グランドに
連続時間方式で動作可能に結合される。演算増幅器20
2は、増幅器102の一次利得構成要素を形成し、その
帰還経路において並列に結合される帰還コンデンサCf
bおよび帰還抵抗器Rfbを有する。帰還コンデンサC
fbの容量は、4つのユニットと等しいことが好まし
い。As shown in FIG. 2, the input voltage signal Vin
Is applied to a capacitive bank Cin constructed in a known manner using, for example, 64 unit capacitors. The capacitive unit may be selected in any conventional manner. Thus, the input is operably coupled to virtual ground of operational amplifier 202 in a continuous time fashion. Operational amplifier 20
2 forms the primary gain component of amplifier 102 and is coupled in parallel in its feedback path to feedback capacitor Cf.
b and a feedback resistor Rfb. Feedback capacitor C
The capacity of fb is preferably equal to 4 units.
【0036】DAC114は、コンデンサ電荷リディス
トリビューションDACであることが好ましく、その出
力は、コンデンサバンクCinの出力と同じ演算増幅器
202の(減算)入力および帰還経路に結合される。し
たがって、Cfb対Cinの比が64/4=16である
ことから、演算増幅器202は、入力電圧VinとDA
C114出力電圧との差に関して好ましい電圧利得16
を有する。演算増幅器200の出力は、信号S1を形成
する。DAC 114 is preferably a capacitor charge redistribution DAC whose output is coupled to the same (subtractive) input and feedback path of operational amplifier 202 as the output of capacitor bank Cin. Therefore, since the ratio of Cfb to Cin is 64/4 = 16, the operational amplifier 202 receives the input voltage Vin and the DA.
16 preferred voltage gain with respect to C114 output voltage difference
Have. The output of operational amplifier 200 forms signal S1.
【0037】DAC114は、正の基準電圧Vrefの
容量倍に等しい全振幅の出力電荷を生成するように作動
する。この容量は、コンデンサバンク100の64ユニ
ットコンデンサに等しい(図2)。この電荷のほか、6
4ユニット入力コンデンサに印加される入力電圧から生
じる電荷が、演算増幅器の加算接合部において加算さ
れ、帰還コンデンサCfbによる有効な利得16に関し
て、出力電圧に変換される。図示されているように、A
DC制御ループに基づいて信号極性が選択されるため、
正の入力電圧および入力電荷の場合には、DACは負の
入力電荷を生成する傾向がある。DAC符号がほぼAD
C入力電圧Vinを表す場合には、入力とDAC電荷と
の電荷の差は小さく、演算増幅器からの出力電圧は小さ
いままであり、その飽和電圧よりも小さい。The DAC 114 operates to produce an output charge of full amplitude equal to the capacitance times the positive reference voltage Vref. This capacitance is equal to 64 unit capacitors of the capacitor bank 100 (Fig. 2). In addition to this charge, 6
The charge resulting from the input voltage applied to the 4-unit input capacitor is added at the summing junction of the operational amplifier and converted into an output voltage for an effective gain of 16 by the feedback capacitor Cfb. As shown, A
Since the signal polarity is selected based on the DC control loop,
With a positive input voltage and input charge, the DAC tends to generate a negative input charge. DAC code is almost AD
When representing the C input voltage Vin, the charge difference between the input and the DAC charge is small, the output voltage from the operational amplifier remains small and smaller than its saturation voltage.
【0038】図3は、本発明で使用されるコンデンサ電
荷リディストリビューションの好ましい構成の一般的な
構成を簡略化した方式で示している。この構成は、高速
であるために好ましい。しかし、出力電荷がディジタル
入力信号に比例し、1クロックサイクル未満の安定した
出力信号を生成するほど十分に高速である限り、従来の
他のDACのいずれを使用してもよい。FIG. 3 illustrates, in a simplified manner, the general configuration of the preferred configuration of capacitor charge redistribution used in the present invention. This configuration is preferred due to its high speed. However, any other conventional DAC may be used as long as the output charge is proportional to the digital input signal and fast enough to produce a stable output signal of less than one clock cycle.
【0039】ここで、簡単化のため、入力信号は6ビッ
トのみを備えると仮定する。図3の実施例において、入
力信号DAC_inの3ビットの最下位有効ビット(L
SB)が、一連の23=8の機能的単極単投接点固体ス
イッチLSB_SWを駆動し、それぞれが+Vrefか
ら−Vrefまでの範囲の電圧を線形に分割する抵抗梯
子回路(Rと標記された一連の抵抗器)の対応する分岐
に接続される。DAC_inの3ビットの最上位有効ビ
ット(MSB)は、対応する8ユニットのコンデンサ1
Cを+Vrefまたは−Vrefのいずれかに対応する
ビットに結合する一連の23=8の機能的単極三投接点
固体スイッチMSB_SWを駆動する。コンデンサ1C
で結合される電荷は、演算増幅器102(図2)に結合
されるDAC114の出力信号DAC_outを形成す
る。Here, for simplicity, it is assumed that the input signal comprises only 6 bits. In the embodiment of FIG. 3, the three least significant bits (L
SB) drives a series of 2 3 = 8 functional single-pole single-throw solid-state switches LSB_SW, each of which linearly divides the voltage in the range + Vref to −Vref into a resistive ladder circuit (labeled R). Connected to the corresponding branch of the series of resistors). The 3 most significant bits (MSB) of DAC_in are the corresponding 8 units of capacitor 1
Drives a series of 2 3 = 8 functional single pole triple throw solid state switches MSB_SW that couple C to the bit corresponding to either + Vref or -Vref. Capacitor 1C
The charge coupled in at forms the output signal DAC_out of the DAC 114 which is coupled to the operational amplifier 102 (FIG. 2).
【0040】スイッチMSB_SW,LSB_SWは、
「温度計型復号化」として知られている公知の復号化技
術を用いて、段階的に作動することが好ましい。この技
術に加えて、MSB_SW,LSB_SWなどのスイッ
チの構成および動作は、アナログおよびディジタル変換
の当業界において公知であるため、本願明細書ではこれ
以上記載しない。The switches MSB_SW and LSB_SW are
It is preferred to operate in stages using a known decoding technique known as "thermometer decoding". In addition to this technique, the configuration and operation of switches such as MSB_SW, LSB_SW, etc. are well known in the art of analog and digital conversion and will not be described further herein.
【0041】本発明の図示した実施態様において、DA
C114への入力は、14ビットである。本発明の好ま
しい実施態様において、これらは6MSBおよび8LS
Bに分割される。したがって、26=64ユニットコン
デンサ(および対応するMSB_SWスイッチ)および
28=256抵抗器Rの梯子回路(および対応するLS
B_SWスイッチ)がある。次に、十分に理解されてい
る方法でスイッチを制御するために、従来の温度計型復
号化が使用される。このため、図3は、構造を明確にす
ると共に図の複雑さを低減するためだけに、MSB:L
SBを3:3に簡略した場合を示す。In the illustrated embodiment of the invention, DA
The input to C114 is 14 bits. In a preferred embodiment of the invention, these are 6MSB and 8LS
It is divided into B. Therefore, 2 6 = 64 unit capacitors (and corresponding MSB_SW switches) and 2 8 = 256 resistor R ladder circuit (and corresponding LS
B_SW switch). Conventional thermometer type decoding is then used to control the switch in a well understood manner. For this reason, FIG. 3 shows MSB: L only to clarify the structure and reduce the complexity of the figure.
The case where SB is simplified to 3: 3 is shown.
【0042】図4は、本発明のシミュレーションにおい
て試験が良好に行われたディジタル信号予測回路108
の一実施態様を示している。この図において、標準的な
記号Σおよびz-1はそれぞれ、加算器および1次の後方
シフト演算子を示すために使用される。したがって、z
-1S5(t)=S5(t−1)である。言い換えれば、各z
-1ブロックはラッチを行い、1単位時間(この場合に
は、クロックサイクル)早い入力の値を出力する。加算
器およびz-1ブロックの機能および構成に付いては、デ
ィジタル設計の当業界においてよく理解されているた
め、これ以上説明しない。FIG. 4 shows a digital signal prediction circuit 108 that has been successfully tested in the simulation of the present invention.
2 shows an embodiment of the present invention. In this figure, the standard symbols Σ and z −1 are used to denote the adder and the first order backward shift operator, respectively. Therefore, z
−1 S 5 (t) = S 5 (t−1). In other words, each z
The -1 block latches and outputs the value at the input one unit time (clock cycle in this case) earlier. The function and construction of the adder and z -1 block are well understood in the art of digital design and will not be described further.
【0043】400と標記されたブロックは、入力信号
の重みを1ビットだけ増加するための演算子として機能
する。これは、単に、入力ビット用の配線を適当に配置
することによって、または単一の左シフト演算によって
実現することができる。これは入力値を2倍する効果を
有する。従来の技術を用いて、図4に示される回路は以
下の結果を生成することが示される。
S4=S3/(1−z-1)2
S5=S3・[(2−z-1)/(1−z-1)2]The block labeled 400 functions as an operator to increase the weight of the input signal by one bit. This can be accomplished by simply placing the wiring for the input bits appropriately, or by a single left shift operation. This has the effect of doubling the input value. Using conventional techniques, the circuit shown in FIG. 4 is shown to produce the following results. S4 = S3 / (1-z- 1 ) 2 S5 = S3 * [(2-z- 1 ) / (1-z- 1 ) 2 ]
【0044】言い換えれば、予測回路は、2次ディジタ
ル低域フィルタである。クローズドループ線形システム
の加算接合部の出力における誤差は、任意の与えられた
周波数に対して有効ループ利得の逆数に等しい因子によ
りが低減されることが知られている。さらに、利得要素
の飽和を防止するために、その入力は、たかだかその利
得の逆数のリミット(+/−)の中にあるように制限さ
れなければならない。シミュレーションのほか、線形フ
ィルタを用いた従来の計算によって、図4に示されたフ
ィルタは、選択された増幅器の利得16のためのこのよ
うな要件を満たすことがわかる。それ自体として、フィ
ルタの出力は、選択された帯域幅における任意の周波数
のための入力信号のフルスケールの値Rの1/16内に
下がる。したがって、フィルタ108は、フィルタの出
力が増幅器の飽和を防止するための許容可能な1/16
の領域内に下がるという意味において、入力信号の次の
値を「予測する」ために作用する。しかし、図示のフィ
ルタ108を、同様の要件を満たすいずれかのフィルタ
に交換するために、周知の設計方法を使用してもよい。In other words, the prediction circuit is a second-order digital low pass filter. It is known that the error at the output of the summing junction of a closed loop linear system is reduced by a factor equal to the reciprocal of the effective loop gain for any given frequency. Furthermore, to prevent saturation of the gain element, its input must be limited to be at most within the reciprocal limit (+/−) of its gain. Simulations as well as conventional calculations with linear filters show that the filter shown in FIG. 4 fulfills such a requirement for the gain 16 of the selected amplifier. As such, the output of the filter falls within 1/16 of the full-scale value R of the input signal for any frequency in the selected bandwidth. Therefore, the filter 108 has an acceptable 1 / 16th of the filter output to prevent saturation of the amplifier.
Acts to "predict" the next value of the input signal in the sense that it falls into the region of. However, well known design methods may be used to replace the illustrated filter 108 with any filter that meets similar requirements.
【0045】また、予測回路の低域通過特性はフラッシ
ュ変換器104を駆動する利得増幅器102における低
域通過機能を必要とすることなく、ADC制御ループの
安定性を確保する。データパターンがディジタル信号予
測ブロックにおける時間と共に変化するため、予測回路
ブロックの出力は、ラッチ回路112において保持さ
れ、クロックサイクルごとに1回だけ更新される。The low pass characteristic of the prediction circuit also ensures the stability of the ADC control loop without the need for the low pass function in the gain amplifier 102 driving the flash converter 104. Since the data pattern changes with time in the digital signal prediction block, the output of the prediction circuit block is held in the latch circuit 112 and updated only once per clock cycle.
【0046】フラッシュ変換器104およびディジタル
信号予測ブロック108は、望ましくない遅れを生じな
いようにし、さまざまな構成要素に関して適切な修正時
間を設けるために、入力信号Vinの周波数より高い周
波数で動作する。銅線の対より線を伝搬する伝送用の信
号の変換を含むシステムにおいて、たとえば、入力の帯
域幅が約1MHzであるのに対し、フラッシュ変換器お
よび予測回路の帯域幅は、そのチャネルの伝送の帯域
幅、すなわち約35MHzとほぼ同一であるように選択
された。The flash converter 104 and the digital signal prediction block 108 operate at a frequency higher than the frequency of the input signal Vin in order to avoid undesired delays and to provide appropriate correction times for the various components. In a system that includes conversion of a signal for transmission propagating in a pair of copper wires, for example, the bandwidth of the input is approximately 1 MHz, while the bandwidth of the flash converter and the predictor circuit is the transmission of that channel. Was selected to be approximately the same as the bandwidth, i.e., about 35 MHz.
【0047】予測回路108およびフィルタ116の両
方が、低域通過特性を有する。しかし、フラッシュ変換
器104の結果は、ループにおける低域通過特性の前に
生成されるため、フラッシュ変換器によって生成される
量子化雑音スペクトル密度は、周波数に関して比較的一
定である。したがって、第1のディジタル結果は、ディ
ジタル信号予測回路構成におけるディジタルフィルタの
次数に対する周波数に比例する量子化雑音スペクトル密
度を備えていない。Both the prediction circuit 108 and the filter 116 have low pass characteristics. However, since the result of the flash converter 104 is generated before the low pass characteristic in the loop, the quantization noise spectral density produced by the flash converter is relatively constant with frequency. Therefore, the first digital result does not have a quantization noise spectral density that is proportional to frequency with respect to the order of the digital filter in the digital signal prediction circuitry.
【0048】上述したように、特に利点であると証明さ
れた本発明の一実施例は、対より線を伝搬する伝送用の
信号の変換のためである。現在、このような伝送チャネ
ルの帯域幅は35MHzである。増幅器102(図1)
の利得は、回路の安定領域内に十分収まるようにするた
めに、約25を越えてはならないことが試験および実験
からわかっている。16はこの望ましい最大利得未満の
2の累乗の最大値であるために、利得16が選択され
た。2の累乗を利得して有することは、ディバイダ11
0などの他の回路を簡素にするだけでなく、乗算および
除算がディジタルワードをただ左および右にシフトする
ことに相当するため、計算上も効率的である。As mentioned above, one embodiment of the invention which has proved to be particularly advantageous is for the conversion of signals for transmission propagating in twisted pairs. Currently, the bandwidth of such a transmission channel is 35 MHz. Amplifier 102 (Fig. 1)
It has been found from testing and experimentation that the gain of 1 should not exceed about 25 in order to be well within the stability region of the circuit. Gain 16 was chosen because 16 is the maximum value of a power of 2 below this desired maximum gain. Having a power of two with gain is a divider 11
In addition to simplifying other circuits such as 0, multiplication and division are computationally efficient as they correspond to just shifting the digital word left and right.
【0049】利得16の他の利点の一つには、増幅器を
実現するために使用される構成要素の物理的な制限内で
作動するという観点からも有用であることが分かってい
ることである。それ自身のための利得の増加は、たとえ
ば、システムにおけるさまざまなコンデンサを充電する
ためにさらに多くのエネルギが消費されることだけを意
味する。One of the other advantages of gain 16 has been found to be useful in terms of operating within the physical limits of the components used to implement the amplifier. . The increased gain for itself means, for example, that more energy is consumed to charge the various capacitors in the system.
【0050】しかし、中程度の利得16は、1つの可能
な選択にすぎない。さらに大きい帯域幅またはさらに小
さい帯域幅を備えたシステムにおいて使用する場合に
は、異なる利得を選択するために、従来の実験、計算お
よび試験結果を使用してもよい。また、システムの他の
構成要素に対して、対応する変更が必要であることは明
白である。However, a medium gain of 16 is only one possible choice. Conventional experimentation, calculations and test results may be used to select different gains for use in systems with larger or smaller bandwidths. It is also clear that corresponding changes are needed to the other components of the system.
【0051】従来技術と比較した場合の本発明との一定
の差異および本発明の利点は、もう明白であるはずであ
る。入力信号の次の値が、たとえば、フルスケールの1
/16より高い精度で予測されるため、増幅器102
は、変換器の入力にサンプルホールド回路がない場合で
も飽和することはない。さらに、利得16を有する増幅
器102の出力は、次に予測されるサンプルで飽和され
ることはない。結果として、本発明によるADCは、各
クロックサイクルで完全な変換を行うことができる。Certain differences from the present invention and advantages of the present invention when compared to the prior art should now be apparent. The next value of the input signal is, for example, 1 at full scale.
Since the prediction is performed with a precision higher than / 16, the amplifier 102
Does not saturate even if there is no sample and hold circuit at the input of the converter. Moreover, the output of amplifier 102 with gain 16 will not saturate with the next expected sample. As a result, the ADC according to the invention can make a complete conversion on each clock cycle.
【0052】さらに、上述した従来の変換器とは異な
り、DAC114は、フラッシュ比較器に直接または簡
素な加算器またはSARのいずれを経由しても接続され
ない。代わりに、DACは、入力信号の前の値ではな
く、次の値の推定値を提供するきわめて高い精度のディ
ジタル信号処理回路108によって駆動される。Moreover, unlike the conventional converters described above, the DAC 114 is not connected to the flash comparator either directly or via a simple adder or SAR. Instead, the DAC is driven by a very accurate digital signal processing circuit 108 that provides an estimate of the next value of the input signal rather than the previous value.
【0053】DACに入力信号の次の値のきわめて高い
精度の推定値を供給することにより、中程度の利得(た
とえば、示されている利得16)の増幅器を入力差分回
路100の後に用いることができる。このような利得1
6は、9ビットから13ビットまで4ビットだけ(16
=24)フラッシュ変換器の有効分解能を向上させる。An amplifier of medium gain (eg, gain 16 shown) can be used after the input difference circuit 100 by providing the DAC with a very accurate estimate of the next value of the input signal. it can. Such a gain 1
6 is only 4 bits from 9 bits to 13 bits (16
= 2 4 ) Improve the effective resolution of the flash converter.
【0054】ADCが信号帯域幅の32倍、または通常
のナイキスト標本化周波数の16倍の周波数でクロック
される場合には、分解能の結果においてさらに2ビット
向上する。次いで、変換器は、たとえば30MHz以上
の高さのサンプルクロックレイトを依然として維持する
と同時に、15ビットの分解能に対応する量子化雑音レ
ベルを実現することができる。If the ADC is clocked at 32 times the signal bandwidth, or 16 times the normal Nyquist sampling frequency, there is an additional 2 bits improvement in resolution results. The converter can then achieve a quantization noise level corresponding to a resolution of 15 bits while still maintaining a sample clock rate as high as 30 MHz or higher.
【0055】変換器の出力がDACを駆動するディジタ
ル符号および次のフラッシュ変換器ディジタル出力の和
から得られる(たとえば、回路110において4ビット
桁下げする)場合には、完全なデータ変換が各クロック
サイクルに関して行われる。積分増幅器の使用を回避す
るために、オーバサンプリングによって得られる分解能
における2ビットの増加を得るために必要な出力ディジ
タルフィルタは、低次数および最低限の複雑なものあっ
てもよい。ディジタル予測回路108における低域通過
ディジタルフィルタ特性でシステム安定性を保証するこ
とによって、積分増幅器の使用が回避される。If the output of the converter is obtained from the sum of the digital code driving the DAC and the next digital output of the flash converter (eg, carry four bits down in circuit 110), then a complete data conversion is done each clock. It is done on a cycle. To avoid using an integrating amplifier, the output digital filter needed to obtain the 2-bit increase in resolution obtained by oversampling may be of low order and minimal complexity. By ensuring system stability with the low pass digital filter characteristic in the digital predictor circuit 108, the use of an integrating amplifier is avoided.
【0056】本発明の別の有利な特徴の1つは、DAC
114に結合されるコンデンサと容量においてほぼ等し
い、バンク100(図2)における精密コンデンサなど
連続時間要素の使用にある。(それぞれにおいて64ユ
ニットコンデンサであることが好ましい。)誤差増幅器
102はまた、たとえば1KHzを越える高域通過特性
を備えた連続時間構成要素によって全体を構成してもよ
い。
[図面の簡単な説明]One of the other advantageous features of the present invention is the DAC.
It is in the use of continuous time elements, such as precision capacitors in bank 100 (FIG. 2), which are approximately equal in capacitance to the capacitors coupled to 114. (Preferably 64 unit capacitors in each.) The error amplifier 102 may also be wholly constructed by continuous time components with high pass characteristics, eg, above 1 KHz. [Brief description of drawings]
【図1】 本発明によるフラッシュアナログ−ディジタ
ル変換器(ADC)の簡略したブロック図である。1 is a simplified block diagram of a flash analog-to-digital converter (ADC) according to the present invention.
【図2】 本発明によるADCの回路の好ましい差分お
よび誤差増幅部分を示している。FIG. 2 shows a preferred difference and error amplification part of the circuit of the ADC according to the invention.
【図3】 容量性電荷リディストリビューション技術を
利用する本発明で使用される簡略化した帰還ディジタル
−アナログ変換器(DAC)の一般的な構造を示してい
る。FIG. 3 shows the general structure of a simplified feedback digital-to-analog converter (DAC) used in the present invention that utilizes capacitive charge redistribution technology.
【図4】 本発明で使用される予測回路の構造を示して
いるブロック図である。FIG. 4 is a block diagram showing the structure of a prediction circuit used in the present invention.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−96013(JP,A) 特開 平5−37381(JP,A) 特開 平4−207817(JP,A) 米国特許5206647(US,A) 米国特許4792787(US,A) 米国特許5266952(US,A) (58)調査した分野(Int.Cl.7,DB名) H03M 3/04 ─────────────────────────────────────────────────── ─── Continued Front Page (56) References JP-A-3-96013 (JP, A) JP-A-5-37381 (JP, A) JP-A-4-207817 (JP, A) US Pat. No. 5,206,647 (US) , A) U.S. Patent 4792787 (US, A) U.S. Patent 5266952 (US, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03M 3/04
Claims (14)
ディジタルシステム出力信号(OUT)に変換するため
のアナログ−ディジタル変換器であって、 高速の内部アナログ−ディジタル変換器(ADC‐10
4)と、 利得Aを有する増幅器(102)と、 逆向きの帰還経路に結合され、その入力信号としてディ
ジタル化された誤差信号を有するディジタル信号予測回
路(108)と、 前記帰還経路に含まれるディジタル−アナログ変換器
(DAC‐114)と、 入力差分回路(100)と、を備え、 前記DAC(114)の出力および前記アナログシステ
ム入力信号(Vin)が、前記差分回路(100)への
入力として接続され、 前記差分回路(100)の出力が、前記増幅器(10
2)への入力として接続されるアナログ誤差信号であ
り、 前記増幅器(102)の出力が、前記高速ADC(10
4)への入力として接続され、 前記高速ADC(104)のスケーリングされた出力
が、前記ディジタル信号予測回路(108)の入力信号
として直接接続される前記ディジタル化された誤差信号
であり、 前記ディジタル信号予測回路(108)の出力が、前記
DAC(114)の入力として接続され、 前記ディジタルシステム出力信号(OUT)が、前記信
号予測回路(108)の出力および前記高速ADC(1
04)のスケーリングされた出力のフィルタリングされ
た和として形成され、それによって、 前記信号予測回路(108)の出力が、前記アナログ入
力信号(Vin)のフルスケール領域に1/Aの因子を
乗じた中に連続的に存在することを特徴とするアナログ
−ディジタル変換器。1. A high-speed internal analog-digital converter (ADC-10) for converting an analog system input signal (Vin) into a digital system output signal (OUT).
4), an amplifier (102) having a gain A, a digital signal prediction circuit (108) coupled to the reverse feedback path and having a digitized error signal as its input signal, said feedback path being included. A digital-analog converter (DAC-114) and an input difference circuit (100) are provided, and the output of the DAC (114) and the analog system input signal (Vin) are input to the difference circuit (100). And the output of the difference circuit (100) is connected to the amplifier (10
2) is an analog error signal that is connected as an input to the high speed ADC (10).
4) connected as an input to the high speed ADC (104), the scaled output of which is the digitized error signal directly connected as an input signal of the digital signal prediction circuit (108), An output of the signal prediction circuit (108) is connected as an input of the DAC (114), and the digital system output signal (OUT) is output from the signal prediction circuit (108) and the high speed ADC (1).
04) as a filtered sum of the scaled outputs, whereby the output of the signal prediction circuit (108) multiplies the full-scale region of the analog input signal (Vin) by a factor of 1 / A. An analog-to-digital converter characterized in that it is present continuously in it.
れ、前記増幅器の利得Aの因子によって前記高速ADC
(104)の出力を低減するスケーリング回路(11
0)をさらに備える請求項1に記載のアナログ−ディジ
タル変換器。2. The high speed ADC connected immediately after the ADC (104), depending on the gain A factor of the amplifier.
A scaling circuit (11) for reducing the output of (104)
0) further comprising 0).
ログ増幅器である請求項1に記載のアナログ−ディジタ
ル変換器。3. An analog-to-digital converter according to claim 1, wherein the amplifier (102) is a continuous time analog amplifier.
を有する請求項1に記載のアナログ−ディジタル変換
器。4. The analog-to-digital converter according to claim 1, wherein the amplifier (102) has a high frequency transmission characteristic.
送特性を有する請求項1に記載のアナログ−ディジタル
変換器。5. The analog-to-digital converter according to claim 1, wherein the signal prediction circuit (108) has a low-frequency transmission characteristic.
n)が、標本化および保持されていない入力信号とし
て、前記差分回路(100)に接続される請求項1に記
載のアナログ−ディジタル変換器。6. The analog system input signal (Vi
An analog-to-digital converter according to claim 1, wherein n) is connected to the difference circuit (100) as an input signal which is not sampled and held.
C(114)との間の前記帰還経路に接続されるディジ
タルラッチ回路(112)をさらに備える請求項1に記
載のアナログ−ディジタル変換器。7. The signal prediction circuit (108) and the DA
The analog-to-digital converter of claim 1, further comprising a digital latch circuit (112) connected to the feedback path to and from C (114).
び前記高速ADC(104)のスケーリングされた出力
の和をその入力信号として有し、前記ディジタルシステ
ム出力信号(OUT)をその出力信号として有する、デ
ィジタル低域フィルタ(116)をさらに備える請求項
1に記載のアナログ−ディジタル変換器。8. The sum of the output of the signal prediction circuit (108) and the scaled output of the high speed ADC (104) as its input signal and the digital system output signal (OUT) as its output signal. The analog-to-digital converter of claim 1, further comprising a digital low pass filter (116).
れ、前記高速ADC(104)の出力を、前記増幅器
(102)の利得Aに等しい因子によって低減するスケ
ーリング回路(110)と、 前記信号予測回路(108)と前記DAC(114)と
の間の前記帰還経路に接続されるディジタルラッチ回路
(112)と、 前記信号予測回路(108)の出力および前記高速AD
C(104)のスケーリングされた出力の和をその入力
信号として有し、前記ディジタルシステム出力信号(O
UT)をその出力信号として有する、ディジタル低域フ
ィルタ(116)と、をさらに備え、 前記増幅器(102)が、高域伝送特性を有する利得A
の連続時間増幅器であり、 前記アナログシステム入力信号(Vin)が、保持され
ていない入力信号として差分回路(100)に接続さ
れ、 前記信号予測回路(108)の出力が、前記ディジタル
ラッチ回路(112)を経て前記DACに接続され、 前記信号予測回路(108)が、低域伝送特性を有す
る、請求項1に記載のアナログ−ディジタル変換器。9. A scaling circuit (110) connected immediately after the ADC (104) to reduce the output of the high speed ADC (104) by a factor equal to the gain A of the amplifier (102). A digital latch circuit (112) connected to the feedback path between a circuit (108) and the DAC (114), an output of the signal prediction circuit (108) and the high speed AD
With the sum of the scaled outputs of C (104) as its input signal, the digital system output signal (O
UT) as its output signal, further comprising a digital low-pass filter (116), wherein the amplifier (102) has a gain A having a high-pass transmission characteristic.
The analog system input signal (Vin) is connected to a difference circuit (100) as an unheld input signal, and the output of the signal prediction circuit (108) is the digital latch circuit (112). 3. The analog-to-digital converter according to claim 1, wherein the signal prediction circuit (108) has a low-frequency transmission characteristic, and is connected to the DAC via the signal prediction circuit (108).
をディジタルシステム出力信号(OUT)に変換するた
めのアナログ−ディジタル変換のための方法であって、
以下のステップ、すなわち 前記アナログシステム入力信号と帰還信号の差分によっ
て、誤差信号を生成するステップと、 因子Aによって前記誤差信号を増幅するステップと、 高速アナログ−ディジタル変換器ADC(104)にお
いて、ディジタル化された誤差信号を形成することによ
って、前記増幅された誤差信号をディジタル形式に変換
するステップと、 逆向きの信号経路において、前記変換および増幅された
誤差信号の所定の関数として、次の入力信号値を予測
し、前記予測された次の入力信号値が再び前記帰還信号
を生成するステップと、 前記帰還信号と、前記変換および増幅された誤差信号
と、の和として、因子Aによって縮小された前記ディジ
タルシステム出力信号を生成するステップと、によって
特徴づけられるアナログ−ディジタル変換のための方
法。10. An analog system input signal (Vin)
To a digital system output signal (OUT) for analog-to-digital conversion,
In the high-speed analog-to-digital converter ADC (104), the following steps are performed: generating an error signal by the difference between the analog system input signal and the feedback signal; amplifying the error signal by a factor A; Converting the amplified error signal to digital form by forming a digitized error signal, and in a reverse signal path, as a predetermined function of the converted and amplified error signal, the next input Predicting a signal value and the predicted next input signal value again generating the feedback signal; and reducing the feedback signal by the factor A as the sum of the feedback signal and the transformed and amplified error signal. Generating a digital system output signal, the analog signal being characterized by: Method for digital conversion.
が、時間連続な前記誤差信号を増幅するステップを備え
る請求項10に記載の方法。11. The method of claim 10, wherein the step of amplifying the error signal comprises the step of amplifying the error signal that is continuous in time.
が、高域通過特性を備えた前記誤差信号を増幅するステ
ップをさらに備える請求項10に記載の方法。12. The method of claim 10, wherein the step of amplifying the error signal further comprises the step of amplifying the error signal with high pass characteristics.
テップが、同時に前記増幅および変換された誤差信号を
低域フィルタリングするステップを備える請求項10に
記載の方法。13. The method of claim 10, wherein the step of predicting the next input signal value comprises the step of low pass filtering the amplified and transformed error signal at the same time.
標本および保持の行われない形式の前記アナログシステ
ム入力信号を差分するステップをさらに備える請求項1
0に記載の方法。14. The step of generating an error signal comprises:
The method of claim 1, further comprising the step of differentiating the analog system input signal in the unsampled and unretained form.
The method described in 0.
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