JP6767715B2 - Ad変換器 - Google Patents
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Description
前記アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第1及び第2電圧のいずれかに選択的に接続される容量DACと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量DACの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
前記積分器は、
縦続接続された複数の積分回路と、
前記残差電圧をサンプリングし、前記複数の積分回路のうち2段目以降のいずれか1つの積分回路に入力する少なくとも1つのフィードフォワードパスと備える。
生体信号などの微弱信号を扱うセンサーシステムのアナログフロントエンドにおいて、AD変換器の高分解能化は、AD変換器の前段に設けられたアナログ増幅器の増幅率の緩和や、アナログ増幅器そのものが不要になるといった利点を得ることができる。しかし、AD変換器の高分解能化は、一般的に低ノイズ化を図る必要があるため、消費電力の増加は避けられない。センサーシステムは今後よりいっそう小型化・低消費電力化が進むことが予想されるため、高分解能AD変換器においても低電力動作が求められている。
アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第1及び第2電圧のいずれかに選択的に接続される容量DACと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量DACの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
前記積分器は、
縦続接続された複数の積分回路と、
前記残差電圧をサンプリングし、前記複数の積分回路のうち2段目以降のいずれか1つの積分回路に入力する少なくとも1つのフィードフォワードパスと備える。
アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第1及び第2電圧のいずれかに選択的に接続される容量DACと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量DACの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
前記積分器は、
オペアンプを含み、前記オペアンプを共用して複数段の積分動作を順次に行う積分回路と、
前記残差電圧をサンプリングし、前記積分回路が2段目以降の積分動作のうちの少なくとも1の積分動作を行う際に前記サンプリングした残差電圧を前記積分回路に入力する少なくとも1つのフィードフォワードパスとを備える。
アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第1電圧及び前記第1電圧よりも低い第2電圧のいずれかに選択的に接続される容量DACと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量DACの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器とを備え、
前記容量DACは、前記容量DACの出力電圧を上げる複数の第1容量素子と、前記出力電圧を下げる複数の第2容量素子とを備えるスプリット型容量DACで構成され、
前記逐次比較制御回路は、
逐次比較の初期状態において、全ての第1容量素子を前記第2電圧に接続し、且つ、全ての第2容量素子を前記第1電圧に接続し、
次ビットの逐次比較において前記容量DACの出力電圧を上げる場合、第1ポインタを、前記複数の第1容量素子の配列方向に沿って仮想的に移動させ、前記第2電圧から前記第1電圧に接続を切り替える第1容量素子を決定し、
次ビットの逐次比較において前記容量DACの出力電圧を下げる場合、第2ポインタを、前記複数の第2容量素子の配列方向に沿って仮想的に移動させ、前記第1電圧から前記第2電圧に接続を切り替える第2容量素子を決定し、
最下位ビットの逐次比較が終了したとき、前記第1、第2ポインタの位置を維持した状態で、全ての第1容量素子を前記第2電圧に接続し、且つ、全ての第2容量素子を第1電圧に接続する。
図1は、本開示の比較例に係るAD変換器1000の構成の一例を示す図である。AD変換器1000は、ノイズシェーピング型逐次比較AD変換器である。AD変換器1000は、スイッチ1、容量DAC2、比較器3、逐次比較制御部4、及びシリアル−パラレル変換部(SP)5で構成される逐次比較型AD変換器を基本構成とする。そして、AD変換器1000は、この基本構成に対して、更に、低域通過フィルタ(LPF)6、積分器7、及び制御部900が付加されている。
ここで、ノイズ成分Q(z)に着目した伝達関数(ノイズ伝達関数:NTF)は(1−Z−1)で表される。このNTFは、低周波領域のゲインが低くなるようなハイパスフィルタ特性を示している。従って、式(1)は、アナログ入力電圧Vin(z)をそのまま維持させつつ、量子化ノイズ及びコンパレータノイズ(即ち、ノイズ成分Q(z))を高周波領域側へ移動させる特性を示している。これにより、AD変換器1000は、ノイズシェーピング特性を実現する。高周波領域側へ移動したノイズ成分Q(z)は、後に低域通過フィルタ(LPF)6により除去される。つまり、AD変換器1000は、アナログ入力電圧Vinの周波数に対して十分に高い周波数でアナログ入力電圧Vinをサンプリングする(即ち、オーバーサンプリングする)ことで、SNR(Signal to Noise ratio)を向上させることができ、高分解能化を実現できる。ここで、アナログ入力電圧Vinよりも十分に高い周波数とは、アナログ入力電圧Vinに含まれる最大周波数の2倍よりも大きな周波数が該当する。したがって、制御部900がアナログ入力電圧Vinよりも十分に高い周波数でスイッチ1をスイッチングさせることでオーバーサンプリングは実現される。なお、オーバーサンプリングの周波数は、アナログ入力電圧Vinの最大周波数の少なくとも2倍の周波数であればよく、特に限定はされない。
図4は、本開示の実施の形態1におけるAD変換器100の構成の一例を示す図である。AD変換器100は、AD変換器1000と同様、ノイズシェーピング型逐次比較AD変換器である。以下、AD変換器100において、AD変換器1000と同一構成については同一符号を付して説明を省略する。
式(2)に示されるように、ノイズ成分Q(z)に着目したノイズ伝達関数は、(1−Z−1)3で表されており、3次のノイズシェーピング特性が実現されている。
図11は、本開示の実施の形態2におけるAD変換器100Aの構成の一例を示す図である。AD変換器100Aは、AD変換器100と同様、ノイズシェーピング型逐次比較AD変換器である。以下、AD変換器100Aにおいて、AD変換器100と同一構成については同一符号を付して説明を省略する。
(1)図4では、2つのフィードフォワードパスFF1、FF2が設けられていたが、少なくとも1つのフィードフォワードパスがあれば、高次のノイズシェーピング特性が得られるので、一方のフィードフォワードパスは省かれてもよい。また、積分器8をN(2以上の整数)個の積分回路で構成した場合、フィードフォワードパスは、2段目以降のN−1個の積分回路のうち少なくとも1個の積分回路に接続される。
2 容量DAC
3 比較器
4 逐次比較制御部
5 シリアル−パラレル変換回路
6 デジタルフィルタ
7、8 積分器
9、10、11、13、15、17 容量素子
12、14、16 積分回路
18 スプリット型容量DAC
19 DEM部
FF1、FF2 フィードフォワードパス
FB フィードバックパス
Sφs、Sφ1、Sφ2、Sφ3 制御信号
Claims (3)
- アナログ入力電圧をオーバーサンプリングするAD変換機であって、
前記アナログ入力電圧が入力される共通ノードと、
複数の容量素子を備え、各容量素子の一端が前記共通ノードに接続され、他端が逐次比較制御信号に応じて、第1電圧及び前記第1電圧よりも低い第2電圧のいずれかに選択的に接続される容量DACと、
前記共通ノードの電圧と比較参照電圧とを比較する比較器と、
前記比較器の比較結果から次ビットの逐次比較制御信号を決定する逐次比較制御回路と、
逐次比較動作が最下位ビットまで行われた後の前記容量DACの残差電圧が前記共通ノードを介して入力され、前記入力された残差電圧を積分し、積分値を次サンプリングの比較参照電圧とする積分器と、
前記比較結果を多ビットの信号に変換するシリアルパラレル変換部と、
前記多ビットの信号の低周波成分を透過させる低域通過フィルタとを備え、
前記容量DACは、前記容量DACの出力電圧を上げるための複数の第1容量素子と、前記出力電圧を下げるための複数の第2容量素子とを備えるスプリット型容量DACで構成され、
前記逐次比較制御回路は、
逐次比較の初期状態において、全ての第1容量素子を前記第2電圧に接続し、且つ、全ての第2容量素子を前記第1電圧に接続し、
次ビットの逐次比較において前記容量DACの出力電圧を上げる場合、第1ポインタを、前記複数の第1容量素子の配列方向に沿って仮想的に移動させ、前記第2電圧から前記第1電圧に接続を切り替える第1容量素子を決定し、
次ビットの逐次比較において前記容量DACの出力電圧を下げる場合、第2ポインタを、前記複数の第2容量素子の配列方向に沿って仮想的に移動させ、前記第1電圧から前記第2電圧に接続を切り替える第2容量素子を決定し、
最下位ビットの逐次比較が終了したとき、前記第1、第2ポインタの位置を維持した状態で、全ての第1容量素子を前記第2電圧に接続し、且つ、全ての第2容量素子を第1電圧に接続するAD変換器。 - 前記逐次比較制御回路は、前記比較器の比較結果から前記容量DACの出力電圧を上げる必要があるか否かを決定する請求項1に記載のAD変換器。
- 前記逐次比較制御回路は、前記第1ポインタと前記第2ポインタとを逆方向に移動させる請求項2に記載のAD変換器。
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