JP2004500727A5

JP2004500727A5 -

Info

Publication number: JP2004500727A5
Application number: JP2000550212A
Authority: JP
Filing date: 1999-05-14
Publication date: 2004-12-24
Anticipated expiration: 2019-05-14

Claims

アナログシステム入力信号（Ｖｉｎ）をディジタルシステム出力信号（ＯＵＴ）に変換するためのアナログ−ディジタル変換器であって、
高速の内部アナログ−ディジタル変換器（ＡＤＣ‐１０４）と、
利得Ａを有する増幅器（１０２）と、
逆向きの帰還経路に結合され、その入力信号としてディジタル化された誤差信号を有するディジタル信号予測回路（１０８）と、
前記帰還経路に含まれるディジタル−アナログ変換器（ＤＡＣ‐１１４）と、
入力差分回路（１００）と、を備え、
前記ＤＡＣ（１１４）の出力および前記アナログシステム入力信号（Ｖｉｎ）が、前記差分回路（１００）への入力として接続され、
前記差分回路（１００）の出力が、前記増幅器（１０２）への入力として接続されるアナログ誤差信号であり、
前記増幅器（１０２）の出力が、前記高速ＡＤＣ（１０４）への入力として接続され、
前記高速ＡＤＣ（１０４）のスケーリングされた出力が、前記ディジタル信号予測回路（１０８）の入力信号として直接接続される前記ディジタル化された誤差信号であり、
前記ディジタル信号予測回路（１０８）の出力が、前記ＤＡＣ（１１４）の入力として接続され、
前記ディジタルシステム出力信号（ＯＵＴ）が、前記信号予測回路（１０８）の出力および前記高速ＡＤＣ（１０４）のスケーリングされた出力のフィルタリングされた和として形成され、それによって、
前記信号予測回路（１０８）の出力が、前記アナログ入力信号（Ｖｉｎ）のフルスケール領域に１／Ａの因子を乗じた中に連続的に存在することを特徴とするアナログ−ディジタル変換器。
前記ＡＤＣ（１０４）の直後に接続され、前記増幅器の利得Ａの因子によって前記高速ＡＤＣ（１０４）の出力を低減するスケーリング回路（１１０）をさらに備える請求項１に記載のアナログ−ディジタル変換器。
前記増幅器（１０２）が、連続時間アナログ増幅器である請求項１に記載のアナログ−ディジタル変換器。
前記増幅器（１０２）が、高域伝送特性を有する請求項１に記載のアナログ−ディジタル変換器。
前記信号予測回路（１０８）が、低域伝送特性を有する請求項１に記載のアナログ−ディジタル変換器。
前記アナログシステム入力信号（Ｖｉｎ）が、標本化および保持されていない入力信号として、前記差分回路（１００）に接続される請求項１に記載のアナログ−ディジタル変換器。
前記信号予測回路（１０８）と前記ＤＡＣ（１１４）との間の前記帰還経路に接続されるディジタルラッチ回路（１１２）をさらに備える請求項１に記載のアナログ−ディジタル変換器。
前記信号予測回路（１０８）の出力および前記高速ＡＤＣ（１０４）のスケーリングされた出力の和をその入力信号として有し、前記ディジタルシステム出力信号（ＯＵＴ）をその出力信号として有する、ディジタル低域フィルタ（１１６）をさらに備える請求項１に記載のアナログ−ディジタル変換器。
前記ＡＤＣ（１０４）の直後に接続され、前記高速ＡＤＣ（１０４）の出力を、前記増幅器（１０２）の利得Ａに等しい因子によって低減するスケーリング回路（１１０）と、
前記信号予測回路（１０８）と前記ＤＡＣ（１１４）との間の前記帰還経路に接続されるディジタルラッチ回路（１１２）と、
前記信号予測回路（１０８）の出力および前記高速ＡＤＣ（１０４）のスケーリングされた出力の和をその入力信号として有し、前記ディジタルシステム出力信号（ＯＵＴ）をその出力信号として有する、ディジタル低域フィルタ（１１６）と、をさらに備え、
前記増幅器（１０２）が、高域伝送特性を有する利得Ａの連続時間増幅器であり、
前記アナログシステム入力信号（Ｖｉｎ）が、保持されていない入力信号として差分回路（１００）に接続され、
前記信号予測回路（１０８）の出力が、前記ディジタルラッチ回路（１１２）を経て前記ＤＡＣに接続され、
前記信号予測回路（１０８）が、低域伝送特性を有する、請求項１に記載のアナログ−ディジタル変換器。
アナログシステム入力信号（Ｖｉｎ）をディジタルシステム出力信号（ＯＵＴ）に変換するためのアナログ−ディジタル変換のための方法であって、以下のステップ、すなわち
前記アナログシステム入力信号と帰還信号の差分によって、誤差信号を生成するステップと、
因子Ａによって前記誤差信号を増幅するステップと、
高速アナログ−ディジタル変換器ＡＤＣ（１０４）において、ディジタル化された誤差信号を形成することによって、前記増幅された誤差信号をディジタル形式に変換するステップと、
逆向きの信号経路において、前記変換および増幅された誤差信号の所定の関数として、次の入力信号値を予測し、前記予測された次の入力信号値が再び前記帰還信号を生成するステップと、
前記帰還信号と、前記変換および増幅された誤差信号と、の和として、因子Ａによって縮小された前記ディジタルシステム出力信号を生成するステップと、によって特徴づけられるアナログ−ディジタル変換のための方法。
前記誤差信号を増幅する前記ステップが、時間連続な前記誤差信号を増幅するステップを備える請求項１０に記載の方法。
前記誤差信号を増幅する前記ステップが、高域通過特性を備えた前記誤差信号を増幅するステップをさらに備える請求項１０に記載の方法。
前記次の入力信号値を予測する前記ステップが、同時に前記増幅および変換された誤差信号を低域フィルタリングするステップを備える請求項１０に記載の方法。
誤差信号を生成する前記ステップが、標本および保持の行われない形式の前記アナログシステム入力信号を差分するステップをさらに備える請求項１０に記載の方法。