JP2004500727A - 予測器を備えた再帰マルチビットアナログ−ディジタル変換器 - Google Patents

Abstract

フラッシュ変換器（１０４）は、入力信号と帰還ＤＡＣ（１１４）との間との差を処理する正確な連続時間誤差増幅器（１０２）を前に配置する。ＤＡＣの出力は、たとえば、一連の精密コンデンサによって増幅器の仮想グランドに連動するように結合される。入力回路はまた、ＤＡＣ（１１４）に連結されるコンデンサに容量がほぼ等しい一連の精密コンデンサなどの連続時間要素によって、増幅器の入力に結合される。増幅器（１０２）は、たとえば１ＫＨｚを越える広域通過特性を備えるような中程度の利得（１６）を備えていてもよい。ＤＡＣは、入力信号の次の値を予測するために、フラッシュ変換器（１０４）からのディジタル出力および最後にラッチされた出力を使用するディジタル信号処理ブロックのラッチされた出力によって制御される。変換器制御ループの安定性は、予測回路に低域通過特性を設けることによってもたらされる。変換器は、フラッシュ変換器（１０４）によって生成され、適性にスケーリングされたディジタル値をＤＡＣ（１１４）を駆動する第１のディジタルラッチ回路（１１２）の電流値に加算することによって、第１のディジタル結果を生成する。変換器の出力は、簡素な低域ディジタルフィルタ（１１６）に第１のディジタル結果を通過させることによって生成される第２のディジタル結果である。第２のディジタル結果は、最適位相データ復元を行うことができるようにするために、入力サンプリングクロックの任意の位相を通過させることによって、二次抽出されてもよい。

Description

【０００１】
本発明の分野
本発明は主に、アナログ−ディジタル変換器（ＡＤＣ）に関し、さらに詳細には、高速かつ高分解能のモノリシック集積回路ＡＤＣに関する。
【０００２】
関連技術の説明
高い変換率および少ない待ち時間を必要とする従来のアナログ−ディジタル変換器（ＡＤＣ）は一般に、基本フラッシュ変換器として周知である構成において、抵抗型梯子回路の段階的な電圧に接続された一連のスタック型比較器を利用する。情報通信技術において、制限された数の従来技術のＡＤＣ回路アーキテクチャの中で速度および分解能を増加するために、膨大な研究資金が、連続的に費やされている。
【０００３】
基本フラッシュ変換器は、主にクロックサイクルごとに完全なデータ変換を行うために、きわめて高速で作動する。しかし、ｎビットフラッシュ変換器は一般に、抵抗型梯子回路の段階的に増加する電圧ステップに接続される２^ｎ個の比較器を必要とする。ｎビットバイナリ出力を生成するために、「温度計」型バイナリディジタル符号化回路として公知である回路に比較器の出力を流すことができる。名前から察することができるように、フラッシュ変換器の主な利点は、その速度である。さらに、この装置は、入力サンプルホールド回路を必要しない。
【０００４】
一方、フラッシュ変換器には、８ビットを越える分解能で顕著になるいくつかの制限があることが周知である。上述したように、比較器の数は、分解能に応じて指数関数的に増加する。したがって、さほど大きくない８ビット分解能の場合でさえ、２５６個の比較器が必要とされる。さらなる制限には、クロックスキューから生じる微分位相誤差、きわめて膨大な回路面積および相当の電荷の逆流が挙げられる。
【０００５】
上述したような制限を克服することに関して、最近の研究は、ステージ当たりのビットを少なくし、それによって、逆流、クロックスキューおよび回路面積を減少させるマルチステージフラッシュ変換器（これはまた、「パイプライン式」フラッシュ変換器としても周知である）に集中されている。このようなマルチステージ装置において、各ステージは入力サンプルホールド回路を含む。さらに、入力の大きさを評価するために、パイプラインにおける各ステージは、それ自体の個別のフラッシュ変換器を使用し、ディジタル結果を帰還ループにおけるディジタル−アナログ変換器（ＤＡＣ）に供給する。ＤＡＣの結果と入力サンプルホールド回路の出力との差は増幅され、次のステージのサンプルホールド回路の入力に供給される。一旦、次のステージが増幅器の出力信号をサンプリングされると、前のステージは次の入力信号を受信するために解放される。
【０００６】
パイプライン式の構成に関連する一つの問題の例を示すために、パイプライン式フラッシュ変換器における増幅器が１６という中程度の利得を有すると仮定する。第１のフラッシュ変換器がその振幅を推定し、帰還ＤＡＣの推定された振幅出力が入力信号から減算されている間、第１のステージへの入力信号は、少なくとも標本化および保持されなければならない。入力信号が標本化および保持されていない場合には、出力誤差信号が第２のステージによって標本化される前であっても、第１のフラッシュディジタル振幅推定を無効にさせ、第１のステージの増幅器を飽和状態にするのに十分な量だけ振幅を変更することができることに留意すべきである。したがって、増幅器を前に置くことによってパイプライン式ステージにおいて第２のフラッシュ変換器の精度を向上させることができるが、今度はこのために、サンプルホールド回路が必要になるのが一般的である。
【０００７】
パイプライン式フラッシュ変換器は、１００ＭＨｚなど高速で動作することができる。しかし、第１の誤差信号がパイプラインの第２のステージに供給されるときに生じる微分線形誤差のために、この分解能は通常、約１０ビットまでに制限されてきた。別の問題は、変換器の全体の線形性を制御する第１のステージのＤＡＣにおける高い積分線形性の欠如であった。したがって、３〜５回の連続変換の固有待ち時間が出力データの品質に影響を及ぼす場合には、このような変換器は通常、１０〜１２ビットの中程度の分解能を必要とする用途において使用される。
【０００８】
基本およびパイプライン式フラッシュ変換器における微分線形性の制限を克服するために、サンプルホールド回路および高い微分積分線形性を備えた１回のみの帰還ＤＡＣを利用する再帰技術を用いて、変換器の分解能を向上させる努力に力が注がれてきた。ＤＡＣと入力信号との間の誤差信号が、入力信号を得るためにＤＡＣを駆動するマルチサイクルにおいて使用された後、このような装置において、入力は常に標本化および保持される。最終的な結果は、ＤＡＣディジタル入力ワードである。
【０００９】
初期の再帰変換器において、単一高利得比較器が誤差信号の処理を行った。このような装置において、比較器の出力は次に、逐次近似法として公知である技術を用いて、入力信号の未知値用の二分探索を実行するために使用された。保持入力電圧用の二分探索を実行するために、帰還経路における逐次近似レジスタ（ＳＡＲ）は、比較器の出力を受信し、帰還ＤＡＣの制御を行った。複数のクロックサイクルが各データ変換のために必要とされたため、このような変換器は、未知の入力信号をディジタル値に変換するためには比較的長時間を要した。すぐれた帰還ＤＡＣを用いて、このような変換器は、１６ビット分解能を実現することができたが、少なくとも１つのクロックサイクルが、分解能の各ビットに対して必要であった。さらに、入力サンプルホールド回路は、変換に必要な時間中、入力振幅を維持する必要があった。また、変換の終り付近に冗長な逐次近似ステップを設けない限り、変換に必要な時間にわたるサンプルホールドにおけるドループ（ｄｒｏｏｐ）は、変換器に微分線形性の不正確さを生じた。
【００１０】
単一比較器が中程度の分解能を有するフラッシュ変換器に替わり、高利得増幅器が中程度であるが制御された利得の増幅器に替わったときに、基本逐次近似変換器において著しい改良が施された。入力信号と帰還ＤＡＣとの間の誤差に対応する信号が次に、（増幅された後に）マルチビットフラッシュ変換器によって変換され、出力がラッチされ、ＤＡＣを制御する加算器によって帰還経路において処理が行われた。ラッチ回路の出力も加算器の第２の入力を生成した。
【００１１】
このように改良された逐次近似装置は、各クロックサイクルにおいて２ビット以上を作成することができるが、依然として入力サンプルホールド回路が必要であった。別の欠点は増幅器から生じた。このような変換器において、高い精度を実現するために、増幅器の利得は、段階的なステップで増加しなければならなかった。高利得ステップにおける増幅器の整定時間（ｓｅｔｔｌｉｎｇ
ｔｉｍｅ）は長くなったが、変換器は著しく遅くなった。
【００１２】
マルチビット再帰変換器におけるさらなる努力は、帰還経路におけるＤＡＣの速度および正確さを改良することに集中された。しかし、アナログ−ディジタル変換器で必要とされる４または５クロックサイクルは、依然として、変換器の全体速度を制限している。
【００１３】
アナログ信号を変換しているとき、変換器の標本化周波数付近の周波数領域における入力信号エネルギを除去することが望ましい。たとえば、クロックサイクルごとの入力を標本化することによって、変換器の標本化周波数を著しく増加することができる場合には、入力信号増幅器チェーンにおいて必要とされるアンチエイリアシングフィルタの次数およびコストを著しく削減することができる。
【００１４】
したがって、各クロックサイクルにおいて入力を標本化することができ、アンチエイリアシングを非常に簡単に行うことができたため、後に「シグマ−デルタ」変換器として知られる変換器が一般化するようになった。これは、可聴周波用途のためのフィルタ設計において、特に有用であることがわかった。初期のシグマ−デルタ変換器は、帰還ＤＡＣレイアウトにおいて正確さを必要とすることなく、本来備わっている高い積分線形性を提供する簡素な１ビットＤＡＣを使用していた。シグマ−デルタ変換器において、入力電圧と１ビットＤＡＣとの差によって生じる誤差信号は、１ビット比較器に適用する前に、１つ以上の離散スイッチキャパシタ積分増幅器に供給される。積分増幅器の数は一般に、ループの次数に応じて増加する。１ビットシグマ−デルタ変換器は現在、可聴周波用途のための一般的な選択である。
【００１５】
シグマ−デルタ変換器の１つの欠点は、高分解能を実現するために、きわめて高いオーバサンプリング比（ナイキストサンプリング速度に対するサンプリング速度の比）を必要とすることである。他の欠点は、変換器ループの次数に関連する。たとえば、同程度の変換器分解能のために入力信号帯域幅を拡大するために、信号処理帰還ループの次数を増加することもできる。しかし、必要とされるループフィルタの次数に比例して、設けられる積分増幅器の数を増加させなければならない。公知のシグマ−デルタ変換器の制限として、スプリアストーンと、変換器のループに比例する速度で周波数に関して増加する出力雑音スペクトル密度とがある。
【００１６】
さらに、このような変換器において、その出力部でディジタルデシメーションフィルタによって、複数のクロックサイクルにわたって１ビット比較器の出力を処理しなければならない。このデシメーションフィルタは、入力信号ナイキスト帯域幅を超える周波数領域における多量の変換器量子化雑音を排除するために、基本ループより少なくとも１つ高い次数を備えていなければならないため、相当複雑になる可能性があることが知られている。量子化雑音がこのように増加する理由は、周波数の増加に伴い積分増幅器の利得が固有低減（ｉｎｈｅｒｅｎｔ
ｒｅｄｕｃｔｉｏｎ）することにある。
【００１７】
さらに、シグマ−デルタ変換器は、各クロックサイクルにおいて入力を標本化し、標本ごとに完全な変換を行わない。第一に、入力標本化回路は、一般的にはこのような装置において使用される離散積分器用の入力回路の一部である。第二に、入力標本化回路が使用されなかった場合には、切換えるたびにＤＡＣ出力において時間ジッタまたはグリッチエネルギの結果として、積分器出力に不正確さを生じる。
【００１８】
シグマ−デルタ変換器に関するさらに初期の努力は、変換器の次数を増加することによって、可聴周波信号の周波数領域を越える速度を増加させることに集中した。シグマ−デルタ変換器の次数を増加させることは、出力雑音スペクトルの勾配を増加させるため、高次のデシメーションフィルタは一般に、出力データを復元する必要があった。さらに、高次のループにおいて増加した安定性に関する問題およびトーンに対処するために、多くの技術が開発された。
【００１９】
ループの次数の増加にかかわらず、依然として、可聴周波領域より高い大きさの次数の帯域幅を有する信号周波数を処理することができる１ビットシグマ−デルタ変換器を構築することは、依然として困難である。しかし、このような信号周波数を処理することは、たとえば銅線加入者ループにわたって遠距離データ通信で必要とされるタスクの多くを実行しなければならない。高分解能遠距離用途のためのシグマ−デルタＡＤＣ標本化周波数を増加させるための努力において、設計者は、変換ステップにつき多くのビットを得るために、積分増幅器チェーンの出力で、シグマ−デルタ変換器における単一の比較器をマルチビットフラッシュ変換器に替えることにした。このような設計において、マルチビットフラッシュ出力は通常、マルチビット帰還ＤＡＣに接続される。このようなマルチビットフラッシュ信号処理は、変換器の量子化雑音を低減するが、１ビット変換器によるＤＡＣ構成の簡素さは損なわれる。したがって、変換器の量子化雑音は依然として、変換器の次数に比例して、周波数に関して増加する。
【００２０】
マルチビットシグマ−デルタ変換器において簡素なＤＡＣレイアウト要件を実現しようという１つの試みとして、複数の異なるマルチプルユニット容量性電荷リディストリビューションおよび切換え技術の実現に力が注がれてきた。このような装置において、帰還ＤＡＣは通常、１つのみのコンデンサを電圧出力ＤＡＣに切換えることによってではなく、同一の精密コンデンサを正または負の基準電圧に切換えることによって実現される。いずれか１つのコンデンサが不正確であるために生じる好ましくない積分線形性の影響を低減するような方法で、精密コンデンサを交互に配置するための複数の技術が存在する。たとえば、このような装置の中には、許容可能な積分線形性を得るために擬似乱数方式において、帰還コンデンサを交互に配置する装置もある。
【００２１】
このようなシグマ−デルタ変換器におけるマルチビットフラッシュ比較器は、フラッシュ比較器からの量子化雑音が使用される比較器の数に比例して低減されるため、速度に関して一定の利点がある。次に、依然として高い信号対量子化雑音比を維持すると同時に、信号帯域幅もまた、１ビットの場合よりかなり増加する可能性がある。しかし、複数のコンデンサがこのようなシステムにおいて使用されることから、入力電圧から電荷への変換のために使用される入力コンデンサを変更するために、多大の切換え電流パルスが必要とされる。さらに、マルチビットシグマ−デルタ変換器は依然として、入力サンプラと、基本ループより少なくとも１つ高い次数を備えた複合出力デシメーションフィルタとを必要とする。
【００２２】
銅線に基づくディジタル加入者ループなどの多くの遠距離通信用途において、ＡＤＣの雑音性能は、最も高い周波数において最も重要である。しかし、このような用途において、回線は低周波数の場合よりはるかに著しく高周波数の送信信号を減衰させる。さらに、ＡＤＣの全体の分解能は、シグマ−デルタ変換器が有する周波数領域で最低の雑音性能である最も高い信号周波数におけるＡＤＣの対応する分解能または量子化雑音スペクトル密度ほどあまり重要ではない。
【００２３】
したがって、必要とされるのは、各クロックサイクルにおける変換を実行するそれ自体のクロックレイトと同じ高さのクロックレイトで入力を標本化するような基本フラッシュ変換器の利点を維持している高分解能ＡＤＣシステムである。このことは、（対より線を含む）銅線などのチャネルによる高速データ伝送の分野において、特にあてはまる。同時に、次に、入力標本化回路を駆動するために、既存の装置において必要とされる過渡電流を避けることができるため、システムは、従来の前置増幅サンプルホールド回路の必要性を避けるべきである。ＡＤＣは、周波数に関してほとんど増加しない量子化雑音を有する第１のディジタル結果を生成することができるようにすべきである。これにより、次に、高次のデシメーションフィルタの必要性を排除することになり、向上した分解能を備えた第２のディジタル結果を生成するために、２次または３次の低域フィルタを使用することができる。本発明はこのようなＡＤＣシステムを提供する。
【００２４】
発明の開示
本発明によるアナログ−ディジタル変換器（ＡＤＣ）は、フラッシュ変換器などの高速の内部アナログ−ディジタル変換器（ＡＤＣ）を含む。利得Ａおよび高域伝送特性を備えた連続時間増幅器の出力は、高速の内部ＡＤＣの入力に結合される。
【００２５】
システム入力信号の次の値を予測する信号予測回路は、帰還経路に結合される。その入力は高速ＡＤＣの出力であり、増幅器の利得Ａに等しい因子によってスケーリング回路において縮小することが好ましい。予測回路は、低域通過特性を有することが好ましい。ラッチされることが好ましい予測回路の出力は、次に帰還ディジタル−アナログ変換器（ＤＡＣ）への入力として使用される。次に、差分回路は、システム入力信号とＤＡＣからの出力との差であるアナログ誤差信号を出力する。ＤＡＣからの帰還信号との差分を行う前に、アナログシステム入力信号が標本化および保持される。ディジタルシステム出力信号は、予測される次の入力信号値と高速ＡＤＣの概算された出力の和として生成される。この和の信号は、低域フィルタリングされることが好ましい。
【００２６】
発明の詳細な説明
図１は、本発明によるアナログ−ディジタル変換器（ＡＤＣ）の簡略化したブロック図である。図に示されているように、アナログ入力信号Ｖｉｎ、すなわちディジタル近似に変換すべきアナログ信号は、アナログ入力差分回路（減算器）１００への１つの入力を形成し、アナログ入力差分回路の出力が増幅器１０２への入力信号を形成する。サンプルホールド回路は入力信号Ｖｉｎのために必要とされないことに留意されたい。
【００２７】
本発明によるＡＤＣを作動するために、さまざまな他の構成要素を必要とすることがある。たとえば、本発明の複数の構成要素を同期するクロックパルスを発生するために、マスタークロックを設けなければならない。他の例として、（以下に述べる）基準電圧のほか、演算増幅器などの一定の要素のための駆動電流および駆動電圧を供給するために電圧供給源が必要とされる。このような構成要素および回路についてはよく理解されているため、特に説明も図示もしない。
【００２８】
以下に挙げる理由から、増幅器１０２は、高域通過特性のほか、中程度の利得Ａ、たとえば、１６を有することが好ましい。アナログ信号Ｓ１として標記されている増幅器の出力は、従来の９ビットフラッシュ変換器１０４の入力に接続される。したがって、変換器１０４は、発明全体によって形成されるＡＤＣ内部の内部ＡＤＣを構成する。削減ビット長（ｒｅｄｕｃｅｄ−ｂｉｔ−ｌｅｎｇｔｈ）「コア」変換器としてフラッシュ変換器を使用することにより速度を確保し、たとえば、フル１６ビットフラッシュ変換器のために必要とする、許容できないほど多数の比較器を必要としなくなる。フラッシュ変換器１０４の出力は１０ビット分解能として示される。ＡＤＣ設計の分野において公知であるように、「余剰（ｅｘｔｒａ）」ビットは、最も低い次数のチャネル境界の間に下がる過剰信号エネルギの結果に対応する。
【００２９】
本発明の以下の説明では、（複数の構成要素によって指定されるビットの数において）さまざまな利得および分解能が与えられる。しかし、特に明記しない限り、これらの数は実施例にすぎない。部分的には本発明の機能を果たすプロトタイプにおいて使用される値であるため、また部分的には、たとえば、既存の増幅器の物理的な制限を形成する計算効率および安定性の両方を実現するために、このような数が選択されてきた。一定の別の選択についても以下に説明する。アナログ−ディジタル変換器の当業者にとって、他の点に関しては明白であると思われる。
【００３０】
フラッシュ変換器１０４の１０ビット出力は、ディジタル加算器１０６およびディジタル信号予測回路１０８の両方に入力信号として使用される前に、増幅器１０２の利得に等しい因子によって縮小される。増幅器１０２の利得が２のｎ乗乗すなわち２^ｎ（２＊＊ｎ）である場合には、フラッシュ変換器１０４の出力信号の縮小は、ディジタル設計の分野において公知であるように、ｎビットディジタルシフタを用いて、迅速にかつ簡単に実行することができる。図１において、ディバイダ／シフタ１１０の出力は、Ｓ３と標記される。増幅器１０２の利得が、２の累乗以外を選択する場合には、適切な従来のディジタルディバイダ回路がシフタ１１０の代わりに使用されることが必要である。
【００３１】
ディジタル信号予測回路１０８の１４ビット出力（Ｓ５と標記）はまず、従来のラッチ回路によってラッチされる。そのラッチされた出力値は、帰還ディジタル−アナログ変換器（ＤＡＣ）１１４への入力信号のほか、ディジタル加算器１０６への第２の入力信号も生成する。図に示されるように、フィルタ／予測器１０８への入力信号は１０ビットであるが、その出力は１４ビットである。追加の４ビットは、フィルタに固有のスケーリングによって生成される。フィルタの出力信号は、システム入力信号としてフルスケールの範囲に定められるべきである。したがって、予測回路１０８は、シフタ回路１１０の４ビット桁下げを補償し、４ビット分、その結果の有効桁を増加させる必要がある。正のクロックエッジごとに、ＤＡＣ１１４入力が更新および保持されるように、ラッチ回路１１２の出力はＡＤＣマスタークロックの正に進むエッジ（ｐｏｓｉｔｉｖｅ−ｇｏｉｎｇ
ｅｄｇｅ）で更新されることが好ましい。ＤＡＣ１１４のアナログ出力は、入力差分回路１００への第２の入力を生成する。
【００３２】
最後に、加算器１０６の１４ビット出力（Ｓ４と標記）は、ディジタル低域フィルタ１１６を通過することが好ましい。その１６ビットの出力はまた、本発明によるＡＤＣ全体のディジタル変換された最終的な出力信号ＯＵＴである。システム入力信号Ｖｉｎの帯域幅とほぼ同程度に出力信号の帯域幅を制限するために、低域フィルタ１１６を含むことが好ましい。これにより、同様に、入力信号の通過帯域を上回る周波数領域における量子化雑音を低減する。標本化周波数が増加したり、帯域の制限されるときに、低域フィルタの使用によってさらに多くのビットの分解能を実現することができることは、公知である。１４ビットから１６ビットへの増加は、本発明のシミュレーションにおいて有効であることを証明するフィルタ選択の結果の一実施例にすぎない。適正なディジタル低域フィルタ１１６を選択するために、従来の設計技術のいずれを使用してもよい。
【００３３】
言い換えれば、前置増幅器１０２の利得を補償するためにスケーリングを行った後、フラッシュ変換器１０４の出力は、入力信号の次の値を予測する回路も含むネガティブパスに沿って、増幅器１０２の入力へとフィードバックされる。また、予測回路１０８の構造および機能については以下にさらに詳細に記載するが、この時点で、予測回路の出力のラッチされた値が、与えられた分解能が許容するほどアナログ入力信号Ｖｉｎに対応するディジタル信号に近いとき、フラッシュ変換器１０４のスケーリングされた出力を無視できて、ラッチされた値が加算器１０６を経てシステムの出力信号ＯＵＴとなることが理解できる。
【００３４】
図２は、差分回路１００、増幅器１０２およびＤＡＣ１１４を含む本発明の入力部分の好ましい実施態様をさらに詳細に示している。図２はまた、入力電圧の加算が、容量性電荷リディストリビューション技術を用いて実行される好ましい方法を示している。この入力部分は、従来のマルチビットシグマ−デルタオーバサンプリングＡＤＣの入力回路に類似しているが、入力信号（電圧）の切換え、標本化および保持を行う必要はないことを留意されたい。
【００３５】
図２に示すように、入力電圧信号Ｖｉｎは、たとえば６４ユニットコンデンサを用いる周知の方法で構成される容量性バンクＣｉｎに印加される。従来のいかなる方法で容量性ユニットを選択してもよい。したがって、入力は、演算増幅器２０２の仮想グランドに連続時間方式で動作可能に結合される。演算増幅器２０２は、増幅器１０２の一次利得構成要素を形成し、その帰還経路において並列に結合される帰還コンデンサＣｆｂおよび帰還抵抗器Ｒｆｂを有する。帰還コンデンサＣｆｂの容量は、４つのユニットと等しいことが好ましい。
【００３６】
ＤＡＣ１１４は、コンデンサ電荷リディストリビューションＤＡＣであることが好ましく、その出力は、コンデンサバンクＣｉｎの出力と同じ演算増幅器２０２の（減算）入力および帰還経路に結合される。したがって、Ｃｆｂ対Ｃｉｎの比が６４／４＝１６であることから、演算増幅器２０２は、入力電圧ＶｉｎとＤＡＣ１１４出力電圧との差に関して好ましい電圧利得１６を有する。演算増幅器２００の出力は、信号Ｓ１を形成する。
【００３７】
ＤＡＣ１１４は、正の基準電圧Ｖｒｅｆの容量倍に等しい全振幅の出力電荷を生成するように作動する。この容量は、コンデンサバンク１００の６４ユニットコンデンサに等しい（図２）。この電荷のほか、６４ユニット入力コンデンサに印加される入力電圧から生じる電荷が、演算増幅器の加算接合部において加算され、帰還コンデンサＣｆｂによる有効な利得１６に関して、出力電圧に変換される。図示されているように、ＡＤＣ制御ループに基づいて信号極性が選択されるため、正の入力電圧および入力電荷の場合には、ＤＡＣは負の入力電荷を生成する傾向がある。ＤＡＣ符号がほぼＡＤＣ入力電圧Ｖｉｎを表す場合には、入力とＤＡＣ電荷との電荷の差は小さく、演算増幅器からの出力電圧は小さいままであり、その飽和電圧よりも小さい。
【００３８】
図３は、本発明で使用されるコンデンサ電荷リディストリビューションの好ましい構成の一般的な構成を簡略化した方式で示している。この構成は、高速であるために好ましい。しかし、出力電荷がディジタル入力信号に比例し、１クロックサイクル未満の安定した出力信号を生成するほど十分に高速である限り、従来の他のＤＡＣのいずれを使用してもよい。
【００３９】
ここで、簡単化のため、入力信号は６ビットのみを備えると仮定する。図３の実施例において、入力信号ＤＡＣ＿ｉｎの３ビットの最下位有効ビット（ＬＳＢ）が、一連の２^３＝８の機能的単極単投接点固体スイッチＬＳＢ＿ＳＷを駆動し、それぞれが＋Ｖｒｅｆから−Ｖｒｅｆまでの範囲の電圧を線形に分割する抵抗梯子回路（Ｒと標記された一連の抵抗器）の対応する分岐に接続される。ＤＡＣ＿ｉｎの３ビットの最上位有効ビット（ＭＳＢ）は、対応する８ユニットのコンデンサ１Ｃを＋Ｖｒｅｆまたは−Ｖｒｅｆのいずれかに対応するビットに結合する一連の２^３＝８の機能的単極三投接点固体スイッチＭＳＢ＿ＳＷを駆動する。コンデンサ１Ｃで結合される電荷は、演算増幅器１０２（図２）に結合されるＤＡＣ１１４の出力信号ＤＡＣ＿ｏｕｔを形成する。
【００４０】
スイッチＭＳＢ＿ＳＷ，ＬＳＢ＿ＳＷは、「温度計型復号化」として知られている公知の復号化技術を用いて、段階的に作動することが好ましい。この技術に加えて、ＭＳＢ＿ＳＷ，ＬＳＢ＿ＳＷなどのスイッチの構成および動作は、アナログおよびディジタル変換の当業界において公知であるため、本願明細書ではこれ以上記載しない。
【００４１】
本発明の図示した実施態様において、ＤＡＣ１１４への入力は、１４ビットである。本発明の好ましい実施態様において、これらは６ＭＳＢおよび８ＬＳＢに分割される。したがって、２^６＝６４ユニットコンデンサ（および対応するＭＳＢ＿ＳＷスイッチ）および２^８＝２５６抵抗器Ｒの梯子回路（および対応するＬＳＢ＿ＳＷスイッチ）がある。次に、十分に理解されている方法でスイッチを制御するために、従来の温度計型復号化が使用される。このため、図３は、構造を明確にすると共に図の複雑さを低減するためだけに、ＭＳＢ：ＬＳＢを３：３に簡略した場合を示す。
【００４２】
図４は、本発明のシミュレーションにおいて試験が良好に行われたディジタル信号予測回路１０８の一実施態様を示している。この図において、標準的な記号Σおよびｚ^−１はそれぞれ、加算器および１次の後方シフト演算子を示すために使用される。したがって、ｚ^−１Ｓ_５（ｔ）＝Ｓ_５（ｔ−１）である。言い換えれば、各ｚ^−１ブロックはラッチを行い、１単位時間（この場合には、クロックサイクル）早い入力の値を出力する。加算器およびｚ^−１ブロックの機能および構成に付いては、ディジタル設計の当業界においてよく理解されているため、これ以上説明しない。
【００４３】
４００と標記されたブロックは、入力信号の重みを１ビットだけ増加するための演算子として機能する。これは、単に、入力ビット用の配線を適当に配置することによって、または単一の左シフト演算によって実現することができる。これは入力値を２倍する効果を有する。従来の技術を用いて、図４に示される回路は以下の結果を生成することが示される。
Ｓ４＝Ｓ３／（１−ｚ^−１）^２
Ｓ５＝Ｓ３・［（２−ｚ^−１）／（１−ｚ^−１）^２］
【００４４】
言い換えれば、予測回路は、２次ディジタル低域フィルタである。クローズドループ線形システムの加算接合部の出力における誤差は、任意の与えられた周波数に対して有効ループ利得の逆数に等しい因子によりが低減されることが知られている。さらに、利得要素の飽和を防止するために、その入力は、たかだかその利得の逆数のリミット（＋／−）の中にあるように制限されなければならない。シミュレーションのほか、線形フィルタを用いた従来の計算によって、図４に示されたフィルタは、選択された増幅器の利得１６のためのこのような要件を満たすことがわかる。それ自体として、フィルタの出力は、選択された帯域幅における任意の周波数のための入力信号のフルスケールの値Ｒの１／１６内に下がる。したがって、フィルタ１０８は、フィルタの出力が増幅器の飽和を防止するための許容可能な１／１６の領域内に下がるという意味において、入力信号の次の値を「予測する」ために作用する。しかし、図示のフィルタ１０８を、同様の要件を満たすいずれかのフィルタに交換するために、周知の設計方法を使用してもよい。
【００４５】
また、予測回路の低域通過特性はフラッシュ変換器１０４を駆動する利得増幅器１０２における低域通過機能を必要とすることなく、ＡＤＣ制御ループの安定性を確保する。データパターンがディジタル信号予測ブロックにおける時間と共に変化するため、予測回路ブロックの出力は、ラッチ回路１１２において保持され、クロックサイクルごとに１回だけ更新される。
【００４６】
フラッシュ変換器１０４およびディジタル信号予測ブロック１０８は、望ましくない遅れを生じないようにし、さまざまな構成要素に関して適切な修正時間を設けるために、入力信号Ｖｉｎの周波数より高い周波数で動作する。銅線の対より線を伝搬する伝送用の信号の変換を含むシステムにおいて、たとえば、入力の帯域幅が約１ＭＨｚであるのに対し、フラッシュ変換器および予測回路の帯域幅は、そのチャネルの伝送の帯域幅、すなわち約３５ＭＨｚとほぼ同一であるように選択された。
【００４７】
予測回路１０８およびフィルタ１１６の両方が、低域通過特性を有する。しかし、フラッシュ変換器１０４の結果は、ループにおける低域通過特性の前に生成されるため、フラッシュ変換器によって生成される量子化雑音スペクトル密度は、周波数に関して比較的一定である。したがって、第１のディジタル結果は、ディジタル信号予測回路構成におけるディジタルフィルタの次数に対する周波数に比例する量子化雑音スペクトル密度を備えていない。
【００４８】
上述したように、特に利点であると証明された本発明の一実施例は、対より線を伝搬する伝送用の信号の変換のためである。現在、このような伝送チャネルの帯域幅は３５ＭＨｚである。増幅器１０２（図１）の利得は、回路の安定領域内に十分収まるようにするために、約２５を越えてはならないことが試験および実験からわかっている。１６はこの望ましい最大利得未満の２の累乗の最大値であるために、利得１６が選択された。２の累乗を利得して有することは、ディバイダ１１０などの他の回路を簡素にするだけでなく、乗算および除算がディジタルワードをただ左および右にシフトすることに相当するため、計算上も効率的である。
【００４９】
利得１６の他の利点の一つには、増幅器を実現するために使用される構成要素の物理的な制限内で作動するという観点からも有用であることが分かっていることである。それ自身のための利得の増加は、たとえば、システムにおけるさまざまなコンデンサを充電するためにさらに多くのエネルギが消費されることだけを意味する。
【００５０】
しかし、中程度の利得１６は、１つの可能な選択にすぎない。さらに大きい帯域幅またはさらに小さい帯域幅を備えたシステムにおいて使用する場合には、異なる利得を選択するために、従来の実験、計算および試験結果を使用してもよい。また、システムの他の構成要素に対して、対応する変更が必要であることは明白である。
【００５１】
従来技術と比較した場合の本発明との一定の差異および本発明の利点は、もう明白であるはずである。入力信号の次の値が、たとえば、フルスケールの１／１６より高い精度で予測されるため、増幅器１０２は、変換器の入力にサンプルホールド回路がない場合でも飽和することはない。さらに、利得１６を有する増幅器１０２の出力は、次に予測されるサンプルで飽和されることはない。結果として、本発明によるＡＤＣは、各クロックサイクルで完全な変換を行うことができる。
【００５２】
さらに、上述した従来の変換器とは異なり、ＤＡＣ１１４は、フラッシュ比較器に直接または簡素な加算器またはＳＡＲのいずれを経由しても接続されない。代わりに、ＤＡＣは、入力信号の前の値ではなく、次の値の推定値を提供するきわめて高い精度のディジタル信号処理回路１０８によって駆動される。
【００５３】
ＤＡＣに入力信号の次の値のきわめて高い精度の推定値を供給することにより、中程度の利得（たとえば、示されている利得１６）の増幅器を入力差分回路１００の後に用いることができる。このような利得１６は、９ビットから１３ビットまで４ビットだけ（１６＝２^４）フラッシュ変換器の有効分解能を向上させる。
【００５４】
ＡＤＣが信号帯域幅の３２倍、または通常のナイキスト標本化周波数の１６倍の周波数でクロックされる場合には、分解能の結果においてさらに２ビット向上する。次いで、変換器は、たとえば３０ＭＨｚ以上の高さのサンプルクロックレイトを依然として維持すると同時に、１５ビットの分解能に対応する量子化雑音レベルを実現することができる。
【００５５】
変換器の出力がＤＡＣを駆動するディジタル符号および次のフラッシュ変換器ディジタル出力の和から得られる（たとえば、回路１１０において４ビット桁下げする）場合には、完全なデータ変換が各クロックサイクルに関して行われる。積分増幅器の使用を回避するために、オーバサンプリングによって得られる分解能における２ビットの増加を得るために必要な出力ディジタルフィルタは、低次数および最低限の複雑なものあってもよい。ディジタル予測回路１０８における低域通過ディジタルフィルタ特性でシステム安定性を保証することによって、積分増幅器の使用が回避される。
【００５６】
本発明の別の有利な特徴の１つは、ＤＡＣ１１４に結合されるコンデンサと容量においてほぼ等しい、バンク１００（図２）における精密コンデンサなど連続時間要素の使用にある。（それぞれにおいて６４ユニットコンデンサであることが好ましい。）誤差増幅器１０２はまた、たとえば１ＫＨｚを越える高域通過特性を備えた連続時間構成要素によって全体を構成してもよい。
【図面の簡単な説明】
【図１】本発明によるフラッシュアナログ−ディジタル変換器（ＡＤＣ）の簡略したブロック図である。
【図２】本発明によるＡＤＣの回路の好ましい差分および誤差増幅部分を示している。
【図３】容量性電荷リディストリビューション技術を利用する本発明で使用される簡略化した帰還ディジタル−アナログ変換器（ＤＡＣ）の一般的な構造を示している。
【図４】本発明で使用される予測回路の構造を示しているブロック図である。

Claims (14)

1. アナログシステム入力信号（Ｖｉｎ）をディジタルシステム出力信号（ＯＵＴ）に変換するためのアナログ−ディジタル変換器であって、
   高速の内部アナログ−ディジタル変換器（ＡＤＣ‐１０４）と、
   利得Ａを有する増幅器（１０２）と、
   帰還経路に結合された信号予測回路（１０８）と、
   前記帰還経路に含まれるディジタル−アナログ変換器（ＤＡＣ‐１１４）と、
   入力差分回路（１００）と、を備え、
   前記ＤＡＣ（１１４）の出力および前記アナログシステム入力信号（Ｖｉｎ）が、前記差分回路（１００）への入力として接続され、
   前記差分回路（１００）の出力が、前記増幅器（１０２）への入力として接続され、
   前記増幅器（１０２）の出力が、前記高速ＡＤＣ（１０４）への入力として接続され、
   前記高速ＡＤＣ（１０４）のスケーリングされた出力が、前記信号予測回路（１０８）の入力として接続され、
   前記信号予測回路（１０８）の出力が、前記ＤＡＣ（１１４）の入力として接続され、
   前記ディジタルシステム出力信号（ＯＵＴ）が、前記信号予測回路（１０８）の出力および前記高速ＡＤＣ（１０４）のスケーリングされた出力のフィルタリングされた和として形成され、それによって、
   前記信号予測回路（１０８）の出力が、前記アナログ入力信号（Ｖｉｎ）のフルスケール領域の値に１／Ａを乗じた因子の中に連続的に存在することを特徴とするアナログ−ディジタル変換器。
2. 前記ＡＤＣ（１０４）の直後に接続され、前記増幅器の利得Ａの因子によって前記高速ＡＤＣ（１０４）の出力を低減するスケーリング回路（１１０）をさらに備える請求項１に記載のアナログ−ディジタル変換器。
3. 前記増幅器（１０２）が、連続時間アナログ増幅器である請求項１に記載のアナログ−ディジタル変換器。
4. 前記増幅器（１０２）が、高域伝送特性を有する請求項１に記載のアナログ−ディジタル変換器。
5. 前記信号予測回路（１０８）が、低域伝送特性を有する請求項１に記載のアナログ−ディジタル変換器。
6. 前記アナログシステム入力信号（Ｖｉｎ）が、標本化および保持されていない入力信号として、前記差分回路（１００）に接続される請求項１に記載のアナログ−ディジタル変換器。
7. 前記信号予測回路（１０８）と前記ＤＡＣ（１１４）との間の前記帰還経路に接続されるディジタルラッチ回路（１１２）をさらに備える請求項１に記載のアナログ−ディジタル変換器。
8. 前記信号予測回路（１０８）の出力および前記高速ＡＤＣ（１０４）のスケーリングされた出力の和をその入力信号として有し、前記ディジタルシステム出力信号（ＯＵＴ）をその出力信号として有する、ディジタル低域フィルタ（１１６）をさらに備える請求項１に記載のアナログ−ディジタル変換器。
9. 前記ＡＤＣ（１０４）の直後に接続され、前記高速ＡＤＣ（１０４）の出力を、前記増幅器（１０２）の利得Ａに等しい因子によって低減するスケーリング回路（１１０）と、
   前記信号予測回路（１０８）と前記ＤＡＣ（１１４）との間の前記帰還経路に接続されるディジタルラッチ回路（１１２）と、
   前記信号予測回路（１０８）の出力および前記高速ＡＤＣ（１０４）のスケーリングされた出力の和をその入力信号として有し、前記ディジタルシステム出力信号（ＯＵＴ）をその出力信号として有する、ディジタル低域フィルタ（１１６）と、をさらに備え、
   前記増幅器（１０２）が、高域伝送特性を有する利得Ａの連続時間増幅器であり、
   前記アナログシステム入力信号（Ｖｉｎ）が、保持されていない入力信号として差分回路（１００）に接続され、
   前記信号予測回路（１０８）の出力が、前記ディジタルラッチ回路（１１２）を経て前記ＤＡＣに接続され、
   前記信号予測回路（１０８）が、低域伝送特性を有する、請求項１に記載のアナログ−ディジタル変換器。
10. アナログシステム入力信号（Ｖｉｎ）をディジタルシステム出力信号（ＯＵＴ）に変換するためのアナログ−ディジタル変換のための方法であって、以下のステップ、すなわち
    前記システム入力信号と帰還信号の差分によって、誤差信号を生成するステップと、
    因子Ａによって前記誤差信号を増幅するステップと、
    高速アナログ−ディジタル変換器ＡＤＣ（１０４）において、前記増幅された誤差信号をディジタル形式に変換するステップと、
    前記変換および増幅された誤差信号の所定の関数として、次の入力信号値を予測し、前記予測された次の入力信号値が再び前記帰還信号を生成するステップと、
    因子Ａによって縮小された前記変換および増幅された誤差信号と、前記帰還信号との和として、前記ディジタルシステム出力信号を生成するステップと、を備えるアナログ−ディジタル変換のための方法。
11. 前記誤差信号を増幅する前記ステップが、時間連続な前記誤差信号を増幅するステップを備える請求項１０に記載の方法。
12. 前記誤差信号を増幅する前記ステップが、高域通過特性を備えた前記誤差信号を増幅するステップをさらに備える請求項１０に記載の方法。
13. 前記次の入力信号値を予測する前記ステップが、同時に前記増幅および変換された誤差信号を低域フィルタリングするステップを備える請求項１０に記載の方法。
14. 誤差信号を生成する前記ステップが、標本および保持の行われない形式の前記アナログシステム入力信号を差分するステップをさらに備える請求項１０に記載の方法。

Images