JPS61237145A - ストアバツフアの制御方式 - Google Patents
ストアバツフアの制御方式Info
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- JPS61237145A JPS61237145A JP7837885A JP7837885A JPS61237145A JP S61237145 A JPS61237145 A JP S61237145A JP 7837885 A JP7837885 A JP 7837885A JP 7837885 A JP7837885 A JP 7837885A JP S61237145 A JPS61237145 A JP S61237145A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はストアバッファの制御方式に係シ、特に同一ア
ドレスに対する書き込みが頻発する応用プログラムのス
ループット改善に好適な制御方式〔発明の背景〕 特開昭５５−４３６８５号公報「高速書込方式」に見ら
れる様に低速の記憶装置に対する処理装置から見た書込
み速度を向上させる目的で、スメアバッファが用いられ
ることがある。しかし従来のストアバッファの制御方式
では、書き込むデータのアドレスについては意識してお
らず、同一アドレスに対して頻繁に書き込みが生じる場
合は、バッファ内に同一アドレスに対する新旧の書込み
データが格納されるという無駄が生ずる場合がある。
ドレスに対する書き込みが頻発する応用プログラムのス
ループット改善に好適な制御方式〔発明の背景〕 特開昭５５−４３６８５号公報「高速書込方式」に見ら
れる様に低速の記憶装置に対する処理装置から見た書込
み速度を向上させる目的で、スメアバッファが用いられ
ることがある。しかし従来のストアバッファの制御方式
では、書き込むデータのアドレスについては意識してお
らず、同一アドレスに対して頻繁に書き込みが生じる場
合は、バッファ内に同一アドレスに対する新旧の書込み
データが格納されるという無駄が生ずる場合がある。
本発明の目的は、ストアバッファ内に貯えられているデ
ータのアドレスを意識して、従来方式において発生し得
る無駄を取り除くことにより、ストアバッファの書き込
み速度の改善効果を向上させるようＫしたストアバッフ
ァの制御方式を提供するにある。
ータのアドレスを意識して、従来方式において発生し得
る無駄を取り除くことにより、ストアバッファの書き込
み速度の改善効果を向上させるようＫしたストアバッフ
ァの制御方式を提供するにある。
本発明は、主メモリ上の同一アドレスに対して頻繁に書
き込みが行われる場合について着目したものである。即
ち、ストアバッファ内に主メモリの同一アドレスに対す
る書き込みデータが複数個飯在する場合に、古いデータ
の書き込みを省くことにより、主メモリに対する書き込
みの起動を減らせることができ、実質的にストアバッフ
ァ内のデータの、主メモリに対する書き込み／速度を向
上させることができる。
き込みが行われる場合について着目したものである。即
ち、ストアバッファ内に主メモリの同一アドレスに対す
る書き込みデータが複数個飯在する場合に、古いデータ
の書き込みを省くことにより、主メモリに対する書き込
みの起動を減らせることができ、実質的にストアバッフ
ァ内のデータの、主メモリに対する書き込み／速度を向
上させることができる。
第２図は、本発明の詳細な説明するためのシステムの全
体構成を示す。１０００がＢＰＵ（基本処理装置、２０
００がＭＣＵ （メモリ制御装置）、３０００〜４００
０が主メモリ、５０００，６０００が入出力機器の例と
して夫々ＦＣＰ （ファイル制御装置）及びディスク装
置（ファイル装置）を表わす。
体構成を示す。１０００がＢＰＵ（基本処理装置、２０
００がＭＣＵ （メモリ制御装置）、３０００〜４００
０が主メモリ、５０００，６０００が入出力機器の例と
して夫々ＦＣＰ （ファイル制御装置）及びディスク装
置（ファイル装置）を表わす。
各要素は、夫々データ線、アドレス線、制御線により接
続される。１０〜３０がアドレス線を表わし、４０〜６
０がデータ線を表わす。また７０〜９０が制御線である
。５００００ＦＣＰと６０００のディスク装置の間は、
データａ１１０．ファンクション線１２０、及び状態線
１３０によシ接続される。
続される。１０〜３０がアドレス線を表わし、４０〜６
０がデータ線を表わす。また７０〜９０が制御線である
。５００００ＦＣＰと６０００のディスク装置の間は、
データａ１１０．ファンクション線１２０、及び状態線
１３０によシ接続される。
ＭＣＵｌｏｏｏと主メモリ（ＭＳ １． ＭＳ ２ ）
３０００゜４０００、ＭＣＵ １０００とＦ’ＣＰ５
０００の間の接続は夫夫バス構造となっておυ、複数の
主メモリ及び複数の入出力機器を接続することが可能で
ある。
３０００゜４０００、ＭＣＵ １０００とＦ’ＣＰ５
０００の間の接続は夫夫バス構造となっておυ、複数の
主メモリ及び複数の入出力機器を接続することが可能で
ある。
本実施例では主メモリが２組、及びＦＣＰが１組の構成
を表わしている。
を表わしている。
第３図はＭＣＵ２０００の構成を示す図である。
ＭＣＵ２０００は、アドレス変換を行う九めのＭＭＵ２
１００とキャッシュメモリ（ＣＡＣＨＥ ） ２２０’
Ｏ、及びストアバッファ２３００と全体を制御する制御
回路（ＣＴＬ）２６００よりなる。夫々の要素はアドＶ
ス、゛データ、制御に対応する内部信号バス２００゜２
１０，２２０により結合され、また夫々の信号はインタ
ーフェース回路２７００〜２９００ を介してＢＰＵ、
主メモリ、ＦＣＰに接続される。
１００とキャッシュメモリ（ＣＡＣＨＥ ） ２２０’
Ｏ、及びストアバッファ２３００と全体を制御する制御
回路（ＣＴＬ）２６００よりなる。夫々の要素はアドＶ
ス、゛データ、制御に対応する内部信号バス２００゜２
１０，２２０により結合され、また夫々の信号はインタ
ーフェース回路２７００〜２９００ を介してＢＰＵ、
主メモリ、ＦＣＰに接続される。
８ＰＵま念はＦＣＰからの主メモリアクセスがあった場
合に、ＭＣＵ２０００は常にキャッシュメモリを参照す
る。主メモリに対するリードアクセスの際に、キャッシ
ュメモリ内にデータが存在する場合は、キャッシュメモ
リよりデータを読み出してＢＰＵに応答を返す。キャッ
シュメモリ内にデータが存在しない場合は、主メモリよ
りデータを読み出してアクセス元に応答を返すとともに
、余分にデータを読み出してキャッシュメモリに格納す
る。
合に、ＭＣＵ２０００は常にキャッシュメモリを参照す
る。主メモリに対するリードアクセスの際に、キャッシ
ュメモリ内にデータが存在する場合は、キャッシュメモ
リよりデータを読み出してＢＰＵに応答を返す。キャッ
シュメモリ内にデータが存在しない場合は、主メモリよ
りデータを読み出してアクセス元に応答を返すとともに
、余分にデータを読み出してキャッシュメモリに格納す
る。
主メモリに対するアクセスがライトの際に、キャッシュ
メモリ内に同一アドレスのデータが存在する場合は、キ
ャッシュメモリとともにストアバッファに対してデータ
を、ストアバッファには更にそのデータのアドレスとデ
ータ巾等の制御情報を格納して応答を返す。
メモリ内に同一アドレスのデータが存在する場合は、キ
ャッシュメモリとともにストアバッファに対してデータ
を、ストアバッファには更にそのデータのアドレスとデ
ータ巾等の制御情報を格納して応答を返す。
キャッシュメモリ内に同一アドレスのデータが存在しな
い場合は、ストアバッファにのみデータ、アドレス、制
御情報を格納して直ちに応答を返す。
い場合は、ストアバッファにのみデータ、アドレス、制
御情報を格納して直ちに応答を返す。
第１図及び第４図よシ第６図を用いて、上記の動作を詳
細に説明する。
細に説明する。
第１図はストアバッファの構成を示す図である。
ＢＰＵまたは入出力機器からの主メモリに対する書き込
み要求により、アドレス、データ、デーｆｉｚｏを介し
て２３１０，２３２０，２３３０の各バッファに格納さ
れる。２３４０〜２３６０は各バッファよシ主メモリに
書き込みを行う際に、主メモリがビジーの間、アドレス
、データ、制御信号を保持してかくためのラッチレジス
タであり、２４５０はラッチを指示する制御線である。
み要求により、アドレス、データ、デーｆｉｚｏを介し
て２３１０，２３２０，２３３０の各バッファに格納さ
れる。２３４０〜２３６０は各バッファよシ主メモリに
書き込みを行う際に、主メモリがビジーの間、アドレス
、データ、制御信号を保持してかくためのラッチレジス
タであり、２４５０はラッチを指示する制御線である。
これらのラッチレジスタの出力はバス２４０〜２６０に
よってインターフェース回路２８００に伝えられる。
よってインターフェース回路２８００に伝えられる。
２６０の制御信号バスのうち、主メモリアクセスが終了
したことを示す信号が２４３０によってストアバッファ
の制御回路２３７０に与えられる。
したことを示す信号が２４３０によってストアバッファ
の制御回路２３７０に与えられる。
本実施例において、アドレス、データ、コントロールの
各バッファが４語によシ構成されているとする。２４０
０はこの４語のいずれに書き込みを行うかを指定する信
号であシ、２３９０は書き込みイネーブル信号である。
各バッファが４語によシ構成されているとする。２４０
０はこの４語のいずれに書き込みを行うかを指定する信
号であシ、２３９０は書き込みイネーブル信号である。
２４２０はラッチレジスタにセットする語を指定するた
めの信号であシ、２３１０〜２３３０の各バッファの出
力２７０〜２９０は本信号によシ指定される。またアド
レスバッファつ出力２７（１：比較器２３８０の一方に
入力され、他方の入力はやはりアドレスバッファの出力
３００であるが、２４１０により指定された語の出力で
ある。２４４０は比較器２３８０の出力であって、比較
の結果が一致した場合に″１”となる。
めの信号であシ、２３１０〜２３３０の各バッファの出
力２７０〜２９０は本信号によシ指定される。またアド
レスバッファつ出力２７（１：比較器２３８０の一方に
入力され、他方の入力はやはりアドレスバッファの出力
３００であるが、２４１０により指定された語の出力で
ある。２４４０は比較器２３８０の出力であって、比較
の結果が一致した場合に″１”となる。
第４図は第１図に示すストアバッファコントローラ２３
７０とストアバッファ２３１０〜２３３０の具体的な一
実施例を示し友ものである。
７０とストアバッファ２３１０〜２３３０の具体的な一
実施例を示し友ものである。
第３図で説明し九格納語指定線２４００は、カウンタＧ
ＥＴＰ ２４６０の出力であり、ＧＥＴＰの出力は同時
にシーケンサ２４９０にも入力される。２５３０はＧＥ
ＴＰの内容を＋１歩進させるための信号である。′カウ
ンタＲＬＳＰ２４８０はラッチレジスタに出力する語を
指定し、２４２０によシ各バッファに伝えられるととも
に、シーケンサ及びカウンタＷＯＲＫＰ２４７０ にも
伝えられる。Ｒ，Ｌ８Ｆの歩進はシーケンサの出力２５
ｉｏにより行なわれる。
ＥＴＰ ２４６０の出力であり、ＧＥＴＰの出力は同時
にシーケンサ２４９０にも入力される。２５３０はＧＥ
ＴＰの内容を＋１歩進させるための信号である。′カウ
ンタＲＬＳＰ２４８０はラッチレジスタに出力する語を
指定し、２４２０によシ各バッファに伝えられるととも
に、シーケンサ及びカウンタＷＯＲＫＰ２４７０ にも
伝えられる。Ｒ，Ｌ８Ｆの歩進はシーケンサの出力２５
ｉｏにより行なわれる。
ＷＯＲＫＰは、第１図に示す比較器２３８０の一方の入
力を指定するもので、２４１１介してアドレスバッファ
に伝えられ、７・ＷＯＲＫＰ Ｋより指定された語の出
力がバス３００に現われることとなる。
力を指定するもので、２４１１介してアドレスバッファ
に伝えられ、７・ＷＯＲＫＰ Ｋより指定された語の出
力がバス３００に現われることとなる。
２５２０はＷＯＲＫＰの内容を＋１歩進させるための信
号であシ、２５４０はＲＬＳＰの内容をＷＯＲ，Ｋ Ｐ
に書き込むためのロード信号である。
号であシ、２５４０はＲＬＳＰの内容をＷＯＲ，Ｋ Ｐ
に書き込むためのロード信号である。
第５図（ト）はストアバッファの状態遷移図を示す。
ライト起動がない間はＥＭＰ即ち空の状態であるが、ラ
イト起動を受けるとＥＭＰの状態に遷移する。またライ
ト起動を受けた際にはＧＥ’ｌ’Ｐを＋１歩進したのち
にＧＥＴＰＯ指すストアバッファの１語にアドレス、デ
ータ、制御情報を格納する。
イト起動を受けるとＥＭＰの状態に遷移する。またライ
ト起動を受けた際にはＧＥ’ｌ’Ｐを＋１歩進したのち
にＧＥＴＰＯ指すストアバッファの１語にアドレス、デ
ータ、制御情報を格納する。
連続してライト起動が生じた場合にはＥＭＰの状態に停
シ、ストアバッファの内容が全てメモリに書き終るとＥ
ＭＰの状態に遷移する。ＲＬＳＰは、主メモリに書き込
む語を指定するため、ストアバッファの内容が全て主メ
モリに書き終ったときにはＧＥＴＰ＝ＰＬＳＰの関係が
成シ立つ。
シ、ストアバッファの内容が全てメモリに書き終るとＥ
ＭＰの状態に遷移する。ＲＬＳＰは、主メモリに書き込
む語を指定するため、ストアバッファの内容が全て主メ
モリに書き終ったときにはＧＥＴＰ＝ＰＬＳＰの関係が
成シ立つ。
ＧＥＴＰの歩進は第４図２５４０によシ行い、ＧＥＴＰ
とＲＬＳＰの比較は比較器２３８０によシ行う。
とＲＬＳＰの比較は比較器２３８０によシ行う。
第５図＠は主メモリライト起動部の状態遷移を表わす。
主メモリが非動作状態、即ちＲＥＡＤＹ中にストアバッ
ファがＥＭＰとなった場合は、中間黴態ＬＡＴＣＨを経
てＢＵＳＹの状態に遷移する。
ファがＥＭＰとなった場合は、中間黴態ＬＡＴＣＨを経
てＢＵＳＹの状態に遷移する。
このとき２５３０によりＲ，ＬＩＰの内容は＋１歩進さ
れる。主メモリの起動は、コントロールラッチ２３６０
に起動信号がラッチされるととＫよって発生する。主メ
モリが動作中はＢＵＳＹの状態を続け、２４３０により
動作終了が伝えられる。５１ＤＹの状態に復帰する。主
メモリに書き込むデータがストアバッファ内にない場合
は、主メモリライト起動部はＲＥＡＤＹ状態となり続け
る。
れる。主メモリの起動は、コントロールラッチ２３６０
に起動信号がラッチされるととＫよって発生する。主メ
モリが動作中はＢＵＳＹの状態を続け、２４３０により
動作終了が伝えられる。５１ＤＹの状態に復帰する。主
メモリに書き込むデータがストアバッファ内にない場合
は、主メモリライト起動部はＲＥＡＤＹ状態となり続け
る。
第６図は第４図に示すシーケンサ２４９００本発明に特
徴的な命令シーケンスを示したものである。
徴的な命令シーケンスを示したものである。
第５図（４）、■に示した状態のうち、ＥＭＰかつＢＢ
Ｕ８Ｙの状態となった時にシーケンサは（１０）よシ命
令の実行を開始する。本命令シーケンスでは、ＷＯＲ，
ＫＰＫよりストアバッファ内を検索し、ＲＬＳＦが指し
ている、即ち次に主メモリに書き込むべき語と同じアド
レスの語であった場合にＲ，ＬＳＰｔ−＋１歩進して古
いデータを書き込まないように制御する。
Ｕ８Ｙの状態となった時にシーケンサは（１０）よシ命
令の実行を開始する。本命令シーケンスでは、ＷＯＲ，
ＫＰＫよりストアバッファ内を検索し、ＲＬＳＦが指し
ている、即ち次に主メモリに書き込むべき語と同じアド
レスの語であった場合にＲ，ＬＳＰｔ−＋１歩進して古
いデータを書き込まないように制御する。
即ち、（１０）では検索の開始の語ｔ−ＷＯＲ，ＫＰに
設定するためまずＲＬＳＰの内容を写す。これ幇２５４
０のロード信号によシ行う。（２０）では９５２０の信
号をセットしてＷＯＲＫＰの内容を歩進することによっ
て検索開始の語を指定する。しかし、このとき（３０）
の判定によ！ＤＷＯＲＫＰの内容がＧＥＴＰＯ内容より
大きければ、ストアバッファ中のデータは全て書き込ま
れていることを示すためにアイドル状態に戻る。（４０
）では比較器２３８０の出力によシ、Ｗｏｎ、ＫＰが指
す語のアドレスと、ＲＬＳＰが指す語のアドレスを比較
する。
設定するためまずＲＬＳＰの内容を写す。これ幇２５４
０のロード信号によシ行う。（２０）では９５２０の信
号をセットしてＷＯＲＫＰの内容を歩進することによっ
て検索開始の語を指定する。しかし、このとき（３０）
の判定によ！ＤＷＯＲＫＰの内容がＧＥＴＰＯ内容より
大きければ、ストアバッファ中のデータは全て書き込ま
れていることを示すためにアイドル状態に戻る。（４０
）では比較器２３８０の出力によシ、Ｗｏｎ、ＫＰが指
す語のアドレスと、ＲＬＳＰが指す語のアドレスを比較
する。
両者が等しければ、古いデータを書き込むことをやめる
ために（５０）において、信号線２５１ｏを用いてＲＬ
ＳＦを歩進する。また両者が等しくないならば、ＷＯＲ
ＫＰがＧＥＴＰよシ大になるまで検索を続ける。
ために（５０）において、信号線２５１ｏを用いてＲＬ
ＳＦを歩進する。また両者が等しくないならば、ＷＯＲ
ＫＰがＧＥＴＰよシ大になるまで検索を続ける。
第７図の実施例では第４図に示す装置に対し、有効フラ
グ２５５０が追加された点及び２４１０１Ｃよシ指定さ
れる語の出力３００ｅアドレスラツチ２３４０によシラ
ツチできる点が異なる。
グ２５５０が追加された点及び２４１０１Ｃよシ指定さ
れる語の出力３００ｅアドレスラツチ２３４０によシラ
ツチできる点が異なる。
第８図は、第７図における構成の場合の制御を場合の制
御が異なる。即ち、（ｓｏ）ではＷＯＲＫＰの指す語の
アドレス、データ、制御情報をラッチレジスタ２３４０
〜２３６０にラッチし、（６０）では、２５５０内のＷ
ＯＲＫＰの指す語の有効フラグをクリアする。
御が異なる。即ち、（ｓｏ）ではＷＯＲＫＰの指す語の
アドレス、データ、制御情報をラッチレジスタ２３４０
〜２３６０にラッチし、（６０）では、２５５０内のＷ
ＯＲＫＰの指す語の有効フラグをクリアする。
本制御方式では、ストアバッファ内の各エントリの有効
、無効の管理を行うため、ストアバッファ内に主メモリ
に書き込む直前のデータと同一アドレスの語が複数存在
する場合に、−回の主メモリアクセス中にこれらの有効
フラグをクリアすることができる。
、無効の管理を行うため、ストアバッファ内に主メモリ
に書き込む直前のデータと同一アドレスの語が複数存在
する場合に、−回の主メモリアクセス中にこれらの有効
フラグをクリアすることができる。
第９図の実施例では、第４図に示す装置に対し、有効フ
ラグ２５５０が追加された点及び、比較器２３８０の一
方の入力がアドレスラッチ２３４０の出力となっている
点が異なる。
ラグ２５５０が追加された点及び、比較器２３８０の一
方の入力がアドレスラッチ２３４０の出力となっている
点が異なる。
本実施例の場合には、ストアバッファ内のデータを、格
納し九のとは逆順にラッチレジスタ２３４０〜２３６０
にラッチして主メモリに書き込み、主メモリがＢＵＯＹ
の間にＷＯＲＫＰｔ−用いてストアバッファ内を検索し
、書き込み中のデータと同一アドレスの語が存在する場
合に、２５５０内の対応する有効フラグをクリアする。
納し九のとは逆順にラッチレジスタ２３４０〜２３６０
にラッチして主メモリに書き込み、主メモリがＢＵＯＹ
の間にＷＯＲＫＰｔ−用いてストアバッファ内を検索し
、書き込み中のデータと同一アドレスの語が存在する場
合に、２５５０内の対応する有効フラグをクリアする。
本実施例では第７図に示す実施例と同様に、ストアバッ
ファ内の各エントリの有効・無効の管理を行うため、ス
トアバッファ内に、主メモリに書き込み中のデータと同
一アドレスの語が複数存在する場合に、−回の主メモリ
アクセス中にこれらの語に対する有効フラグをクリアす
ることができる。
ファ内の各エントリの有効・無効の管理を行うため、ス
トアバッファ内に、主メモリに書き込み中のデータと同
一アドレスの語が複数存在する場合に、−回の主メモリ
アクセス中にこれらの語に対する有効フラグをクリアす
ることができる。
本発明によれば、同一アドレスに対する書き込みが連続
した場合には、通常数マシンサイクル以上必要な主メモ
リへの書き込みを省略することが可能となシ、ストアバ
ッファが満杯となる確率を減少させることによってスル
ープットの改善を図ることができる。
した場合には、通常数マシンサイクル以上必要な主メモ
リへの書き込みを省略することが可能となシ、ストアバ
ッファが満杯となる確率を減少させることによってスル
ープットの改善を図ることができる。
第１図は本発明の特徴部分であるストアバッファの一実
施例ブロック図、第２図は本発明の実施例となるシステ
ムの構成図、第３図はｆａｚ図に示すメモリ制御装置の
一実施例ブロック図、第４図に第１図の具体的な一実施
例構成図、第５図は本発明の詳細説明に用いられるスト
アバッファコントローラの状態遷移図、第６図は本発明
の動作説明に用いられる制御フロー図、第７図、第９図
はそれぞれストアバッファの他の実施例図、第８図は第
７図の動作説明に用いられる制御フロー図である。 １ｏｏｖ−１゜基本処理装置（ＢＰＵ）、２０００ ・
・・メモリ制御装置（ＭＣＵ）、２３００・・・ストア
バッファ、３０００〜４０００ ・・・主メモリ（ＭＳ
）、５０００・・・ファイル制御装置ＣＦＣＰ）、６０
００・・・ディスク装置（ＤＩＳＫ）。、
施例ブロック図、第２図は本発明の実施例となるシステ
ムの構成図、第３図はｆａｚ図に示すメモリ制御装置の
一実施例ブロック図、第４図に第１図の具体的な一実施
例構成図、第５図は本発明の詳細説明に用いられるスト
アバッファコントローラの状態遷移図、第６図は本発明
の動作説明に用いられる制御フロー図、第７図、第９図
はそれぞれストアバッファの他の実施例図、第８図は第
７図の動作説明に用いられる制御フロー図である。 １ｏｏｖ−１゜基本処理装置（ＢＰＵ）、２０００ ・
・・メモリ制御装置（ＭＣＵ）、２３００・・・ストア
バッファ、３０００〜４０００ ・・・主メモリ（ＭＳ
）、５０００・・・ファイル制御装置ＣＦＣＰ）、６０
００・・・ディスク装置（ＤＩＳＫ）。、
Claims (1)
- 【特許請求の範囲】 １、論理アドレスを物理アドレスに変換するアドレス変
換回路と、データの出し入れを高速に行うキャッシュメ
モリ回路と、処理装置、主メモリ及び入出力装置とのイ
ンターフェイス回路よりなるメモリ制御装置に設けられ
るものであつて、処理装置から主メモリへ書き込みを行
う場合のデータとアドレスを一時的に記憶するストアバ
ッファにおいて、ストアバッファ中に格納されている各
アドレスと、主メモリに書き込みを行う直前のデータの
アドレスを比較する比較手段を設け、 主メモリが動作中の間に、主メモリに書き込む直前のデ
ータのアドレスと、ストアバッファ中のデータのアドレ
スを比較し、同一アドレスのデータがあることを検出し
た場合には、主メモリに書き込む直前のデータとアドレ
スの組み合せを、その次のデータとアドレスの組み合せ
に置きかえるようにしたことを特徴とするストアバッフ
ァの制御方式。 ２ 論理アドレスを物理アドレスに変換するアドレス変
換回路と、データの出し入れを高速に行うキャッシュメ
モリ回路と、処理装置、主メモリ及び入出力装置とのイ
ンターフェース回路よりなるメモリ制御装置に設けられ
るものであつて、処理装置から主メモリへ書き込みを行
う場合のデータとアドレスを一時的に記憶するストアバ
ッファにおいて、ストアバッファ中に格納されているデ
ータが有効か無効かを設定及び検出する手段と、ストア
バッファ中に格納されている各アドレスと、主メモリに
書き込みを行う直前のデータのアドレスを比較する比較
手段を設け、 主メモリが動作中の間に、主メモリに書き込む直前のデ
ータのアドレスと、ストアバッファ中のデータのアドレ
スを比較し、同一アドレスのデータがあることを検出し
た場合には、主メモリに書き込む直前のデータを、スト
アバッファ中の同一アドレスのデータにより置きかえる
とともに、該エントリを無効として設定するようにした
ことを特徴とするストアバッファの制御方式。 ３、論理アドレスを物理アドレスに変換するアドレス変
換回路と、データの出し入れを高速に行うキャッシュメ
モリ回路と、処理装置、主メモリ及び入出力装置とのイ
ンターフェース回路よりなるメモリ制御装置に設けられ
るものであつて、処理装置から主メモリへ書き込みを行
う場合のデータとアドレスを一時的に記憶するストアバ
ッファにおいて、 ストアバッファ中に格納されているデータが有効か無効
かを設定及び検出する手段と、ストアバッファ中に格納
されている各アドレスと、主メモリに書き込み中のデー
タのアドレスを比較する比較手段を設け、 データがストアバッファへ格納されたのと逆の順序にス
トアバッファ中のデータを主メモリに書き込み、主メモ
リが書き込み動作中の間に書き込み中のデータのアドレ
スとストアバッファ中のデータのアドレスを比較し、同
一アドレスであることを検出した場合には、ストアバッ
ファ中の該エントリを無効として設定することを特徴と
するストアバッファの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7837885A JPS61237145A (ja) | 1985-04-15 | 1985-04-15 | ストアバツフアの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7837885A JPS61237145A (ja) | 1985-04-15 | 1985-04-15 | ストアバツフアの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237145A true JPS61237145A (ja) | 1986-10-22 |
Family
ID=13660353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7837885A Pending JPS61237145A (ja) | 1985-04-15 | 1985-04-15 | ストアバツフアの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237145A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01250163A (ja) * | 1988-03-30 | 1989-10-05 | Nec Corp | バス制御装置 |
| US6085297A (en) * | 1996-08-09 | 2000-07-04 | Nec Corporation | Single-chip memory system including buffer |
| US9262122B2 (en) | 2013-03-18 | 2016-02-16 | Fujitsu Limited | Arithmetic processing apparatus and control method of arithmetic processing apparatus |
-
1985
- 1985-04-15 JP JP7837885A patent/JPS61237145A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01250163A (ja) * | 1988-03-30 | 1989-10-05 | Nec Corp | バス制御装置 |
| US6085297A (en) * | 1996-08-09 | 2000-07-04 | Nec Corporation | Single-chip memory system including buffer |
| US9262122B2 (en) | 2013-03-18 | 2016-02-16 | Fujitsu Limited | Arithmetic processing apparatus and control method of arithmetic processing apparatus |
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