JP3417388B2 - 半導体装置 - Google Patents
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は複数の半導体チップ
を１パッケージに搭載した半導体装置に関するものであ
る。
を１パッケージに搭載した半導体装置に関するものであ
る。
【０００２】
【従来の技術】以下、従来の半導体装置について図面を
参照しながら説明する。図５，図６は従来の半導体装置
を示す主要な断面図である。
参照しながら説明する。図５，図６は従来の半導体装置
を示す主要な断面図である。
【０００３】まず図５に示す従来の半導体装置は、リー
ドフレーム１のダイパッド２の部分に半導体チップ３が
接着剤４を介したダイボンディングにより搭載され、半
導体チップ３のボンディングパッド（記載せず）とリー
ドフレーム１のインナーリード１ａの先端とが金属細線
５でワイヤーボンディングされて電気的接続がなされ、
所定の形状を持った金型にて封止樹脂６でモールドされ
て半導体装置を構成したものである。そして樹脂封止
し、樹脂の硬化後は、金型から取り出された半導体装置
のリードフレーム１のアウターリード１ｂがリードフォ
ーミング金型にて所定のリード形状に加工されたもので
ある。
ドフレーム１のダイパッド２の部分に半導体チップ３が
接着剤４を介したダイボンディングにより搭載され、半
導体チップ３のボンディングパッド（記載せず）とリー
ドフレーム１のインナーリード１ａの先端とが金属細線
５でワイヤーボンディングされて電気的接続がなされ、
所定の形状を持った金型にて封止樹脂６でモールドされ
て半導体装置を構成したものである。そして樹脂封止
し、樹脂の硬化後は、金型から取り出された半導体装置
のリードフレーム１のアウターリード１ｂがリードフォ
ーミング金型にて所定のリード形状に加工されたもので
ある。
【０００４】また図６に示す半導体装置は、２チップ積
層タイプの半導体装置であり、リードフレーム１のダイ
パッド２の部分に第１の半導体チップ３ｆが接着剤４を
介したダイボンディングにより搭載され、更にその上に
接着剤４を介して第２の半導体チップ３ｓが搭載され、
各半導体チップのボンディングパッド（記載せず）とリ
ードフレーム１のインナーリード１ａの先端とが第１の
金属細線５ｆおよび第２の金属細線５ｓでワイヤーボン
ディングされて電気的接続がなされ、所定の形状を持っ
た金型にて封止樹脂６でモールドされて半導体装置を構
成したものである。そして樹脂封止し、樹脂の硬化後
は、金型から取り出された半導体装置のリードフレーム
１のアウターリード１ｂがリードフォーミング金型にて
所定のリード形状に加工されたものである。
層タイプの半導体装置であり、リードフレーム１のダイ
パッド２の部分に第１の半導体チップ３ｆが接着剤４を
介したダイボンディングにより搭載され、更にその上に
接着剤４を介して第２の半導体チップ３ｓが搭載され、
各半導体チップのボンディングパッド（記載せず）とリ
ードフレーム１のインナーリード１ａの先端とが第１の
金属細線５ｆおよび第２の金属細線５ｓでワイヤーボン
ディングされて電気的接続がなされ、所定の形状を持っ
た金型にて封止樹脂６でモールドされて半導体装置を構
成したものである。そして樹脂封止し、樹脂の硬化後
は、金型から取り出された半導体装置のリードフレーム
１のアウターリード１ｂがリードフォーミング金型にて
所定のリード形状に加工されたものである。
【０００５】なお、半導体装置が完成した後は、電気的
接続や信号検査、信頼性試験が行われ、良品判定された
製品は梱包出荷されるものである。
接続や信号検査、信頼性試験が行われ、良品判定された
製品は梱包出荷されるものである。
【０００６】
【発明が解決しようとする課題】しかしながら前記従来
の半導体装置において、リードフレームや金属細線は伝
送信号の遅延や損失、反射を招くという問題があり、こ
の問題は１パッケージ内に複数種の半導体チップを搭載
した場合、特に顕著になる。例えば異なる信号成分をも
つＲＦ系アナログ信号用半導体チップと高速デジタル信
号系半導体チップが１パッケージに混在するようなスタ
ックパッケージやマルチチップパッケージで、かつリー
ドフレームと金属細線（ワイヤー）を有する伝送線路設
計は、両半導体チップの電気特性両立のためのパッケー
ジ設計が困難となる。この単純な解の一つは小型パッケ
ージ化や、配線基板を用いたＢＧＡ（Ｂａｌｌ Ｇｒｉ
ｄＡｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃ
ｋａｇｅ）といったインピーダンス特性の良いパッケー
ジ化であり、特に高速デジタル信号系半導体チップに対
しては効果が高く、現在ではクロック周波数が４００メ
ガヘルツを越えるチップの場合はＣＳＰやＢＧＡのよう
なエリアアレイパッケージ化している。それに対してＲ
Ｆ系アナログ信号用半導体チップも２ギガヘルツを越え
るタイプも出てきたが、性能面で小型化する必要はまだ
無く、むしろ実装面積の低減だけが狙いとなっている。
またＲＦ系アナログ信号用半導体チップや高速デジタル
信号系半導体チップのＣＳＰやＢＧＡのマルチチップパ
ッケージ化や積層パッケージ化は技術的には可能だが、
高速デジタル信号系半導体チップに対してＲＦ系アナロ
グ信号用半導体チップの方が面積的に小さく、逆に高コ
スト化する恐れがある。したがって高速デジタル信号の
性能を最大限に引き出す設計でかつ、ＲＦ信号系混在で
実装面積低減と低コスト、高生産性が課題となってい
る。
の半導体装置において、リードフレームや金属細線は伝
送信号の遅延や損失、反射を招くという問題があり、こ
の問題は１パッケージ内に複数種の半導体チップを搭載
した場合、特に顕著になる。例えば異なる信号成分をも
つＲＦ系アナログ信号用半導体チップと高速デジタル信
号系半導体チップが１パッケージに混在するようなスタ
ックパッケージやマルチチップパッケージで、かつリー
ドフレームと金属細線（ワイヤー）を有する伝送線路設
計は、両半導体チップの電気特性両立のためのパッケー
ジ設計が困難となる。この単純な解の一つは小型パッケ
ージ化や、配線基板を用いたＢＧＡ（Ｂａｌｌ Ｇｒｉ
ｄＡｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃ
ｋａｇｅ）といったインピーダンス特性の良いパッケー
ジ化であり、特に高速デジタル信号系半導体チップに対
しては効果が高く、現在ではクロック周波数が４００メ
ガヘルツを越えるチップの場合はＣＳＰやＢＧＡのよう
なエリアアレイパッケージ化している。それに対してＲ
Ｆ系アナログ信号用半導体チップも２ギガヘルツを越え
るタイプも出てきたが、性能面で小型化する必要はまだ
無く、むしろ実装面積の低減だけが狙いとなっている。
またＲＦ系アナログ信号用半導体チップや高速デジタル
信号系半導体チップのＣＳＰやＢＧＡのマルチチップパ
ッケージ化や積層パッケージ化は技術的には可能だが、
高速デジタル信号系半導体チップに対してＲＦ系アナロ
グ信号用半導体チップの方が面積的に小さく、逆に高コ
スト化する恐れがある。したがって高速デジタル信号の
性能を最大限に引き出す設計でかつ、ＲＦ信号系混在で
実装面積低減と低コスト、高生産性が課題となってい
る。
【０００７】本発明は複数の半導体チップを１パッケー
ジ内に有した半導体装置において、ＲＦ信号系の共振強
度のチューニングを可能にでき、かつ低コストで製造が
容易に実現できる半導体装置を提供することを目的とす
る。
ジ内に有した半導体装置において、ＲＦ信号系の共振強
度のチューニングを可能にでき、かつ低コストで製造が
容易に実現できる半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体装置は、エリアアレイ電極をそ
の底面に有し、前記エリアアレイ電極と基板内部で導通
したボンディングパッドを表面に有した配線基板と、前
記配線基板の上面のボンディングパッドに対して、その
背面を上にしてフェースダウンで実装された第１の半導
体チップと、前記第１の半導体チップの背面端部と接着
されたリードフレームのインナーリードと、前記第１の
半導体チップの背面上に積層搭載された第２の半導体チ
ップと、前記第２の半導体チップと前記インナーリード
とを接続した金属細線と、前記インナーリードを含む前
記配線基板の上面領域を封止した封止樹脂と、前記封止
樹脂からその先端面が露出した前記リードフレームのイ
ンナーリードと接続したアウターリード部とよりなる半
導体装置である。
るために本発明の半導体装置は、エリアアレイ電極をそ
の底面に有し、前記エリアアレイ電極と基板内部で導通
したボンディングパッドを表面に有した配線基板と、前
記配線基板の上面のボンディングパッドに対して、その
背面を上にしてフェースダウンで実装された第１の半導
体チップと、前記第１の半導体チップの背面端部と接着
されたリードフレームのインナーリードと、前記第１の
半導体チップの背面上に積層搭載された第２の半導体チ
ップと、前記第２の半導体チップと前記インナーリード
とを接続した金属細線と、前記インナーリードを含む前
記配線基板の上面領域を封止した封止樹脂と、前記封止
樹脂からその先端面が露出した前記リードフレームのイ
ンナーリードと接続したアウターリード部とよりなる半
導体装置である。
【０００９】具体的には、第１の半導体チップは高速デ
ジタル信号系半導体チップであり、第２の半導体チップ
はＲＦ系アナログ信号用半導体チップである半導体装置
である。
ジタル信号系半導体チップであり、第２の半導体チップ
はＲＦ系アナログ信号用半導体チップである半導体装置
である。
【００１０】また、シールド用の金属キャップを封止樹
脂の外囲に有している半導体装置である。
脂の外囲に有している半導体装置である。
【００１１】前記構成の通り、エリアアレイ電極を有し
た配線基板を用いたＣＳＰを通常工法の樹脂封止パッケ
ージ内にＲＦ系アナログ信号用半導体チップとともに積
層化したことにより、高速デジタル信号系半導体チップ
に必要な電気特性の確保と、ＲＦ系アナログ信号用半導
体チップの実装面積縮小とを満足する積層型の半導体装
置を実現できるものである。
た配線基板を用いたＣＳＰを通常工法の樹脂封止パッケ
ージ内にＲＦ系アナログ信号用半導体チップとともに積
層化したことにより、高速デジタル信号系半導体チップ
に必要な電気特性の確保と、ＲＦ系アナログ信号用半導
体チップの実装面積縮小とを満足する積層型の半導体装
置を実現できるものである。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置の一実
施形態について図面を参照しながら説明する。
施形態について図面を参照しながら説明する。
【００１３】図１は本実施形態の半導体装置を示す断面
図である。
図である。
【００１４】図１に示す半導体装置は、リードフレーム
と配線基板とを用いたものであり、まず基板内において
２次元配列を構成したエリアアレイ電極７をその底面に
有し、そのエリアアレイ電極７と基板内部で導通したボ
ンディングパッド８を表面に有した配線基板９に対し
て、第１の半導体チップ３ｆがフェースダウンで実装さ
れている。この状態では１チップのチップサイズパッケ
ージ（ＣＳＰ）を構成しているものであり、チップと基
板間には封止樹脂（図示せず）が充填されているもので
ある。そして第１の半導体チップ３ｆの背面（底面）端
部とリードフレームのインナーリード１ａとが接着剤４
で接着され、第１の半導体チップ３ｆの背面上に接着剤
４により第２の半導体チップ３ｓがその底面側で接着搭
載され、２チップ積層状態を構成している。そして第２
の半導体チップ３ｓのボンディングパッド（図示せず）
とインナーリード１ａとが金属細線５によって接続さ
れ、リードフレーム１のインナーリード１ａを含む配線
基板９の上面領域が封止樹脂６により樹脂封止されたも
のである。またリードフレーム１のインナーリード１ａ
と接続したアウターリード部１ｂは封止樹脂６の側面と
略同一面にその先端面が露出するように切断加工され、
ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ
Ｐａｃｋａｇｅ）構造をなしている。
と配線基板とを用いたものであり、まず基板内において
２次元配列を構成したエリアアレイ電極７をその底面に
有し、そのエリアアレイ電極７と基板内部で導通したボ
ンディングパッド８を表面に有した配線基板９に対し
て、第１の半導体チップ３ｆがフェースダウンで実装さ
れている。この状態では１チップのチップサイズパッケ
ージ（ＣＳＰ）を構成しているものであり、チップと基
板間には封止樹脂（図示せず）が充填されているもので
ある。そして第１の半導体チップ３ｆの背面（底面）端
部とリードフレームのインナーリード１ａとが接着剤４
で接着され、第１の半導体チップ３ｆの背面上に接着剤
４により第２の半導体チップ３ｓがその底面側で接着搭
載され、２チップ積層状態を構成している。そして第２
の半導体チップ３ｓのボンディングパッド（図示せず）
とインナーリード１ａとが金属細線５によって接続さ
れ、リードフレーム１のインナーリード１ａを含む配線
基板９の上面領域が封止樹脂６により樹脂封止されたも
のである。またリードフレーム１のインナーリード１ａ
と接続したアウターリード部１ｂは封止樹脂６の側面と
略同一面にその先端面が露出するように切断加工され、
ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ
Ｐａｃｋａｇｅ）構造をなしている。
【００１５】なお、本実施形態において、第１の半導体
チップ３ｆは高速デジタル信号系半導体チップであり、
第２の半導体チップ３ｓはＲＦ系アナログ信号用半導体
チップである。
チップ３ｆは高速デジタル信号系半導体チップであり、
第２の半導体チップ３ｓはＲＦ系アナログ信号用半導体
チップである。
【００１６】本実施形態の半導体装置は、エリアアレイ
電極を有した配線基板を用いたＣＳＰを通常工法の樹脂
封止パッケージ内にＲＦ系アナログ信号用半導体チップ
とともに積層化したことを特徴とするものであり、高速
デジタル信号系半導体チップに必要な電気特性の確保
と、ＲＦ系アナログ信号用半導体チップの実装面積縮小
とを満足する積層型の半導体装置を実現できるものであ
る。
電極を有した配線基板を用いたＣＳＰを通常工法の樹脂
封止パッケージ内にＲＦ系アナログ信号用半導体チップ
とともに積層化したことを特徴とするものであり、高速
デジタル信号系半導体チップに必要な電気特性の確保
と、ＲＦ系アナログ信号用半導体チップの実装面積縮小
とを満足する積層型の半導体装置を実現できるものであ
る。
【００１７】次に図１に示した半導体装置の電気特性的
な狙いを説明する。
な狙いを説明する。
【００１８】特にＲＦ系のアナログ信号を伝送する線路
は使用周波数帯域の共振強度（Ｑ値）が極めて強いか、
または極めて弱いかどちらかの伝送線路にチューニング
が必要である。式ではｆ＝１／２π√ＬＣ、Ｑ＝ωＬ／
Ｒ（ｆは共振周波数、Ｌはインダクタンス、Ｃはキャパ
シタンス、Ｑは共振強度、Ｒは直流抵抗、ωは位相）で
あらわされるのが一般であり、インダクタンスであるＬ
成分がチューニングに使用できる。したがって第２の半
導体チップ３ｓがＲＦ系アナログ信号用半導体チップで
ある必要がある。Ｌ成分のチューニングは金属細線５の
長さで調整する。また、ＲＦ系では電磁放射ノイズの影
響低減が必要になるためＧＮＤ接続された金属シールド
が必要になる。
は使用周波数帯域の共振強度（Ｑ値）が極めて強いか、
または極めて弱いかどちらかの伝送線路にチューニング
が必要である。式ではｆ＝１／２π√ＬＣ、Ｑ＝ωＬ／
Ｒ（ｆは共振周波数、Ｌはインダクタンス、Ｃはキャパ
シタンス、Ｑは共振強度、Ｒは直流抵抗、ωは位相）で
あらわされるのが一般であり、インダクタンスであるＬ
成分がチューニングに使用できる。したがって第２の半
導体チップ３ｓがＲＦ系アナログ信号用半導体チップで
ある必要がある。Ｌ成分のチューニングは金属細線５の
長さで調整する。また、ＲＦ系では電磁放射ノイズの影
響低減が必要になるためＧＮＤ接続された金属シールド
が必要になる。
【００１９】対する高速デジタル信号系半導体チップか
らのベースバンド系の高速デジタル信号は、正弦波とし
て複数の周波数成分である高周波成分を持つため、ある
高周波だけ調整できても全てをコントロールするのは非
常に難しい。その理由は本実施形態のリードフレームや
金属細線を持つ伝送線路が特性インピーダンスを持たな
い有損失線路だからである。ベースバンド系のデジタル
信号が高速化すると標準的なプラスチックパッケージ
（樹脂封止型パッケージ）、リードフレーム、金属細線
（ワイヤー）を使用した半導体装置は必然的に使用しに
くくなるので、多層の基板配線層やエリアアレイ電極を
持つＣＳＰやＢＧＡが必要となる。
らのベースバンド系の高速デジタル信号は、正弦波とし
て複数の周波数成分である高周波成分を持つため、ある
高周波だけ調整できても全てをコントロールするのは非
常に難しい。その理由は本実施形態のリードフレームや
金属細線を持つ伝送線路が特性インピーダンスを持たな
い有損失線路だからである。ベースバンド系のデジタル
信号が高速化すると標準的なプラスチックパッケージ
（樹脂封止型パッケージ）、リードフレーム、金属細線
（ワイヤー）を使用した半導体装置は必然的に使用しに
くくなるので、多層の基板配線層やエリアアレイ電極を
持つＣＳＰやＢＧＡが必要となる。
【００２０】前者の多層基板ではＧＮＤ層を持ちマイク
ロストリップ線路やコプレナー線路が容易に形成でき、
特性インピーダンスを一定に設計できる。後者のエリア
アレイ電極は配線長を短縮する設計ができる。
ロストリップ線路やコプレナー線路が容易に形成でき、
特性インピーダンスを一定に設計できる。後者のエリア
アレイ電極は配線長を短縮する設計ができる。
【００２１】次に別の実施形態について説明する。
【００２２】図２は第２の実施形態の半導体装置を示す
主要な断面図であり、基本構成は図１に示した半導体装
置と同様であり、エリアアレイ電極７を有した配線基板
９を用いた１チップのＣＳＰを通常工法の樹脂封止パッ
ケージ内にリードフレーム１を用いてＲＦ系アナログ信
号用半導体チップ（第２の半導体チップ３ｓ）とともに
積層化したものであるが、封止樹脂６による半導体チッ
プ外囲の成形構成が異なり、リードフレーム１のアウタ
ーリード１ｂを封止樹脂６の側面の略中央部分から突出
させた構造としている。図２に示した半導体装置は、特
性、機能的には図１に示した半導体装置と同様である
が、従来のガルウイング形状のアウターリード１ｂであ
るため、基板実装に対する汎用性が向上するものであ
る。すなわち、従来のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ）タイプの半導体装置と同様の設備により
基板実装可能である。
主要な断面図であり、基本構成は図１に示した半導体装
置と同様であり、エリアアレイ電極７を有した配線基板
９を用いた１チップのＣＳＰを通常工法の樹脂封止パッ
ケージ内にリードフレーム１を用いてＲＦ系アナログ信
号用半導体チップ（第２の半導体チップ３ｓ）とともに
積層化したものであるが、封止樹脂６による半導体チッ
プ外囲の成形構成が異なり、リードフレーム１のアウタ
ーリード１ｂを封止樹脂６の側面の略中央部分から突出
させた構造としている。図２に示した半導体装置は、特
性、機能的には図１に示した半導体装置と同様である
が、従来のガルウイング形状のアウターリード１ｂであ
るため、基板実装に対する汎用性が向上するものであ
る。すなわち、従来のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ）タイプの半導体装置と同様の設備により
基板実装可能である。
【００２３】図３は第３の実施形態の半導体装置を示す
主要な断面図であり、基本構成は図１に示したＱＦＮタ
イプの半導体装置と同様であり、エリアアレイ電極７を
有した配線基板９を用いた１チップのＣＳＰを通常工法
の樹脂封止パッケージ内にリードフレーム１を用いてＲ
Ｆ系アナログ信号用半導体チップ（第２の半導体チップ
３ｓ）とともに積層化したものであるが、金属キャップ
１０によりシールドしたものである。金属キャップ１０
により半導体装置外囲を覆うことにより、α線対策、電
磁シールドの役割を果たすものである。
主要な断面図であり、基本構成は図１に示したＱＦＮタ
イプの半導体装置と同様であり、エリアアレイ電極７を
有した配線基板９を用いた１チップのＣＳＰを通常工法
の樹脂封止パッケージ内にリードフレーム１を用いてＲ
Ｆ系アナログ信号用半導体チップ（第２の半導体チップ
３ｓ）とともに積層化したものであるが、金属キャップ
１０によりシールドしたものである。金属キャップ１０
により半導体装置外囲を覆うことにより、α線対策、電
磁シールドの役割を果たすものである。
【００２４】また図４は第４の実施形態の半導体装置を
示す図であり、半導体装置の断面図とともにＧＮＤ接地
状態を示している。図４に示す半導体装置は図１に示し
たＣＳＰと同様にエリアアレイ電極７を有した配線基板
９を用いた１チップのＣＳＰに対して、ＲＦ系アナログ
信号用半導体チップ（第２の半導体チップ３ｓ）ととも
に積層化し、外囲を封止樹脂６で封止したものである
が、金属キャップ１０により最外表をシールドしたもの
である。また金属キャップ１０と接続した実装用のＧＮ
Ｄ端子１１を半導体装置の底面端部（パッケージコーナ
ー部）に有したものである。
示す図であり、半導体装置の断面図とともにＧＮＤ接地
状態を示している。図４に示す半導体装置は図１に示し
たＣＳＰと同様にエリアアレイ電極７を有した配線基板
９を用いた１チップのＣＳＰに対して、ＲＦ系アナログ
信号用半導体チップ（第２の半導体チップ３ｓ）ととも
に積層化し、外囲を封止樹脂６で封止したものである
が、金属キャップ１０により最外表をシールドしたもの
である。また金属キャップ１０と接続した実装用のＧＮ
Ｄ端子１１を半導体装置の底面端部（パッケージコーナ
ー部）に有したものである。
【００２５】以上、本実施形態の半導体装置は、エリア
アレイ電極をその底面に有し、そのエリアアレイ電極と
基板内部で導通したボンディングパッドを表面に有した
配線基板と、その配線基板の上面のボンディングパッド
に対して、その背面を上にしてフェースダウンで実装さ
れた第１の半導体チップと、第１の半導体チップの背面
端部と接着されたリードフレームのインナーリードと、
第１の半導体チップの背面上に積層搭載された第２の半
導体チップと、その第２の半導体チップとインナーリー
ドとを接続した金属細線と、インナーリードを含む配線
基板の上面領域を封止した封止樹脂と、封止樹脂からそ
の先端面が露出したリードフレームのインナーリードと
接続したアウターリード部とよりなる半導体装置であ
り、高速デジタル信号系半導体チップに必要な電気特性
の確保とともに、ＲＦ系アナログ信号用半導体チップの
実装面積縮小とを満足するものである。
アレイ電極をその底面に有し、そのエリアアレイ電極と
基板内部で導通したボンディングパッドを表面に有した
配線基板と、その配線基板の上面のボンディングパッド
に対して、その背面を上にしてフェースダウンで実装さ
れた第１の半導体チップと、第１の半導体チップの背面
端部と接着されたリードフレームのインナーリードと、
第１の半導体チップの背面上に積層搭載された第２の半
導体チップと、その第２の半導体チップとインナーリー
ドとを接続した金属細線と、インナーリードを含む配線
基板の上面領域を封止した封止樹脂と、封止樹脂からそ
の先端面が露出したリードフレームのインナーリードと
接続したアウターリード部とよりなる半導体装置であ
り、高速デジタル信号系半導体チップに必要な電気特性
の確保とともに、ＲＦ系アナログ信号用半導体チップの
実装面積縮小とを満足するものである。
【００２６】
【発明の効果】以上のように本発明によれば、エリアア
レイ電極を有した配線基板を用いたＣＳＰ型の第１の半
導体チップをリードフレームと接続し、さらにＲＦ系ア
ナログ信号用半導体チップである第２の半導体チップと
ともに積層化し、封止樹脂で１パッケージ化することに
より、高速デジタル信号系半導体チップに必要な電気特
性の確保と、ＲＦ系アナログ信号用半導体チップの実装
面積縮小とを満足する積層型の半導体装置を小型、高性
能、低コストで実現できるものである。
レイ電極を有した配線基板を用いたＣＳＰ型の第１の半
導体チップをリードフレームと接続し、さらにＲＦ系ア
ナログ信号用半導体チップである第２の半導体チップと
ともに積層化し、封止樹脂で１パッケージ化することに
より、高速デジタル信号系半導体チップに必要な電気特
性の確保と、ＲＦ系アナログ信号用半導体チップの実装
面積縮小とを満足する積層型の半導体装置を小型、高性
能、低コストで実現できるものである。
【図１】本発明の一実施形態の半導体装置を示す断面図
【図２】本発明の一実施形態の半導体装置を示す断面図
【図３】本発明の一実施形態の半導体装置を示す断面図
【図４】本発明の一実施形態の半導体装置を示す図
【図５】従来の半導体装置を示す断面図
【図６】従来の半導体装置を示す断面図
１ リードフレーム
１ａ インナーリード
１ｂ アウターリード
２ ダイパッド
３ 半導体チップ
３ｆ 第１の半導体チップ
３ｓ 第２の半導体チップ
４ 接着剤
５ 金属細線
５ｆ 第１の金属細線
５ｓ 第２の金属細線
６ 封止樹脂
７ エリアアレイ電極
８ ボンディングパッド
９ 配線基板
１０ 金属キャップ
１１ ＧＮＤ端子
Claims (3)
- 【請求項１】 エリアアレイ電極をその底面に有し、前
記エリアアレイ電極と基板内部で導通したボンディング
パッドを表面に有した配線基板と、前記配線基板の上面
のボンディングパッドに対して、その背面を上にしてフ
ェースダウンで実装された第１の半導体チップと、前記
第１の半導体チップの背面端部と接着されたリードフレ
ームのインナーリードと、前記第１の半導体チップの背
面上に積層搭載された第２の半導体チップと、前記第２
の半導体チップと前記インナーリードとを接続した金属
細線と、前記インナーリードを含む前記配線基板の上面
領域を封止した封止樹脂と、前記封止樹脂からその先端
面が露出した前記リードフレームのインナーリードと接
続したアウターリード部とよりなることを特徴とする半
導体装置。 - 【請求項２】 第１の半導体チップは高速デジタル信号
系半導体チップであり、第２の半導体チップはＲＦ系ア
ナログ信号用半導体チップであることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 シールド用の金属キャップを封止樹脂の
外囲に有していることを特徴とする請求項１に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000218542A JP3417388B2 (ja) | 2000-07-19 | 2000-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000218542A JP3417388B2 (ja) | 2000-07-19 | 2000-07-19 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002033444A JP2002033444A (ja) | 2002-01-31 |
| JP3417388B2 true JP3417388B2 (ja) | 2003-06-16 |
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ID=18713470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000218542A Expired - Fee Related JP3417388B2 (ja) | 2000-07-19 | 2000-07-19 | 半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3417388B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9385090B2 (en) | 2013-12-13 | 2016-07-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing semiconductor device |
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| JP4408832B2 (ja) * | 2005-05-20 | 2010-02-03 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| JP4534927B2 (ja) * | 2005-09-27 | 2010-09-01 | カシオ計算機株式会社 | 半導体装置 |
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| WO2016092633A1 (ja) * | 2014-12-09 | 2016-06-16 | 三菱電機株式会社 | 半導体パッケージ |
| CN114188312B (zh) * | 2022-02-17 | 2022-07-08 | 甬矽电子(宁波)股份有限公司 | 封装屏蔽结构和屏蔽结构制作方法 |
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2000
- 2000-07-19 JP JP2000218542A patent/JP3417388B2/ja not_active Expired - Fee Related
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