JP3417167B2 - 半導体メモリ素子のキャパシタ構造及びその形成方法 - Google Patents
半導体メモリ素子のキャパシタ構造及びその形成方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
のキャパシタ構造及びその形成方法に関する。
のキャパシタ構造及びその形成方法に関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する高速書き換え
が可能な不揮発性メモリセルである。現在研究されてい
る強誘電体薄膜を用いた不揮発性メモリセルは、強誘電
体キャパシタの蓄積電荷量の変化を検出する方式と、強
誘電体の自発分極による抵抗変化を検出する方式の２つ
に分類することができる。本発明に関連する半導体メモ
リ素子は前者に属する。
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する高速書き換え
が可能な不揮発性メモリセルである。現在研究されてい
る強誘電体薄膜を用いた不揮発性メモリセルは、強誘電
体キャパシタの蓄積電荷量の変化を検出する方式と、強
誘電体の自発分極による抵抗変化を検出する方式の２つ
に分類することができる。本発明に関連する半導体メモ
リ素子は前者に属する。
【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性メモリセルとして、例えば、強
誘電体キャパシタに選択トランジスタを付加した１キャ
パシタ＋１トランジスタ（選択トランジスタ）構造を有
する不揮発性メモリセルを挙げることができる。従来の
強誘電体キャパシタは、例えば、図１４に模式的な一部
断面図を示すように、下部電極と上部電極、及びそれら
の間に挟まれた強誘電体薄膜から構成されている。この
タイプの不揮発性メモリセルにおけるデータの書き込み
や読み出しは、図１３に示す強誘電体のＰ−Ｅヒステリ
シスループを応用して行われる。強誘電体薄膜に外部電
界を加えた後、外部電界を除いたとき、強誘電体薄膜は
残留分極を示す。そして、強誘電体薄膜の残留分極は、
プラス方向の外部電界が印加されたとき＋Ｐr、マイナ
ス方向の外部電界が印加されたとき−Ｐrとなる。ここ
で、残留分極が＋Ｐrの状態（図１３の「Ｄ」参照）の
場合を”０”とし、残留分極が−Ｐrの状態（図１３の
「Ａ」参照）の場合を”１”とする。
検出する方式の不揮発性メモリセルとして、例えば、強
誘電体キャパシタに選択トランジスタを付加した１キャ
パシタ＋１トランジスタ（選択トランジスタ）構造を有
する不揮発性メモリセルを挙げることができる。従来の
強誘電体キャパシタは、例えば、図１４に模式的な一部
断面図を示すように、下部電極と上部電極、及びそれら
の間に挟まれた強誘電体薄膜から構成されている。この
タイプの不揮発性メモリセルにおけるデータの書き込み
や読み出しは、図１３に示す強誘電体のＰ−Ｅヒステリ
シスループを応用して行われる。強誘電体薄膜に外部電
界を加えた後、外部電界を除いたとき、強誘電体薄膜は
残留分極を示す。そして、強誘電体薄膜の残留分極は、
プラス方向の外部電界が印加されたとき＋Ｐr、マイナ
ス方向の外部電界が印加されたとき−Ｐrとなる。ここ
で、残留分極が＋Ｐrの状態（図１３の「Ｄ」参照）の
場合を”０”とし、残留分極が−Ｐrの状態（図１３の
「Ａ」参照）の場合を”１”とする。
【０００４】”１”あるいは”０”の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１３の
「Ｃ」の状態となる。このとき、データが”０”であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが”１”であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが”０”の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが”
１”の場合には、強誘電体薄膜に分極反転が生じる。そ
の結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データ
が”０”のときでも”１”のときでも、強誘電体薄膜の
分極状態は図１３の「Ｄ」の状態となってしまう。それ
故、データが”１”の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ”１”を書き込む。
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１３の
「Ｃ」の状態となる。このとき、データが”０”であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが”１”であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが”０”の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが”
１”の場合には、強誘電体薄膜に分極反転が生じる。そ
の結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データ
が”０”のときでも”１”のときでも、強誘電体薄膜の
分極状態は図１３の「Ｄ」の状態となってしまう。それ
故、データが”１”の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ”１”を書き込む。
【０００５】Ｂｉ系層状構造ペロブスカイト型の強誘電
体材料から成る強誘電体薄膜（以下、ビスマス層状強誘
電体薄膜と呼ぶ場合もある）は、従来のＰＺＴ系の強誘
電体薄膜の最大の欠点であったファティーグ現象（デー
タの書き換えの繰り返しによる残留分極の低下）が見ら
れないことから、上記の不揮発性メモリ用の強誘電体薄
膜として注目を集めている。
体材料から成る強誘電体薄膜（以下、ビスマス層状強誘
電体薄膜と呼ぶ場合もある）は、従来のＰＺＴ系の強誘
電体薄膜の最大の欠点であったファティーグ現象（デー
タの書き換えの繰り返しによる残留分極の低下）が見ら
れないことから、上記の不揮発性メモリ用の強誘電体薄
膜として注目を集めている。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
ビスマス層状強誘電体薄膜から構成されたキャパシタ構
造においては、半導体メモリ素子の製造プロセスに起因
した分極特性の劣化（残留分極±Ｐrの低下）による動
作不良といった問題が発生している。このような問題の
原因は、水素や水分が強誘電体薄膜に侵入することにあ
ることを本発明者らは見い出した。例えば、（Ｂｉ
2（Ｓｒ，Ｂａ，Ｃａ）（Ｔａ，Ｎｂ）2Ｏ9）で表され
るＹ１系材料（例えば、Ｂｉ2ＳｒＴａ2Ｏ9）から成る
ビスマス層状強誘電体薄膜においては、本来、残留分極
±Ｐrの低下が全く無いに等しい。それにも拘わらず、
かかるＹ１系材料に水素を拡散させると、残留分極±Ｐ
rの低下現象が発生する。例えば、図１４の構造を有す
るキャパシタ構造において、１００％水素雰囲気で処理
温度４２０゜Ｃの条件とした水素処理を行うと、Ｐr＋
｜−Ｐr｜の値が、水素処理を行う前と比較して、約２
０％も低下することが判った。
ビスマス層状強誘電体薄膜から構成されたキャパシタ構
造においては、半導体メモリ素子の製造プロセスに起因
した分極特性の劣化（残留分極±Ｐrの低下）による動
作不良といった問題が発生している。このような問題の
原因は、水素や水分が強誘電体薄膜に侵入することにあ
ることを本発明者らは見い出した。例えば、（Ｂｉ
2（Ｓｒ，Ｂａ，Ｃａ）（Ｔａ，Ｎｂ）2Ｏ9）で表され
るＹ１系材料（例えば、Ｂｉ2ＳｒＴａ2Ｏ9）から成る
ビスマス層状強誘電体薄膜においては、本来、残留分極
±Ｐrの低下が全く無いに等しい。それにも拘わらず、
かかるＹ１系材料に水素を拡散させると、残留分極±Ｐ
rの低下現象が発生する。例えば、図１４の構造を有す
るキャパシタ構造において、１００％水素雰囲気で処理
温度４２０゜Ｃの条件とした水素処理を行うと、Ｐr＋
｜−Ｐr｜の値が、水素処理を行う前と比較して、約２
０％も低下することが判った。
【０００７】半導体メモリ素子の作製プロセスにおいて
は、例えば、シリコン半導体基板とシリコン酸化膜との
界面に存在するダングリングボンドを消滅させるため
に、水素処理が行われる。従って、強誘電体薄膜から成
るキャパシタ構造を有する半導体メモリ素子の製造にお
いては、水素が強誘電体薄膜に侵入することによって強
誘電体薄膜の信頼性が損なわれることを防ぐ必要があ
る。一方、半導体メモリ素子の選択トランジスタの部分
には水素を拡散させる必要がある。従来の技術において
は、例えば、アルミニウム合金等から成る配線を形成す
る前後に行う水素処理（例えば、Ｈ2を３〜１００％含
有する雰囲気で、４００〜４５０゜Ｃでの処理）を行わ
ない、あるいは又、水素を含有する薄膜（例えば、プラ
ズマＣＶＤ法にて成膜されたＳｉＨＮ膜、光ＣＶＤ法に
て成膜されたＳｉＨＮ膜）を形成しない、あるいは又、
水素を含有する薄膜を２００〜３５０゜Ｃ程度の低温で
成膜し、その後、より高温（例えば、３５０〜４５０゜
Ｃ）の熱処理を行わないといった、選択トランジスタの
部分も含めキャパシタ構造に水素を拡散させない工程を
採用しているが、これでは、選択トランジスタの特性が
劣化してしまう。また、半導体メモリ素子の作製プロセ
スにおいて、各種の熱処理を行ったとき、絶縁層等に取
り込まれていた水分がキャパシタ構造内に侵入し、残留
分極±Ｐrの低下現象を招く。
は、例えば、シリコン半導体基板とシリコン酸化膜との
界面に存在するダングリングボンドを消滅させるため
に、水素処理が行われる。従って、強誘電体薄膜から成
るキャパシタ構造を有する半導体メモリ素子の製造にお
いては、水素が強誘電体薄膜に侵入することによって強
誘電体薄膜の信頼性が損なわれることを防ぐ必要があ
る。一方、半導体メモリ素子の選択トランジスタの部分
には水素を拡散させる必要がある。従来の技術において
は、例えば、アルミニウム合金等から成る配線を形成す
る前後に行う水素処理（例えば、Ｈ2を３〜１００％含
有する雰囲気で、４００〜４５０゜Ｃでの処理）を行わ
ない、あるいは又、水素を含有する薄膜（例えば、プラ
ズマＣＶＤ法にて成膜されたＳｉＨＮ膜、光ＣＶＤ法に
て成膜されたＳｉＨＮ膜）を形成しない、あるいは又、
水素を含有する薄膜を２００〜３５０゜Ｃ程度の低温で
成膜し、その後、より高温（例えば、３５０〜４５０゜
Ｃ）の熱処理を行わないといった、選択トランジスタの
部分も含めキャパシタ構造に水素を拡散させない工程を
採用しているが、これでは、選択トランジスタの特性が
劣化してしまう。また、半導体メモリ素子の作製プロセ
スにおいて、各種の熱処理を行ったとき、絶縁層等に取
り込まれていた水分がキャパシタ構造内に侵入し、残留
分極±Ｐrの低下現象を招く。
【０００８】例えば、酸素の拡散防止を目的として、図
１５に模式的な一部断面図を示す構造の半導体メモリ素
子が、文献"A Half-Micron Ferroelectric Memory Cell
Technology with Stacked Capacitor Structure", S.
Onishi, et al. IEDM94 843〜846 から公知である。こ
の半導体メモリ素子においては、白金（Ｐｔ）から成る
下部電極と層間絶縁層との間に、下からＴｉ層／ＴｉＮ
層から成る下地層が形成されている。このＴｉ層／Ｔｉ
Ｎ層は、白金から成る下部電極の拡散防止及び層間絶縁
層への密着性の向上を意図して設けられている。下地層
の上には、下部電極及び強誘電体薄膜が積層されてい
る。更に、強誘電体薄膜、下部電極及び下地層を覆うよ
うに、ＴｉＯ2層が、層間絶縁層上、強誘電体薄膜、下
部電極及び下地層の側面、並びに強誘電体薄膜の頂面の
一部に形成されている。このＴｉＯ2層は、酸素の拡散
防止を目的として設けられている。ＴｉＯ2層上には絶
縁層が形成され、強誘電体薄膜の上方のＴｉＯ2層及び
絶縁層には開口部が設けられ、かかる開口部を含む絶縁
層上には上部電極が形成されている。この文献に開示さ
れた技術はキャパシタ構造に酸素が拡散することを防止
する技術であり、キャパシタ構造、特に強誘電体薄膜に
水素が拡散することを防止する技術ではない。更には、
ＴｉＯ2層は水素の拡散を効果的に防止することはでき
ない。その理由は、ＴｉＯ2層が、キャパシタ側面及び
キャパシタ上面の一部を覆っているだけであり、ＴｉＯ
2層で完全には覆われていない上部白金電極を介しての
水素拡散を防止できないし、ＴｉＯ2の水素拡散抑制効
果は、ＴｉやＴｉＮより劣ると推定されるからである。
１５に模式的な一部断面図を示す構造の半導体メモリ素
子が、文献"A Half-Micron Ferroelectric Memory Cell
Technology with Stacked Capacitor Structure", S.
Onishi, et al. IEDM94 843〜846 から公知である。こ
の半導体メモリ素子においては、白金（Ｐｔ）から成る
下部電極と層間絶縁層との間に、下からＴｉ層／ＴｉＮ
層から成る下地層が形成されている。このＴｉ層／Ｔｉ
Ｎ層は、白金から成る下部電極の拡散防止及び層間絶縁
層への密着性の向上を意図して設けられている。下地層
の上には、下部電極及び強誘電体薄膜が積層されてい
る。更に、強誘電体薄膜、下部電極及び下地層を覆うよ
うに、ＴｉＯ2層が、層間絶縁層上、強誘電体薄膜、下
部電極及び下地層の側面、並びに強誘電体薄膜の頂面の
一部に形成されている。このＴｉＯ2層は、酸素の拡散
防止を目的として設けられている。ＴｉＯ2層上には絶
縁層が形成され、強誘電体薄膜の上方のＴｉＯ2層及び
絶縁層には開口部が設けられ、かかる開口部を含む絶縁
層上には上部電極が形成されている。この文献に開示さ
れた技術はキャパシタ構造に酸素が拡散することを防止
する技術であり、キャパシタ構造、特に強誘電体薄膜に
水素が拡散することを防止する技術ではない。更には、
ＴｉＯ2層は水素の拡散を効果的に防止することはでき
ない。その理由は、ＴｉＯ2層が、キャパシタ側面及び
キャパシタ上面の一部を覆っているだけであり、ＴｉＯ
2層で完全には覆われていない上部白金電極を介しての
水素拡散を防止できないし、ＴｉＯ2の水素拡散抑制効
果は、ＴｉやＴｉＮより劣ると推定されるからである。
【０００９】従って、本発明の目的は、強誘電体薄膜を
有するキャパシタ構造中に水素や水分が拡散し難い構造
を有する半導体メモリ素子及びその形成方法を提供する
ことにある。
有するキャパシタ構造中に水素や水分が拡散し難い構造
を有する半導体メモリ素子及びその形成方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリ素子のキャパシタ構造は、
（イ）基体上に形成された下部電極と、（ロ）該下部電
極上に形成された強誘電体薄膜から成るキャパシタ部
と、（ハ）該キャパシタ部の上に形成された上部電極、
から成り、（ニ）該基体と下部電極の間に形成された、
４Ａ族遷移金属、５Ａ族遷移金属、４Ａ族遷移金属窒化
物、５Ａ族遷移金属窒化物、シリコン窒化物、ニッケル
及びパラジウムから構成された材料群から選択された材
料から成る１層若しくは多層の第１の保護層と、（ホ）
該上部電極の上に形成された、４Ａ族遷移金属、５Ａ族
遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化
物、ニッケル及びパラジウムから構成された材料群から
選択された材料から成る１層若しくは多層の第２の保護
層、を更に備えていることを特徴とする。
めの本発明の半導体メモリ素子のキャパシタ構造は、
（イ）基体上に形成された下部電極と、（ロ）該下部電
極上に形成された強誘電体薄膜から成るキャパシタ部
と、（ハ）該キャパシタ部の上に形成された上部電極、
から成り、（ニ）該基体と下部電極の間に形成された、
４Ａ族遷移金属、５Ａ族遷移金属、４Ａ族遷移金属窒化
物、５Ａ族遷移金属窒化物、シリコン窒化物、ニッケル
及びパラジウムから構成された材料群から選択された材
料から成る１層若しくは多層の第１の保護層と、（ホ）
該上部電極の上に形成された、４Ａ族遷移金属、５Ａ族
遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化
物、ニッケル及びパラジウムから構成された材料群から
選択された材料から成る１層若しくは多層の第２の保護
層、を更に備えていることを特徴とする。
【００１１】本発明の半導体メモリ素子のキャパシタ構
造においては、前記上部電極は、絶縁層を介してキャパ
シタ部、下部電極及び第１の保護層を覆っている構造と
することが好ましい。この場合、前記第２の保護層は、
前記上部電極の表面を覆っている構造とすることが、一
層好ましい。ここで、第２の保護層が上部電極の表面を
覆っているとは、上部電極が配線（例えばプレート線）
としても機能する場合、かかる配線の部分までも第２の
保護層で被覆することを意図しているのではないことを
意味する。以下においても同様である。
造においては、前記上部電極は、絶縁層を介してキャパ
シタ部、下部電極及び第１の保護層を覆っている構造と
することが好ましい。この場合、前記第２の保護層は、
前記上部電極の表面を覆っている構造とすることが、一
層好ましい。ここで、第２の保護層が上部電極の表面を
覆っているとは、上部電極が配線（例えばプレート線）
としても機能する場合、かかる配線の部分までも第２の
保護層で被覆することを意図しているのではないことを
意味する。以下においても同様である。
【００１２】上記の目的を達成するための本発明の第１
の態様に係る半導体メモリ素子のキャパシタ構造の形成
方法は、（イ）基体上に、４Ａ族遷移金属、５Ａ族遷移
金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化物、
シリコン窒化物、ニッケル及びパラジウムから構成され
た材料群から選択された材料から成る１層若しくは多層
の第１の保護層を形成する工程と、（ロ）該第１の保護
層上に下部電極層を形成する工程と、（ハ）該下部電極
層及び第１の保護層をパターニングして、下部電極を形
成する工程と、（ニ）該下部電極上に強誘電体薄膜を形
成した後、該強誘電体薄膜をパターニングし、強誘電体
薄膜から成るキャパシタ部を形成する工程と、（ホ）全
面に絶縁層を形成した後、キャパシタ部の上の該絶縁層
に開口部を形成する工程と、（ヘ）開口部内を含む該絶
縁層上に上部電極層を形成する工程と、（ト）該上部電
極層上に、４Ａ族遷移金属、５Ａ族遷移金属、４Ａ族遷
移金属窒化物、５Ａ族遷移金属窒化物、ニッケル及びパ
ラジウムから構成された材料群から選択された材料から
成る１層若しくは多層の第２の保護層を形成する工程
と、（チ）該第２の保護層及び上部電極層をパターニン
グして上部電極を形成する工程、から成ることを特徴と
する。
の態様に係る半導体メモリ素子のキャパシタ構造の形成
方法は、（イ）基体上に、４Ａ族遷移金属、５Ａ族遷移
金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化物、
シリコン窒化物、ニッケル及びパラジウムから構成され
た材料群から選択された材料から成る１層若しくは多層
の第１の保護層を形成する工程と、（ロ）該第１の保護
層上に下部電極層を形成する工程と、（ハ）該下部電極
層及び第１の保護層をパターニングして、下部電極を形
成する工程と、（ニ）該下部電極上に強誘電体薄膜を形
成した後、該強誘電体薄膜をパターニングし、強誘電体
薄膜から成るキャパシタ部を形成する工程と、（ホ）全
面に絶縁層を形成した後、キャパシタ部の上の該絶縁層
に開口部を形成する工程と、（ヘ）開口部内を含む該絶
縁層上に上部電極層を形成する工程と、（ト）該上部電
極層上に、４Ａ族遷移金属、５Ａ族遷移金属、４Ａ族遷
移金属窒化物、５Ａ族遷移金属窒化物、ニッケル及びパ
ラジウムから構成された材料群から選択された材料から
成る１層若しくは多層の第２の保護層を形成する工程
と、（チ）該第２の保護層及び上部電極層をパターニン
グして上部電極を形成する工程、から成ることを特徴と
する。
【００１３】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリ素子のキャパシタ構造の形成
方法は、本発明の第１の態様に係る半導体メモリ素子の
キャパシタ構造の形成方法における工程（ヘ）、（ト）
及び（チ）の代わりに、（リ）開口部内を含む該絶縁層
上に上部電極層を形成した後、該上部電極層をパターニ
ングして上部電極を形成する工程と、（ヌ）該上部電極
上に、４Ａ族遷移金属、５Ａ族遷移金属、４Ａ族遷移金
属窒化物、５Ａ族遷移金属窒化物、ニッケル及びパラジ
ウムから構成された材料群から選択された材料から成る
１層若しくは多層の第２の保護層を形成した後、該上部
電極の表面が該第２の保護層で覆われるように該第２の
保護層をパターニングする工程、を含むことを特徴とす
る。
の態様に係る半導体メモリ素子のキャパシタ構造の形成
方法は、本発明の第１の態様に係る半導体メモリ素子の
キャパシタ構造の形成方法における工程（ヘ）、（ト）
及び（チ）の代わりに、（リ）開口部内を含む該絶縁層
上に上部電極層を形成した後、該上部電極層をパターニ
ングして上部電極を形成する工程と、（ヌ）該上部電極
上に、４Ａ族遷移金属、５Ａ族遷移金属、４Ａ族遷移金
属窒化物、５Ａ族遷移金属窒化物、ニッケル及びパラジ
ウムから構成された材料群から選択された材料から成る
１層若しくは多層の第２の保護層を形成した後、該上部
電極の表面が該第２の保護層で覆われるように該第２の
保護層をパターニングする工程、を含むことを特徴とす
る。
【００１４】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリ素子のキャパシタ構造の形成
方法は、本発明の第１の態様に係る半導体メモリ素子の
キャパシタ構造の形成方法における工程（ハ）及び
（ニ）の代わりに、（ル）前記下部電極層上に強誘電体
薄膜を形成する工程と、（ヲ）該強誘電体薄膜、前記下
部電極層及び前記第１の保護層をパターニングし、強誘
電体薄膜から成るキャパシタ部、及び下部電極を形成す
る工程、を含むことを特徴とする。
の態様に係る半導体メモリ素子のキャパシタ構造の形成
方法は、本発明の第１の態様に係る半導体メモリ素子の
キャパシタ構造の形成方法における工程（ハ）及び
（ニ）の代わりに、（ル）前記下部電極層上に強誘電体
薄膜を形成する工程と、（ヲ）該強誘電体薄膜、前記下
部電極層及び前記第１の保護層をパターニングし、強誘
電体薄膜から成るキャパシタ部、及び下部電極を形成す
る工程、を含むことを特徴とする。
【００１５】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリ素子のキャパシタ構造の形成
方法は、（イ）基体上に、４Ａ族遷移金属、５Ａ族遷移
金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化物、
シリコン窒化物、ニッケル及びパラジウムから構成され
た材料群から選択された材料から成る１層若しくは多層
の第１の保護層を形成する工程と、（ロ）該第１の保護
層上に下部電極層を形成する工程と、（ハ）該下部電極
層上に強誘電体薄膜を形成する工程と、（ニ）該強誘電
体薄膜、下部電極層及び第１の保護層をパターニング
し、強誘電体薄膜から成るキャパシタ部、及び下部電極
を形成する工程と、（ホ）全面に絶縁層を形成した後、
キャパシタ部の上方の該絶縁層に開口部を形成する工程
と、（ヘ）開口部内を含む該絶縁層上に上部電極層を形
成した後、該上部電極層をパターニングして上部電極を
形成する工程と、（ト）該上部電極上に、４Ａ族遷移金
属、５Ａ族遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷
移金属窒化物、ニッケル及びパラジウムから構成された
材料群から選択された材料から成る１層若しくは多層の
第２の保護層を形成した後、該上部電極の表面が該第２
の保護層で覆われるように該第２の保護層をパターニン
グする工程、から成ることを特徴とする。
の態様に係る半導体メモリ素子のキャパシタ構造の形成
方法は、（イ）基体上に、４Ａ族遷移金属、５Ａ族遷移
金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化物、
シリコン窒化物、ニッケル及びパラジウムから構成され
た材料群から選択された材料から成る１層若しくは多層
の第１の保護層を形成する工程と、（ロ）該第１の保護
層上に下部電極層を形成する工程と、（ハ）該下部電極
層上に強誘電体薄膜を形成する工程と、（ニ）該強誘電
体薄膜、下部電極層及び第１の保護層をパターニング
し、強誘電体薄膜から成るキャパシタ部、及び下部電極
を形成する工程と、（ホ）全面に絶縁層を形成した後、
キャパシタ部の上方の該絶縁層に開口部を形成する工程
と、（ヘ）開口部内を含む該絶縁層上に上部電極層を形
成した後、該上部電極層をパターニングして上部電極を
形成する工程と、（ト）該上部電極上に、４Ａ族遷移金
属、５Ａ族遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷
移金属窒化物、ニッケル及びパラジウムから構成された
材料群から選択された材料から成る１層若しくは多層の
第２の保護層を形成した後、該上部電極の表面が該第２
の保護層で覆われるように該第２の保護層をパターニン
グする工程、から成ることを特徴とする。
【００１６】本発明において、下部電極を構成する材料
として、Ｐｔ、ＲｕＯ2、ＩｒＯ2、ペロブスカイト構造
を有するＬａ−Ｓｒ−Ｃｏ−Ｏ（ＬＳＣＯ）、あるいは
下からＬＳＣＯ／Ｐｔの２層構造を例示することができ
る。また、上部電極を構成する材料として、Ｐｔ、Ｒｕ
Ｏ2、ＩｒＯ2、アルミニウム合金を例示することができ
る。
として、Ｐｔ、ＲｕＯ2、ＩｒＯ2、ペロブスカイト構造
を有するＬａ−Ｓｒ−Ｃｏ−Ｏ（ＬＳＣＯ）、あるいは
下からＬＳＣＯ／Ｐｔの２層構造を例示することができ
る。また、上部電極を構成する材料として、Ｐｔ、Ｒｕ
Ｏ2、ＩｒＯ2、アルミニウム合金を例示することができ
る。
【００１７】また、強誘電体薄膜として、Ｂｉ系層状構
造ペロブスカイト型の強誘電体材料を挙げることができ
る。具体的には、強誘電体薄膜として、Ｂｉ2ＳｒＴａ2
Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ4Ｓ
ｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＳｒＴａXＮｂ2-X
Ｏ9、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、
中でも、強誘電体薄膜は、Ｙ１系材料（Ｂｉ2（Ｓｒ，
Ｂａ，Ｃａ）（Ｔａ，Ｎｂ）2Ｏ9）から成ることが好ま
しく、更には、Ｙ１系材料はＢｉ2ＳｒＴａ2Ｏ9から成
ることが好ましい。あるいは又、強誘電体薄膜として、
ＰＺＴやＰＬＺＴを例示することもできる。
造ペロブスカイト型の強誘電体材料を挙げることができ
る。具体的には、強誘電体薄膜として、Ｂｉ2ＳｒＴａ2
Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ4Ｓ
ｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＳｒＴａXＮｂ2-X
Ｏ9、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、
中でも、強誘電体薄膜は、Ｙ１系材料（Ｂｉ2（Ｓｒ，
Ｂａ，Ｃａ）（Ｔａ，Ｎｂ）2Ｏ9）から成ることが好ま
しく、更には、Ｙ１系材料はＢｉ2ＳｒＴａ2Ｏ9から成
ることが好ましい。あるいは又、強誘電体薄膜として、
ＰＺＴやＰＬＺＴを例示することもできる。
【００１８】第１の保護層あるいは又第２の保護層は、
４Ａ族遷移金属（Ｔｉ、Ｚｒ、Ｈｆ）、５Ａ族遷移金属
（Ｖ、Ｎｂ、Ｔａ）、４Ａ族遷移金属窒化物、５Ａ族遷
移金属窒化物、シリコン窒化物、ニッケル及びパラジウ
ムから成る材料群から選択された材料から成る１層から
構成してもよい。あるいは又、例えば、下から、 ４Ａ族遷移金属／５Ａ族遷移金属 ４Ａ族遷移金属／４Ａ族遷移金属窒化物 ４Ａ族遷移金属／５Ａ族遷移金属窒化物 ５Ａ族遷移金属／４Ａ族遷移金属 ５Ａ族遷移金属／４Ａ族遷移金属窒化物 ５Ａ族遷移金属／５Ａ族遷移金属窒化物 ４Ａ族遷移金属窒化物／４Ａ族遷移金属 ４Ａ族遷移金属窒化物／５Ａ族遷移金属 ４Ａ族遷移金属窒化物／５Ａ族遷移金属窒化物 ５Ａ族遷移金属窒化物／４Ａ族遷移金属 ５Ａ族遷移金属窒化物／４Ａ族遷移金属窒化物 ５Ａ族遷移金属窒化物／５Ａ族遷移金属 の２層構造を挙げることができる。更には、例えば、 ４Ａ族遷移金属／４Ａ族遷移金属窒化物／４Ａ族遷移金
属 ４Ａ族遷移金属／４Ａ族遷移金属窒化物／５Ａ族遷移金
属 ４Ａ族遷移金属／５Ａ族遷移金属窒化物／４Ａ族遷移金
属 ４Ａ族遷移金属／５Ａ族遷移金属窒化物／５Ａ族遷移金
属 ５Ａ族遷移金属／５Ａ族遷移金属窒化物／４Ａ族遷移金
属 ５Ａ族遷移金属／５Ａ族遷移金属窒化物／５Ａ族遷移金
属 で例示される３層構造とすることもできる。尚、上記の
多層構成の例示において、遷移金属若しくは遷移金属窒
化物を、シリコン窒化物、ニッケル若しくはパラジウム
に置き換えることもできる。
４Ａ族遷移金属（Ｔｉ、Ｚｒ、Ｈｆ）、５Ａ族遷移金属
（Ｖ、Ｎｂ、Ｔａ）、４Ａ族遷移金属窒化物、５Ａ族遷
移金属窒化物、シリコン窒化物、ニッケル及びパラジウ
ムから成る材料群から選択された材料から成る１層から
構成してもよい。あるいは又、例えば、下から、 ４Ａ族遷移金属／５Ａ族遷移金属 ４Ａ族遷移金属／４Ａ族遷移金属窒化物 ４Ａ族遷移金属／５Ａ族遷移金属窒化物 ５Ａ族遷移金属／４Ａ族遷移金属 ５Ａ族遷移金属／４Ａ族遷移金属窒化物 ５Ａ族遷移金属／５Ａ族遷移金属窒化物 ４Ａ族遷移金属窒化物／４Ａ族遷移金属 ４Ａ族遷移金属窒化物／５Ａ族遷移金属 ４Ａ族遷移金属窒化物／５Ａ族遷移金属窒化物 ５Ａ族遷移金属窒化物／４Ａ族遷移金属 ５Ａ族遷移金属窒化物／４Ａ族遷移金属窒化物 ５Ａ族遷移金属窒化物／５Ａ族遷移金属 の２層構造を挙げることができる。更には、例えば、 ４Ａ族遷移金属／４Ａ族遷移金属窒化物／４Ａ族遷移金
属 ４Ａ族遷移金属／４Ａ族遷移金属窒化物／５Ａ族遷移金
属 ４Ａ族遷移金属／５Ａ族遷移金属窒化物／４Ａ族遷移金
属 ４Ａ族遷移金属／５Ａ族遷移金属窒化物／５Ａ族遷移金
属 ５Ａ族遷移金属／５Ａ族遷移金属窒化物／４Ａ族遷移金
属 ５Ａ族遷移金属／５Ａ族遷移金属窒化物／５Ａ族遷移金
属 で例示される３層構造とすることもできる。尚、上記の
多層構成の例示において、遷移金属若しくは遷移金属窒
化物を、シリコン窒化物、ニッケル若しくはパラジウム
に置き換えることもできる。
【００１９】基体としては、ＳｉＯ2、ＢＰＳＧ、ＰＳ
Ｇ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、
ＳｉＯＮ、ＳｉＮ、ＮＳＧ、ＬＴＯ等の公知の絶縁材
料、あるいはこれらの絶縁材料を積層したものから成る
層間絶縁層を挙げることができる。あるいは又、ＬＯＣ
ＯＳ構造やトレンチ構造を有する素子分離領域を挙げる
こともできる。
Ｇ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、
ＳｉＯＮ、ＳｉＮ、ＮＳＧ、ＬＴＯ等の公知の絶縁材
料、あるいはこれらの絶縁材料を積層したものから成る
層間絶縁層を挙げることができる。あるいは又、ＬＯＣ
ＯＳ構造やトレンチ構造を有する素子分離領域を挙げる
こともできる。
【００２０】上部電極の下に形成される絶縁層として
も、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、
ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮ、ＳｉＮ、ＮＳ
Ｇ、ＬＴＯ等の公知の絶縁材料、あるいはこれらの絶縁
材料を積層したものから成る層間絶縁層を挙げることが
できる。
も、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、
ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮ、ＳｉＮ、ＮＳ
Ｇ、ＬＴＯ等の公知の絶縁材料、あるいはこれらの絶縁
材料を積層したものから成る層間絶縁層を挙げることが
できる。
【００２１】本発明に係る半導体メモリ素子の構造とし
ては、半導体メモリ素子を構成する選択トランジスタの
一方のソース・ドレイン領域と上部電極をコンタクトプ
ラグ及び配線を介して電気的に接続し、下部電極をプレ
ート線に接続する形態、あるいは、選択トランジスタの
一方のソース・ドレイン領域と下部電極をコンタクトプ
ラグを介して電気的に接続し、上部電極をプレート線に
接続する形態を例示することができる。尚、前者の形態
は、一般にはプレーナ型の半導体メモリ素子と呼ばれ、
後者の形態は、一般にはスタック型の半導体メモリ素子
と呼ばれる。尚、このスタック型の半導体メモリ素子に
おいては、選択トランジスタの一方のソース・ドレイン
領域と下部電極とは第１の保護層を介して導通している
ので、第１の保護層の電気伝導率は０．０１Ω・ｃｍ程
度以下であることが望ましく、従って、この場合、第１
の保護層としてシリコン窒化物を用いることは余り適切
ではない。
ては、半導体メモリ素子を構成する選択トランジスタの
一方のソース・ドレイン領域と上部電極をコンタクトプ
ラグ及び配線を介して電気的に接続し、下部電極をプレ
ート線に接続する形態、あるいは、選択トランジスタの
一方のソース・ドレイン領域と下部電極をコンタクトプ
ラグを介して電気的に接続し、上部電極をプレート線に
接続する形態を例示することができる。尚、前者の形態
は、一般にはプレーナ型の半導体メモリ素子と呼ばれ、
後者の形態は、一般にはスタック型の半導体メモリ素子
と呼ばれる。尚、このスタック型の半導体メモリ素子に
おいては、選択トランジスタの一方のソース・ドレイン
領域と下部電極とは第１の保護層を介して導通している
ので、第１の保護層の電気伝導率は０．０１Ω・ｃｍ程
度以下であることが望ましく、従って、この場合、第１
の保護層としてシリコン窒化物を用いることは余り適切
ではない。
【００２２】本発明においては、半導体メモリ素子のキ
ャパシタ構造は、第１の保護層及び第２の保護層で取り
囲まれている。４Ａ族遷移金属あるいは５Ａ族遷移金属
は水素を吸蔵する性質を有する。一方、４Ａ族遷移金属
窒化物、５Ａ族遷移金属窒化物、シリコン窒化物、ニッ
ケル若しくはパラジウムは、水素の拡散を効果的に防止
し得る性質を有する。また、これらの材料から成る第１
及び第２の保護層は、水分の侵入に対するバリア効果を
有する。従って、第１の保護層及び第２の保護層を設け
ることによって、水素処理や熱処理を行ったとき、水素
や水分がキャパシタ構造内に拡散、侵入することを効果
的に抑制することができる。その結果、キャパシタ構造
の分極特性の劣化が生じることがなく、半導体メモリ素
子の長期信頼性を高めることができる。更には、４Ａ族
遷移金属あるいは５Ａ族遷移金属は、基体の主な組成が
ＳｉＯ2である場合、下部電極と基体との間の密着性を
向上させる機能をも有する。
ャパシタ構造は、第１の保護層及び第２の保護層で取り
囲まれている。４Ａ族遷移金属あるいは５Ａ族遷移金属
は水素を吸蔵する性質を有する。一方、４Ａ族遷移金属
窒化物、５Ａ族遷移金属窒化物、シリコン窒化物、ニッ
ケル若しくはパラジウムは、水素の拡散を効果的に防止
し得る性質を有する。また、これらの材料から成る第１
及び第２の保護層は、水分の侵入に対するバリア効果を
有する。従って、第１の保護層及び第２の保護層を設け
ることによって、水素処理や熱処理を行ったとき、水素
や水分がキャパシタ構造内に拡散、侵入することを効果
的に抑制することができる。その結果、キャパシタ構造
の分極特性の劣化が生じることがなく、半導体メモリ素
子の長期信頼性を高めることができる。更には、４Ａ族
遷移金属あるいは５Ａ族遷移金属は、基体の主な組成が
ＳｉＯ2である場合、下部電極と基体との間の密着性を
向上させる機能をも有する。
【００２３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、単に実施の形態と略す）に基づき本発
明を説明する。
施の形態（以下、単に実施の形態と略す）に基づき本発
明を説明する。
【００２４】（実施の形態１）実施の形態１は、本発明
の半導体メモリ素子のキャパシタ構造、及び本発明の第
１の態様に係る半導体メモリ素子のキャパシタ構造の形
成方法に関する。強誘電体薄膜はＹ１系材料であるＢｉ
2ＳｒＴａ2Ｏ9から成り、第１の保護層及び第２の保護
層は、４Ａ族遷移金属から成る層と４Ａ族遷移金属窒化
物から成る層の２層構造を有する。具体的には、第１の
保護層及び第２の保護層は、下からＴｉ層／ＴｉＮ層の
２層構造を有する。半導体メモリ素子は前述の不揮発性
メモリセル（所謂ＦＥＲＡＭ）から成る。実施の形態１
における半導体メモリ素子においては、選択トランジス
タの一方のソース・ドレイン領域と上部電極とはコンタ
クトプラグ及び配線を介して電気的に接続され、下部電
極はプレート線に接続されている。そして、キャパシタ
構造が選択トランジスタの上方には形成されていない、
所謂プレーナ型の半導体メモリ素子構造を有する。以
下、実施の形態１を、図１〜図４を参照して説明する。
の半導体メモリ素子のキャパシタ構造、及び本発明の第
１の態様に係る半導体メモリ素子のキャパシタ構造の形
成方法に関する。強誘電体薄膜はＹ１系材料であるＢｉ
2ＳｒＴａ2Ｏ9から成り、第１の保護層及び第２の保護
層は、４Ａ族遷移金属から成る層と４Ａ族遷移金属窒化
物から成る層の２層構造を有する。具体的には、第１の
保護層及び第２の保護層は、下からＴｉ層／ＴｉＮ層の
２層構造を有する。半導体メモリ素子は前述の不揮発性
メモリセル（所謂ＦＥＲＡＭ）から成る。実施の形態１
における半導体メモリ素子においては、選択トランジス
タの一方のソース・ドレイン領域と上部電極とはコンタ
クトプラグ及び配線を介して電気的に接続され、下部電
極はプレート線に接続されている。そして、キャパシタ
構造が選択トランジスタの上方には形成されていない、
所謂プレーナ型の半導体メモリ素子構造を有する。以
下、実施の形態１を、図１〜図４を参照して説明する。
【００２５】図１の（Ａ）に、実施の形態１に係る半導
体メモリ素子の模式的な一部断面図を示す。また、半導
体メモリ素子の等価回路を図１の（Ｂ）に示す。半導体
メモリ素子を構成する選択トランジスタは、シリコン半
導体基板１０に形成されたソース・ドレイン領域１４及
びチャネル領域１５と、このチャネル領域１５の上方に
形成されたゲート電極１３と、ＬＯＣＯＳ構造を有する
素子分離領域１１と、ゲート電極１３の下に形成された
ゲート酸化膜１２から成る。尚、ゲート電極１３はワー
ド線を兼ねており、例えば、ポリシリコン、あるいはポ
リサイドや金属シリサイドから構成されている。そし
て、ソース・ドレイン領域１４及びゲート電極１３は、
層間絶縁層２０によって被覆されている。層間絶縁層２
０は基体に相当し、例えば、ＢＰＳＧから成る。
体メモリ素子の模式的な一部断面図を示す。また、半導
体メモリ素子の等価回路を図１の（Ｂ）に示す。半導体
メモリ素子を構成する選択トランジスタは、シリコン半
導体基板１０に形成されたソース・ドレイン領域１４及
びチャネル領域１５と、このチャネル領域１５の上方に
形成されたゲート電極１３と、ＬＯＣＯＳ構造を有する
素子分離領域１１と、ゲート電極１３の下に形成された
ゲート酸化膜１２から成る。尚、ゲート電極１３はワー
ド線を兼ねており、例えば、ポリシリコン、あるいはポ
リサイドや金属シリサイドから構成されている。そし
て、ソース・ドレイン領域１４及びゲート電極１３は、
層間絶縁層２０によって被覆されている。層間絶縁層２
０は基体に相当し、例えば、ＢＰＳＧから成る。
【００２６】素子分離領域１１の上の層間絶縁層２０上
には、キャパシタ構造が形成されている。このキャパシ
タ構造は、白金（Ｐｔ）から成る下部電極２２、強誘電
体薄膜から成るキャパシタ部２３、及び、白金から成る
上部電極２６から構成されている。下部電極２２は、基
体に相当する層間絶縁層２０の上に形成されている。キ
ャパシタ部２３は下部電極２２上に形成されている。更
に、上部電極２６はキャパシタ部２３の上に形成されて
いる。
には、キャパシタ構造が形成されている。このキャパシ
タ構造は、白金（Ｐｔ）から成る下部電極２２、強誘電
体薄膜から成るキャパシタ部２３、及び、白金から成る
上部電極２６から構成されている。下部電極２２は、基
体に相当する層間絶縁層２０の上に形成されている。キ
ャパシタ部２３は下部電極２２上に形成されている。更
に、上部電極２６はキャパシタ部２３の上に形成されて
いる。
【００２７】第１の保護層２１が、基体に相当する層間
絶縁層２０と下部電極２２との間に形成されている。一
方、第２の保護層２７が、上部電極２６の上に形成され
ている。実施の形態１においては、第１の保護層２１及
び第２の保護層２７は、４Ａ族遷移金属（具体的にはＴ
ｉ）から成る層、及び４Ａ族遷移金属窒化物（具体的に
はＴｉＮ）から成る層の２層構造を有する。ここで、Ｔ
ｉから成る層が下層であり、ＴｉＮから成る層が上層で
ある。尚、図においては、第１の保護層２１及び第２の
保護層２７を１層で表現している。実施の形態１におい
ては、上部電極２６は、例えばＳｉＯ2から成る絶縁層
２４を介してキャパシタ部２３、下部電極２２及び第１
の保護層２１を覆っている。
絶縁層２０と下部電極２２との間に形成されている。一
方、第２の保護層２７が、上部電極２６の上に形成され
ている。実施の形態１においては、第１の保護層２１及
び第２の保護層２７は、４Ａ族遷移金属（具体的にはＴ
ｉ）から成る層、及び４Ａ族遷移金属窒化物（具体的に
はＴｉＮ）から成る層の２層構造を有する。ここで、Ｔ
ｉから成る層が下層であり、ＴｉＮから成る層が上層で
ある。尚、図においては、第１の保護層２１及び第２の
保護層２７を１層で表現している。実施の形態１におい
ては、上部電極２６は、例えばＳｉＯ2から成る絶縁層
２４を介してキャパシタ部２３、下部電極２２及び第１
の保護層２１を覆っている。
【００２８】第２の保護層２７上には、例えばＢＰＳＧ
から成る上層絶縁層３０が形成されている。上部電極２
６は、第２の保護層２７を介して、上層絶縁層３０に設
けられた開口部３１内を延びる配線３２と接続されてい
る。更に、配線３２は、上層絶縁層３０及び層間絶縁層
２０に設けられたコンタクトプラグ３４を介して、選択
トランジスタの一方のソース・ドレイン領域１４（例え
ばソース領域）と接続されている。また、選択トランジ
スタの他方のソース・ドレイン領域１４（例えばドレイ
ン領域）は、上層絶縁層３０及び層間絶縁層２０に設け
られたコンタクトプラグ３６を介してビット線３７に接
続されている。下部電極２２はプレート線に接続されて
いるが、この状態の図示は省略した。
から成る上層絶縁層３０が形成されている。上部電極２
６は、第２の保護層２７を介して、上層絶縁層３０に設
けられた開口部３１内を延びる配線３２と接続されてい
る。更に、配線３２は、上層絶縁層３０及び層間絶縁層
２０に設けられたコンタクトプラグ３４を介して、選択
トランジスタの一方のソース・ドレイン領域１４（例え
ばソース領域）と接続されている。また、選択トランジ
スタの他方のソース・ドレイン領域１４（例えばドレイ
ン領域）は、上層絶縁層３０及び層間絶縁層２０に設け
られたコンタクトプラグ３６を介してビット線３７に接
続されている。下部電極２２はプレート線に接続されて
いるが、この状態の図示は省略した。
【００２９】プレーナ型の実施の形態１における半導体
メモリ素子の製造方法を、半導体基板等の模式的な一部
断面図である図２〜図４を参照して、以下、説明する。
メモリ素子の製造方法を、半導体基板等の模式的な一部
断面図である図２〜図４を参照して、以下、説明する。
【００３０】［工程−１００］先ず、シリコン半導体基
板１０に、公知の方法に基づきＬＯＣＯＳ構造を有する
素子分離領域１１を形成する。次に、半導体基板１０の
表面を酸化してゲート酸化膜１２を形成する。そして、
ポリシリコン層を例えばＣＶＤ法にて全面に堆積させた
後、フォトリソグラフィ技術及びエッチング技術によっ
てポリシリコン層をパターニングし、ポリシリコンから
成るゲート電極１３を形成する。尚、このゲート電極１
３はワード線を兼ねている。次に、不純物イオンのイオ
ン注入及び注入された不純物の活性化処理を行い、ソー
ス・ドレイン領域１４及びチャネル領域１５を形成す
る。こうして、半導体メモリ素子における選択トランジ
スタが形成される。
板１０に、公知の方法に基づきＬＯＣＯＳ構造を有する
素子分離領域１１を形成する。次に、半導体基板１０の
表面を酸化してゲート酸化膜１２を形成する。そして、
ポリシリコン層を例えばＣＶＤ法にて全面に堆積させた
後、フォトリソグラフィ技術及びエッチング技術によっ
てポリシリコン層をパターニングし、ポリシリコンから
成るゲート電極１３を形成する。尚、このゲート電極１
３はワード線を兼ねている。次に、不純物イオンのイオ
ン注入及び注入された不純物の活性化処理を行い、ソー
ス・ドレイン領域１４及びチャネル領域１５を形成す
る。こうして、半導体メモリ素子における選択トランジ
スタが形成される。
【００３１】尚、ＬＯＣＯＳ構造を有する素子分離領域
１１の代わりに、素子分離領域をトレンチ構造から構成
することもできる。ゲート電極１３を、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。
１１の代わりに、素子分離領域をトレンチ構造から構成
することもできる。ゲート電極１３を、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。
【００３２】［工程−１０５］次に、半導体基板１０上
に、基体に相当する層間絶縁層２０を、例えばＣＶＤ法
にて形成する。こうして、図２の（Ａ）に示す構造を得
ることができる。尚、ＢＰＳＧから成る層間絶縁層２０
の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０
分間、層間絶縁層２０をリフローさせることが好まし
い。更には、必要に応じて、例えば化学的機械的研磨法
（ＣＭＰ法）にて層間絶縁層２０の頂面を化学的及び機
械的に研磨し、層間絶縁層２０を平坦化したり、レジス
トエッチバック法によって層間絶縁層２０を平坦化する
ことが望ましい。層間絶縁層２０の成膜条件を以下に例
示する。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
に、基体に相当する層間絶縁層２０を、例えばＣＶＤ法
にて形成する。こうして、図２の（Ａ）に示す構造を得
ることができる。尚、ＢＰＳＧから成る層間絶縁層２０
の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０
分間、層間絶縁層２０をリフローさせることが好まし
い。更には、必要に応じて、例えば化学的機械的研磨法
（ＣＭＰ法）にて層間絶縁層２０の頂面を化学的及び機
械的に研磨し、層間絶縁層２０を平坦化したり、レジス
トエッチバック法によって層間絶縁層２０を平坦化する
ことが望ましい。層間絶縁層２０の成膜条件を以下に例
示する。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００３３】［工程−１１０］その後、基体に相当する
層間絶縁層２０上に第１の保護層２１を形成する。実施
の形態１においては、第１の保護層２１は、下からＴｉ
層／ＴｉＮ層の２層構造を有する。Ｔｉ層及びＴｉＮ層
のスパッタ法による成膜条件を以下に例示する。かかる
第１の保護層２１は、後に形成するキャパシタ構造内に
水素が拡散したり、水分が侵入することを防止する機能
を有する。更には、Ｔｉ層は、次に形成する下部電極と
基体との間の密着性を向上させる機能をも有する。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．２０Ｐａ（１．５ｍＴｏｒｒ） ＤＣパワー ：４００Ｗ 成膜温度 ：室温 ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：０．４０Ｐａ（３．０ｍＴｏｒｒ） ＤＣパワー ：９００Ｗ 成膜温度 ：室温
層間絶縁層２０上に第１の保護層２１を形成する。実施
の形態１においては、第１の保護層２１は、下からＴｉ
層／ＴｉＮ層の２層構造を有する。Ｔｉ層及びＴｉＮ層
のスパッタ法による成膜条件を以下に例示する。かかる
第１の保護層２１は、後に形成するキャパシタ構造内に
水素が拡散したり、水分が侵入することを防止する機能
を有する。更には、Ｔｉ層は、次に形成する下部電極と
基体との間の密着性を向上させる機能をも有する。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．２０Ｐａ（１．５ｍＴｏｒｒ） ＤＣパワー ：４００Ｗ 成膜温度 ：室温 ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：０．４０Ｐａ（３．０ｍＴｏｒｒ） ＤＣパワー ：９００Ｗ 成膜温度 ：室温
【００３４】［工程−１１５］次いで、第１の保護層２
１上に下部電極層を形成する。具体的には、第１の保護
層２１の上を含む全面にＤＣスパッタ法にて白金（Ｐ
ｔ）から成る下部電極層を堆積させる。下部電極層の厚
さを０．１〜０．２μｍとした。ＤＣスパッタ条件を以
下に例示する。 ＤＣパワー ：２００Ｗ プロセスガス：Ａｒ＝４０sccm 圧力 ：０．２０Ｐａ（１．５ｍＴｏｒｒ） 成膜温度 ：室温 堆積速度 ：１０ｍｍ／分
１上に下部電極層を形成する。具体的には、第１の保護
層２１の上を含む全面にＤＣスパッタ法にて白金（Ｐ
ｔ）から成る下部電極層を堆積させる。下部電極層の厚
さを０．１〜０．２μｍとした。ＤＣスパッタ条件を以
下に例示する。 ＤＣパワー ：２００Ｗ プロセスガス：Ａｒ＝４０sccm 圧力 ：０．２０Ｐａ（１．５ｍＴｏｒｒ） 成膜温度 ：室温 堆積速度 ：１０ｍｍ／分
【００３５】尚、白金（Ｐｔ）から成る下部電極層をパ
ルスレーザ堆積法によって成膜することも可能である。
パルスレーザ堆積法による白金の成膜条件を、以下に例
示する。 パルスレーザ堆積法による成膜条件 ターゲット：Ｐｔ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００〜６００゜Ｃ
ルスレーザ堆積法によって成膜することも可能である。
パルスレーザ堆積法による白金の成膜条件を、以下に例
示する。 パルスレーザ堆積法による成膜条件 ターゲット：Ｐｔ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００〜６００゜Ｃ
【００３６】更には、下部電極層を、下からＬＳＣＯ／
Ｐｔから構成することもできる。この場合のパルスレー
ザアブレーション法によるＬＳＣＯの成膜条件を以下に
例示する。 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素分圧 ：４０〜１２０Ｐａ
Ｐｔから構成することもできる。この場合のパルスレー
ザアブレーション法によるＬＳＣＯの成膜条件を以下に
例示する。 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素分圧 ：４０〜１２０Ｐａ
【００３７】［工程−１２０］
その後、下部電極層及び第１の保護層を、例えばイオン
ミリング技術を用いてパターニングして、下部電極層か
ら下部電極２２を形成する。こうして、図２の（Ｂ）に
模式的に示す構造を得ることができる。尚、下部電極２
２はプレート線を兼用しているが、この状態の図示は省
略した。
ミリング技術を用いてパターニングして、下部電極層か
ら下部電極２２を形成する。こうして、図２の（Ｂ）に
模式的に示す構造を得ることができる。尚、下部電極２
２はプレート線を兼用しているが、この状態の図示は省
略した。
【００３８】［工程−１２５］次に、下部電極２２上に
強誘電体薄膜を形成した後、強誘電体薄膜をパターニン
グし、強誘電体薄膜から成るキャパシタ部２３を形成す
る（図３の（Ａ）参照）。具体的には、先ず、ＭＯＣＶ
Ｄ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘
電体材料から成る強誘電体薄膜を全面に成膜する。例え
ばＹ１系材料であるＢｉ2ＳｒＴａ2Ｏ9）の成膜条件を
以下に例示する。 ソース材料：Ｂｉ（Ｃ6Ｈ5）3 Ｓｒ（Ｃ11Ｈ19Ｏ2）2 Ｔａ（ＯＣ2Ｈ5）5 成膜温度 ：５５０〜７５０゜Ｃ 成膜圧力 ：１．３×１０〜１．３×１０3Ｐａ（０．１〜１Ｔｏｒｒ） 酸素濃度 ：５０％
強誘電体薄膜を形成した後、強誘電体薄膜をパターニン
グし、強誘電体薄膜から成るキャパシタ部２３を形成す
る（図３の（Ａ）参照）。具体的には、先ず、ＭＯＣＶ
Ｄ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘
電体材料から成る強誘電体薄膜を全面に成膜する。例え
ばＹ１系材料であるＢｉ2ＳｒＴａ2Ｏ9）の成膜条件を
以下に例示する。 ソース材料：Ｂｉ（Ｃ6Ｈ5）3 Ｓｒ（Ｃ11Ｈ19Ｏ2）2 Ｔａ（ＯＣ2Ｈ5）5 成膜温度 ：５５０〜７５０゜Ｃ 成膜圧力 ：１．３×１０〜１．３×１０3Ｐａ（０．１〜１Ｔｏｒｒ） 酸素濃度 ：５０％
【００３９】あるいは又、強誘電体薄膜をＢｉ2ＳｒＴ
ａ2Ｏ9から構成し、パルスレーザアブレーション法にて
形成することもできる。Ｂｉ2ＳｒＴａ2Ｏ9から成る強
誘電体薄膜の成膜条件を以下に例示する。尚、Ｂｉ2Ｓ
ｒＴａ2Ｏ9の成膜後、８００゜Ｃ×１時間、酸素雰囲気
中でポストベーキングを行うことが望ましい。 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素分圧 ：３Ｐａ
ａ2Ｏ9から構成し、パルスレーザアブレーション法にて
形成することもできる。Ｂｉ2ＳｒＴａ2Ｏ9から成る強
誘電体薄膜の成膜条件を以下に例示する。尚、Ｂｉ2Ｓ
ｒＴａ2Ｏ9の成膜後、８００゜Ｃ×１時間、酸素雰囲気
中でポストベーキングを行うことが望ましい。 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素分圧 ：３Ｐａ
【００４０】更には、ＰＺＴから成る強誘電体薄膜を、
マグネトロンスパッタ法にて成膜することもできる。成
膜条件を以下に例示する。尚、ターゲットをＰＬＺＴに
交換すれば、ＰＬＺＴから成る強誘電体薄膜を全面に成
膜することができる。 ターゲット ：ＰＺＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ 強誘電体薄膜の厚さ：０．１〜０．３μｍ
マグネトロンスパッタ法にて成膜することもできる。成
膜条件を以下に例示する。尚、ターゲットをＰＬＺＴに
交換すれば、ＰＬＺＴから成る強誘電体薄膜を全面に成
膜することができる。 ターゲット ：ＰＺＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ 強誘電体薄膜の厚さ：０．１〜０．３μｍ
【００４１】あるいは又、ＰＺＴあるいはＰＬＺＴから
成る強誘電体薄膜をパルスレーザアブレーション法にて
形成することもできる。この場合の成膜条件を以下に例
示する。 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素分圧 ：４０〜１２０Ｐａ
成る強誘電体薄膜をパルスレーザアブレーション法にて
形成することもできる。この場合の成膜条件を以下に例
示する。 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素分圧 ：４０〜１２０Ｐａ
【００４２】その後、ＲＩＥ法で強誘電体薄膜をパター
ニングし、強誘電体薄膜から成るキャパシタ部２３を形
成する。
ニングし、強誘電体薄膜から成るキャパシタ部２３を形
成する。
【００４３】［工程−１３０］次に、全面に、例えばＳ
ｉＯ2から成る絶縁層２４を、例えばＣＶＤ法にて形成
した後、キャパシタ部２３の上の絶縁層２４に、ＲＩＥ
法にて開口部２５を形成する（図３の（Ｂ）参照）。
ｉＯ2から成る絶縁層２４を、例えばＣＶＤ法にて形成
した後、キャパシタ部２３の上の絶縁層２４に、ＲＩＥ
法にて開口部２５を形成する（図３の（Ｂ）参照）。
【００４４】［工程−１３５］その後、開口部２５内を
含む絶縁層２４上に上部電極層を形成する。例えば白金
から成る上部電極層の形成は、［工程−１１５］と同様
とすることができる。
含む絶縁層２４上に上部電極層を形成する。例えば白金
から成る上部電極層の形成は、［工程−１１５］と同様
とすることができる。
【００４５】［工程−１４０］次に、上部電極層上に、
２層構造を有する第２の保護層２７を形成する。実施の
形態１においては、第２の保護層２７は、下からＴｉ層
／ＴｉＮ層の２層構造を有する。Ｔｉ層及びＴｉＮ層の
スパッタ法による成膜条件は、［工程−１１０］と同様
とすることができる。かかる第２の保護層２７は、形成
されたキャパシタ構造内に水素が拡散したり、水分が侵
入することを防止する機能を有する。
２層構造を有する第２の保護層２７を形成する。実施の
形態１においては、第２の保護層２７は、下からＴｉ層
／ＴｉＮ層の２層構造を有する。Ｔｉ層及びＴｉＮ層の
スパッタ法による成膜条件は、［工程−１１０］と同様
とすることができる。かかる第２の保護層２７は、形成
されたキャパシタ構造内に水素が拡散したり、水分が侵
入することを防止する機能を有する。
【００４６】［工程−１４５］その後、第２の保護層２
７及び上部電極層を、例えばイオンミリング技術を用い
てパターニングして、上部電極２６を形成する（図４の
（Ａ）参照）。こうして、上部電極２６が、絶縁層２４
を介してキャパシタ部２３、下部電極２２及び第１の保
護層２１を覆う構造を得ることができる。尚、実施の形
態１においては、第２の保護層２７及び上部電極層を同
時にパターニングするが故に、上部電極２６の側壁は保
護層２７で覆われていない。しかしながら、このような
構造であっても、キャパシタ部２３への水素の拡散や水
分の侵入を防止する上では問題はない。
７及び上部電極層を、例えばイオンミリング技術を用い
てパターニングして、上部電極２６を形成する（図４の
（Ａ）参照）。こうして、上部電極２６が、絶縁層２４
を介してキャパシタ部２３、下部電極２２及び第１の保
護層２１を覆う構造を得ることができる。尚、実施の形
態１においては、第２の保護層２７及び上部電極層を同
時にパターニングするが故に、上部電極２６の側壁は保
護層２７で覆われていない。しかしながら、このような
構造であっても、キャパシタ部２３への水素の拡散や水
分の侵入を防止する上では問題はない。
【００４７】［工程−１５０］次いで、全面に、例えば
ＰＢＳＧから成る上層絶縁層３０を形成する。上層絶縁
層３０の形成は、［工程−１０５］と同様とすることが
できる。その後、第２の保護層２７の上方の上層絶縁層
３０に開口部３１を設け、選択トランジスタのソース・
ドレイン領域１４の上方の上層絶縁層３０及び層間絶縁
層２０に、開口部３３，３５をＲＩＥ法にて設ける。次
いで、［工程−１１０］と同様の方法で、開口部３１，
３３，３５内を含む上層絶縁層３０上に、下からＴｉ層
／ＴｉＮ層（図示せず）をスパッタ法にて成膜する。
尚、これらの層は、第１及び第２の保護層２１，２７と
異なり、キャパシタ部２３への水素の拡散や水分の侵入
を防止する目的で形成するのではない。ＴｉＮ層は、次
に成膜するアルミニウム合金から成る配線材料層によっ
て、開口部３３，３５の底部のシリコン半導体基板１０
にアロイスパイクが発生し、シリコン半導体基板１０が
損傷することを防止する目的、並びに、アルミニウム合
金から成る配線材料層の濡れ性改善を目的として成膜さ
れる。また、Ｔｉ層は、開口部３３，３５の底部で配線
材料層とソース・ドレイン領域１４との間にオーミック
な低コンタクト抵抗を得ることを目的として成膜され
る。
ＰＢＳＧから成る上層絶縁層３０を形成する。上層絶縁
層３０の形成は、［工程−１０５］と同様とすることが
できる。その後、第２の保護層２７の上方の上層絶縁層
３０に開口部３１を設け、選択トランジスタのソース・
ドレイン領域１４の上方の上層絶縁層３０及び層間絶縁
層２０に、開口部３３，３５をＲＩＥ法にて設ける。次
いで、［工程−１１０］と同様の方法で、開口部３１，
３３，３５内を含む上層絶縁層３０上に、下からＴｉ層
／ＴｉＮ層（図示せず）をスパッタ法にて成膜する。
尚、これらの層は、第１及び第２の保護層２１，２７と
異なり、キャパシタ部２３への水素の拡散や水分の侵入
を防止する目的で形成するのではない。ＴｉＮ層は、次
に成膜するアルミニウム合金から成る配線材料層によっ
て、開口部３３，３５の底部のシリコン半導体基板１０
にアロイスパイクが発生し、シリコン半導体基板１０が
損傷することを防止する目的、並びに、アルミニウム合
金から成る配線材料層の濡れ性改善を目的として成膜さ
れる。また、Ｔｉ層は、開口部３３，３５の底部で配線
材料層とソース・ドレイン領域１４との間にオーミック
な低コンタクト抵抗を得ることを目的として成膜され
る。
【００４８】その後、所謂高温アルミニウムスパッタ法
にて配線材料層を形成する。これによって、開口部３
１，３３，３５には、アルミニウム合金が埋め込まれ、
コンタクトプラグ３４，３６が形成される。アルミニウ
ム合金から成る配線材料層の成膜条件を以下に例示す
る。 アルミニウム合金（Ａｌ−Ｃｕ）から成る配線材料層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基板加熱温度：４７５゜Ｃ
にて配線材料層を形成する。これによって、開口部３
１，３３，３５には、アルミニウム合金が埋め込まれ、
コンタクトプラグ３４，３６が形成される。アルミニウ
ム合金から成る配線材料層の成膜条件を以下に例示す
る。 アルミニウム合金（Ａｌ−Ｃｕ）から成る配線材料層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基板加熱温度：４７５゜Ｃ
【００４９】アルミニウム合金から成る配線材料層の成
膜を所謂高温アルミニウムスパッタ法にて行う代わり
に、所謂高温リフロー法や高圧リフロー法にて行うこと
もできる。高温リフロー法においては、以下に例示する
条件でアルミニウム合金から成る配線材料層を上層絶縁
層３０上に堆積させる。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ
膜を所謂高温アルミニウムスパッタ法にて行う代わり
に、所謂高温リフロー法や高圧リフロー法にて行うこと
もできる。高温リフロー法においては、以下に例示する
条件でアルミニウム合金から成る配線材料層を上層絶縁
層３０上に堆積させる。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ
【００５０】その後、半導体基板１０を約５００゜Ｃに
加熱する。これによって、上層絶縁層３０上に堆積した
アルミニウム合金から成る配線材料層は流動状態とな
り、開口部３１，３３，３５の内に流入し、開口部３
１，３３，３５はアルミニウム合金で確実に埋め込ま
れ、コンタクトプラグ３４，３６が形成される。一方、
上層絶縁層３０の上にはアルミニウム合金から成る配線
材料層が残される。加熱条件を、例えば以下のとおりと
することができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
加熱する。これによって、上層絶縁層３０上に堆積した
アルミニウム合金から成る配線材料層は流動状態とな
り、開口部３１，３３，３５の内に流入し、開口部３
１，３３，３５はアルミニウム合金で確実に埋め込ま
れ、コンタクトプラグ３４，３６が形成される。一方、
上層絶縁層３０の上にはアルミニウム合金から成る配線
材料層が残される。加熱条件を、例えば以下のとおりと
することができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
【００５１】ここで、基板裏面ガス加熱方式とは、半導
体基板１０の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと半導体
基板１０の裏面の間にプロセスガスを導入することによ
って半導体基板１０を加熱する方式である。加熱方式と
しては、この方式以外にもランプ加熱方式等を用いるこ
とができる。
体基板１０の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと半導体
基板１０の裏面の間にプロセスガスを導入することによ
って半導体基板１０を加熱する方式である。加熱方式と
しては、この方式以外にもランプ加熱方式等を用いるこ
とができる。
【００５２】高温リフロー法の代わりに高圧リフロー法
を採用することもできる。この場合、以下に例示する条
件にてリフロー処理を行う。 基板加熱温度：４００゜Ｃ 加熱時間 ：２分 加熱雰囲気 ：アルゴンガス 雰囲気の圧力：１０6Ｐａ以上
を採用することもできる。この場合、以下に例示する条
件にてリフロー処理を行う。 基板加熱温度：４００゜Ｃ 加熱時間 ：２分 加熱雰囲気 ：アルゴンガス 雰囲気の圧力：１０6Ｐａ以上
【００５３】最後に、上層絶縁層上のアルミニウム合金
から成る配線材料層、ＴｉＮ層及びＴｉ層をパターニン
グして、配線３２及びビット線３７を形成する（図１の
（Ａ）参照）。
から成る配線材料層、ＴｉＮ層及びＴｉ層をパターニン
グして、配線３２及びビット線３７を形成する（図１の
（Ａ）参照）。
【００５４】（実施の形態２）実施の形態２は、本発明
の第１の態様に係る半導体メモリ素子のキャパシタ構造
の形成方法に関する。即ち、実施の形態２においては、
上部電極及び第２の保護層の形成手順が実施の形態１と
相違する。以下、図５及び図６を参照して、実施の形態
２における半導体メモリ素子のキャパシタ構造の形成方
法を説明する。
の第１の態様に係る半導体メモリ素子のキャパシタ構造
の形成方法に関する。即ち、実施の形態２においては、
上部電極及び第２の保護層の形成手順が実施の形態１と
相違する。以下、図５及び図６を参照して、実施の形態
２における半導体メモリ素子のキャパシタ構造の形成方
法を説明する。
【００５５】［工程−２００］基体に相当する層間絶縁
層２０上に、Ｔｉ層／ＴｉＮ層から成る第１の保護層２
１を形成する工程、第１の保護層２１上に下部電極層を
形成する工程、下部電極層及び第１の保護層２１をパタ
ーニングして、下部電極２２を形成する工程、下部電極
２２上に強誘電体薄膜を形成した後、強誘電体薄膜をパ
ターニングし、強誘電体薄膜から成るキャパシタ部２３
を形成する工程、全面に絶縁層２４を形成した後、キャ
パシタ部２３の上の絶縁層２４に開口部２５を形成する
工程のそれぞれは、実施の形態１の［工程−１００］〜
［工程−１３０］と同様とすることができるので、詳細
な説明は省略する。こうして、図３の（Ｂ）に示す構造
を得ることができる。
層２０上に、Ｔｉ層／ＴｉＮ層から成る第１の保護層２
１を形成する工程、第１の保護層２１上に下部電極層を
形成する工程、下部電極層及び第１の保護層２１をパタ
ーニングして、下部電極２２を形成する工程、下部電極
２２上に強誘電体薄膜を形成した後、強誘電体薄膜をパ
ターニングし、強誘電体薄膜から成るキャパシタ部２３
を形成する工程、全面に絶縁層２４を形成した後、キャ
パシタ部２３の上の絶縁層２４に開口部２５を形成する
工程のそれぞれは、実施の形態１の［工程−１００］〜
［工程−１３０］と同様とすることができるので、詳細
な説明は省略する。こうして、図３の（Ｂ）に示す構造
を得ることができる。
【００５６】［工程−２０５］次に、開口部２５内を含
む絶縁層２４上に上部電極層を形成した後、上部電極層
をパターニングして上部電極２６を形成する（図５の
（Ａ）参照）。上部電極層の形成は、［工程−１１５］
と同様とすることができる。また、上部電極層のパター
ニングは、例えばイオンミリング技術によって行うこと
ができる。
む絶縁層２４上に上部電極層を形成した後、上部電極層
をパターニングして上部電極２６を形成する（図５の
（Ａ）参照）。上部電極層の形成は、［工程−１１５］
と同様とすることができる。また、上部電極層のパター
ニングは、例えばイオンミリング技術によって行うこと
ができる。
【００５７】［工程−２１０］その後、上部電極２６上
に、４Ａ族遷移金属窒化物（実施の形態２においてはＴ
ｉＮ）から成る１層の第２の保護層２７を形成した後、
上部電極２６の表面が第２の保護層２７で覆われるよう
に第２の保護層２７をパターニングする（図５の（Ｂ）
参照）。Ｔｉ層及びＴｉＮ層のスパッタ法による成膜条
件は、［工程−１１０］と同様とすることができる。ま
た、第２の保護層２７のパターニングは、例えばＲＩＥ
法にて行えばよい。
に、４Ａ族遷移金属窒化物（実施の形態２においてはＴ
ｉＮ）から成る１層の第２の保護層２７を形成した後、
上部電極２６の表面が第２の保護層２７で覆われるよう
に第２の保護層２７をパターニングする（図５の（Ｂ）
参照）。Ｔｉ層及びＴｉＮ層のスパッタ法による成膜条
件は、［工程−１１０］と同様とすることができる。ま
た、第２の保護層２７のパターニングは、例えばＲＩＥ
法にて行えばよい。
【００５８】［工程−２１５］次いで、実施の形態１の
［工程−１５０］と同様に、配線３２、ビット線３７、
コンタクトプラグ３４，３６を形成し、図６に模式的な
一部断面図を示す構造を得ることができる。
［工程−１５０］と同様に、配線３２、ビット線３７、
コンタクトプラグ３４，３６を形成し、図６に模式的な
一部断面図を示す構造を得ることができる。
【００５９】実施の形態２においては、上部電極層のパ
ターニングと第２の保護層のパターニングを異なる工程
で行う。その結果、上部電極２６は、絶縁層２４を介し
てキャパシタ部２３、下部電極２２及び第１の保護層２
１を覆っているばかりか、第２の保護層２７は、上部電
極２６の表面（側面を含む）を覆っている。これによっ
て、キャパシタ構造内に水素が拡散し、あるいは又、水
分が侵入することを一層確実に防止することができる。
ターニングと第２の保護層のパターニングを異なる工程
で行う。その結果、上部電極２６は、絶縁層２４を介し
てキャパシタ部２３、下部電極２２及び第１の保護層２
１を覆っているばかりか、第２の保護層２７は、上部電
極２６の表面（側面を含む）を覆っている。これによっ
て、キャパシタ構造内に水素が拡散し、あるいは又、水
分が侵入することを一層確実に防止することができる。
【００６０】（実施の形態３）実施の形態３は、本発明
の第３の態様に係る半導体メモリ素子のキャパシタ構造
の形成方法に関する。即ち、実施の形態３においては、
第１の保護層、下部電極及びキャパシタ部の形成手順が
実施の形態１と相違する。
の第３の態様に係る半導体メモリ素子のキャパシタ構造
の形成方法に関する。即ち、実施の形態３においては、
第１の保護層、下部電極及びキャパシタ部の形成手順が
実施の形態１と相違する。
【００６１】強誘電体薄膜は、実施の形態１と同様に、
Ｙ１系材料であるＢｉ2ＳｒＴａ2Ｏ9から成り、第１の
保護層及び第２の保護層も、実施の形態１と同様に、４
Ａ族遷移金属から成る層と４Ａ族遷移金属窒化物から成
る層の２層構造を有する。具体的には、第１の保護層及
び第２の保護層は、下からＴｉ層／ＴｉＮ層の２層構造
を有する。半導体メモリ素子は前述の不揮発性メモリセ
ル（所謂ＦＥＲＡＭ）から成る。実施の形態３における
半導体メモリ素子においては、選択トランジスタの一方
のソース・ドレイン領域と下部電極とはコンタクトプラ
グを介して接続され、上部電極はプレート線に接続され
ている。そして、キャパシタ構造が選択トランジスタの
上方に形成されている、所謂スタック型の半導体メモリ
素子構造を有する。以下、実施の形態３を、図７〜図１
０を参照して説明する。
Ｙ１系材料であるＢｉ2ＳｒＴａ2Ｏ9から成り、第１の
保護層及び第２の保護層も、実施の形態１と同様に、４
Ａ族遷移金属から成る層と４Ａ族遷移金属窒化物から成
る層の２層構造を有する。具体的には、第１の保護層及
び第２の保護層は、下からＴｉ層／ＴｉＮ層の２層構造
を有する。半導体メモリ素子は前述の不揮発性メモリセ
ル（所謂ＦＥＲＡＭ）から成る。実施の形態３における
半導体メモリ素子においては、選択トランジスタの一方
のソース・ドレイン領域と下部電極とはコンタクトプラ
グを介して接続され、上部電極はプレート線に接続され
ている。そして、キャパシタ構造が選択トランジスタの
上方に形成されている、所謂スタック型の半導体メモリ
素子構造を有する。以下、実施の形態３を、図７〜図１
０を参照して説明する。
【００６２】図７に、実施の形態３に係る半導体メモリ
素子の模式的な一部断面図を示す。半導体メモリ素子を
構成する選択トランジスタの構造は、基本的には実施の
形態１にて説明した選択トランジスタの構造と同様とす
ることができる。
素子の模式的な一部断面図を示す。半導体メモリ素子を
構成する選択トランジスタの構造は、基本的には実施の
形態１にて説明した選択トランジスタの構造と同様とす
ることができる。
【００６３】選択トランジスタの上方の層間絶縁層２０
上には、キャパシタ構造が形成されている。このキャパ
シタ構造は、例えば白金（Ｐｔ）から成る下部電極２
２、強誘電体薄膜から成るキャパシタ部２３、及び、例
えば白金（Ｐｔ）から成る上部電極２６から構成されて
いる。下部電極２２は、基体に相当する層間絶縁層２０
上に形成されている。キャパシタ部２３は下部電極２２
上に形成されている。更に、上部電極２６はキャパシタ
部２３の上に形成されている。
上には、キャパシタ構造が形成されている。このキャパ
シタ構造は、例えば白金（Ｐｔ）から成る下部電極２
２、強誘電体薄膜から成るキャパシタ部２３、及び、例
えば白金（Ｐｔ）から成る上部電極２６から構成されて
いる。下部電極２２は、基体に相当する層間絶縁層２０
上に形成されている。キャパシタ部２３は下部電極２２
上に形成されている。更に、上部電極２６はキャパシタ
部２３の上に形成されている。
【００６４】第１の保護層２１が、基体に相当する層間
絶縁層２０と下部電極２２との間に形成されている。一
方、第２の保護層２７が、上部電極２６の上に形成され
ている。実施の形態３においても、第１の保護層２１及
び第２の保護層２７は、４Ａ族遷移金属（具体的にはＴ
ｉ）から成る層、及び４Ａ族遷移金属窒化物（具体的に
はＴｉＮ）から成る層の２層構造を有する。ここで、Ｔ
ｉから成る層が下層であり、ＴｉＮから成る層が上層で
ある。尚、図においては、第１の保護層２１及び第２の
保護層２７を１層で表現している。実施の形態３におい
ては、上部電極２６は、例えばＳｉＯ2から成る絶縁層
２４を介してキャパシタ部２３、下部電極２２及び第１
の保護層２１を覆っている。
絶縁層２０と下部電極２２との間に形成されている。一
方、第２の保護層２７が、上部電極２６の上に形成され
ている。実施の形態３においても、第１の保護層２１及
び第２の保護層２７は、４Ａ族遷移金属（具体的にはＴ
ｉ）から成る層、及び４Ａ族遷移金属窒化物（具体的に
はＴｉＮ）から成る層の２層構造を有する。ここで、Ｔ
ｉから成る層が下層であり、ＴｉＮから成る層が上層で
ある。尚、図においては、第１の保護層２１及び第２の
保護層２７を１層で表現している。実施の形態３におい
ては、上部電極２６は、例えばＳｉＯ2から成る絶縁層
２４を介してキャパシタ部２３、下部電極２２及び第１
の保護層２１を覆っている。
【００６５】第２の保護層２７上には、例えばＢＰＳＧ
から成る上層絶縁層３０が形成されている。上部電極２
６は、第２の保護層２７を介して、上層絶縁層３０に設
けられた開口部３１内を延びる配線４２（プレート線に
相当する）と接続されている。下部電極２２は、第１の
保護層２１、層間絶縁層２０に設けられたコンタクトプ
ラグ４１を介して、選択トランジスタの一方のソース・
ドレイン領域１４（例えばソース領域）と接続されてい
る。また、選択トランジスタの他方のソース・ドレイン
領域１４（例えばドレイン領域）は、上層絶縁層３０及
び層間絶縁層２０に設けられたコンタクトプラグ３６を
介してビット線３７に接続されている。
から成る上層絶縁層３０が形成されている。上部電極２
６は、第２の保護層２７を介して、上層絶縁層３０に設
けられた開口部３１内を延びる配線４２（プレート線に
相当する）と接続されている。下部電極２２は、第１の
保護層２１、層間絶縁層２０に設けられたコンタクトプ
ラグ４１を介して、選択トランジスタの一方のソース・
ドレイン領域１４（例えばソース領域）と接続されてい
る。また、選択トランジスタの他方のソース・ドレイン
領域１４（例えばドレイン領域）は、上層絶縁層３０及
び層間絶縁層２０に設けられたコンタクトプラグ３６を
介してビット線３７に接続されている。
【００６６】スタック型の実施の形態３における半導体
メモリ素子の製造方法を、半導体基板等の模式的な一部
断面図である図８及び図９を参照して、以下、説明す
る。
メモリ素子の製造方法を、半導体基板等の模式的な一部
断面図である図８及び図９を参照して、以下、説明す
る。
【００６７】［工程−３００］先ず、実施の形態１の
［工程−１００］と同様の方法で、半導体メモリ素子の
選択トランジスタの部分を形成する。
［工程−１００］と同様の方法で、半導体メモリ素子の
選択トランジスタの部分を形成する。
【００６８】［工程−３０５］次に、半導体基板１０上
に、基体に相当するＢＰＳＧから成る層間絶縁層２０
を、例えばＣＶＤ法にて形成した後、窒素ガス雰囲気中
で例えば９００゜Ｃ×２０分間、層間絶縁層２０をリフ
ローさせることが好ましい。更には、必要に応じて、例
えば化学的機械的研磨法（ＣＭＰ法）にて層間絶縁層２
０の頂面を化学的及び機械的に研磨し、層間絶縁層２０
を平坦化したり、レジストエッチバック法によって層間
絶縁層２０を平坦化することが望ましい。層間絶縁層２
０の成膜条件は実施の形態１の［工程−１０５］と同様
とすることができる。
に、基体に相当するＢＰＳＧから成る層間絶縁層２０
を、例えばＣＶＤ法にて形成した後、窒素ガス雰囲気中
で例えば９００゜Ｃ×２０分間、層間絶縁層２０をリフ
ローさせることが好ましい。更には、必要に応じて、例
えば化学的機械的研磨法（ＣＭＰ法）にて層間絶縁層２
０の頂面を化学的及び機械的に研磨し、層間絶縁層２０
を平坦化したり、レジストエッチバック法によって層間
絶縁層２０を平坦化することが望ましい。層間絶縁層２
０の成膜条件は実施の形態１の［工程−１０５］と同様
とすることができる。
【００６９】その後、一方のソース・ドレイン領域１４
（例えばソース領域）の上方の層間絶縁層２０に、ＲＩ
Ｅ法にて開口部４０を形成する。そして、開口部４０内
を含む層間絶縁層２０の上にポリシリコン層をＣＶＤ法
にて堆積させ、エッチバック法にて層間絶縁層２０上の
ポリシリコン層を除去する。次いで、イオン注入法等に
よりこのポリシリコン中にリン等の不純物をドーピング
し、熱処理を施し不純物を活性化する。こうして、開口
部４０がドープト・ポリシリコンで埋め込まれたコンタ
クトプラグ４１を形成することができる（図８の（Ａ）
参照）。
（例えばソース領域）の上方の層間絶縁層２０に、ＲＩ
Ｅ法にて開口部４０を形成する。そして、開口部４０内
を含む層間絶縁層２０の上にポリシリコン層をＣＶＤ法
にて堆積させ、エッチバック法にて層間絶縁層２０上の
ポリシリコン層を除去する。次いで、イオン注入法等に
よりこのポリシリコン中にリン等の不純物をドーピング
し、熱処理を施し不純物を活性化する。こうして、開口
部４０がドープト・ポリシリコンで埋め込まれたコンタ
クトプラグ４１を形成することができる（図８の（Ａ）
参照）。
【００７０】［工程−３１０］次に、基体に相当する層
間絶縁層２０上に第１の保護層２１を形成する。第１の
保護層２１の形成条件は、実施の形態１の［工程−１１
０］と同様とすることができる。
間絶縁層２０上に第１の保護層２１を形成する。第１の
保護層２１の形成条件は、実施の形態１の［工程−１１
０］と同様とすることができる。
【００７１】［工程−３１５］その後、実施の形態１の
［工程−１１５］と同様にして、第１の保護層２１上に
下部電極層を形成する。
［工程−１１５］と同様にして、第１の保護層２１上に
下部電極層を形成する。
【００７２】［工程−３２０］次に、実施の形態１の
［工程−１２５］と同様にして、下部電極層上に強誘電
体薄膜を形成する。
［工程−１２５］と同様にして、下部電極層上に強誘電
体薄膜を形成する。
【００７３】［工程−３２５］その後、ＲＩＥ法等によ
り強誘電体薄膜、下部電極層及び第１の保護層をパター
ニングし、強誘電体薄膜から成るキャパシタ部２３、及
び、例えば白金から成る下部電極２２を形成する。こう
して、図８の（Ｂ）に示す構造を得ることができる。
り強誘電体薄膜、下部電極層及び第１の保護層をパター
ニングし、強誘電体薄膜から成るキャパシタ部２３、及
び、例えば白金から成る下部電極２２を形成する。こう
して、図８の（Ｂ）に示す構造を得ることができる。
【００７４】［工程−３３０］次に、全面に、例えばＳ
ｉＯ2から成る絶縁層２４を、例えばＣＶＤ法にて形成
した後、キャパシタ部２３の上の絶縁層２４に、ＲＩＥ
法にて開口部２５を形成する（図９の（Ａ）参照）。
ｉＯ2から成る絶縁層２４を、例えばＣＶＤ法にて形成
した後、キャパシタ部２３の上の絶縁層２４に、ＲＩＥ
法にて開口部２５を形成する（図９の（Ａ）参照）。
【００７５】［工程−３３５］その後、開口部２５内を
含む絶縁層２４上に上部電極層を形成する。例えば白金
（Ｐｔ）から成る上部電極層の形成は、［工程−１１
５］と同様とすることができる。
含む絶縁層２４上に上部電極層を形成する。例えば白金
（Ｐｔ）から成る上部電極層の形成は、［工程−１１
５］と同様とすることができる。
【００７６】［工程−３４０］次に、上部電極層上に、
２層構造を有する第２の保護層２７を形成する。実施の
形態３においても、第２の保護層２７は、下からＴｉ層
／ＴｉＮ層の２層構造を有する。Ｔｉ層及びＴｉＮ層の
スパッタ法による成膜条件は、［工程−１１０］と同様
とすることができる。
２層構造を有する第２の保護層２７を形成する。実施の
形態３においても、第２の保護層２７は、下からＴｉ層
／ＴｉＮ層の２層構造を有する。Ｔｉ層及びＴｉＮ層の
スパッタ法による成膜条件は、［工程−１１０］と同様
とすることができる。
【００７７】［工程−３４５］その後、第２の保護層２
７及び上部電極層を、例えばイオンミリング技術を用い
てパターニングして、上部電極２６を形成する（図９の
（Ｂ）参照）。こうして、上部電極２６が、絶縁層２４
を介してキャパシタ部２３、下部電極２２及び第１の保
護層２１を覆う構造を得ることができる。尚、実施の形
態３においても、第２の保護層２７及び上部電極層を同
時にパターニングするが故に、上部電極２６の側壁は保
護層２７で覆われていない。しかしながら、このような
構造であっても、キャパシタ部２３への水素の拡散や水
分の侵入を防止する上では問題はない。
７及び上部電極層を、例えばイオンミリング技術を用い
てパターニングして、上部電極２６を形成する（図９の
（Ｂ）参照）。こうして、上部電極２６が、絶縁層２４
を介してキャパシタ部２３、下部電極２２及び第１の保
護層２１を覆う構造を得ることができる。尚、実施の形
態３においても、第２の保護層２７及び上部電極層を同
時にパターニングするが故に、上部電極２６の側壁は保
護層２７で覆われていない。しかしながら、このような
構造であっても、キャパシタ部２３への水素の拡散や水
分の侵入を防止する上では問題はない。
【００７８】［工程−３５０］次いで、全面に、例えば
ＰＢＳＧから成る上層絶縁層３０を形成する。上層絶縁
層３０の形成は、［工程−１０５］と同様とすることが
できる。その後、第２の保護層２７の上方の上層絶縁層
３０に開口部を設け、選択トランジスタの他方のソース
・ドレイン領域１４の上方の上層絶縁層３０及び層間絶
縁層２０に、開口部をＲＩＥ法にて設ける。次いで、実
施の形態１の［工程−３５０］と同様の方法で、開口部
内を含む上層絶縁層３０上に、下からＴｉ層／ＴｉＮ層
（図示せず）をスパッタ法にて成膜し、更に、その上に
配線材料層を形成する。これによって、開口部には、ア
ルミニウム合金が埋め込まれ、コンタクトプラグ３６が
形成される。最後に、上層絶縁層上のアルミニウム合金
から成る配線材料層、ＴｉＮ層及びＴｉ層をパターニン
グして、配線（プレート線）４２及びビット線３７を形
成する（図７参照）。
ＰＢＳＧから成る上層絶縁層３０を形成する。上層絶縁
層３０の形成は、［工程−１０５］と同様とすることが
できる。その後、第２の保護層２７の上方の上層絶縁層
３０に開口部を設け、選択トランジスタの他方のソース
・ドレイン領域１４の上方の上層絶縁層３０及び層間絶
縁層２０に、開口部をＲＩＥ法にて設ける。次いで、実
施の形態１の［工程−３５０］と同様の方法で、開口部
内を含む上層絶縁層３０上に、下からＴｉ層／ＴｉＮ層
（図示せず）をスパッタ法にて成膜し、更に、その上に
配線材料層を形成する。これによって、開口部には、ア
ルミニウム合金が埋め込まれ、コンタクトプラグ３６が
形成される。最後に、上層絶縁層上のアルミニウム合金
から成る配線材料層、ＴｉＮ層及びＴｉ層をパターニン
グして、配線（プレート線）４２及びビット線３７を形
成する（図７参照）。
【００７９】（実施の形態４）実施の形態４は、本発明
の第４の態様に係る半導体メモリ素子のキャパシタ構造
の形成方法に関する。即ち、実施の形態４は、実施の形
態３で説明した第１の保護層、下部電極及びキャパシタ
部の形成手順、及び、実施の形態２で説明した上部電極
及び第２の保護層の形成手順を組み合わせたキャパシタ
構造の形成方法に関する。尚、半導体メモリ素子の構造
は、実施の形態１にて説明したプレーナ型とした。実施
の形態４における半導体メモリ素子の製造方法を、半導
体基板等の模式的な一部断面図である図１０〜図１２を
参照して、以下、説明する。
の第４の態様に係る半導体メモリ素子のキャパシタ構造
の形成方法に関する。即ち、実施の形態４は、実施の形
態３で説明した第１の保護層、下部電極及びキャパシタ
部の形成手順、及び、実施の形態２で説明した上部電極
及び第２の保護層の形成手順を組み合わせたキャパシタ
構造の形成方法に関する。尚、半導体メモリ素子の構造
は、実施の形態１にて説明したプレーナ型とした。実施
の形態４における半導体メモリ素子の製造方法を、半導
体基板等の模式的な一部断面図である図１０〜図１２を
参照して、以下、説明する。
【００８０】［工程−４００］先ず、実施の形態１の
［工程−１００］と同様の方法で、半導体メモリ素子の
選択トランジスタの部分を形成する。
［工程−１００］と同様の方法で、半導体メモリ素子の
選択トランジスタの部分を形成する。
【００８１】［工程−４０５］次に、実施の形態１の
［工程−１０５］と同様に、半導体基板１０上に、基体
に相当する層間絶縁層２０を、例えばＣＶＤ法にて形成
する。
［工程−１０５］と同様に、半導体基板１０上に、基体
に相当する層間絶縁層２０を、例えばＣＶＤ法にて形成
する。
【００８２】［工程−４１０］その後、実施の形態１の
［工程−１１０］と同様に、基体に相当する層間絶縁層
２０上に第１の保護層２１を形成する。尚第１の保護層
２１は、下からＴｉ層／ＴｉＮ層の２層構造を有する。
［工程−１１０］と同様に、基体に相当する層間絶縁層
２０上に第１の保護層２１を形成する。尚第１の保護層
２１は、下からＴｉ層／ＴｉＮ層の２層構造を有する。
【００８３】［工程−４１５］次いで、実施の形態１の
［工程−１１５］と同様に、第１の保護層２１上に、例
えば白金から成る下部電極層を形成する。
［工程−１１５］と同様に、第１の保護層２１上に、例
えば白金から成る下部電極層を形成する。
【００８４】［工程−４２０］次に、実施の形態１の
［工程−１２５］と同様にして、下部電極層上に強誘電
体薄膜を形成する。
［工程−１２５］と同様にして、下部電極層上に強誘電
体薄膜を形成する。
【００８５】［工程−４２５］その後、ＲＩＥ法等によ
り強誘電体薄膜、下部電極層及び第１の保護層をパター
ニングし、強誘電体薄膜から成るキャパシタ部２３、及
び、例えば白金から成る下部電極２２を形成する。こう
して、図１０の（Ａ）に示す構造を得ることができる。
り強誘電体薄膜、下部電極層及び第１の保護層をパター
ニングし、強誘電体薄膜から成るキャパシタ部２３、及
び、例えば白金から成る下部電極２２を形成する。こう
して、図１０の（Ａ）に示す構造を得ることができる。
【００８６】［工程−４３０］次に、全面に、例えばＳ
ｉＯ2から成る絶縁層２４を、例えばＣＶＤ法にて形成
した後、キャパシタ部２３の上の絶縁層２４に、ＲＩＥ
法にて開口部２５を形成する。
ｉＯ2から成る絶縁層２４を、例えばＣＶＤ法にて形成
した後、キャパシタ部２３の上の絶縁層２４に、ＲＩＥ
法にて開口部２５を形成する。
【００８７】［工程−４３５］次に、開口部２５内を含
む絶縁層２４上に上部電極層を形成した後、上部電極層
をパターニングして上部電極２６を形成する（図１０の
（Ｂ）参照）。例えば白金（Ｐｔ）から成る上部電極層
の形成は、［工程−１１５］と同様とすることができ
る。また、上部電極層のパターニングは、例えばイオン
ミリング技術によって行うことができる。
む絶縁層２４上に上部電極層を形成した後、上部電極層
をパターニングして上部電極２６を形成する（図１０の
（Ｂ）参照）。例えば白金（Ｐｔ）から成る上部電極層
の形成は、［工程−１１５］と同様とすることができ
る。また、上部電極層のパターニングは、例えばイオン
ミリング技術によって行うことができる。
【００８８】［工程−４４０］その後、上部電極２６上
に、４Ａ族遷移金属（実施の形態４においてはＴｉ）及
び４Ａ族遷移金属窒化物（実施の形態２においてはＴｉ
Ｎ）から成る２層構造の第２の保護層２７を形成した
後、上部電極２６の表面が第２の保護層２７で覆われる
ように第２の保護層２７をパターニングする（図１１参
照）。Ｔｉ層及びＴｉＮ層のスパッタ法による成膜条件
は、［工程−１１０］と同様とすることができる。ま
た、第２の保護層２７のパターニングは、例えばＲＩＥ
法にて行えばよい。
に、４Ａ族遷移金属（実施の形態４においてはＴｉ）及
び４Ａ族遷移金属窒化物（実施の形態２においてはＴｉ
Ｎ）から成る２層構造の第２の保護層２７を形成した
後、上部電極２６の表面が第２の保護層２７で覆われる
ように第２の保護層２７をパターニングする（図１１参
照）。Ｔｉ層及びＴｉＮ層のスパッタ法による成膜条件
は、［工程−１１０］と同様とすることができる。ま
た、第２の保護層２７のパターニングは、例えばＲＩＥ
法にて行えばよい。
【００８９】［工程−４４５］次いで、実施の形態１の
［工程−１５０］と同様に、配線３２、ビット線３７、
コンタクトプラグ３４，３６を形成し、図１２に模式的
な一部断面図を示す構造を得ることができる。
［工程−１５０］と同様に、配線３２、ビット線３７、
コンタクトプラグ３４，３６を形成し、図１２に模式的
な一部断面図を示す構造を得ることができる。
【００９０】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらの発明の実施の形態に限
定されるものではない。実施の形態にて説明した半導体
メモリ素子の構造は例示であり、適宜設計変更すること
ができる。例えば、図１の（Ａ）に示した構造の半導体
メモリ素子において、場合によっては、第１の保護層を
素子分離領域の上に直接形成してもよい。実施の形態
１、実施の形態２及び実施の形態４にて説明した半導体
メモリ素子のキャパシタ構造の形成方法を、実施の形態
３にて説明した所謂スタック型の半導体メモリ素子の作
製に適用することができるし、実施の形態３にて説明し
た半導体メモリ素子のキャパシタ構造の形成方法を、所
謂プレーナ型の半導体メモリ素子の作製に適用すること
ができる。
き説明したが、本発明はこれらの発明の実施の形態に限
定されるものではない。実施の形態にて説明した半導体
メモリ素子の構造は例示であり、適宜設計変更すること
ができる。例えば、図１の（Ａ）に示した構造の半導体
メモリ素子において、場合によっては、第１の保護層を
素子分離領域の上に直接形成してもよい。実施の形態
１、実施の形態２及び実施の形態４にて説明した半導体
メモリ素子のキャパシタ構造の形成方法を、実施の形態
３にて説明した所謂スタック型の半導体メモリ素子の作
製に適用することができるし、実施の形態３にて説明し
た半導体メモリ素子のキャパシタ構造の形成方法を、所
謂プレーナ型の半導体メモリ素子の作製に適用すること
ができる。
【００９１】各実施の形態においては、コンタクトプラ
グの形成を、アルミニウム合金を流動状態として開口部
内に埋め込む方法、ポリシリコンを用いる方法にて行っ
たが、その代わりに、所謂ブランケットタングステンＣ
ＶＤ法にて形成することもできる。そのためには、層間
絶縁層２０や上層絶縁層３０に開口部を形成した後、
［工程−１１０］と同様にＴｉ層及びＴｉＮ層をスパッ
タ法で成膜する。その後、ＴｉＮ層の上にタングステン
層を、以下に例示する条件のＣＶＤ法にて堆積させる。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
グの形成を、アルミニウム合金を流動状態として開口部
内に埋め込む方法、ポリシリコンを用いる方法にて行っ
たが、その代わりに、所謂ブランケットタングステンＣ
ＶＤ法にて形成することもできる。そのためには、層間
絶縁層２０や上層絶縁層３０に開口部を形成した後、
［工程−１１０］と同様にＴｉ層及びＴｉＮ層をスパッ
タ法で成膜する。その後、ＴｉＮ層の上にタングステン
層を、以下に例示する条件のＣＶＤ法にて堆積させる。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
【００９２】その後、層間絶縁層２０や上層絶縁層３０
の上のタングステン層及びＴｉＮ層、Ｔｉ層をエッチン
グして除去する。これによって、開口部にタングステン
が埋め込まれたコンタクトプラグを形成することができ
る。その後、上層絶縁層３０上にアルミニウム合金から
成る配線層を形成し、パターニングを行うことで配線３
２，４２やビット線３７を形成することができる。エッ
チングの条件を、例えば以下のとおりとすることができ
る。 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
の上のタングステン層及びＴｉＮ層、Ｔｉ層をエッチン
グして除去する。これによって、開口部にタングステン
が埋め込まれたコンタクトプラグを形成することができ
る。その後、上層絶縁層３０上にアルミニウム合金から
成る配線層を形成し、パターニングを行うことで配線３
２，４２やビット線３７を形成することができる。エッ
チングの条件を、例えば以下のとおりとすることができ
る。 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００９３】
【発明の効果】４Ａ族遷移金属あるいは５Ａ族遷移金属
は水素を吸蔵する性質を有する。一方、４Ａ族遷移金属
窒化物、５Ａ族遷移金属窒化物、シリコン窒化物、ニッ
ケル若しくはパラジウムは、水素の拡散を効果的に防止
し得る性質を有する。また、これらの材料から成る第１
及び第２の保護層は、水分の侵入に対するバリア効果を
有する。本発明においては、半導体メモリ素子のキャパ
シタ構造は、かかる材料から構成された第１の保護層及
び第２の保護層で取り囲まれているので、水素処理や熱
処理を行ったとき、水素や水分がキャパシタ構造内に拡
散、侵入することを効果的に抑制することができ、キャ
パシタ構造の分極特性の劣化が生じることがなく、半導
体メモリ素子の長期信頼性を高めることができる。更に
は、４Ａ族遷移金属あるいは５Ａ族遷移金属を用いるこ
とによって、基体の主な組成がＳｉＯ2である場合、下
部電極と基体との間の密着性を向上させることができ
る。
は水素を吸蔵する性質を有する。一方、４Ａ族遷移金属
窒化物、５Ａ族遷移金属窒化物、シリコン窒化物、ニッ
ケル若しくはパラジウムは、水素の拡散を効果的に防止
し得る性質を有する。また、これらの材料から成る第１
及び第２の保護層は、水分の侵入に対するバリア効果を
有する。本発明においては、半導体メモリ素子のキャパ
シタ構造は、かかる材料から構成された第１の保護層及
び第２の保護層で取り囲まれているので、水素処理や熱
処理を行ったとき、水素や水分がキャパシタ構造内に拡
散、侵入することを効果的に抑制することができ、キャ
パシタ構造の分極特性の劣化が生じることがなく、半導
体メモリ素子の長期信頼性を高めることができる。更に
は、４Ａ族遷移金属あるいは５Ａ族遷移金属を用いるこ
とによって、基体の主な組成がＳｉＯ2である場合、下
部電極と基体との間の密着性を向上させることができ
る。
【図１】実施の形態１に係る半導体メモリ素子の模式的
な一部断面図、及びかかる半導体メモリ素子の等価回路
を示す図である。
な一部断面図、及びかかる半導体メモリ素子の等価回路
を示す図である。
【図２】実施の形態１における半導体メモリ素子の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
方法を説明するための、半導体基板等の模式的な一部断
面図である。
【図３】図２に引き続き、実施の形態１における半導体
メモリ素子の製造方法を説明するための、半導体基板等
の模式的な一部断面図である。
メモリ素子の製造方法を説明するための、半導体基板等
の模式的な一部断面図である。
【図４】図３に引き続き、実施の形態１における半導体
メモリ素子の製造方法を説明するための、半導体基板等
の模式的な一部断面図である。
メモリ素子の製造方法を説明するための、半導体基板等
の模式的な一部断面図である。
【図５】実施の形態２における半導体メモリ素子の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
方法を説明するための、半導体基板等の模式的な一部断
面図である。
【図６】図５に引き続き、実施の形態２における半導体
メモリ素子の製造方法を説明するための、半導体基板等
の模式的な一部断面図である。
メモリ素子の製造方法を説明するための、半導体基板等
の模式的な一部断面図である。
【図７】実施の形態３に係る半導体メモリ素子の模式的
な一部断面図である。
な一部断面図である。
【図８】実施の形態３における半導体メモリ素子の製造
方法を説明するための、半導体基板等の模式的な一部断
面図である。
方法を説明するための、半導体基板等の模式的な一部断
面図である。
【図９】図８に引き続き、実施の形態３における半導体
メモリ素子の製造方法を説明するための、半導体基板等
の模式的な一部断面図である。
メモリ素子の製造方法を説明するための、半導体基板等
の模式的な一部断面図である。
【図１０】実施の形態４における半導体メモリ素子の製
造方法を説明するための、半導体基板等の模式的な一部
断面図である。
造方法を説明するための、半導体基板等の模式的な一部
断面図である。
【図１１】図１０に引き続き、実施の形態４における半
導体メモリ素子の製造方法を説明するための、半導体基
板等の模式的な一部断面図である。
導体メモリ素子の製造方法を説明するための、半導体基
板等の模式的な一部断面図である。
【図１２】図１１に引き続き、実施の形態４における半
導体メモリ素子の製造方法を説明するための、半導体基
板等の模式的な一部断面図である。
導体メモリ素子の製造方法を説明するための、半導体基
板等の模式的な一部断面図である。
【図１３】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
【図１４】従来の強誘電体キャパシタの模式的な一部断
面図である。
面図である。
【図１５】図１４とは別の形式の従来の強誘電体キャパ
シタの模式的な一部断面図である。
シタの模式的な一部断面図である。
１０ シリコン半導体基板
１１ 素子分離領域
１２ ゲート酸化膜
１３ ゲート電極
１４ ソース・ドレイン領域
１５ チャネル領域
２０ 層間絶縁層
２１ 第１の保護層
２２ 下部電極
２３ キャパシタ部
２４ 絶縁層
２５，３３，３５ 開口部
２６ 上部電極
２７ 第２の保護層
３０ 上層絶縁層
３１，３３，３５，４０ 開口部
３２ 配線
３４，３６，４１ コンタクトプラグ
３７ ビット線
４２ 配線（プレート線）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−92468（ＪＰ，Ａ)
特開 平７−111318（ＪＰ，Ａ)
特開 平２−183569（ＪＰ，Ａ)
特開 平５−67792（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
H01L 21/822
H01L 27/04
Claims (6)
- 【請求項１】（イ）基体上に形成された下部電極と、 （ロ）該下部電極上に形成された強誘電体薄膜から成る
キャパシタ部と、 （ハ）該キャパシタ部の上に形成された上部電極、から
成る半導体メモリ素子のキャパシタ構造であって、 （ニ）該基体と下部電極の間に形成された、４Ａ族遷移
金属、５Ａ族遷移金属、４Ａ族遷移金属窒化物、５Ａ族
遷移金属窒化物、シリコン窒化物、ニッケル及びパラジ
ウムから構成された材料群から選択された材料から成る
１層若しくは多層の第１の保護層と、 （ホ）該上部電極の上に形成された、４Ａ族遷移金属、
５Ａ族遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷移金
属窒化物、ニッケル及びパラジウムから構成された材料
群から選択された材料から成る１層若しくは多層の第２
の保護層と、（ヘ）該キャパシタ部、該下部電極及び該第１の保護層
を覆う絶縁層、 を更に備えており、 該絶縁層には開口部が形成されており、 該開口部の底部には、該キャパシタ部の頂面の一部が露
出しており、 該上部電極は、該開口部内を含む該絶縁層上に形成され
ており、且つ、 該上部電極は、該絶縁層を介して該キャパシタ部、該下
部電極及び該第１の保護層を覆っている ことを特徴とす
る半導体メモリ素子のキャパシタ構造。 - 【請求項２】 前記第２の保護層は、前記上部電極の表面
を覆っていることを特徴とする請求項１に記載の半導体
メモリ素子のキャパシタ構造。 - 【請求項３】 （イ）基体上に、４Ａ族遷移金属、５Ａ族
遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化
物、シリコン窒化物、ニッケル及びパラジウムから構成
された材料群から選択された材料から成る１層若しくは
多層の第１の保護層を形成する工程と、 （ロ）該第１の保護層上に下部電極層を形成する工程
と、 （ハ）該下部電極層及び第１の保護層をパターニングし
て、下部電極を形成する工程と、 （ニ）該下部電極上に強誘電体薄膜を形成した後、該強
誘電体薄膜をパターニングし、強誘電体薄膜から成るキ
ャパシタ部を形成する工程と、 （ホ）全面に絶縁層を形成した後、キャパシタ部の上の
該絶縁層に開口部を形成する工程と、 （ヘ）開口部内を含む該絶縁層上に上部電極層を形成す
る工程と、 （ト）該上部電極層上に、４Ａ族遷移金属、５Ａ族遷移
金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化物、
ニッケル及びパラジウムから構成された材料群から選択
された材料から成る１層若しくは多層の第２の保護層を
形成する工程と、 （チ）該第２の保護層及び上部電極層をパターニングし
て、該絶縁層を介して該キャパシタ部、該下部電極及び
該第１の保護層を覆うように上部電極を形成する工程、
から成ることを特徴とする半導体メモリ素子のキャパシ
タ構造の形成方法。 - 【請求項４】（イ）基体上に、４Ａ族遷移金属、５Ａ族
遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化
物、シリコン窒化物、ニッケル及びパラジウムから構成
された材料群から選択された材料から成る１層若しくは
多層の第１の保護層を形成する工程と、 （ロ）該第１の保護層上に下部電極層を形成する工程
と、 （ハ）該下部電極層及び第１の保護層をパターニングし
て、下部電極を形成する工程と、 （ニ）該下部電極上に強誘電体薄膜を形成した後、該強
誘電体薄膜をパターニングし、強誘電体薄膜から成るキ
ャパシタ部を形成する工程と、 （ホ）全面に絶縁層を形成した後、キャパシタ部の上の
該絶縁層に開口部を形成する工程と、 （ヘ） 開口部内を含む該絶縁層上に上部電極層を形成し
た後、該上部電極層をパターニングして上部電極を形成
する工程と、（ト） 該上部電極上に、４Ａ族遷移金属、５Ａ族遷移金
属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化物、ニ
ッケル及びパラジウムから構成された材料群から選択さ
れた材料から成る１層若しくは多層の第２の保護層を形
成した後、該上部電極の表面が該第２の保護層で覆われ
るように該第２の保護層をパターニングする工程、から
成ることを特徴とする半導体メモリ素子のキャパシタ構
造の形成方法。 - 【請求項５】（イ）基体上に、４Ａ族遷移金属、５Ａ族
遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化
物、シリコン窒化物、ニッケル及びパラジウムから構成
された材料群から選択された材料から成る１層若しくは
多層の第１の保護層を形成する工程と、 （ロ）該第１の保護層上に下部電極層を形成する工程
と、 （ハ）該 下部電極層上に強誘電体薄膜を形成する工程
と、（ニ） 該強誘電体薄膜、該下部電極層及び該第１の保護
層をパターニングし、強誘電体薄膜から成るキャパシタ
部、及び下部電極を形成する工程と、（ホ）全面に絶縁層を形成した後、キャパシタ部の上の
該絶縁層に開口部を形成する工程と、 （ヘ）開口部内を含む該絶縁層上に上部電極層を形成す
る工程と、 （ト）該上部電極層上に、４Ａ族遷移金属、５Ａ族遷移
金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化物、
ニッケル及びパラジウムから構成された材料群から選択
された材料から成る１層若しくは多層の第２の保護層を
形成する工程と、 （チ）該第２の保護層及び上部電極層をパターニングし
て、該絶縁層を介して該キャパシタ部、該下部電極及び
該第１の保護層を覆うように上部電極を形成する工程、
から成ることを特徴とする 半導体メモリ素子のキャパシ
タ構造の形成方法。 - 【請求項６】 （イ）基体上に、４Ａ族遷移金属、５Ａ族
遷移金属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化
物、シリコン窒化物、ニッケル及びパラジウムから構成
された材料群から選択された材料から成る１層若しくは
多層の第１の保護層を形成する工程と、 （ロ）該第１の保護層上に下部電極層を形成する工程
と、 （ハ）該下部電極層上に強誘電体薄膜を形成する工程
と、 （ニ）該強誘電体薄膜、下部電極層及び第１の保護層を
パターニングし、強誘電体薄膜から成るキャパシタ部、
及び下部電極を形成する工程と、 （ホ）全面に絶縁層を形成した後、キャパシタ部の上方
の該絶縁層に開口部を形成する工程と、 （ヘ）開口部内を含む該絶縁層上に上部電極層を形成し
た後、該上部電極層をパターニングして上部電極を形成
する工程と、 （ト）該上部電極上に、４Ａ族遷移金属、５Ａ族遷移金
属、４Ａ族遷移金属窒化物、５Ａ族遷移金属窒化物、ニ
ッケル及びパラジウムから構成された材料群から選択さ
れた材料から成る１層若しくは多層の第２の保護層を形
成した後、該上部電極の表面が該第２の保護層で覆われ
るように該第２の保護層をパターニングする工程、から
成ることを特徴とする半導体メモリ素子のキャパシタ構
造の形成方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27678295A JP3417167B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
| DE69619610T DE69619610T2 (de) | 1995-09-29 | 1996-09-26 | Verfahren zum Herstellen eines Kondensators mit einer ferroelektrischen Schicht für nichtflüchtige Speicherzelle |
| EP96115487A EP0766319B1 (en) | 1995-09-29 | 1996-09-26 | Method of manufacturing a capacitor having ferroelectric film for nonvolatile memory cell |
| US08/722,640 US6355952B1 (en) | 1995-09-29 | 1996-09-27 | Capacitor having ferroelectric film and multiple layers of insulating and protective films for nonvolatile memory cell |
| US08/859,916 US6090657A (en) | 1995-09-29 | 1997-05-21 | Method of manufacturing capacitor having ferroelectric film for nonvolatile memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27678295A JP3417167B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
Publications (2)
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|---|---|
| JPH0997883A JPH0997883A (ja) | 1997-04-08 |
| JP3417167B2 true JP3417167B2 (ja) | 2003-06-16 |
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|---|---|---|---|
| JP27678295A Expired - Fee Related JP3417167B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
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|---|---|
| US (2) | US6355952B1 (ja) |
| EP (1) | EP0766319B1 (ja) |
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