JPH10242410A - 半導体メモリセル及びその作製方法 - Google Patents
半導体メモリセル及びその作製方法Info
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- JPH10242410A JPH10242410A JP9205800A JP20580097A JPH10242410A JP H10242410 A JPH10242410 A JP H10242410A JP 9205800 A JP9205800 A JP 9205800A JP 20580097 A JP20580097 A JP 20580097A JP H10242410 A JPH10242410 A JP H10242410A
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Abstract
(57)【要約】
【課題】プレーナ−スタック型キャパシタ構造を有し、
しかも強誘電体薄膜の面積を増加させることができ、蓄
積電荷量の増加を図り得る半導体メモリセルを提供す
る。 【解決手段】半導体メモリセルは、平板状の第１のキャ
パシタ部と、該第１のキャパシタ部の上方に第１の層間
絶縁層１２を介して設けられたＭＯＳ型トランジスタ素
子と、該ＭＯＳ型トランジスタ素子の上方に第２の層間
絶縁層４０を介して設けられた平板状の第２のキャパシ
タ部から成り、（イ）第１及び第２のキャパシタ部のそ
れぞれは、下部電極２１，５１、強誘電体薄膜から成る
キャパシタ絶縁膜２２，５２、及び上部電極２３，５３
から成り、（ロ）下部電極２１，５１のそれぞれは、第
１及び第２の層間絶縁層１２，４０に設けられた第１及
び第２のコンタクトプラグ１４，４２を介してＭＯＳ型
トランジスタ素子の一方のソース・ドレイン領域３４Ａ
と接続されている。
しかも強誘電体薄膜の面積を増加させることができ、蓄
積電荷量の増加を図り得る半導体メモリセルを提供す
る。 【解決手段】半導体メモリセルは、平板状の第１のキャ
パシタ部と、該第１のキャパシタ部の上方に第１の層間
絶縁層１２を介して設けられたＭＯＳ型トランジスタ素
子と、該ＭＯＳ型トランジスタ素子の上方に第２の層間
絶縁層４０を介して設けられた平板状の第２のキャパシ
タ部から成り、（イ）第１及び第２のキャパシタ部のそ
れぞれは、下部電極２１，５１、強誘電体薄膜から成る
キャパシタ絶縁膜２２，５２、及び上部電極２３，５３
から成り、（ロ）下部電極２１，５１のそれぞれは、第
１及び第２の層間絶縁層１２，４０に設けられた第１及
び第２のコンタクトプラグ１４，４２を介してＭＯＳ型
トランジスタ素子の一方のソース・ドレイン領域３４Ａ
と接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、所謂、張り合わせ
ＳＯＩ技術に基づく、強誘電体薄膜を用いた半導体メモ
リセル及びその作製方法、更に詳しくは、強誘電体薄膜
を用いた不揮発性メモリ（所謂ＦＥＲＡＭ）若しくはＤ
ＲＡＭから成る半導体メモリセル及びその作製方法に関
する。
ＳＯＩ技術に基づく、強誘電体薄膜を用いた半導体メモ
リセル及びその作製方法、更に詳しくは、強誘電体薄膜
を用いた不揮発性メモリ（所謂ＦＥＲＡＭ）若しくはＤ
ＲＡＭから成る半導体メモリセル及びその作製方法に関
する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリセルは
前者に属する。
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリセルは
前者に属する。
【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリセルは、基本的に
は、キャパシタ構造と選択トランジスタ素子とから構成
されている。キャパシタ構造は、例えば、下部電極と上
部電極、及びそれらの間に挟まれた強誘電体薄膜から成
るキャパシタ絶縁膜から構成されている。このタイプの
不揮発性メモリセルにおけるデータの書き込みや読み出
しは、図１４に示す強誘電体のＰ−Ｅヒステリシスルー
プを応用して行われる。強誘電体薄膜に外部電界を加え
た後、外部電界を除いたとき、強誘電体薄膜は自発分極
を示す。そして、強誘電体薄膜の残留分極は、プラス方
向の外部電界が印加されたとき＋Ｐr、マイナス方向の
外部電界が印加されたとき−Ｐrとなる。ここで、残留
分極が＋Ｐrの状態（図１４の「Ｄ」参照）の場合を
「０」とし、残留分極が−Ｐrの状態（図１４の「Ａ」
参照）の場合を「１」とする。
検出する方式の不揮発性半導体メモリセルは、基本的に
は、キャパシタ構造と選択トランジスタ素子とから構成
されている。キャパシタ構造は、例えば、下部電極と上
部電極、及びそれらの間に挟まれた強誘電体薄膜から成
るキャパシタ絶縁膜から構成されている。このタイプの
不揮発性メモリセルにおけるデータの書き込みや読み出
しは、図１４に示す強誘電体のＰ−Ｅヒステリシスルー
プを応用して行われる。強誘電体薄膜に外部電界を加え
た後、外部電界を除いたとき、強誘電体薄膜は自発分極
を示す。そして、強誘電体薄膜の残留分極は、プラス方
向の外部電界が印加されたとき＋Ｐr、マイナス方向の
外部電界が印加されたとき−Ｐrとなる。ここで、残留
分極が＋Ｐrの状態（図１４の「Ｄ」参照）の場合を
「０」とし、残留分極が−Ｐrの状態（図１４の「Ａ」
参照）の場合を「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１４の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、キャパシタ構造の蓄積電荷量（分極状態）の
差異に対応して、移動電荷量に差が生じる。選択された
メモリセルの選択トランジスタ素子をオンにすること
で、この蓄積電荷をビット線電位として検出する。デー
タの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体薄膜の分
極状態は図１４の「Ｄ」の状態となってしまう。それ
故、データが「１」の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ「１」を書き込む。
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１４の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、キャパシタ構造の蓄積電荷量（分極状態）の
差異に対応して、移動電荷量に差が生じる。選択された
メモリセルの選択トランジスタ素子をオンにすること
で、この蓄積電荷をビット線電位として検出する。デー
タの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体薄膜の分
極状態は図１４の「Ｄ」の状態となってしまう。それ
故、データが「１」の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ「１」を書き込む。
【０００５】不揮発性半導体メモリは、図１５の（Ａ）
に模式的な配置図を示し、図１５の（Ｂ）に模式的な一
部断面図を示すように、所謂プレーナ−スタック型と呼
ばれるキャパシタ構造を有することが、半導体メモリの
製造プロセス面、強誘電体薄膜の有効面積の拡大といっ
た観点からは望ましい。尚、図１５の（Ｂ）は、図１５
の（Ａ）の線Ｂ−Ｂに沿った一部断面図である。かかる
構造の半導体メモリにおいては、最小エッチング加工寸
法（線幅）をＦとし、例えば１つの半導体メモリセルの
大きさを４．８Ｆ×２．４Ｆ（＝１２Ｆ2）としたと
き、平面形状が長方形の強誘電体薄膜の大きさを３．８
Ｆ×１．４Ｆとすればよい。また、隣接する半導体メモ
リセルの間の間隔を１Ｆとすればよい。
に模式的な配置図を示し、図１５の（Ｂ）に模式的な一
部断面図を示すように、所謂プレーナ−スタック型と呼
ばれるキャパシタ構造を有することが、半導体メモリの
製造プロセス面、強誘電体薄膜の有効面積の拡大といっ
た観点からは望ましい。尚、図１５の（Ｂ）は、図１５
の（Ａ）の線Ｂ−Ｂに沿った一部断面図である。かかる
構造の半導体メモリにおいては、最小エッチング加工寸
法（線幅）をＦとし、例えば１つの半導体メモリセルの
大きさを４．８Ｆ×２．４Ｆ（＝１２Ｆ2）としたと
き、平面形状が長方形の強誘電体薄膜の大きさを３．８
Ｆ×１．４Ｆとすればよい。また、隣接する半導体メモ
リセルの間の間隔を１Ｆとすればよい。
【０００６】しかしながら、１ギガビットレベルの不揮
発性半導体メモリを作製しようとした場合、強誘電体薄
膜の面積を増加させ、残留分極電荷を大きくするために
は、ＤＲＡＭで採用されているような、所謂ペデステル
型キャパシタ構造を採用しなければならないと云われて
いる。尚、不揮発性半導体メモリに使用される強誘電体
薄膜に類似した高誘電体薄膜（例えばＳｒＴｉＯ3）を
使用したペデステル型キャパシタ構造を有するＤＲＡＭ
が、例えば、文献 "A Gbit-scale DRAM stacked capaci
tor technology with ECR MOCVD SrTiO3 and RIE patte
rned RuO2/TiNstorage nodes", P-Y Lesaicherre, et a
l., IEDM 94-841, 34.1.1 から公知である。模式的な一
部断面図を図１６に示すこの文献に開示されたＤＲＡＭ
セルにおいては、ＲｕＯ2から成る下部電極は、ＲＩＥ
法にてパターニングされた柱状の形状を有する。下部電
極を柱状とすることによって、下部電極を被覆する高誘
電体薄膜の面積を増加させることが可能となる。
発性半導体メモリを作製しようとした場合、強誘電体薄
膜の面積を増加させ、残留分極電荷を大きくするために
は、ＤＲＡＭで採用されているような、所謂ペデステル
型キャパシタ構造を採用しなければならないと云われて
いる。尚、不揮発性半導体メモリに使用される強誘電体
薄膜に類似した高誘電体薄膜（例えばＳｒＴｉＯ3）を
使用したペデステル型キャパシタ構造を有するＤＲＡＭ
が、例えば、文献 "A Gbit-scale DRAM stacked capaci
tor technology with ECR MOCVD SrTiO3 and RIE patte
rned RuO2/TiNstorage nodes", P-Y Lesaicherre, et a
l., IEDM 94-841, 34.1.1 から公知である。模式的な一
部断面図を図１６に示すこの文献に開示されたＤＲＡＭ
セルにおいては、ＲｕＯ2から成る下部電極は、ＲＩＥ
法にてパターニングされた柱状の形状を有する。下部電
極を柱状とすることによって、下部電極を被覆する高誘
電体薄膜の面積を増加させることが可能となる。
【０００７】
【発明が解決しようとする課題】強誘電体薄膜を用いた
半導体メモリを作製する場合には、強誘電体薄膜の厚さ
を厚くする必要がある。１ギガビットレベルのＤＲＡＭ
における高誘電体薄膜の膜厚は５０ｎｍ以下でよいが、
不揮発性半導体メモリセルにおいては強誘電体薄膜の膜
厚は１２０ｎｍ程度若しくはそれ以上の膜厚が必要とさ
れる。ペデステル型キャパシタ構造を有する半導体メモ
リの模式的な配置図を図１７に示す。また、模式的な一
部断面図を図１８に示す。尚、図１８の（Ａ）及び
（Ｂ）のそれぞれは、図１７の線Ａ−Ａ及びＢ−Ｂに沿
った一部断面図である。このペデステル型キャパシタ構
造の半導体メモリにおいては、図１８の（Ｂ）に示すよ
うに、図１７の（Ａ）の線Ｂ−Ｂに沿って隣接する下部
電極の間に強誘電体薄膜及び上部電極を埋め込むことが
困難となり、図１７の（Ａ）の線Ｂ−Ｂに沿ったキャパ
シタ構造の大きさ（長さ）を０．４Ｆ程度増加させる必
要がある。また、図１８の（Ａ）に示すように、図１７
の（Ａ）の線Ａ−Ａに沿って隣接する上部電極や強誘電
体薄膜の加工に伴うマージンを確保することが困難とな
るため、図１７の（Ａ）の線Ａ−Ａに沿ったキャパシタ
構造の大きさ（長さ）を０．８Ｆ程度増加させる必要が
ある。デザインルールを０．１８μｍ（＝Ｆ）、１つの
半導体メモリセルの大きさを１．０μｍ×０．５０μｍ
（＝１５．７Ｆ2）とし、ペデステル型キャパシタ構造
の高さを０．５６μｍ、強誘電体薄膜の膜厚を１２０ｎ
ｍ、２Ｐr＝１６μＣ／ｃｍ2とした場合、キャパシタ構
造の大きさは約０．３４μｍ２となる。そして、プレー
ナ−スタック型キャパシタ構造の半導体メモリセルと比
較して、ペデステル型キャパシタ構造の半導体メモリセ
ルにおいては、メモリセルの面積が、（２．４＋０．
４）×（４．８＋０．８）＝１５．７Ｆ２となり、従来
の半導体メモリセルの大きさ１２Ｆ2（＝４．８Ｆ×
２．４Ｆ）と比較して、面積が約３６％も増加する。即
ち、プレーナ−スタック型キャパシタ構造の半導体メモ
リに対するペデステル型キャパシタ構造の半導体メモリ
の優位性が損なわれる。
半導体メモリを作製する場合には、強誘電体薄膜の厚さ
を厚くする必要がある。１ギガビットレベルのＤＲＡＭ
における高誘電体薄膜の膜厚は５０ｎｍ以下でよいが、
不揮発性半導体メモリセルにおいては強誘電体薄膜の膜
厚は１２０ｎｍ程度若しくはそれ以上の膜厚が必要とさ
れる。ペデステル型キャパシタ構造を有する半導体メモ
リの模式的な配置図を図１７に示す。また、模式的な一
部断面図を図１８に示す。尚、図１８の（Ａ）及び
（Ｂ）のそれぞれは、図１７の線Ａ−Ａ及びＢ−Ｂに沿
った一部断面図である。このペデステル型キャパシタ構
造の半導体メモリにおいては、図１８の（Ｂ）に示すよ
うに、図１７の（Ａ）の線Ｂ−Ｂに沿って隣接する下部
電極の間に強誘電体薄膜及び上部電極を埋め込むことが
困難となり、図１７の（Ａ）の線Ｂ−Ｂに沿ったキャパ
シタ構造の大きさ（長さ）を０．４Ｆ程度増加させる必
要がある。また、図１８の（Ａ）に示すように、図１７
の（Ａ）の線Ａ−Ａに沿って隣接する上部電極や強誘電
体薄膜の加工に伴うマージンを確保することが困難とな
るため、図１７の（Ａ）の線Ａ−Ａに沿ったキャパシタ
構造の大きさ（長さ）を０．８Ｆ程度増加させる必要が
ある。デザインルールを０．１８μｍ（＝Ｆ）、１つの
半導体メモリセルの大きさを１．０μｍ×０．５０μｍ
（＝１５．７Ｆ2）とし、ペデステル型キャパシタ構造
の高さを０．５６μｍ、強誘電体薄膜の膜厚を１２０ｎ
ｍ、２Ｐr＝１６μＣ／ｃｍ2とした場合、キャパシタ構
造の大きさは約０．３４μｍ２となる。そして、プレー
ナ−スタック型キャパシタ構造の半導体メモリセルと比
較して、ペデステル型キャパシタ構造の半導体メモリセ
ルにおいては、メモリセルの面積が、（２．４＋０．
４）×（４．８＋０．８）＝１５．７Ｆ２となり、従来
の半導体メモリセルの大きさ１２Ｆ2（＝４．８Ｆ×
２．４Ｆ）と比較して、面積が約３６％も増加する。即
ち、プレーナ−スタック型キャパシタ構造の半導体メモ
リに対するペデステル型キャパシタ構造の半導体メモリ
の優位性が損なわれる。
【０００８】また、高誘電体薄膜を用いたＤＲＡＭにお
いては、蓄積電荷と印加電圧とは線形の関係にある。一
方、強誘電体薄膜を用いた半導体メモリセルにおいて
は、図１４に示すように、蓄積電荷と印加電圧とは非線
形の関係にあり、ヒステリシス特性を有する。そして、
強誘電体薄膜の特性は下部電極の表面状態に敏感であ
る。上記の文献に示された技術を強誘電体薄膜を用いた
半導体メモリに適用した場合、即ち、ＲＩＥ法にてパタ
ーニングされた柱状の形状を有する下部電極上に強誘電
体薄膜を成膜した場合、かかる下部電極の表面は、通
常、損傷を受け、荒れており、表面モホロジーが悪い。
その結果、強誘電体薄膜の特性に低下が生じる虞があ
る。更には、柱状の下部電極のコーナー部で電界集中が
生じ、下部電極の平面部分における強誘電体薄膜の特性
とコーナー部における強誘電体薄膜の特性に差異が生じ
る虞がある。以上の理由から、１ギガビットレベルの半
導体メモリにおいても、可能ならば、ペデステル型キャ
パシタ構造よりもプレーナ−スタック型キャパシタ構造
を有する半導体メモリを採用することが望ましい。
いては、蓄積電荷と印加電圧とは線形の関係にある。一
方、強誘電体薄膜を用いた半導体メモリセルにおいて
は、図１４に示すように、蓄積電荷と印加電圧とは非線
形の関係にあり、ヒステリシス特性を有する。そして、
強誘電体薄膜の特性は下部電極の表面状態に敏感であ
る。上記の文献に示された技術を強誘電体薄膜を用いた
半導体メモリに適用した場合、即ち、ＲＩＥ法にてパタ
ーニングされた柱状の形状を有する下部電極上に強誘電
体薄膜を成膜した場合、かかる下部電極の表面は、通
常、損傷を受け、荒れており、表面モホロジーが悪い。
その結果、強誘電体薄膜の特性に低下が生じる虞があ
る。更には、柱状の下部電極のコーナー部で電界集中が
生じ、下部電極の平面部分における強誘電体薄膜の特性
とコーナー部における強誘電体薄膜の特性に差異が生じ
る虞がある。以上の理由から、１ギガビットレベルの半
導体メモリにおいても、可能ならば、ペデステル型キャ
パシタ構造よりもプレーナ−スタック型キャパシタ構造
を有する半導体メモリを採用することが望ましい。
【０００９】従って、本発明の目的は、プレーナ−スタ
ック型キャパシタ構造を有し、しかも強誘電体薄膜の面
積を増加させることができ、蓄積電荷量の増加を図り得
る半導体メモリセル及びその作製方法を提供することに
ある。
ック型キャパシタ構造を有し、しかも強誘電体薄膜の面
積を増加させることができ、蓄積電荷量の増加を図り得
る半導体メモリセル及びその作製方法を提供することに
ある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリセルは、所謂、張り合わせＳ
ＯＩ構造を有する。即ち、本発明の半導体メモリセル
は、平板状の第１のキャパシタ部と、該第１のキャパシ
タ部の上方に第１の層間絶縁層を介して設けられたＭＯ
Ｓ型トランジスタ素子と、該ＭＯＳ型トランジスタ素子
の上方に第２の層間絶縁層を介して設けられた平板状の
第２のキャパシタ部から成り、（イ）第１及び第２のキ
ャパシタ部のそれぞれは、下部電極、強誘電体薄膜から
成るキャパシタ絶縁膜、及び上部電極から成り、（ロ）
第１のキャパシタ部を構成する下部電極は、第１の層間
絶縁層に設けられた第１のコンタクトプラグを介してＭ
ＯＳ型トランジスタ素子の一方のソース・ドレイン領域
と接続されており、（ハ）第２のキャパシタ部を構成す
る下部電極は、第２の層間絶縁層に設けられた第２のコ
ンタクトプラグを介してＭＯＳ型トランジスタ素子の該
一方のソース・ドレイン領域と接続されていることを特
徴とする。
めの本発明の半導体メモリセルは、所謂、張り合わせＳ
ＯＩ構造を有する。即ち、本発明の半導体メモリセル
は、平板状の第１のキャパシタ部と、該第１のキャパシ
タ部の上方に第１の層間絶縁層を介して設けられたＭＯ
Ｓ型トランジスタ素子と、該ＭＯＳ型トランジスタ素子
の上方に第２の層間絶縁層を介して設けられた平板状の
第２のキャパシタ部から成り、（イ）第１及び第２のキ
ャパシタ部のそれぞれは、下部電極、強誘電体薄膜から
成るキャパシタ絶縁膜、及び上部電極から成り、（ロ）
第１のキャパシタ部を構成する下部電極は、第１の層間
絶縁層に設けられた第１のコンタクトプラグを介してＭ
ＯＳ型トランジスタ素子の一方のソース・ドレイン領域
と接続されており、（ハ）第２のキャパシタ部を構成す
る下部電極は、第２の層間絶縁層に設けられた第２のコ
ンタクトプラグを介してＭＯＳ型トランジスタ素子の該
一方のソース・ドレイン領域と接続されていることを特
徴とする。
【００１１】本発明の半導体メモリセルにおいては、第
１のキャパシタ部を構成する上部電極と接続された第１
のプレート線、及び、第２のキャパシタ部を構成する上
部電極と接続された第２のプレート線を更に備え、第１
のプレート線と第２のプレート線とは電気的に接続され
ていることが好ましい。更には、ＭＯＳ型トランジスタ
素子は半導体層に形成され、半導体メモリセルは、絶縁
材料層及び多結晶シリコン層を介して第１のプレート線
の下方に位置する支持基板によって支持されていること
が望ましい。尚、第１のプレート線及び第２のプレート
線がデコーダを構成するプレート線選択用トランジスタ
素子の一方のソース・ドレイン領域に接続されている形
態としてもよい。あるいは又、第１のプレート線と第２
のプレート線とを、コンタクトホールを介して接続され
ていてもよい。また、第１のコンタクトホールと第１の
キャパシタ部を構成する下部電極とを一体に作製しても
よく、第２のコンタクトホールと第２のキャパシタ部を
構成する下部電極とを一体に作製してもよい。
１のキャパシタ部を構成する上部電極と接続された第１
のプレート線、及び、第２のキャパシタ部を構成する上
部電極と接続された第２のプレート線を更に備え、第１
のプレート線と第２のプレート線とは電気的に接続され
ていることが好ましい。更には、ＭＯＳ型トランジスタ
素子は半導体層に形成され、半導体メモリセルは、絶縁
材料層及び多結晶シリコン層を介して第１のプレート線
の下方に位置する支持基板によって支持されていること
が望ましい。尚、第１のプレート線及び第２のプレート
線がデコーダを構成するプレート線選択用トランジスタ
素子の一方のソース・ドレイン領域に接続されている形
態としてもよい。あるいは又、第１のプレート線と第２
のプレート線とを、コンタクトホールを介して接続され
ていてもよい。また、第１のコンタクトホールと第１の
キャパシタ部を構成する下部電極とを一体に作製しても
よく、第２のコンタクトホールと第２のキャパシタ部を
構成する下部電極とを一体に作製してもよい。
【００１２】上記の目的を達成するための本発明の半導
体メモリセルの作製方法は、（イ）半導体基板の表面に
凹部を形成し、次いで、半導体基板の表面の上に第１の
層間絶縁層を形成した後、第１の層間絶縁層に第１のコ
ンタクトプラグを形成する工程と、（ロ）第１の層間絶
縁層上に、第１のコンタクトプラグと接続された下層電
極、強誘電体薄膜から成るキャパシタ絶縁膜、及び上部
電極から成る平板状の第１のキャパシタ部を形成する工
程と、（ハ）第１のキャパシタ部の上を含む第１の層間
絶縁層の上に絶縁材料層及び多結晶シリコン層を形成し
た後、該多結晶シリコン層の表面に支持基板を張り合わ
せる工程と、（ニ）半導体基板の裏面側から半導体基板
を研磨し、ＭＯＳ型トランジスタ素子を形成すべき半導
体基板の部分を半導体層として残し、且つ、第１の層間
絶縁層の一部を露出させる工程と、（ホ）該半導体層
に、一方のソース・ドレイン領域が第１のコンタクトプ
ラグと接続されたＭＯＳ型トランジスタ素子を形成する
工程と、（ヘ）ＭＯＳ型トランジスタ素子上を含む第１
の層間絶縁層上に第２の層間絶縁層を形成した後、該一
方のソース・ドレイン領域と接続された第２のコンタク
トプラグを第２の層間絶縁層に形成する工程と、（ト）
第２の層間絶縁層上に、第２のコンタクトプラグと接続
された下層電極、強誘電体薄膜から成るキャパシタ絶縁
膜、及び上部電極から成る平板状の第２のキャパシタ部
を形成する工程、から成ることを特徴とする。
体メモリセルの作製方法は、（イ）半導体基板の表面に
凹部を形成し、次いで、半導体基板の表面の上に第１の
層間絶縁層を形成した後、第１の層間絶縁層に第１のコ
ンタクトプラグを形成する工程と、（ロ）第１の層間絶
縁層上に、第１のコンタクトプラグと接続された下層電
極、強誘電体薄膜から成るキャパシタ絶縁膜、及び上部
電極から成る平板状の第１のキャパシタ部を形成する工
程と、（ハ）第１のキャパシタ部の上を含む第１の層間
絶縁層の上に絶縁材料層及び多結晶シリコン層を形成し
た後、該多結晶シリコン層の表面に支持基板を張り合わ
せる工程と、（ニ）半導体基板の裏面側から半導体基板
を研磨し、ＭＯＳ型トランジスタ素子を形成すべき半導
体基板の部分を半導体層として残し、且つ、第１の層間
絶縁層の一部を露出させる工程と、（ホ）該半導体層
に、一方のソース・ドレイン領域が第１のコンタクトプ
ラグと接続されたＭＯＳ型トランジスタ素子を形成する
工程と、（ヘ）ＭＯＳ型トランジスタ素子上を含む第１
の層間絶縁層上に第２の層間絶縁層を形成した後、該一
方のソース・ドレイン領域と接続された第２のコンタク
トプラグを第２の層間絶縁層に形成する工程と、（ト）
第２の層間絶縁層上に、第２のコンタクトプラグと接続
された下層電極、強誘電体薄膜から成るキャパシタ絶縁
膜、及び上部電極から成る平板状の第２のキャパシタ部
を形成する工程、から成ることを特徴とする。
【００１３】本発明の半導体メモリセルの作製方法にお
いては、前記工程（ロ）の後に、第１のキャパシタ部の
上を含む第１の層間絶縁層の上に第１の絶縁層を形成し
た後、第１のキャパシタ部を構成する上部電極と第１の
絶縁層に設けられたコンタクトプラグを介して接続され
た第１のプレート線を形成する工程［工程（ロ’）］
と、前記工程（ト）の後に、第２のキャパシタ部の上を
含む第２の層間絶縁層の上に第２の絶縁層を形成した
後、第２のキャパシタ部を構成する上部電極と第２の絶
縁層に設けられたコンタクトプラグを介して接続された
第２のプレート線を形成し、且つ、第１のプレート線と
第２のプレート線とを電気的に接続する工程［工程
（チ）］、を更に含み、工程（ハ）において、第１のプ
レート線上を含む第１の絶縁層の上に絶縁材料層及び多
結晶シリコン層を形成する形態とすることが好ましい。
いては、前記工程（ロ）の後に、第１のキャパシタ部の
上を含む第１の層間絶縁層の上に第１の絶縁層を形成し
た後、第１のキャパシタ部を構成する上部電極と第１の
絶縁層に設けられたコンタクトプラグを介して接続され
た第１のプレート線を形成する工程［工程（ロ’）］
と、前記工程（ト）の後に、第２のキャパシタ部の上を
含む第２の層間絶縁層の上に第２の絶縁層を形成した
後、第２のキャパシタ部を構成する上部電極と第２の絶
縁層に設けられたコンタクトプラグを介して接続された
第２のプレート線を形成し、且つ、第１のプレート線と
第２のプレート線とを電気的に接続する工程［工程
（チ）］、を更に含み、工程（ハ）において、第１のプ
レート線上を含む第１の絶縁層の上に絶縁材料層及び多
結晶シリコン層を形成する形態とすることが好ましい。
【００１４】係る半導体メモリセルの作製方法において
は、上述の工程（ロ’）において、第１のキャパシタ部
の上を含む第１の層間絶縁層の上に第１の絶縁層を形成
した後、後の工程で作製するプレート線選択用トランジ
スタ素子との接続のための第３のコンタクトプラグを第
１の層間絶縁層及び第１の絶縁層に形成し、次いで、第
１のキャパシタ部を構成する上部電極と第１の絶縁層に
設けられたコンタクトプラグを介して接続され、且つ、
該第３のコンタクトプラグと接続された第１のプレート
線を形成し、工程（ニ）において、半導体基板の裏面側
から半導体基板を研磨し、ＭＯＳ型トランジスタ素子及
びプレート線選択用トランジスタ素子を形成すべき半導
体基板の部分を半導体層として残し、且つ、第１の層間
絶縁層の一部を露出させ、工程（ホ）において、併せ
て、半導体層に、一方のソース・ドレイン領域が第３の
コンタクトプラグと接続されたプレート線選択用トラン
ジスタ素子を形成し、工程（チ）において、第２のキャ
パシタ部の上を含む第２の層間絶縁層上に第２の絶縁層
を形成した後、プレート線選択用トランジスタ素子の該
一方のソース・ドレイン領域と接続された第４のコンタ
クトプラグを第２の層間絶縁層及び第２の絶縁層に形成
し、次いで、第２のキャパシタ部を構成する上部電極と
第２の絶縁層に設けられたコンタクトプラグを介して接
続され、且つ、該第４のコンタクトプラグと接続された
第２のプレート線を形成する形態とすることもできる。
尚、隣接する複数の半導体メモリセルの上部電極が１本
のプレート線に接続されている場合には、上部電極に
は、プレート線を介して、例えば（Ｖcc−Ｖss）／２
（Ｖ）の一定の電圧を印加すればよい。
は、上述の工程（ロ’）において、第１のキャパシタ部
の上を含む第１の層間絶縁層の上に第１の絶縁層を形成
した後、後の工程で作製するプレート線選択用トランジ
スタ素子との接続のための第３のコンタクトプラグを第
１の層間絶縁層及び第１の絶縁層に形成し、次いで、第
１のキャパシタ部を構成する上部電極と第１の絶縁層に
設けられたコンタクトプラグを介して接続され、且つ、
該第３のコンタクトプラグと接続された第１のプレート
線を形成し、工程（ニ）において、半導体基板の裏面側
から半導体基板を研磨し、ＭＯＳ型トランジスタ素子及
びプレート線選択用トランジスタ素子を形成すべき半導
体基板の部分を半導体層として残し、且つ、第１の層間
絶縁層の一部を露出させ、工程（ホ）において、併せ
て、半導体層に、一方のソース・ドレイン領域が第３の
コンタクトプラグと接続されたプレート線選択用トラン
ジスタ素子を形成し、工程（チ）において、第２のキャ
パシタ部の上を含む第２の層間絶縁層上に第２の絶縁層
を形成した後、プレート線選択用トランジスタ素子の該
一方のソース・ドレイン領域と接続された第４のコンタ
クトプラグを第２の層間絶縁層及び第２の絶縁層に形成
し、次いで、第２のキャパシタ部を構成する上部電極と
第２の絶縁層に設けられたコンタクトプラグを介して接
続され、且つ、該第４のコンタクトプラグと接続された
第２のプレート線を形成する形態とすることもできる。
尚、隣接する複数の半導体メモリセルの上部電極が１本
のプレート線に接続されている場合には、上部電極に
は、プレート線を介して、例えば（Ｖcc−Ｖss）／２
（Ｖ）の一定の電圧を印加すればよい。
【００１５】第１のキャパシタ部あるいは第２のキャパ
シタ部を形成するための、下部電極層、強誘電体薄膜及
び上部電極層の成膜及びパターニングの順を以下に示す
が、これらの順序の全てが、本発明の半導体メモリセル
の作製方法に包含される。 （Ａ）下部電極層、強誘電体薄膜及び上部電極層の順次
成膜、並びに、上部電極層、強誘電体薄膜及び下部電極
層の一括パターニング （Ｂ）下部電極層の成膜及びパターニング、強誘電体薄
膜及び上部電極層の順次成膜、並びに上部電極層及び強
誘電体薄膜の一括パターニング （Ｃ）下部電極層の成膜及びパターニング、強誘電体薄
膜の成膜及びパターニング、並びに、上部電極層の成膜
及びパターニング
シタ部を形成するための、下部電極層、強誘電体薄膜及
び上部電極層の成膜及びパターニングの順を以下に示す
が、これらの順序の全てが、本発明の半導体メモリセル
の作製方法に包含される。 （Ａ）下部電極層、強誘電体薄膜及び上部電極層の順次
成膜、並びに、上部電極層、強誘電体薄膜及び下部電極
層の一括パターニング （Ｂ）下部電極層の成膜及びパターニング、強誘電体薄
膜及び上部電極層の順次成膜、並びに上部電極層及び強
誘電体薄膜の一括パターニング （Ｃ）下部電極層の成膜及びパターニング、強誘電体薄
膜の成膜及びパターニング、並びに、上部電極層の成膜
及びパターニング
【００１６】尚、上述の（Ｂ）及び（Ｃ）の形態におい
ては、上部電極層と強誘電体薄膜を、１つの上部電極と
キャパシタ絶縁膜が１つの下部電極上に形成されるよう
にパターニングしてもよいし、複数の下部電極を被覆す
るようにパターニングしてもよい。前者のパターニング
の場合、上部電極には、例えばＶss（Ｖ）若しくはＶcc
（Ｖ）が印加される。一方、後者のパターニングの場
合、上部電極には、例えば（Ｖcc−Ｖss）／２（Ｖ）の
一定の電圧が印加される。
ては、上部電極層と強誘電体薄膜を、１つの上部電極と
キャパシタ絶縁膜が１つの下部電極上に形成されるよう
にパターニングしてもよいし、複数の下部電極を被覆す
るようにパターニングしてもよい。前者のパターニング
の場合、上部電極には、例えばＶss（Ｖ）若しくはＶcc
（Ｖ）が印加される。一方、後者のパターニングの場
合、上部電極には、例えば（Ｖcc−Ｖss）／２（Ｖ）の
一定の電圧が印加される。
【００１７】あるいは又、第１の層間絶縁層に第１のコ
ンタクトプラグを形成すると同時に、第１の層間絶縁層
上に第１のキャパシタ部を構成する下層電極を形成して
もよいし、第２の層間絶縁層に第２のコンタクトプラグ
を形成すると同時に、第２の層間絶縁層上に第２のキャ
パシタ部を構成する下層電極を形成してもよい。
ンタクトプラグを形成すると同時に、第１の層間絶縁層
上に第１のキャパシタ部を構成する下層電極を形成して
もよいし、第２の層間絶縁層に第２のコンタクトプラグ
を形成すると同時に、第２の層間絶縁層上に第２のキャ
パシタ部を構成する下層電極を形成してもよい。
【００１８】強誘電体薄膜は、例えば、溶液化学成長法
（ゾル−ゲル法やＭＯＤ法）、化学的気相成長法（有機
金属化学的気相成長法を含む）、又は物理的気相成長法
（レーザアブレーション法を含む蒸着法やスパッタ法）
にて成膜することができる。強誘電体薄膜のパターニン
グは、例えばＲＩＥ法にて行うことができる。
（ゾル−ゲル法やＭＯＤ法）、化学的気相成長法（有機
金属化学的気相成長法を含む）、又は物理的気相成長法
（レーザアブレーション法を含む蒸着法やスパッタ法）
にて成膜することができる。強誘電体薄膜のパターニン
グは、例えばＲＩＥ法にて行うことができる。
【００１９】強誘電体薄膜として、Ｂｉ系層状構造ペロ
ブスカイト型の強誘電体薄膜を挙げることができる。Ｂ
ｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂
不定比化合物に属し、金属元素、アニオン（Ｏ等）元素
の両サイトにおける組成ずれに対する寛容性がある。ま
た、化学量論的組成からやや外れたところで最適な電気
的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
ブスカイト型の強誘電体薄膜を挙げることができる。Ｂ
ｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂
不定比化合物に属し、金属元素、アニオン（Ｏ等）元素
の両サイトにおける組成ずれに対する寛容性がある。ま
た、化学量論的組成からやや外れたところで最適な電気
的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
【００２０】あるいは又、Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することもできるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。
ト型の強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することもできるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。
【００２１】あるいは又、強誘電体薄膜を構成する材料
として、ＰｂＴｉＯ3、ペロブスカイト型構造を有する
ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジル
コン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但
し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げ
ることができる。
として、ＰｂＴｉＯ3、ペロブスカイト型構造を有する
ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジル
コン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但
し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げ
ることができる。
【００２２】本発明の半導体メモリセルあるいはその作
製方法においては、下部電極及び／又は上部電極を構成
する材料として、例えば、酸化ルテニウム（Ｒｕ
ＯX）、酸化イリジウム（ＩｒＯX）、Ｒｕ、ＲｕX／Ｒ
ｕの積層構造、Ｉｒ、ＩｒＯX／Ｉｒの積層構造、Ｐ
ｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構
造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5Ｃｏ
Ｏ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2
Ｃｕ3Ｏ7から作製することができるが、中でも、酸化ル
テニウム（ＲｕＯX）又は酸化イリジウム（ＩｒＯX）で
あることが好ましい。尚、積層構造においては、「／」
の前に記載された材料が強誘電体薄膜側を構成し、
「／」の後ろに記載された材料がプレート線側を構成す
る。下部電極及び／又は上部電極の成膜は、スパッタ法
やパルスレーザアブレーション法にて行うことができ
る。尚、下部電極及び上部電極とは、選択トランジスタ
素子であるＭＯＳ型トランジスタ素子を基準とした呼称
である。また、本明細書で「上」及び「下」という概念
は、原則として、ＭＯＳ型トランジスタ素子を基準とし
ている。下部電極及び／又は上部電極のパターニング
は、例えばイオンミーリング法やＲＩＥ法にて行うこと
ができる。尚、上部電極はプレート線を兼ねていてもよ
いし、上部電極とは別にプレート線を設けてもよい。
製方法においては、下部電極及び／又は上部電極を構成
する材料として、例えば、酸化ルテニウム（Ｒｕ
ＯX）、酸化イリジウム（ＩｒＯX）、Ｒｕ、ＲｕX／Ｒ
ｕの積層構造、Ｉｒ、ＩｒＯX／Ｉｒの積層構造、Ｐ
ｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構
造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5Ｃｏ
Ｏ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2
Ｃｕ3Ｏ7から作製することができるが、中でも、酸化ル
テニウム（ＲｕＯX）又は酸化イリジウム（ＩｒＯX）で
あることが好ましい。尚、積層構造においては、「／」
の前に記載された材料が強誘電体薄膜側を構成し、
「／」の後ろに記載された材料がプレート線側を構成す
る。下部電極及び／又は上部電極の成膜は、スパッタ法
やパルスレーザアブレーション法にて行うことができ
る。尚、下部電極及び上部電極とは、選択トランジスタ
素子であるＭＯＳ型トランジスタ素子を基準とした呼称
である。また、本明細書で「上」及び「下」という概念
は、原則として、ＭＯＳ型トランジスタ素子を基準とし
ている。下部電極及び／又は上部電極のパターニング
は、例えばイオンミーリング法やＲＩＥ法にて行うこと
ができる。尚、上部電極はプレート線を兼ねていてもよ
いし、上部電極とは別にプレート線を設けてもよい。
【００２３】下部電極と層間絶縁層との間に、例えば、
Ｔｉ、ＴｉＮ、ＴｉＮ／Ｔｉ、ＴａＮから成るバリアメ
タル層が形成されていてもよい。バリアメタル層は、例
えばスパッタ法にて形成することができ、下部電極の層
間絶縁層への密着性向上、下部電極の結晶性向上、下部
電極を構成する材料の層間絶縁層への拡散防止、層間絶
縁層を構成する材料の下部電極への拡散防止を目的とし
て成膜する。
Ｔｉ、ＴｉＮ、ＴｉＮ／Ｔｉ、ＴａＮから成るバリアメ
タル層が形成されていてもよい。バリアメタル層は、例
えばスパッタ法にて形成することができ、下部電極の層
間絶縁層への密着性向上、下部電極の結晶性向上、下部
電極を構成する材料の層間絶縁層への拡散防止、層間絶
縁層を構成する材料の下部電極への拡散防止を目的とし
て成膜する。
【００２４】層間絶縁層や絶縁層を構成する材料とし
て、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、
ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Te
mperature Oxide、低温ＣＶＤ−ＳｉＯ2）、ＳｉＮ、Ｓ
ｉＯＮ等の公知の材料、あるいはこれらの材料を積層し
たものを例示することができる。
て、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、
ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Te
mperature Oxide、低温ＣＶＤ−ＳｉＯ2）、ＳｉＮ、Ｓ
ｉＯＮ等の公知の材料、あるいはこれらの材料を積層し
たものを例示することができる。
【００２５】本発明のキャパシタ構造を有する半導体メ
モリセルの形態として、不揮発性メモリ（所謂ＦＥＲＡ
Ｍ）若しくはＤＲＡＭを挙げることができる。
モリセルの形態として、不揮発性メモリ（所謂ＦＥＲＡ
Ｍ）若しくはＤＲＡＭを挙げることができる。
【００２６】本発明においては、選択トランジスタ素子
として機能するＭＯＳ型トランジスタ素子の上下に第１
のキャパシタ部及び第２のキャパシタ部が設けられてい
るので、半導体メモリセルの面積を増加させることな
く、半導体メモリセルのキャパシタ部全体の面積を増加
させることができる結果、キャパシタ部の蓄積電荷量の
増加を図ることができる。しかも、第１のキャパシタ部
及び第２のキャパシタ部は平板状であるが故に、即ち、
プレーナ−スタック型構造を有するが故に、強誘電体薄
膜に電界集中が生じ難い。
として機能するＭＯＳ型トランジスタ素子の上下に第１
のキャパシタ部及び第２のキャパシタ部が設けられてい
るので、半導体メモリセルの面積を増加させることな
く、半導体メモリセルのキャパシタ部全体の面積を増加
させることができる結果、キャパシタ部の蓄積電荷量の
増加を図ることができる。しかも、第１のキャパシタ部
及び第２のキャパシタ部は平板状であるが故に、即ち、
プレーナ−スタック型構造を有するが故に、強誘電体薄
膜に電界集中が生じ難い。
【００２７】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２８】（実施の形態１）実施の形態１の半導体メ
モリセルの模式的な一部断面図を、図１に示す。尚、図
１〜図１０において、記号「Ｘ」で表した部分から矢印
の示す方向の領域は半導体メモリセルのＸ方向（図の紙
面左右方向を指す）の模式的な一部断面図を示す。ま
た、記号「Ｙ」で表した部分から矢印の示す方向の領域
は半導体メモリセルのＹ方向（Ｘ方向と直角の方向であ
り、図の紙面垂直方向を指す）の模式的な一部断面図を
示す。図においては、２つの半導体メモリセルを図示し
たが、実際には、多数の半導体メモリセルがＸ方向に配
列されている。また、デコーダは複数のプレート線選択
用トランジスタ素子から構成されているが、図において
は、１つのプレート線選択用トランジスタ素子のみを模
式的に図示した。
モリセルの模式的な一部断面図を、図１に示す。尚、図
１〜図１０において、記号「Ｘ」で表した部分から矢印
の示す方向の領域は半導体メモリセルのＸ方向（図の紙
面左右方向を指す）の模式的な一部断面図を示す。ま
た、記号「Ｙ」で表した部分から矢印の示す方向の領域
は半導体メモリセルのＹ方向（Ｘ方向と直角の方向であ
り、図の紙面垂直方向を指す）の模式的な一部断面図を
示す。図においては、２つの半導体メモリセルを図示し
たが、実際には、多数の半導体メモリセルがＸ方向に配
列されている。また、デコーダは複数のプレート線選択
用トランジスタ素子から構成されているが、図において
は、１つのプレート線選択用トランジスタ素子のみを模
式的に図示した。
【００２９】この半導体メモリセルは、平板状の第１の
キャパシタ部と、この第１のキャパシタ部の上方に第１
の層間絶縁層１２を介して設けられたＭＯＳ型トランジ
スタ素子と、ＭＯＳ型トランジスタ素子の上方に第２の
層間絶縁層４０を介して設けられた平板状の第２のキャ
パシタ部から成る。第１のキャパシタ部は、下部電極２
１、強誘電体薄膜から成るキャパシタ絶縁膜２２、及び
上部電極２３から成る。また、第２のキャパシタ部は、
下部電極５１、強誘電体薄膜から成るキャパシタ絶縁膜
５２、及び上部電極５３から成る。第１のキャパシタ部
を構成する下部電極２１は、第１の層間絶縁層１２に設
けられた第１のコンタクトプラグ１４を介して、ＭＯＳ
型トランジスタ素子の一方のソース・ドレイン領域３４
Ａと接続されている。また、第２のキャパシタ部を構成
する下部電極５１も、第２の層間絶縁層４０に設けられ
た第２のコンタクトプラグ４２を介して、ＭＯＳ型トラ
ンジスタ素子の一方のソース・ドレイン領域３４Ａと接
続されている。
キャパシタ部と、この第１のキャパシタ部の上方に第１
の層間絶縁層１２を介して設けられたＭＯＳ型トランジ
スタ素子と、ＭＯＳ型トランジスタ素子の上方に第２の
層間絶縁層４０を介して設けられた平板状の第２のキャ
パシタ部から成る。第１のキャパシタ部は、下部電極２
１、強誘電体薄膜から成るキャパシタ絶縁膜２２、及び
上部電極２３から成る。また、第２のキャパシタ部は、
下部電極５１、強誘電体薄膜から成るキャパシタ絶縁膜
５２、及び上部電極５３から成る。第１のキャパシタ部
を構成する下部電極２１は、第１の層間絶縁層１２に設
けられた第１のコンタクトプラグ１４を介して、ＭＯＳ
型トランジスタ素子の一方のソース・ドレイン領域３４
Ａと接続されている。また、第２のキャパシタ部を構成
する下部電極５１も、第２の層間絶縁層４０に設けられ
た第２のコンタクトプラグ４２を介して、ＭＯＳ型トラ
ンジスタ素子の一方のソース・ドレイン領域３４Ａと接
続されている。
【００３０】実施の形態１の半導体メモリセルは、第１
のキャパシタ部を構成する上部電極２３と接続された第
１のプレート線２７、及び、第２のキャパシタ部を構成
する上部電極５３と接続された第２のプレート線５７を
更に備え、第１のプレート線２７と第２のプレート線５
７とは電気的に接続されている。第１のプレート線２７
は第１の絶縁層２４上に形成されており、第２のプレー
ト線５７は第２の絶縁層５４上に形成されている。更
に、実施の形態１の半導体メモリセルにおいては、第１
のプレート線２７は、プレート線選択用トランジスタ素
子の一方のソース・ドレイン領域３７Ａに、第３のコン
タクトプラグ２６を介して接続されている。また、第２
のプレート線５７も、プレート線選択用トランジスタ素
子の一方のソース・ドレイン領域３７Ａに、第４のコン
タクトプラグ５６を介して接続されている。尚、ＭＯＳ
型トランジスタ素子は半導体層１０Ａに形成され、半導
体メモリセルは、絶縁材料層２８及び多結晶シリコン層
２９を介して第１のプレート線２７の下方に位置する支
持基板３０によって支持されている。
のキャパシタ部を構成する上部電極２３と接続された第
１のプレート線２７、及び、第２のキャパシタ部を構成
する上部電極５３と接続された第２のプレート線５７を
更に備え、第１のプレート線２７と第２のプレート線５
７とは電気的に接続されている。第１のプレート線２７
は第１の絶縁層２４上に形成されており、第２のプレー
ト線５７は第２の絶縁層５４上に形成されている。更
に、実施の形態１の半導体メモリセルにおいては、第１
のプレート線２７は、プレート線選択用トランジスタ素
子の一方のソース・ドレイン領域３７Ａに、第３のコン
タクトプラグ２６を介して接続されている。また、第２
のプレート線５７も、プレート線選択用トランジスタ素
子の一方のソース・ドレイン領域３７Ａに、第４のコン
タクトプラグ５６を介して接続されている。尚、ＭＯＳ
型トランジスタ素子は半導体層１０Ａに形成され、半導
体メモリセルは、絶縁材料層２８及び多結晶シリコン層
２９を介して第１のプレート線２７の下方に位置する支
持基板３０によって支持されている。
【００３１】ゲート部３２及びソース・ドレイン領域３
４Ａ，３４Ｂから成るＭＯＳ型トランジスタ素子は、選
択トランジスタ素子に相当する。また、プレート線選択
用トランジスタ素子は、ゲート部３６及びソース・ドレ
イン領域３７Ａ，３７Ｂから構成されている。
４Ａ，３４Ｂから成るＭＯＳ型トランジスタ素子は、選
択トランジスタ素子に相当する。また、プレート線選択
用トランジスタ素子は、ゲート部３６及びソース・ドレ
イン領域３７Ａ，３７Ｂから構成されている。
【００３２】ＭＯＳ型トランジスタの他方のソース・ド
レイン領域３４Ｂはビット線４１に接続されている。実
施の形態１においては、１つのキャパシタ絶縁膜２２，
５２及び上部電極２３，５３は、１つの下部電極２１，
５１上に形成された構造である。また、Ｙ方向に配列さ
れた複数の半導体メモリセルの上部電極２３，５３は、
第１及び第２のプレート線２７，５７を共用している。
上部電極２３，５３には、プレート線２７，５７を介し
て、例えば（Ｖcc−Ｖss）／２（Ｖ）の一定の電圧が印
加される。一方、ビット線４１には、例えばＶss若しく
はＶccが印加される。これによって、強誘電体薄膜から
成るキャパシタ絶縁膜２２，５２に「０」又は「１」の
情報を書き込むことができる。尚、ビット線４１は、図
１の左右方向（Ｘ方向）に、コンタクトプラグ４２と接
触することなく延びているが、この状態のビット線の図
示は省略した。Ｙ方向に延びるゲート部３２はワード線
を兼ねている。
レイン領域３４Ｂはビット線４１に接続されている。実
施の形態１においては、１つのキャパシタ絶縁膜２２，
５２及び上部電極２３，５３は、１つの下部電極２１，
５１上に形成された構造である。また、Ｙ方向に配列さ
れた複数の半導体メモリセルの上部電極２３，５３は、
第１及び第２のプレート線２７，５７を共用している。
上部電極２３，５３には、プレート線２７，５７を介し
て、例えば（Ｖcc−Ｖss）／２（Ｖ）の一定の電圧が印
加される。一方、ビット線４１には、例えばＶss若しく
はＶccが印加される。これによって、強誘電体薄膜から
成るキャパシタ絶縁膜２２，５２に「０」又は「１」の
情報を書き込むことができる。尚、ビット線４１は、図
１の左右方向（Ｘ方向）に、コンタクトプラグ４２と接
触することなく延びているが、この状態のビット線の図
示は省略した。Ｙ方向に延びるゲート部３２はワード線
を兼ねている。
【００３３】実施の形態１においては、下部電極２１，
５１及び上部電極２３，５３を酸化ルテニウム（ＲｕＯ
2）から構成した。また、強誘電体薄膜として、式
（２）で表されるＢｉ系層状構造ペロブスカイト型の強
誘電体材料を用いた。第１のキャパシタ部を構成する下
部電極２１と第１の層間絶縁層１２の間にはバリアメタ
ル層２０が形成されている。また、第２のキャパシタ部
を構成する下部電極５１と第２の層間絶縁層４０の間に
もバリアメタル層５０が形成されている。実施の形態１
においては、バリアメタル層２０，５０を、ＴｉＮ層
（上層）／Ｔｉ層（下層）から構成した。尚、図では、
これらのバリアメタル層２０，５０を１層で表した。
５１及び上部電極２３，５３を酸化ルテニウム（ＲｕＯ
2）から構成した。また、強誘電体薄膜として、式
（２）で表されるＢｉ系層状構造ペロブスカイト型の強
誘電体材料を用いた。第１のキャパシタ部を構成する下
部電極２１と第１の層間絶縁層１２の間にはバリアメタ
ル層２０が形成されている。また、第２のキャパシタ部
を構成する下部電極５１と第２の層間絶縁層４０の間に
もバリアメタル層５０が形成されている。実施の形態１
においては、バリアメタル層２０，５０を、ＴｉＮ層
（上層）／Ｔｉ層（下層）から構成した。尚、図では、
これらのバリアメタル層２０，５０を１層で表した。
【００３４】実施の形態１の半導体メモリセルから構成
された半導体メモリの等価回路図を図１３に示す。図
中、ＷＬ1，ＷＬ2はワード線を意味し、ＢＬ1，ＢＬ2は
ビット線を意味し、ＰＬ1，ＰＬ2はプレート線を意味す
る。
された半導体メモリの等価回路図を図１３に示す。図
中、ＷＬ1，ＷＬ2はワード線を意味し、ＢＬ1，ＢＬ2は
ビット線を意味し、ＰＬ1，ＰＬ2はプレート線を意味す
る。
【００３５】以下、図２〜図１１の半導体基板等の模式
的な一部断面図を参照して、本発明の半導体メモリセル
の作製方法を説明する。
的な一部断面図を参照して、本発明の半導体メモリセル
の作製方法を説明する。
【００３６】［工程−１００］先ず、半導体基板１０の
表面に凹部１１を形成し、次いで、半導体基板１０の表
面の上に第１の層間絶縁層１２を形成した後、第１の層
間絶縁層１２に第１のコンタクトプラグ１４を形成す
る。具体的には、先ず、選択トランジスタ素子として機
能するＭＯＳ型トランジスタ、及びプレート線選択用ト
ランジスタ素子を形成すべき部分以外の半導体基板１０
の部分（素子分離領域を形成すべき領域に相当する）に
エッチングによって凹部１１を形成する（図２の（Ａ）
参照）。
表面に凹部１１を形成し、次いで、半導体基板１０の表
面の上に第１の層間絶縁層１２を形成した後、第１の層
間絶縁層１２に第１のコンタクトプラグ１４を形成す
る。具体的には、先ず、選択トランジスタ素子として機
能するＭＯＳ型トランジスタ、及びプレート線選択用ト
ランジスタ素子を形成すべき部分以外の半導体基板１０
の部分（素子分離領域を形成すべき領域に相当する）に
エッチングによって凹部１１を形成する（図２の（Ａ）
参照）。
【００３７】［工程−１１０］その後、例えばＢＰＳＧ
から成る第１の層間絶縁層１２を、以下の表１に例示す
る条件に基づきＣＶＤ法にて全面に成膜する。尚、第１
の層間絶縁層１２の成膜後、窒素ガス雰囲気中で例えば
９００゜Ｃ×２０分間、第１の層間絶縁層１２をリフロ
ーさせることが好ましい。更には、必要に応じて、例え
ば化学的機械的研磨法（ＣＭＰ法）にて第１の層間絶縁
層１２の頂面を化学的及び機械的に研磨し、第１の層間
絶縁層１２を平坦化することが望ましい。その後、ＭＯ
Ｓ型トランジスタの一方のソース・ドレイン領域３４Ａ
を形成すべき部分の上方に相当する第１の層間絶縁層１
２の部分にＲＩＥ法にて開口部１３を形成する。そし
て、かかる開口部１３内を、不純物がドーピングされた
多結晶シリコンで埋め込み、第１のコンタクトプラグ１
４を完成させる。具体的には、開口部１３内を含む第１
の層間絶縁層１２上に不純物がドーピングされた多結晶
シリコン層をＣＶＤ法にて成膜した後、かかる多結晶シ
リコン層をエッチバックすることによって、開口部１３
内を多結晶シリコンで埋め込み、第１のコンタクトプラ
グ１４を形成する。こうして、図２の（Ｂ）に模式的な
一部断面図を示す構造を得ることができる。
から成る第１の層間絶縁層１２を、以下の表１に例示す
る条件に基づきＣＶＤ法にて全面に成膜する。尚、第１
の層間絶縁層１２の成膜後、窒素ガス雰囲気中で例えば
９００゜Ｃ×２０分間、第１の層間絶縁層１２をリフロ
ーさせることが好ましい。更には、必要に応じて、例え
ば化学的機械的研磨法（ＣＭＰ法）にて第１の層間絶縁
層１２の頂面を化学的及び機械的に研磨し、第１の層間
絶縁層１２を平坦化することが望ましい。その後、ＭＯ
Ｓ型トランジスタの一方のソース・ドレイン領域３４Ａ
を形成すべき部分の上方に相当する第１の層間絶縁層１
２の部分にＲＩＥ法にて開口部１３を形成する。そし
て、かかる開口部１３内を、不純物がドーピングされた
多結晶シリコンで埋め込み、第１のコンタクトプラグ１
４を完成させる。具体的には、開口部１３内を含む第１
の層間絶縁層１２上に不純物がドーピングされた多結晶
シリコン層をＣＶＤ法にて成膜した後、かかる多結晶シ
リコン層をエッチバックすることによって、開口部１３
内を多結晶シリコンで埋め込み、第１のコンタクトプラ
グ１４を形成する。こうして、図２の（Ｂ）に模式的な
一部断面図を示す構造を得ることができる。
【００３８】
【表１】 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００３９】［工程−１２０Ａ］次に、第１の層間絶縁
層１２上に、第１のコンタクトプラグ１４と接続された
下層電極２１、強誘電体薄膜から成るキャパシタ絶縁膜
２２、及び上部電極２３から成る平板状の第１のキャパ
シタ部を形成する。そのために、先ず、以下の表２に示
した条件にてＴｉＮ層／Ｔｉ層から成るバリアメタル層
２０を成膜する。Ｔｉ層が下層であり、ＴｉＮ層が上層
である。次いで、ターゲットとしてＲｕ（ルテニウム）
を用い、プロセスガスとしてＯ2／Ａｒを用いたＤＣス
パッタ法にて、バリアメタル層２０上にＲｕＯ2から成
る下部電極層を成膜する。
層１２上に、第１のコンタクトプラグ１４と接続された
下層電極２１、強誘電体薄膜から成るキャパシタ絶縁膜
２２、及び上部電極２３から成る平板状の第１のキャパ
シタ部を形成する。そのために、先ず、以下の表２に示
した条件にてＴｉＮ層／Ｔｉ層から成るバリアメタル層
２０を成膜する。Ｔｉ層が下層であり、ＴｉＮ層が上層
である。次いで、ターゲットとしてＲｕ（ルテニウム）
を用い、プロセスガスとしてＯ2／Ａｒを用いたＤＣス
パッタ法にて、バリアメタル層２０上にＲｕＯ2から成
る下部電極層を成膜する。
【００４０】
【表２】Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し
【００４１】［工程−１２０Ｂ］その後、ＭＯＣＶＤ法
によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体
材料から成る強誘電体薄膜を全面に成膜する。例えば、
式（２）のＢｉXＳｒYＴａ2Ｏdで表される強誘電体薄膜
の成膜条件を以下の表３に例示する。
によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体
材料から成る強誘電体薄膜を全面に成膜する。例えば、
式（２）のＢｉXＳｒYＴａ2Ｏdで表される強誘電体薄膜
の成膜条件を以下の表３に例示する。
【００４２】
【表３】
【００４３】あるいは又、式（２）のＢｉXＳｒYＴａ2
Ｏdで表される強誘電体薄膜をパルスレーザアブレーシ
ョン法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全
面に形成することもできる。この場合の成膜条件を以下
に例示する。尚、式（２）のＢｉXＳｒYＴａ2Ｏdで表さ
れる強誘電体薄膜の成膜後、８００゜Ｃ×１時間、酸素
雰囲気中でポストベーキングを行うことが好ましい。
Ｏdで表される強誘電体薄膜をパルスレーザアブレーシ
ョン法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全
面に形成することもできる。この場合の成膜条件を以下
に例示する。尚、式（２）のＢｉXＳｒYＴａ2Ｏdで表さ
れる強誘電体薄膜の成膜後、８００゜Ｃ×１時間、酸素
雰囲気中でポストベーキングを行うことが好ましい。
【００４４】
【表４】パルスレーザアブレーション法による成膜 ターゲット：ＢｉXＳｒYＴａ2Ｏd 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００４５】
【表５】ゾル−ゲル法による成膜 原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3 ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］ Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2 ［ビスマス・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）2］ Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：４００〜８００゜Ｃ×１時間（必要に応じてＲＴ
Ａ処理を加える）
Ａ処理を加える）
【００４６】
【表６】ＲＦスパッタ法による成膜 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2 雰囲気圧力：０．２〜１．３Ｐａ 成膜温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００４７】［工程−１２０Ｃ］次いで、強誘電体薄膜
上に、［工程−１２０Ａ］と同様に、ＲｕＯ2から成る
上部電極層を成膜した後、上部電極層、強誘電体薄膜、
下部電極層及びバリアメタル層２０を、例えばＲＩＥ法
にてパターニングする。これによって、ＲｕＯ2から成
る下部電極２１、この下部電極２１上に形成された強誘
電体薄膜から成るキャパシタ絶縁膜２２、及びＲｕＯ2
から成る上部電極２３から構成された平板状の第１のキ
ャパシタ部を第１の層間絶縁層１２上に形成することが
できる。こうして、図３に模式的な一部断面図を示す構
造を得ることができる。尚、成膜したままの表面状態の
下部電極上に強誘電体薄膜を成膜することができる結
果、強誘電体薄膜のＰ−Ｅヒステリシスループ特性の劣
化を防止することができる。
上に、［工程−１２０Ａ］と同様に、ＲｕＯ2から成る
上部電極層を成膜した後、上部電極層、強誘電体薄膜、
下部電極層及びバリアメタル層２０を、例えばＲＩＥ法
にてパターニングする。これによって、ＲｕＯ2から成
る下部電極２１、この下部電極２１上に形成された強誘
電体薄膜から成るキャパシタ絶縁膜２２、及びＲｕＯ2
から成る上部電極２３から構成された平板状の第１のキ
ャパシタ部を第１の層間絶縁層１２上に形成することが
できる。こうして、図３に模式的な一部断面図を示す構
造を得ることができる。尚、成膜したままの表面状態の
下部電極上に強誘電体薄膜を成膜することができる結
果、強誘電体薄膜のＰ−Ｅヒステリシスループ特性の劣
化を防止することができる。
【００４８】［工程−１３０］次に、第１のキャパシタ
部の上を含む第１の層間絶縁層１２の上に第１の絶縁層
２４を形成した後、後の工程で作製するプレート線選択
用トランジスタ素子との接続のための第３のコンタクト
プラグ２６を第１の層間絶縁層１２及び第１の絶縁層２
４に形成する。具体的には、例えばＳｉＯ2から成る第
１の絶縁層２４をＣＶＤ法にて全面に成膜する。次に、
プレート線選択用トランジスタ素子の一方のソース・ド
レイン領域３７Ａを形成すべき部分の上方に相当する第
１の絶縁層２４及び第１の層間絶縁層１２の部分にＲＩ
Ｅ法にて開口部２５を形成する。また、上部電極２３の
上方の第１の絶縁層２４に開口部を形成する。そして、
かかる開口部内を、不純物がドーピングされた多結晶シ
リコンで埋め込む。これによって、プレート線選択用ト
ランジスタ素子の一方のソース・ドレイン領域３７Ａを
形成すべき部分の上方に相当する第１の絶縁層２４及び
第１の層間絶縁層１２に第３のコンタクトプラグ２６が
形成される（図４参照）。具体的には、ＣＶＤ法にて開
口部内を含む第１の絶縁層２４上に不純物がドーピング
された多結晶シリコン層を成膜した後、かかる多結晶シ
リコン層をエッチバックすればよい。
部の上を含む第１の層間絶縁層１２の上に第１の絶縁層
２４を形成した後、後の工程で作製するプレート線選択
用トランジスタ素子との接続のための第３のコンタクト
プラグ２６を第１の層間絶縁層１２及び第１の絶縁層２
４に形成する。具体的には、例えばＳｉＯ2から成る第
１の絶縁層２４をＣＶＤ法にて全面に成膜する。次に、
プレート線選択用トランジスタ素子の一方のソース・ド
レイン領域３７Ａを形成すべき部分の上方に相当する第
１の絶縁層２４及び第１の層間絶縁層１２の部分にＲＩ
Ｅ法にて開口部２５を形成する。また、上部電極２３の
上方の第１の絶縁層２４に開口部を形成する。そして、
かかる開口部内を、不純物がドーピングされた多結晶シ
リコンで埋め込む。これによって、プレート線選択用ト
ランジスタ素子の一方のソース・ドレイン領域３７Ａを
形成すべき部分の上方に相当する第１の絶縁層２４及び
第１の層間絶縁層１２に第３のコンタクトプラグ２６が
形成される（図４参照）。具体的には、ＣＶＤ法にて開
口部内を含む第１の絶縁層２４上に不純物がドーピング
された多結晶シリコン層を成膜した後、かかる多結晶シ
リコン層をエッチバックすればよい。
【００４９】［工程−１４０］次いで、第１のキャパシ
タ部を構成する上部電極２３と第１の絶縁層２４に設け
られたコンタクトプラグを介して接続され、且つ、第３
のコンタクトプラグ２６と接続された第１のプレート線
２７を形成する。即ち、コンタクトプラグ上を含む第１
の絶縁層２４上に、例えば金属配線材料層をスパッタ法
にて形成し、金属配線材料層をパターニングすることに
よって第１のプレート線２７を形成する。
タ部を構成する上部電極２３と第１の絶縁層２４に設け
られたコンタクトプラグを介して接続され、且つ、第３
のコンタクトプラグ２６と接続された第１のプレート線
２７を形成する。即ち、コンタクトプラグ上を含む第１
の絶縁層２４上に、例えば金属配線材料層をスパッタ法
にて形成し、金属配線材料層をパターニングすることに
よって第１のプレート線２７を形成する。
【００５０】［工程−１５０］次いで、第１のキャパシ
タ部の上を含む第１の層間絶縁層の上（より具体的に
は、実施の形態１においては、第１のプレート線２７を
含む第１の絶縁層２４上）に絶縁材料層２８及び多結晶
シリコン層２９を形成した後、多結晶シリコン層２９の
表面に支持基板３０を張り合わせる。即ち、全面に、例
えばＳｉＯ2から成る絶縁材料層２８をＣＶＤ法にて成
膜した後、平坦化処理を行う。そして、この絶縁材料層
２８上にＣＶＤ法にて多結晶シリコン層２９を成膜した
後、多結晶シリコン層２９の平坦化処理を行う（図５参
照）。そして、シリコン半導体基板から成る支持基板３
０の表面と多結晶シリコン層２９とを重ね合わせ（図６
参照）、７００゜Ｃ以上のＯ2雰囲気中で熱圧着させ
て、半導体基板１０と支持基板３０とを張り合わせる。
その後、半導体基板１０の裏面側から半導体基板１０を
研磨し、ＭＯＳ型トランジスタ素子を形成すべき半導体
基板の部分を半導体層１０Ａとして残し、第１の層間絶
縁層１２の一部を露出させる。こうして、図７に模式的
な一部断面図を示す構造を得ることができる。尚、同時
に、プレート線選択用トランジスタ素子を形成すべき半
導体基板の部分を、半導体層１０Ｂとして残す。
タ部の上を含む第１の層間絶縁層の上（より具体的に
は、実施の形態１においては、第１のプレート線２７を
含む第１の絶縁層２４上）に絶縁材料層２８及び多結晶
シリコン層２９を形成した後、多結晶シリコン層２９の
表面に支持基板３０を張り合わせる。即ち、全面に、例
えばＳｉＯ2から成る絶縁材料層２８をＣＶＤ法にて成
膜した後、平坦化処理を行う。そして、この絶縁材料層
２８上にＣＶＤ法にて多結晶シリコン層２９を成膜した
後、多結晶シリコン層２９の平坦化処理を行う（図５参
照）。そして、シリコン半導体基板から成る支持基板３
０の表面と多結晶シリコン層２９とを重ね合わせ（図６
参照）、７００゜Ｃ以上のＯ2雰囲気中で熱圧着させ
て、半導体基板１０と支持基板３０とを張り合わせる。
その後、半導体基板１０の裏面側から半導体基板１０を
研磨し、ＭＯＳ型トランジスタ素子を形成すべき半導体
基板の部分を半導体層１０Ａとして残し、第１の層間絶
縁層１２の一部を露出させる。こうして、図７に模式的
な一部断面図を示す構造を得ることができる。尚、同時
に、プレート線選択用トランジスタ素子を形成すべき半
導体基板の部分を、半導体層１０Ｂとして残す。
【００５１】［工程−１６０］その後、半導体層１０Ａ
に、一方のソース・ドレイン領域３４Ａが第１のコンタ
クトプラグ１４と接続されたＭＯＳ型トランジスタ素子
を形成する。併せて、半導体層１０Ｂに、一方のソース
・ドレイン領域３７Ａが第３のコンタクトプラグ２６と
接続されたプレート線選択用トランジスタ素子を形成す
る。具体的には、半導体層１０Ａ，１０Ｂの表面を例え
ばパイロジェニック法により酸化し、ゲート酸化膜３
１，３５を形成する。次いで、不純物がドーピングされ
た多結晶シリコン層をＣＶＤ法にて全面に成膜し、更に
オフセット酸化膜であるＳｉＯ2層を成膜した後、Ｓｉ
Ｏ2層及び多結晶シリコン層をパターニングし、ゲート
部３２，３６を形成する。このゲート部３２はワード線
を兼ねている。次に、半導体層１０Ａ，１０Ｂにイオン
注入を行い、ＬＤＤ構造を形成する。その後、全面にＣ
ＶＤ法にてＳｉＯ2層を成膜した後、このＳｉＯ2層をエ
ッチバックすることによって、ゲート部３２，３６の側
面にゲートサイドウオール３３を形成する。次いで、半
導体層１０Ａ，１０Ｂにイオン注入を施した後、イオン
注入された不純物の活性化アニール処理を行うことによ
って、ソース・ドレイン領域３４Ａ，３４Ｂ，３７Ａ，
３７Ｂを形成する。こうして、図８に模式的な一部断面
図を示す構造を得ることができる。
に、一方のソース・ドレイン領域３４Ａが第１のコンタ
クトプラグ１４と接続されたＭＯＳ型トランジスタ素子
を形成する。併せて、半導体層１０Ｂに、一方のソース
・ドレイン領域３７Ａが第３のコンタクトプラグ２６と
接続されたプレート線選択用トランジスタ素子を形成す
る。具体的には、半導体層１０Ａ，１０Ｂの表面を例え
ばパイロジェニック法により酸化し、ゲート酸化膜３
１，３５を形成する。次いで、不純物がドーピングされ
た多結晶シリコン層をＣＶＤ法にて全面に成膜し、更に
オフセット酸化膜であるＳｉＯ2層を成膜した後、Ｓｉ
Ｏ2層及び多結晶シリコン層をパターニングし、ゲート
部３２，３６を形成する。このゲート部３２はワード線
を兼ねている。次に、半導体層１０Ａ，１０Ｂにイオン
注入を行い、ＬＤＤ構造を形成する。その後、全面にＣ
ＶＤ法にてＳｉＯ2層を成膜した後、このＳｉＯ2層をエ
ッチバックすることによって、ゲート部３２，３６の側
面にゲートサイドウオール３３を形成する。次いで、半
導体層１０Ａ，１０Ｂにイオン注入を施した後、イオン
注入された不純物の活性化アニール処理を行うことによ
って、ソース・ドレイン領域３４Ａ，３４Ｂ，３７Ａ，
３７Ｂを形成する。こうして、図８に模式的な一部断面
図を示す構造を得ることができる。
【００５２】その後、ＳｉＯ2から成る下層絶縁層をＣ
ＶＤ法にて形成した後、他方のソース・ドレイン領域３
４Ｂの上方の下層絶縁層に開口部をＲＩＥ法にて形成す
る。そして、かかる開口部内を含む下層絶縁層上に不純
物がドーピングされた多結晶シリコン層をＣＶＤ法にて
成膜した後、下層絶縁層上の多結晶シリコン層をパター
ニングすることによって、ビット線４１を形成する。そ
の後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面
に形成する。尚、ＢＰＳＧから成る上層絶縁層の成膜
後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、
上層絶縁層をリフローさせることが好ましい。更には、
必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）
にて上層絶縁層の頂面を化学的及び機械的に研磨し、上
層絶縁層を平坦化することが望ましい。尚、下層絶縁層
と上層絶縁層を纏めて、以下、単に第２の層間絶縁層４
０と呼ぶ。
ＶＤ法にて形成した後、他方のソース・ドレイン領域３
４Ｂの上方の下層絶縁層に開口部をＲＩＥ法にて形成す
る。そして、かかる開口部内を含む下層絶縁層上に不純
物がドーピングされた多結晶シリコン層をＣＶＤ法にて
成膜した後、下層絶縁層上の多結晶シリコン層をパター
ニングすることによって、ビット線４１を形成する。そ
の後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面
に形成する。尚、ＢＰＳＧから成る上層絶縁層の成膜
後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、
上層絶縁層をリフローさせることが好ましい。更には、
必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）
にて上層絶縁層の頂面を化学的及び機械的に研磨し、上
層絶縁層を平坦化することが望ましい。尚、下層絶縁層
と上層絶縁層を纏めて、以下、単に第２の層間絶縁層４
０と呼ぶ。
【００５３】［工程−１７０］こうして、ＭＯＳ型トラ
ンジスタ素子上を含む第１の層間絶縁層１２上に第２の
層間絶縁層４０を形成した後、第２の層間絶縁層４０に
第２のコンタクトプラグ４２を形成する。即ち、ＭＯＳ
型トランジスタ素子の一方のソース・ドレイン領域３４
Ａの上方の第２の層間絶縁層４０に開口部をＲＩＥ法に
て形成する。そして、かかる開口部内を含む第２の層間
絶縁層４０上に不純物がドーピングされた多結晶シリコ
ン層をＣＶＤ法にて成膜する。次に、第２の層間絶縁層
４０上の多結晶シリコン層をエッチバックすることによ
って、第２のコンタクトプラグ４２を形成する。こうし
て、図９に模式的な一部断面図を示す構造を得ることが
できる。
ンジスタ素子上を含む第１の層間絶縁層１２上に第２の
層間絶縁層４０を形成した後、第２の層間絶縁層４０に
第２のコンタクトプラグ４２を形成する。即ち、ＭＯＳ
型トランジスタ素子の一方のソース・ドレイン領域３４
Ａの上方の第２の層間絶縁層４０に開口部をＲＩＥ法に
て形成する。そして、かかる開口部内を含む第２の層間
絶縁層４０上に不純物がドーピングされた多結晶シリコ
ン層をＣＶＤ法にて成膜する。次に、第２の層間絶縁層
４０上の多結晶シリコン層をエッチバックすることによ
って、第２のコンタクトプラグ４２を形成する。こうし
て、図９に模式的な一部断面図を示す構造を得ることが
できる。
【００５４】［工程−１８０］その後、第２の層間絶縁
層４０上に、第２のコンタクトプラグ４２と接続された
下層電極５１、強誘電体薄膜から成るキャパシタ絶縁膜
５２、及び上部電極５３から成る平板状の第２のキャパ
シタ部を形成する。具体的には、［工程−１２０Ａ］〜
［工程−１２０Ｃ］と同様の工程を実行すればよい。こ
うして、図１０に模式的な一部断面図を示す構造を得る
ことができる。
層４０上に、第２のコンタクトプラグ４２と接続された
下層電極５１、強誘電体薄膜から成るキャパシタ絶縁膜
５２、及び上部電極５３から成る平板状の第２のキャパ
シタ部を形成する。具体的には、［工程−１２０Ａ］〜
［工程−１２０Ｃ］と同様の工程を実行すればよい。こ
うして、図１０に模式的な一部断面図を示す構造を得る
ことができる。
【００５５】［工程−１９０］次に、第２のキャパシタ
部の上を含む第２の層間絶縁層４０の上に第２の絶縁層
５４を形成した後、第２のキャパシタ部の上部電極５３
を第２のプレート線５７を介してプレート線選択用トラ
ンジスタ素子の一方のソース・ドレイン領域３７Ａと接
続するため第４のコンタクトプラグ５６を第２の層間絶
縁層４０及び第２の絶縁層５４に形成する。具体的に
は、例えばＳｉＯ2から成る第２の絶縁層５４をＣＶＤ
法にて全面に形成する。次に、プレート線選択用トラン
ジスタ素子のソース・ドレイン領域３７Ａの上方の第２
の絶縁層５４及び第２の層間絶縁層４０の部分にＲＩＥ
法にて開口部５５を形成する。また、上部電極５３の上
方の第２の絶縁層５４に開口部を形成する。そして、か
かる開口部内を、不純物がドーピングされた多結晶シリ
コンで埋め込む。これによって、プレート線選択用トラ
ンジスタ素子の一方のソース・ドレイン領域３７Ａの上
方の第２の絶縁層５４及び第２の層間絶縁層４０に第４
のコンタクトプラグ５６が形成される（図１１参照）。
具体的には、ＣＶＤ法にて開口部５５等の内部を含む第
２の絶縁層５４上に不純物がドーピングされた多結晶シ
リコン層を成膜した後、かかる多結晶シリコン層をエッ
チバックすればよい。
部の上を含む第２の層間絶縁層４０の上に第２の絶縁層
５４を形成した後、第２のキャパシタ部の上部電極５３
を第２のプレート線５７を介してプレート線選択用トラ
ンジスタ素子の一方のソース・ドレイン領域３７Ａと接
続するため第４のコンタクトプラグ５６を第２の層間絶
縁層４０及び第２の絶縁層５４に形成する。具体的に
は、例えばＳｉＯ2から成る第２の絶縁層５４をＣＶＤ
法にて全面に形成する。次に、プレート線選択用トラン
ジスタ素子のソース・ドレイン領域３７Ａの上方の第２
の絶縁層５４及び第２の層間絶縁層４０の部分にＲＩＥ
法にて開口部５５を形成する。また、上部電極５３の上
方の第２の絶縁層５４に開口部を形成する。そして、か
かる開口部内を、不純物がドーピングされた多結晶シリ
コンで埋め込む。これによって、プレート線選択用トラ
ンジスタ素子の一方のソース・ドレイン領域３７Ａの上
方の第２の絶縁層５４及び第２の層間絶縁層４０に第４
のコンタクトプラグ５６が形成される（図１１参照）。
具体的には、ＣＶＤ法にて開口部５５等の内部を含む第
２の絶縁層５４上に不純物がドーピングされた多結晶シ
リコン層を成膜した後、かかる多結晶シリコン層をエッ
チバックすればよい。
【００５６】［工程−１０００］次いで、第２のキャパ
シタ部を構成する上部電極５３と第２の絶縁層５４に設
けられたコンタクトプラグを介して接続され、且つ、第
４のコンタクトプラグ５６と接続された第２のプレート
線５７を形成する。即ち、コンタクトプラグ上を含む第
２の絶縁層５４上に、例えば金属配線材料層をスパッタ
法にて形成し、金属配線材料層をパターニングすること
によって第２のプレート線５７を形成する。こうして、
図１に模式的な一部断面図を示す実施の形態１の半導体
メモリセルを作製することができる。
シタ部を構成する上部電極５３と第２の絶縁層５４に設
けられたコンタクトプラグを介して接続され、且つ、第
４のコンタクトプラグ５６と接続された第２のプレート
線５７を形成する。即ち、コンタクトプラグ上を含む第
２の絶縁層５４上に、例えば金属配線材料層をスパッタ
法にて形成し、金属配線材料層をパターニングすること
によって第２のプレート線５７を形成する。こうして、
図１に模式的な一部断面図を示す実施の形態１の半導体
メモリセルを作製することができる。
【００５７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれに限定されるものではな
い。ゲート部３２，３６やビット線４１は、ポリシリコ
ン層から構成する代わりに、ポリサイドや金属シリサイ
ドから構成することもできる。各層間絶縁層として、Ｂ
ＰＳＧやＳｉＯ2の代わりに、ＰＳＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳ
ｉＮ等の公知の絶縁材料、あるいはこれらの絶縁材料を
積層したものを挙げることができる。ビット線４１の形
成手順は任意であり、例えばプレート線５７を形成した
後にビット線を形成することも可能である。
き説明したが、本発明はこれに限定されるものではな
い。ゲート部３２，３６やビット線４１は、ポリシリコ
ン層から構成する代わりに、ポリサイドや金属シリサイ
ドから構成することもできる。各層間絶縁層として、Ｂ
ＰＳＧやＳｉＯ2の代わりに、ＰＳＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳ
ｉＮ等の公知の絶縁材料、あるいはこれらの絶縁材料を
積層したものを挙げることができる。ビット線４１の形
成手順は任意であり、例えばプレート線５７を形成した
後にビット線を形成することも可能である。
【００５８】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表７に例示する。
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表７に例示する。
【００５９】
【表７】 ターゲット ：ＰＺＴあるいはＰＺＬＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ
【００６０】あるいは又、ＰＺＴやＰＬＺＴをパルスレ
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下の表８に例示する。
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下の表８に例示する。
【００６１】
【表８】 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００６２】下部電極層や上部電極層を白金から構成す
ることもできる。ＲＦマグネトロンスパッタ法によるＰ
ｔ膜の成膜条件を以下の表９に例示する。
ることもできる。ＲＦマグネトロンスパッタ法によるＰ
ｔ膜の成膜条件を以下の表９に例示する。
【００６３】
【表９】 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 プロセスガス：Ａｒ／Ｏ2＝９０／１０sccm 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｎｍ／分
【００６４】あるいは又、下部電極層や上部電極層を、
例えばＬＳＣＯから構成することもできる。この場合の
パルスレーザアブレーション法による成膜条件を以下の
表１０に例示する。
例えばＬＳＣＯから構成することもできる。この場合の
パルスレーザアブレーション法による成膜条件を以下の
表１０に例示する。
【００６５】
【表１０】 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００６６】コンタクトプラグ（接続孔）１４，２６，
４２，５６等は、第１の層間絶縁層１２や第２の層間絶
縁層４０、第１の絶縁層２４、第２の絶縁層５４等に形
成された開口部内に、例えば、Ｗ、Ｔｉ、Ｐｔ、Ｐｄ、
Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融
点金属や金属シリサイドから成る金属配線材料を埋め込
むことによって形成することもできる。コンタクトプラ
グの頂面は層間絶縁層あるいは絶縁層の表面と略同じ平
面に存在していてもよいし、コンタクトプラグの頂部が
層間絶縁層や絶縁層の表面に延在していてもよい。タン
グステンにて開口部を埋め込むためには、具体的には、
開口部内を含む全面にタングステン層を成膜し、その
後、層間絶縁層や絶縁層上のタングステン層をエッチバ
ックする。タングステン層成膜のＣＶＤ条件及びエッチ
ング条件を以下の表１１及び表１２に例示する。尚、タ
ングステン層を成膜する前に、Ｔｉ層及びＴｉＮ層を順
に例えばマグネトロンスパッタ法にて開口部内を含む層
間絶縁層の上に成膜することが好ましい。Ｔｉ層及びＴ
ｉＮ層を形成する理由は、オーミックな低コンタクト抵
抗を得ること、ブランケットタングステンＣＶＤ法にお
ける半導体基板や半導体層の損傷発生の防止、タングス
テンの密着性向上のためである。Ｔｉ層及びＴｉＮ層
は、例えば表２に示した条件で成膜すればよい。
４２，５６等は、第１の層間絶縁層１２や第２の層間絶
縁層４０、第１の絶縁層２４、第２の絶縁層５４等に形
成された開口部内に、例えば、Ｗ、Ｔｉ、Ｐｔ、Ｐｄ、
Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融
点金属や金属シリサイドから成る金属配線材料を埋め込
むことによって形成することもできる。コンタクトプラ
グの頂面は層間絶縁層あるいは絶縁層の表面と略同じ平
面に存在していてもよいし、コンタクトプラグの頂部が
層間絶縁層や絶縁層の表面に延在していてもよい。タン
グステンにて開口部を埋め込むためには、具体的には、
開口部内を含む全面にタングステン層を成膜し、その
後、層間絶縁層や絶縁層上のタングステン層をエッチバ
ックする。タングステン層成膜のＣＶＤ条件及びエッチ
ング条件を以下の表１１及び表１２に例示する。尚、タ
ングステン層を成膜する前に、Ｔｉ層及びＴｉＮ層を順
に例えばマグネトロンスパッタ法にて開口部内を含む層
間絶縁層の上に成膜することが好ましい。Ｔｉ層及びＴ
ｉＮ層を形成する理由は、オーミックな低コンタクト抵
抗を得ること、ブランケットタングステンＣＶＤ法にお
ける半導体基板や半導体層の損傷発生の防止、タングス
テンの密着性向上のためである。Ｔｉ層及びＴｉＮ層
は、例えば表２に示した条件で成膜すればよい。
【００６７】
【表１１】 タングステン層のＣＶＤ成膜条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
【００６８】
【表１２】 タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００６９】キャパシタ絶縁膜の面積を更に増加させる
必要がある場合には、隣接する半導体メモリセルの第１
のキャパシタ部同士を、それらの周辺部の一部が垂直方
向に絶縁層を介して重なり合うような構造とし、及び／
又は、隣接する半導体メモリセルの第２キャパシタ部同
士を、それらの周辺部の一部が垂直方向に絶縁層を介し
て重なり合う構造とすることもできる。図１２に、隣接
する半導体メモリセルの第２キャパシタ部同士が、それ
らの周辺部の一部で垂直方向に第３の層間絶縁層を介し
て重なり合った構造の模式的な一部断面図を示す。尚、
図１２においては、ＭＯＳ型トランジスタ素子や、第１
のキャパシタ部、プレート線選択用トランジスタ素子等
の図示を省略した。また、一方の第２キャパシタ部の構
成要素及びそれに関連した構成要素には、参照番号の末
尾に「Ａ」を付し、他方の第２キャパシタ部の構成要素
及びそれに関連した構成要素には、参照番号の末尾に
「Ｂ」を付した。
必要がある場合には、隣接する半導体メモリセルの第１
のキャパシタ部同士を、それらの周辺部の一部が垂直方
向に絶縁層を介して重なり合うような構造とし、及び／
又は、隣接する半導体メモリセルの第２キャパシタ部同
士を、それらの周辺部の一部が垂直方向に絶縁層を介し
て重なり合う構造とすることもできる。図１２に、隣接
する半導体メモリセルの第２キャパシタ部同士が、それ
らの周辺部の一部で垂直方向に第３の層間絶縁層を介し
て重なり合った構造の模式的な一部断面図を示す。尚、
図１２においては、ＭＯＳ型トランジスタ素子や、第１
のキャパシタ部、プレート線選択用トランジスタ素子等
の図示を省略した。また、一方の第２キャパシタ部の構
成要素及びそれに関連した構成要素には、参照番号の末
尾に「Ａ」を付し、他方の第２キャパシタ部の構成要素
及びそれに関連した構成要素には、参照番号の末尾に
「Ｂ」を付した。
【００７０】本発明の半導体メモリセル及びその作製方
法を、強誘電体薄膜を用いた不揮発性メモリ（所謂ＦＥ
ＲＡＭ）のみならず、ＤＲＡＭに適用することもでき
る。この場合には、強誘電体薄膜の分極を、分極反転の
起きない付加電圧の範囲で利用する。即ち、外部電界に
よる最大（飽和）分極Ｐmaxと外部電界が０の場合の残
留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対して
一定の関係（ほぼ比例関係）を有する特性を利用する。
強誘電体薄膜の分極状態は、常に飽和分極（Ｐmax）と
残留分極（Ｐr）の間にあり、反転しない。データはリ
フレッシュによって保持される。
法を、強誘電体薄膜を用いた不揮発性メモリ（所謂ＦＥ
ＲＡＭ）のみならず、ＤＲＡＭに適用することもでき
る。この場合には、強誘電体薄膜の分極を、分極反転の
起きない付加電圧の範囲で利用する。即ち、外部電界に
よる最大（飽和）分極Ｐmaxと外部電界が０の場合の残
留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対して
一定の関係（ほぼ比例関係）を有する特性を利用する。
強誘電体薄膜の分極状態は、常に飽和分極（Ｐmax）と
残留分極（Ｐr）の間にあり、反転しない。データはリ
フレッシュによって保持される。
【００７１】
【発明の効果】本発明においては、ＭＯＳ型トランジス
タ素子の上下に第１のキャパシタ部及び第２のキャパシ
タ部が設けられているので、半導体メモリセルの面積を
増加させることなく、半導体メモリセルのキャパシタ部
全体の面積を２倍に増加させることができる。その結
果、キャパシタ部の蓄積電荷量の増加を図ることができ
る。しかも、第１のキャパシタ部及び第２のキャパシタ
部は平板状であるが故に、即ち、プレーナ−スタック型
構造を有するが故に、強誘電体薄膜に電界集中が生じ難
い。
タ素子の上下に第１のキャパシタ部及び第２のキャパシ
タ部が設けられているので、半導体メモリセルの面積を
増加させることなく、半導体メモリセルのキャパシタ部
全体の面積を２倍に増加させることができる。その結
果、キャパシタ部の蓄積電荷量の増加を図ることができ
る。しかも、第１のキャパシタ部及び第２のキャパシタ
部は平板状であるが故に、即ち、プレーナ−スタック型
構造を有するが故に、強誘電体薄膜に電界集中が生じ難
い。
【図１】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
的な一部断面図である。
【図２】発明の実施の形態１の半導体メモリセルの作製
方法を説明するための半導体基板等の模式的な一部断面
図である。
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図３】図２に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図５】図４に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図６】図５に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態１の半導
体メモリセルの作製方法を説明するための半導体基板等
の模式的な一部断面図である。
体メモリセルの作製方法を説明するための半導体基板等
の模式的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図１２】発明の実施の形態１の半導体メモリセルの変
形の模式的な一部断面図である。
形の模式的な一部断面図である。
【図１３】発明の実施の形態１における半導体メモリの
等価回路図である。
等価回路図である。
【図１４】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
【図１５】従来のプレーナ−スタック型キャパシタ構造
を有する半導体メモリの模式的な配置図及び模式的な一
部断面図である。
を有する半導体メモリの模式的な配置図及び模式的な一
部断面図である。
【図１６】従来のＤＲＡＭの模式的な一部断面図であ
る。
る。
【図１７】従来のペデステル型キャパシタ構造を有する
半導体メモリの模式的な配置図である。
半導体メモリの模式的な配置図である。
【図１８】従来のペデステル型キャパシタ構造を有する
半導体メモリの模式的な一部断面図である。
半導体メモリの模式的な一部断面図である。
１０・・・半導体基板、１０Ａ・・・半導体層、１１・
・・凹部、１２・・・第１の層間絶縁層、１３，２５，
５５・・・開口部、１４・・・第１のコンタクトプラ
グ、２０，５０・・・バリアメタル層、２１，５１・・
・下部電極、２２，５２・・・キャパシタ絶縁膜、２
３，５３・・・上部電極、２４・・・第１の絶縁層、２
６・・・第３のコンタクトプラグ、２７・・・第１のプ
レート線、２８・・・絶縁材料層、２９・・・多結晶シ
リコン層、３０・・・支持基板、３１，３５・・・ゲー
ト酸化膜、３２，３６・・・ゲート部、３３・・・ゲー
トサイドウオール、３４Ａ，３４Ｂ，３７Ａ，３７Ｂ・
・・ソース・ドレイン領域、４０・・・第２の層間絶縁
層、４１・・・ビット線、４２・・・第２のコンタクト
プラグ、５４・・・第２の絶縁層、５６・・・第４のコ
ンタクトプラグ、５７・・・第２のプレート線
・・凹部、１２・・・第１の層間絶縁層、１３，２５，
５５・・・開口部、１４・・・第１のコンタクトプラ
グ、２０，５０・・・バリアメタル層、２１，５１・・
・下部電極、２２，５２・・・キャパシタ絶縁膜、２
３，５３・・・上部電極、２４・・・第１の絶縁層、２
６・・・第３のコンタクトプラグ、２７・・・第１のプ
レート線、２８・・・絶縁材料層、２９・・・多結晶シ
リコン層、３０・・・支持基板、３１，３５・・・ゲー
ト酸化膜、３２，３６・・・ゲート部、３３・・・ゲー
トサイドウオール、３４Ａ，３４Ｂ，３７Ａ，３７Ｂ・
・・ソース・ドレイン領域、４０・・・第２の層間絶縁
層、４１・・・ビット線、４２・・・第２のコンタクト
プラグ、５４・・・第２の絶縁層、５６・・・第４のコ
ンタクトプラグ、５７・・・第２のプレート線
Claims (5)
- 【請求項１】平板状の第１のキャパシタ部と、該第１の
キャパシタ部の上方に第１の層間絶縁層を介して設けら
れたＭＯＳ型トランジスタ素子と、該ＭＯＳ型トランジ
スタ素子の上方に第２の層間絶縁層を介して設けられた
平板状の第２のキャパシタ部から成る半導体メモリセル
であって、 （イ）第１及び第２のキャパシタ部のそれぞれは、下部
電極、強誘電体薄膜から成るキャパシタ絶縁膜、及び上
部電極から成り、 （ロ）第１のキャパシタ部を構成する下部電極は、第１
の層間絶縁層に設けられた第１のコンタクトプラグを介
してＭＯＳ型トランジスタ素子の一方のソース・ドレイ
ン領域と接続されており、 （ハ）第２のキャパシタ部を構成する下部電極は、第２
の層間絶縁層に設けられた第２のコンタクトプラグを介
してＭＯＳ型トランジスタ素子の該一方のソース・ドレ
イン領域と接続されていることを特徴とする半導体メモ
リセル。 - 【請求項２】第１のキャパシタ部を構成する上部電極と
接続された第１のプレート線、及び、第２のキャパシタ
部を構成する上部電極と接続された第２のプレート線を
更に備え、第１のプレート線と第２のプレート線とは電
気的に接続されていることを特徴とする請求項１に記載
の半導体メモリセル。 - 【請求項３】ＭＯＳ型トランジスタ素子は半導体層に形
成され、半導体メモリセルは、絶縁材料層及び多結晶シ
リコン層を介して第１のプレート線の下方に位置する支
持基板によって支持されていることを特徴とする請求項
２に記載の半導体メモリセル。 - 【請求項４】（イ）半導体基板の表面に凹部を形成し、
次いで、半導体基板の表面の上に第１の層間絶縁層を形
成した後、第１の層間絶縁層に第１のコンタクトプラグ
を形成する工程と、 （ロ）第１の層間絶縁層上に、第１のコンタクトプラグ
と接続された下層電極、強誘電体薄膜から成るキャパシ
タ絶縁膜、及び上部電極から成る平板状の第１のキャパ
シタ部を形成する工程と、 （ハ）第１のキャパシタ部の上を含む第１の層間絶縁層
の上に絶縁材料層及び多結晶シリコン層を形成した後、
該多結晶シリコン層の表面に支持基板を張り合わせる工
程と、 （ニ）半導体基板の裏面側から半導体基板を研磨し、Ｍ
ＯＳ型トランジスタ素子を形成すべき半導体基板の部分
を半導体層として残し、且つ、第１の層間絶縁層の一部
を露出させる工程と、 （ホ）該半導体層に、一方のソース・ドレイン領域が第
１のコンタクトプラグと接続されたＭＯＳ型トランジス
タ素子を形成する工程と、 （ヘ）ＭＯＳ型トランジスタ素子上を含む第１の層間絶
縁層上に第２の層間絶縁層を形成した後、該一方のソー
ス・ドレイン領域と接続された第２のコンタクトプラグ
を第２の層間絶縁層に形成する工程と、 （ト）第２の層間絶縁層上に、第２のコンタクトプラグ
と接続された下層電極、強誘電体薄膜から成るキャパシ
タ絶縁膜、及び上部電極から成る平板状の第２のキャパ
シタ部を形成する工程、から成ることを特徴とする半導
体メモリセルの作製方法。 - 【請求項５】前記工程（ロ）の後に、第１のキャパシタ
部の上を含む第１の層間絶縁層の上に第１の絶縁層を形
成した後、第１のキャパシタ部を構成する上部電極と第
１の絶縁層に設けられたコンタクトプラグを介して接続
された第１のプレート線を形成する工程と、 前記工程（ト）の後に、第２のキャパシタ部の上を含む
第２の層間絶縁層の上に第２の絶縁層を形成した後、第
２のキャパシタ部を構成する上部電極と第２の絶縁層に
設けられたコンタクトプラグを介して接続された第２の
プレート線を形成し、且つ、第１のプレート線と第２の
プレート線とを電気的に接続する工程、を更に含み、 前記工程（ハ）において、第１のプレート線上を含む第
１の絶縁層の上に絶縁材料層及び多結晶シリコン層を形
成することを特徴とする請求項４に記載の半導体メモリ
セルの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205800A JPH10242410A (ja) | 1996-12-26 | 1997-07-31 | 半導体メモリセル及びその作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-348379 | 1996-12-26 | ||
| JP34837996 | 1996-12-26 | ||
| JP9205800A JPH10242410A (ja) | 1996-12-26 | 1997-07-31 | 半導体メモリセル及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242410A true JPH10242410A (ja) | 1998-09-11 |
Family
ID=26515264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9205800A Pending JPH10242410A (ja) | 1996-12-26 | 1997-07-31 | 半導体メモリセル及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242410A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6500677B2 (en) * | 1999-06-25 | 2002-12-31 | Infineon Technologies Ag | Method for fabricating a ferroelectric memory configuration |
| KR100415741B1 (ko) * | 1999-08-26 | 2004-01-24 | 세미콘덕터 테크놀로지 아카데믹 리서치 센터 | 강유전체 불휘발성 메모리 및 그 제조 방법 |
| JP2004235616A (ja) * | 2003-01-28 | 2004-08-19 | Hynix Semiconductor Inc | 半導体メモリ素子及びその製造方法 |
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| US10157913B2 (en) | 2016-11-01 | 2018-12-18 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
| US10192873B2 (en) | 2017-01-12 | 2019-01-29 | Micron Technology, Inc. | Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above |
| US10202583B2 (en) | 2017-01-10 | 2019-02-12 | Micron Technology, Inc. | Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor |
| US10388658B1 (en) | 2018-04-27 | 2019-08-20 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
| US10727244B2 (en) | 2017-06-12 | 2020-07-28 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
| US10886299B2 (en) | 2017-06-12 | 2021-01-05 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
-
1997
- 1997-07-31 JP JP9205800A patent/JPH10242410A/ja active Pending
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| US10622366B2 (en) | 2017-01-10 | 2020-04-14 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
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