JPH06104743A - 比較前処理回路及びフェイズ・ロックド・ループ回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力される基準信号が周期性の無い信号・ラ
ンダムな信号例えば欠落があったり、“０”か“１”が
連続している信号の場合でも、不要なアップ・ダウン信
号の発生を防止することができ、フェイズ・ロックド・
ループ回路の安定な動作を可能とする比較前処理回路と
フェイズ・ロックド・ループ回路を提供することを目的
とする。 【構成】 基準信号Ｒ1を入力され、この基準信号Ｒ1を
遅延させた信号Ｒ0を出力する第１の遅延回路１と、前
記の基準信号Ｒ1をデータ入力とし、比較信号Ｖ1をクロ
ック入力として出力信号Ｖ0を出力するフリップフロッ
プ回路２とを有する比較前処理回路である。この比較前
処理回路と比較回路とチャージポンプ・フィルタ回路と
電圧制御発振器とよりなるフェイズ・ロックド・ループ
回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、比較前処理回路とこの
回路を使用したフェイズ・ロックド・ループ回路に関す
る。特に、入力される基準信号が周期性の無い信号、ラ
ンダムな信号例えば欠落があったり“０”か“１”が連
続している信号の場合でも、不要なアップ・ダウン信号
の発生を防止することができ、フェイズ・ロックド・ル
ープ回路の安定な動作を可能とする比較前処理回路とフ
ェイズ・ロックド・ループ回路に関する。

【０００２】

【従来の技術】従来技術におけるフェイズ・ロックド・
ループ回路とは、位相または位相と周波数の比較を行う
比較回路とループフィルタと電圧制御発振器（以下、Ｖ
ＣＯと言う。）とをもって基本構成となし、このＶＣＯ
の出力の位相（周波数）と基準となる信号の位相（周波
数）とを比較してＶＣＯの出力の位相が基準となる信号
の位相より進んでいたらＶＣＯの周波数を下げて位相を
遅らせ、ＶＣＯの出力の位相が基準となる信号の位相よ
り遅れていたらＶＣＯの周波数を上げて位相を進ませる
と言う機能を有する回路である。

【０００３】近年、集積回路技術等の進展に伴い、フェ
イズ・ロックド・ループ回路技術の適用範囲・利用分野
も益々拡大しており、電子・通信機器（周波数シンセサ
イザ／モデム／モータ・スピードコントローラ／携帯電
話／テレビ等）の殆どにこのフェイズ・ロックド・ルー
プ回路が採用されている。

【０００４】以下に、従来技術に係るフェイズ・ロック
ド・ループ回路について説明する。

【０００５】図１３は従来技術に係るフェイズ・ロック
ド・ループ回路の構成図である。

【０００６】図１３参照 図において、２０は比較回路であり、基準信号Ｒと比較
信号Ｖとを比較し、比較信号Ｖの位相が基準信号Ｒの位
相より遅れているときはアップ信号Ｕを出力し、比較信
号Ｖの位相が基準信号Ｒの位相より進んでいるときはダ
ウン信号Ｄを出力する機能を有する。３０はチャージ・
ポンプとフィルタ回路であり、比較回路が出力するパル
ス状信号を積算して直流電圧として出力するとゝもに、
ループに所望の応答特性を与えるものである。４０は電
圧制御発振器（ＶＣＯ）であり、入力される電圧値に対
応する周波数の信号を発生する。このＶＣＯ４０の出力
は分周回路５０を介して上記の比較回路２０の比較信号
Ｖとしてフィードバックされる。なお、上記の分周回路
５０はＶＣＯの出力周波数と上記の基準信号Ｒの周波数
との関係で使用されない場合もある。

【０００７】つぎに、従来技術に係るフェイズ・ロック
ド・ループ回路の比較回路について説明する。

【０００８】図１４は従来技術に係る比較回路の一例の
構成図である。

【０００９】図１４参照 図において、１〜９はＮＡＮＤゲートである。Ｒは入力
される基準信号であり、Ｖは入力される比較信号であ
る。Ｕは出力されるアップ信号であり、Ｄは出力される
ダウン信号である。

【００１０】図１５は従来技術に係る比較回路の他の例
の構成図である。

【００１１】図１５参照 図において、１と３はフリップフロップ信号であり、
２、４、５はＮＡＮＤゲートである。Ｒ、Ｖ、Ｕ、Ｄの
説明は図１４の場合と同一である。

【００１２】図１４の比較回路と図１５の比較回路とは
同等の機能を有する。

【００１３】つぎに、これら比較回路の動作について説
明する。基準入力信号Ｒと比較信号入力Ｖ（例えばＶＣ
Ｏ出力、または、ＶＣＯ出力の分周信号等）の位相・周
波数の比較が行われ、基準入力信号Ｒに対して比較信号
入力Ｖの位相・周波数が遅れていると出力されるアップ
信号Ｕがアクティブ（例えばＬｏｗ）になりＶ信号を進
ませ、逆に基準入力信号Ｒに対して比較信号入力Ｖの位
相・周波数が進んでいると出力されるダウン信号Ｄがア
クティブ（例えばＬｏｗ）になりＶ信号を遅らせる（図
１６参照）。

【００１４】

【発明が解決しようとする課題】ところが、従来技術に
係る比較回路とこの比較回路を使用するフェイズ・ロッ
クド・ループ回路においては、基準信号Ｒと比較信号Ｖ
とが同期状態であっても、基準信号Ｒが周期性の無い信
号やランダムな信号（例えば欠落があったり、“０”か
“１”が連続する信号）であったりすると、不要なダウ
ン信号またはアップ信号が発生し（図１６参照）、フ
ェイズ・ロックド・ループ回路の動作が不安定になった
り、ジッター（周波数の揺らぎ）が増大して、フェイズ
・ロックド・ループ回路の性能低下・ロックはずれ等の
発生の危険性があると言う欠点がある。

【００１５】本発明の目的は、この欠点を解消すること
にあり、入力される基準信号が周期性の無い信号、ラン
ダムな信号、例えば欠落があったり、“０”か“１”が
連続している信号であっても不安定なアップ・ダウン信
号の発生を防止することができ、フェイズ・ロックド・
ループ回路の安定な動作を可能とする比較前処理回路と
フェイズ・ロックド・ループ回路を提供することにあ
る。

【００１６】

【課題を解決するための手段】上記の目的は、下記の比
較前処理回路とフェイズ・ロックド・ループ回路とによ
って達成される。比較前処理回路は下記の第１〜第３の
比較前処理回路のいずれであってもよい。

【００１７】第１の比較前処理回路は、基準信号（Ｒ1
）を入力され、この基準信号（Ｒ1）を遅延させた信号
（Ｒ0 ）を出力する第１の遅延回路（１）と、前記の基
準信号（Ｒ1 ）をデータ入力とし、比較信号（Ｖ1 ）を
クロック入力として出力信号（Ｖ0 ）を出力するフリッ
プフロップ回路（２）とを有する比較前処理回路であ
る。

【００１８】第２の比較前処理回路は、基準信号（Ｒ1
）を入力され、この基準信号（Ｒ1）を遅延させる第１
の遅延回路（１）と、この第１の遅延回路（１）の出力
信号を遅延させる第２の遅延回路（３）と、この第２の
遅延回路（３）の出力信号と前記の第１の遅延回路
（１）の出力信号とを入力されて排他的論理出力信号
（Ｒ0 ）を出力する第１のエクスクルーシブノア回路
（４）と、前記の基準信号（Ｒ1 ）をデータ入力とし、
比較信号（Ｖ1 ）をクロック入力とするフリップフロッ
プ回路（２）と、このフリップフロップ回路（２）の出
力信号を遅延させる第３の遅延回路（５）と、この第３
の遅延回路（５）の出力信号と前記のフリップフロップ
回路（２）の出力信号とを入力されて排他的論理出力信
号（Ｖ0 ）を出力する第２のエクスクルーシブノア回路
（６）とを有する比較前処理回路である。

【００１９】第３の比較前処理回路は、基準信号（Ｒ1
）を入力され、この基準信号（Ｒ1）を遅延させる第１
の遅延回路（１）と、この第１の遅延回路（１）の出力
信号を遅延させる第２の遅延回路（３）と、この第２の
遅延回路（３）の出力信号と前記の第１の遅延回路
（１）の出力信号とを入力されて排他的論理出力信号
（Ｒ0 ）を出力する第１のエクスクルーシブノア回路
（４）と、この第１のエクスクルーシブノア回路（４）
の出力信号と前記の第１の遅延回路（１）の出力信号と
のいずれかを選択信号（Ｃ）にもとづいて選択する第１
の選択手段（７）と、前記の基準信号（Ｒ1 ）をデータ
入力とし、比較信号（Ｖ1 ）をクロック入力とするフリ
ップフロップ回路（２）と、このフリップフロップ回路
（２）の出力信号を遅延させる第３の遅延回路（５）
と、この第３の遅延回路（５）の出力信号と前記のフリ
ップフロップ回路（２）の出力信号とを入力されて排他
的論理出力信号（Ｖ0 ）を出力する第２のエクスクルー
シブノア回路（６）と、この第２のエクスクルーシブノ
ア回路（６）の出力信号と前記のフリップフロップ回路
（２）の出力信号とのいずれかを前記の選択信号（Ｃ）
にもとづいて選択する第２の選択手段（８）とを有する
比較前処理回路である。

【００２０】上記の第３の比較前処理回路の構成におい
て、フェイズ・ロックド・ループ回路の同期検出信号ま
たは外部からの信号により生成した信号を前記の第１の
選択手段（７）と第２の選択手段（８）との選択信号
（Ｃ）として使用することができる。

【００２１】また、フェイズ・ロックド・ループ回路
は、下記の第１・第２のフェイズ・ロックド・ループ回
路のいずれであってもよい。

【００２２】第１のフェイズ・ロックド・ループ回路
は、上記の第１〜第３の比較前処理回路のいずれか一つ
を使用するか、または、複数を併用しているフェイズ・
ロックド・ループ回路である。

【００２３】第２のフェイズ・ロックド・ループ回路
は、上記の第１〜第３の比較前処理回路のいずれか一つ
を使用するか、または、複数を併用しており、前記の比
較前処理回路と比較回路との中間に第３の選択手段（６
０）を設けて前記の比較回路の入力を選択可能にするフ
ェイズ・ロックド・ループ回路である。

【００２４】

【作用】本発明に係る比較前処理回路においては、比較
信号は、基準信号をデータ入力とするフリップフロップ
回路のクロック入力として入力されるので、基準信号の
比較基準（波形の立ち下がりエッジか、波形の立ち上が
りエッジと立ち下がりエッジ）がある場合のみ比較信号
が次段の比較回路に出力され、比較回路での比較動作が
行われるから、基準信号が周期性の無い信号やランダム
な信号（例えば、欠落があったり、“０”か“１”が連
続する信号）であっても、不要なアップ・ダウン信号が
発生することはない。

【００２５】また、エクスクルーシブノア回路を使用し
た本発明に係る比較前処理回路においては、波形の立ち
上がりエッジと立ち下がりエッジとの両エッジについて
比較動作を行うので比較頻度が増え、応答感度を向上す
ることができる。

【００２６】また、本発明に係るフェイズ・ロックド・
ループ回路は、比較回路の前段に本発明に係る比較前処
理回路が設けられているので、基準信号が周期性の無い
信号やランダムな信号であっても、同期状態において、
不要なアップ・ダウン信号によって回路動作が不安定に
なったり、ジッター等が発生することはない。

【００２７】比較前処理回路と比較回路との中間に選択
手段を設けた本発明に係るフェイズ・ロックド・ループ
回路においては、基準信号が常に安定している場合には
処理時間短縮のため比較前処理回路を使用せず、基準信
号に欠落等の不安定の可能性がある場合には比較前処理
回路を使用する等の選択ができ、比較前処理回路の効果
的利用が可能である。

【００２８】

【実施例】以下、図面を参照して、本発明の３実施例に
係る比較前処理回路と本発明の３実施例に係るフェイズ
・ロックド・ループ回路について説明する。

【００２９】図１は、第１実施例（請求項１に対応）に
係る比較前処理回路の構成説明図である。

【００３０】図１参照 図において、１は入力される基準信号Ｒ1 を遅延させた
信号Ｒ0 を出力する第１の遅延回路である。２は上記の
基準信号Ｒ1 をデータ入力とし、比較信号Ｖ1をクロッ
ク入力として出力信号Ｖ0 を出力するフリップフロップ
回路である。遅延回路１とフリップフロップ回路２とを
もって比較前処理回路を構成する。

【００３１】この比較前処理回路が出力する信号Ｒ0 は
次段の比較回路の基準信号となり、信号Ｖ0 は次段の比
較回路の比較信号となる。比較前処理回路の次段の比較
回路の構成は従来技術に係る比較回路の構成と同一であ
る。

【００３２】つぎに、本実施例の動作について説明す
る。図２は本実施例の動作を示すタイムチャートであ
る。比較信号Ｖ1 は上記のフリップフロップ回路２を介
して比較回路の比較信号Ｖ0 となるので、基準信号Ｒ1
の比較基準（波形の立ち下がりエッジ）がある場合のみ
比較回路に比較信号Ｖ0 が入力されて比較動作が行われ
る結果、図２に示すように、基準信号Ｒ1 に欠落があっ
ても不要なダウン信号は発生しない。図３は本実施例の
動作の詳細を示すタイムチャートである。基準信号Ｒ1
は遅延回路１によって遅延させられた後、出力信号Ｒ0
となる。また、比較信号Ｖ1 をクロック入力とするフリ
ップフロップ回路２のデータ入力となる。フリップフロ
ップ回路２は比較信号Ｖ1 の立ち下がりのエッジで出力
信号Ｖ0 を発生する。信号Ｒ0 と信号Ｖ0 とは次段の比
較回路において位相・周波数の進み・遅れが比較され、
アップ信号Ｕ・ダウン信号Ｄが出力される。図３のタイ
ムチャートは同期状態を示しており、信号Ｒ0 と信号Ｖ
0 の立ち下がりエッジが一致しているためアップ信号Ｕ
・ダウン信号Ｄに状態の変化は現れない。信号Ｒ0 と信
号Ｖ0 の立ち下がりエッジが一致せず、信号Ｖ0 の立ち
下がりエッジが信号Ｒ0の立ち下がりエッジより遅れて
いる場合は、アップ信号Ｕがその位相差に対応する幅の
Ｌｏｗ信号（アクティブ）となり、信号Ｖ0 の立ち下が
りエッジが信号Ｒ0 の立ち下がりエッジより進んでいる
場合はダウン信号Ｄがその位相差に対応する幅のＬｏｗ
信号（アクティブ）となり、その位相差を縮める動作を
する。

【００３３】上記のように、本実施例においては、基準
信号の比較信号（波形の立ち下がりエッジ）がある場合
のみ比較動作が行われるので、基準信号に欠落等があっ
ても不要なダウン信号Ｄを発生しない。

【００３４】なお、上記のアップ信号Ｕ・ダウン信号Ｄ
はＬｏｗ信号をアクティブとしているがＨｉｇｈ信号を
アクティブとするように回路構成することも可能であ
る。

【００３５】また、本実施例におけるフリップフロップ
回路２はネガティブエッジトリガ形であるが、これをポ
ジティブエッジトリガ形とすることもできる。この場合
は、信号波形の立ち上がりエッジを比較基準とすること
になる。

【００３６】図４は本発明の第２実施例（請求項２に対
応）に係る比較前処理回路の構成説明図である。

【００３７】図４参照 図において、１は入力される基準信号Ｒ1 を遅延させる
第１の遅延回路であり、３はこの第１の遅延回路１の出
力信号をさらに遅延させる第２の遅延回路である、４は
この第２の遅延回路３の出力と上記の第１の遅延回路１
の出力とを入力され、排他的論理信号Ｒ0 を出力する第
１のエクスクルーシブノア回路である。２は上記の基準
信号Ｒ1 をデータ入力とし比較信号Ｖ1 をクロック入力
とするフリップフロップ回路であり、５はこのフリップ
フロップ回路２の出力信号を遅延させる第３の遅延回路
である。６はこの第３の遅延回路５の出力と上記のフリ
ップフロップ回路２の出力とを入力され排他的論理信号
Ｖ0 を出力する第２のエクスクルーシブノア回路であ
る。上記の１〜６をもって比較前処理回路を構成する。

【００３８】この比較前処理回路の次段の比較回路の構
成は従来技術に係る比較回路の構成と同一である。

【００３９】つぎに本実施例の動作について説明する。
図５は本実施例の動作を示すタイムチャートである。基
準信号Ｒ1 の立ち上がりエッジと立ち下がりエッジの両
エッジにおいて基準信号Ｒ1 の位相と比較信号Ｖ1 の位
相の比較が行われる。図６は本実施例の動作の詳細を示
すタイムチャートである。図において、delay1、delay
2、delay3はそれぞれ第１の遅延回路１の出力、第２の
遅延回路の出力、第３の遅延回路５の出力である。Ｑは
フリップフロップ回路２のＱ出力である。基準信号Ｒ1
の立ち上がりエッジと立ち下がりエッジの両エッジに対
応して信号Ｒ0 と信号Ｖ0 とが比較回路に入力されて比
較される。図６は同期状態を示している。

【００４０】本実施例の利点は、基準信号の比較基準が
ある場合のみ比較動作が行われるので、基準信号の欠落
等があっても不要なダウン信号を発生することはなく、
しかも、波形の立ち上がりエッジと立ち下がりエッジの
両エッジについて比較動作が行われるので比較頻度が増
し、応答感度を向上することができることである。

【００４１】また、本実施例におけるフリップフロップ
回路２はネガティブエッジトリガ形であるが、これをポ
ジティブエッジトリガ形とし、また、第１および第２の
エクスクルーシブノア回路４及び６をエクスクルーシブ
ノア回路とすることもできる。この場合は、比較信号Ｖ
1 の立ち上がりでフリップフロップ回路が動作し、信号
Ｒ0 と信号Ｖ0 を発生する。

【００４２】図７は本発明の第３実施例（請求項３に対
応）に係る比較前処理回路の構成説明図である。

【００４３】図７参照 図において、７は第１の遅延回路１の出力信号と第１の
エクスクルーシブノア回路４の出力信号とのいずれかを
選択信号Ｃにもとづいて選択する第１の選択手段であ
り、８はフリップフロップ回路２の出力信号と第２のエ
クスクルーシブノア回路６の出力信号とのいずれかを選
択信号Ｃにもとづいて選択する第２の選択手段である。
上記以外の符号の説明は第２実施例の場合と同一なので
省略する。

【００４４】本実施例は、第１実施例の回路と第２実施
例の回路とを切り替えて使用するのと同等であリ、第１
実施例の動作と第２実施例の動作のいずれの動作も可能
にした構成例である。選択信号Ｃのレベルにより、第１
実施例の場合及び第２実施例の場合と同一の比較前処理
信号出力を選択することができる。

【００４５】本実施例の利点は、基準信号の比較基準が
ある場合のみ比較動作が行われるので、基準信号の欠落
等があっても不要なダウン信号を発生することはなく、
また、回路の動作状態に対応して応答感度を変更する
（例えば、同期確立までの初期段階では応答感度を上げ
て早く立ち上げ、同期確立後は応答感度を下げる。）こ
とができる。

【００４６】なお、本実施例における第１の選択手段７
及び第２の選択手段８の選択信号Ｃの発生回路の構成例
（請求項４に対応）を図８・図９に示す。図８は、フェ
イズ・ロックド・ループ回路の同期を検出した同期検出
出力にもとづいて選択信号Ｃを生成する場合を示し、ま
た、図９は外部からの信号を選択信号Ｃとして使用する
場合を示す。

【００４７】また、本実施例においても、第２実施例と
同様に、フリップフロップ回路２をポジティブエッジト
リガ形とし、第１及び第２のエクスクルーシブノア回路
４及び６をエクスクルーシブノア回路とすることもでき
る。

【００４８】つぎに、本発明に係るフェイズ・ロックド
・ループ回路について説明する。

【００４９】図１０は本発明の第４実施例（請求項５に
対応）に係るフェイズ・ロックド・ループ回路の構成図
である。本実施例は従来技術に係るフェイズ・ロックド
・ループ回路に比較前処理回路が追加されたものであ
る。

【００５０】図１０参照 図において、１０は本発明の第１実施例・第２実施例に
係る比較前処理回路である。Ｒ1 は基準信号であり、Ｖ
1 は比較信号である。２０は比較前処理回路１０の出力
信号Ｒ0 とＶ0 とを比較し、信号Ｖ0 の位相が信号Ｒ0
の位相より遅れているとアップ信号Ｕを出力し、信号Ｖ
0 の位相が信号Ｒ0 の位相より進んでいるとダウン信号
Ｄを出力する比較回路である。３０はチャージ・ポンプ
とフィルタ回路であり、パルス状信号を積算して直流電
圧として出力し、また、ループに所望の応答特性を与え
るものである。４０は電圧制御発振器（ＶＣＯ）であ
り、入力される電圧値に対応する周波数の信号を発生す
る。５０はこのＶＣＯ４０の出力を分周して上記の比較
前処理回路の比較信号としてフィードバックする分周回
路であり、必要に応じて設けられる。

【００５１】図１１は本発明の第５実施例（請求項５に
対応）に係るフェイズ・ロックド・ループ回路の構成図
である。

【００５２】図１１参照 本実施例が第４実施例と相違する点は、比較前処理回路
に本発明に係る第３実施例が使用されている点のみであ
る。したがって、詳細な説明は省略する。

【００５３】図１２は本発明の第６実施例（請求項６に
対応）に係るフェイズ・ロックド・ループ回路の構成図
である。

【００５４】図１２参照 図において、６０は本発明に係る比較前処理回路１０と
比較回路２０との中間に設けられる第３の選択手段であ
る。この選択手段６０は選択信号Ｓによって、比較前処
理回路１０の出力信号Ｒ0 とＶ0 とを入力信号とする
か、他の基準信号ＲE と分周回路５０の出力（分周回路
５０を不要とするときはＶＣＯ４０の出力）信号とを入
力信号とするか、または、比較回路への入力信号をカッ
トするかを選択する。他の符号の説明は第４実施例の場
合と同一である。

【００５５】なお、本実施例における比較前処理回路は
本発明に係る第１実施例〜第３実施例のいずれあっても
よい（図１２は本発明の第１実施例・第２実施例の場合
である。）。

【００５６】また、選択信号Ｓの発生回路は図８・図９
と同一である。

【００５７】本実施例の利点は、フェイズ・ロックド・
ループ回路の動作開始・同期引き込み・同期確立時等の
動作状態、または、基準信号の状態・他の基準信号の使
用等により比較回路入力信号を選択することが可能にな
り、同期引き込み動作の高速化・同期の安定保持等の高
性能化が実現できることゝ、さらに、入力信号をカット
してフェイズ・ロックド・ループ回路のループ動作を停
止することが可能になり、ＶＣＯのフリーラン周波数の
調整・測定等フェイズ・ロックド・ループ回路の調整・
調査が簡単に行なえることである。

【００５８】

【発明の効果】以上説明したとおり、本発明に係る比較
前処理回路は、基準信号を遅延させて動作する遅延回路
と、基準信号をデータ入力とし比較信号をクロック入力
として出力信号を出力するフリップフロップ回路とを有
しているか、基準信号を遅延する遅延回路と、この出力
をさらに遅延する遅延回路と、これら両遅延回路の出力
を入力とするエクスクルーシブノア回路と、基準信号を
データ入力とし比較信号をクロック入力として出力信号
を出力するフリップフロップ回路と、このフリップフロ
ップ回路の出力を遅延する遅延回路と、この遅延回路の
出力と上記のフリップフロップ回路の出力とを入力とす
るエクスクルーシブノア回路を有しているか、この比較
前処理回路に選択手段を付加して上記二種類の比較前処
理回路の機能のいずれかを選択することを可能とするか
しているので、基準信号の比較基準がある場合のみ比較
信号が次段の比較回路に出力されるから、基準信号が周
期性のない信号やランダムな信号（例えば欠落があった
り、“０”か“１”が連続している信号）であっても、
同期状態において不要なアップ・ダウン信号の発生はな
い。

【００５９】また、本発明に係るフェイズ・ロックド・
ループ回路においては、本発明に係る比較前処理回路が
従来技術に係るフェイズ・ロックド・ループ回路の比較
回路の前段に追加され、フェイズ・ロックド・ループ回
路の出力を直接または分周回路を介して比較前処理回路
の比較入力としてフィードバックすることゝされている
ので、基準信号に欠落等の状態があっても、それによっ
て同期状態での動作が不安定になったり、ジッターが発
生することはない。さらに、本発明に係る上記のフェイ
ズ・ロックド・ループ回路の比較前処理回路と比較回路
との中間に選択手段が設けられるフェイズ・ロックド・
ループ回路においては、副次的効果としてフェイズ・ロ
ックド・ループ回路の動作状態・基準信号の状態等に応
じて比較回路入力を選択することができ、フェイズ・ロ
ックド・ループ回路の周期引き込み動作の高速化・同期
の安定保持等の高性能化が実現可能である。

【００６０】したがって、本発明は、入力される基準信
号が周期性の無い信号、ランダムな信号、例えば欠落が
あったり、“０”か“１”が連続している信号の場合で
も、不要なアップ・ダウン信号の発生を防止することが
でき、フェイズ・ロックド・ループ回路の安定な動作を
可能とする比較前処理回路とフェイズ・ロックド・ルー
プ回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る比較前処理回路の構
成説明図である。

【図２】本発明の第１実施例の動作を示すタイムチャー
トである。

【図３】本発明の第１実施例の動作の詳細を示すタイム
チャートである。

【図４】本発明の第２実施例に係る比較前処理回路の構
成説明図である。

【図５】本発明の第２実施例の動作を示すタイムチャー
トである。

【図６】本発明の第２実施例の動作の詳細を示すタイム
チャートである。

【図７】本発明の第３実施例に係る比較前処理回路の構
成説明図である。

【図８】選択信号発生回路の構成例の説明図である。

【図９】選択信号発生回路の他の構成例の説明図であ
る。

【図１０】本発明の第４実施例に係るフェイズ・ロック
ド・ループ回路の構成図である。

【図１１】本発明の第５実施例に係るフェイズ・ロック
ド・ループ回路の構成図である。

【図１２】本発明の第６実施例に係るフェイズ・ロック
ド・ループ回路の構成図である。

【図１３】従来技術に係るフェイズ・ロックド・ループ
回路の構成図である。

【図１４】従来技術に係る比較回路の一例の構成図であ
る。

【図１５】従来技術に係る比較回路の他の例の構成図で
ある。

【図１６】従来技術に係る比較回路の動作を示すタイム
チャートである。

【符号の説明】

１ 第１の遅延回路 ２ フリップフロップ回路 ３ 第２の遅延回路 ４ 第１のエクスクルーシブノア回路 ５ 第３の遅延回路 ６ 第２のエクスクルーシブノア回路 ７ 第１の選択手段 ８ 第２の選択手段 １０ 比較前処理回路 ２０ 比較回路 ３０ チャージ・ポンプとフィルタ回路 ４０ 電圧制御発振器 ５０ 分周回路 ６０ 第３の選択手段

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基準信号（Ｒ1 ）を入力され、該基準信
   号（Ｒ1 ）を遅延させた信号（Ｒ0 ）を出力する第１の
   遅延回路（１）と、 前記基準信号（Ｒ1 ）をデータ入力とし、比較信号（Ｖ
   1 ）をクロック入力として出力信号（Ｖ0 ）を出力する
   フリップフロップ回路（２）とを有することを特徴とす
   る比較前処理回路。
2. 【請求項２】 基準信号（Ｒ1 ）を入力され、該基準信
   号（Ｒ1 ）を遅延させる第１の遅延回路（１）と、 該第１の遅延回路（１）の出力信号を遅延させる第２の
   遅延回路（３）と、 該第２の遅延回路（３）の出力信号と前記第１の遅延回
   路（１）の出力信号とを入力されて排他的論理出力信号
   （Ｒ0 ）を出力する第１のエクスクルーシブノア回路
   （４）と、 前記基準信号（Ｒ1 ）をデータ入力とし、比較信号（Ｖ
   1 ）をクロック入力とするフリップフロップ回路（２）
   と、 該フリップフロップ回路（２）の出力信号を遅延させる
   第３の遅延回路（５）と、 該第３の遅延回路（５）の出力信号と前記フリップフロ
   ップ回路（２）の出力信号とを入力されて排他的論理出
   力信号（Ｖ0 ）を出力する第２のエクスクルーシブノア
   回路（６）とを有することを特徴とする比較前処理回
   路。
3. 【請求項３】 基準信号（Ｒ1 ）を入力され、該基準信
   号（Ｒ1 ）を遅延させる第１の遅延回路（１）と、 該第１の遅延回路（１）の出力信号を遅延させる第２の
   遅延回路（３）と、 該第２の遅延回路（３）の出力信号と前記第１の遅延回
   路（１）の出力信号とを入力されて排他的論理出力信号
   （Ｒ0 ）を出力する第１のエクスクルーシブノア回路
   （４）と、 該第１のエクスクルーシブノア回路（４）の出力信号と
   前記第１の遅延回路（１）の出力信号とのいずれかを選
   択信号（Ｃ）にもとづいて選択する第１の選択手段
   （７）と、 前記基準信号（Ｒ1 ）をデータ入力とし、比較信号（Ｖ
   1 ）をクロック入力とするフリップフロップ回路（２）
   と、 該フリップフロップ回路（２）の出力信号を遅延させる
   第３の遅延回路（５）と、 該第３の遅延回路（５）の出力信号と前記フリップフロ
   ップ回路（２）の出力信号とを入力されて排他的論理出
   力信号（Ｖ0 ）を出力する第２のエクスクルーシブノア
   回路（６）と、 該第２のエクスクルーシブノア回路（６）の出力信号と
   前記フリップフロップ回路（２）の出力信号とのいずれ
   かを前記選択信号（Ｃ）にもとづいて選択する第２の選
   択手段（８）とを有することを特徴とする比較前処理回
   路。
4. 【請求項４】 フェイズ・ロックド・ループ回路の同期
   検出信号または外部からの信号により生成した信号を前
   記第１の選択手段（７）と第２の選択手段（８）との選
   択信号（Ｃ）として使用することを特徴とする請求項３
   記載の比較前処理回路。
5. 【請求項５】 請求項１、２、３、４記載の比較前処理
   回路のいずれか一つを使用するか、または、複数を併用
   してなることを特徴とするフェイズ・ロックド・ループ
   回路。
6. 【請求項６】 請求項１、２、３、４記載の比較前処理
   回路のいずれか一つを使用するか、または、複数を併用
   してなり、前記比較前処理回路と比較回路との中間に第
   ３の選択手段（６０）を設けて前記比較回路の入力を選
   択可能にすることを特徴とするフェイズ・ロックド・ル
   ープ回路。