JPH118552A - 位相同期発振器 - Google Patents
位相同期発振器Info
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- JPH118552A JPH118552A JP9177728A JP17772897A JPH118552A JP H118552 A JPH118552 A JP H118552A JP 9177728 A JP9177728 A JP 9177728A JP 17772897 A JP17772897 A JP 17772897A JP H118552 A JPH118552 A JP H118552A
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- output
- channel transistor
- voltage
- low
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】オフセットやジッタの小さな位相同期発振器を
提供する。 【解決手段】基準クロックと、フリップフロップ用のク
ロツクとを位相比較する位相比較器１と、位相比較器１
の出力をローパスフィルタリングするロ一パスフィルタ
３と、ローパスフィルタ３の出力により前記基準クロツ
クを遅延させる可変遅延回路４とを備え、可変遅延回路
４が、電圧制御電流源４１，４４とインバータ４２，４
３を直列接続したスルーレイトリミツタで構成され、遅
延量を連続的に可変する。
提供する。 【解決手段】基準クロックと、フリップフロップ用のク
ロツクとを位相比較する位相比較器１と、位相比較器１
の出力をローパスフィルタリングするロ一パスフィルタ
３と、ローパスフィルタ３の出力により前記基準クロツ
クを遅延させる可変遅延回路４とを備え、可変遅延回路
４が、電圧制御電流源４１，４４とインバータ４２，４
３を直列接続したスルーレイトリミツタで構成され、遅
延量を連続的に可変する。
Description
【０００１】
【発明の属する技術分野】本発明は位相同期発振器に関
し、特に、オフセットやジッタの小さな位相同期発振器
に関する。
し、特に、オフセットやジッタの小さな位相同期発振器
に関する。
【０００２】
【従来の技術】従来、フリップフロップのクロック入力
信号と、集積回路のクロック入力端子の信号との位相を
一致させるように制御して、クロツク回路の遅延を補償
する位相同期発振器においては、クロック入力端子の信
号と、フリップフロップのクロツク入力信号が位相比較
器に入力され、位相比較器の出力がチャージポンプに入
力される。このチャージポンプ出力はローパスフイルタ
に入力され、ローパスフイルタ出力により上記２つの信
号の位相差が減少するように可変遅延回路を制御するこ
とにより、フリップフロップのクロック入力信号をクロ
ック入力信号に一致、すなわち同期させる。
信号と、集積回路のクロック入力端子の信号との位相を
一致させるように制御して、クロツク回路の遅延を補償
する位相同期発振器においては、クロック入力端子の信
号と、フリップフロップのクロツク入力信号が位相比較
器に入力され、位相比較器の出力がチャージポンプに入
力される。このチャージポンプ出力はローパスフイルタ
に入力され、ローパスフイルタ出力により上記２つの信
号の位相差が減少するように可変遅延回路を制御するこ
とにより、フリップフロップのクロック入力信号をクロ
ック入力信号に一致、すなわち同期させる。
【０００３】従来のこの種の位相同期発振器の一例が特
公平２−０８９４２２号公報に開示されており、その回
路構成が図６に示されている。
公平２−０８９４２２号公報に開示されており、その回
路構成が図６に示されている。
【０００４】図６を参照すると、従来の位相同期発振器
は、電圧制御発振器６と位相同期ループ部７とから成
る。位相同期ループ部７は、それぞれが制御信号に基づ
いて信号遅延時間が制御される直列接続されたｍ段の遅
延段からなり、基準周波数信号ＦREFを遅延する第１の
可変遅延回路７１と、第１の可変遅延回路７１の出力を
その１／２周期だけ遅延して出力する第１のインバータ
７２と、位相比較器７３と、チャージポンプ７４及びロ
ーパスフィルタ（ＬＰＦ）７５とを有し、このように第
１のインバータ７２の出力と上記基準周波数信号の位相
差に応じた位相差電圧を発生する位相差電圧発生手段
と、基準電圧と上記位相差電圧に基づいて第１の可変遅
延回路７１内の各遅延段における信号遅延時間を決定す
るためのレベル変換機能をもつ上記制御信号を発生する
第１の制御信号発生手段７６とを備える。
は、電圧制御発振器６と位相同期ループ部７とから成
る。位相同期ループ部７は、それぞれが制御信号に基づ
いて信号遅延時間が制御される直列接続されたｍ段の遅
延段からなり、基準周波数信号ＦREFを遅延する第１の
可変遅延回路７１と、第１の可変遅延回路７１の出力を
その１／２周期だけ遅延して出力する第１のインバータ
７２と、位相比較器７３と、チャージポンプ７４及びロ
ーパスフィルタ（ＬＰＦ）７５とを有し、このように第
１のインバータ７２の出力と上記基準周波数信号の位相
差に応じた位相差電圧を発生する位相差電圧発生手段
と、基準電圧と上記位相差電圧に基づいて第１の可変遅
延回路７１内の各遅延段における信号遅延時間を決定す
るためのレベル変換機能をもつ上記制御信号を発生する
第１の制御信号発生手段７６とを備える。
【０００５】電圧制御発振器６は、それぞれが第１の可
変遅延回路７１内の各遅延段と同様な構成で、直列接続
されたｎ段の遅延段からなる策２の可変遅延回路６１、
第２の可変遅延回路６１の出力をその入力側に帰還する
ことにより第２の可変遅延回路６１と共にリング発振回
路を構成する第２のインバータ６２と、出力周波数制御
用の制御電圧と上記位相差電圧に基づいて第２の可変遅
延回路６１内の各遅延段における信号遅延時間を決定す
るための制御信号を発生するレベル変換機能を有する第
２の制御信号発生手段６３とを備える。
変遅延回路７１内の各遅延段と同様な構成で、直列接続
されたｎ段の遅延段からなる策２の可変遅延回路６１、
第２の可変遅延回路６１の出力をその入力側に帰還する
ことにより第２の可変遅延回路６１と共にリング発振回
路を構成する第２のインバータ６２と、出力周波数制御
用の制御電圧と上記位相差電圧に基づいて第２の可変遅
延回路６１内の各遅延段における信号遅延時間を決定す
るための制御信号を発生するレベル変換機能を有する第
２の制御信号発生手段６３とを備える。
【０００６】上記回路の位相比較器７３は、その２つの
入力Ｆref及びＮＤＯの位相を比較し、後者が遅れてい
たら、その出力ＣＰまたはＤＰの内第１の可変遅延回路
７１の遅延を減らす極性のパルスを発生する。このパル
スは、チャージポンプ７４で電圧に変換され、ローパス
フィルタ７５で積分され、レベル変換されたＶrefとと
もに第１の遅延手段７１の遅延時問を制御する。この位
相同期ループはＶrefが入力されているとき、第１の可
変遅延回路７１と第１のインバータ７２の遅延時間の合
計が１Ｔになるように制御する。
入力Ｆref及びＮＤＯの位相を比較し、後者が遅れてい
たら、その出力ＣＰまたはＤＰの内第１の可変遅延回路
７１の遅延を減らす極性のパルスを発生する。このパル
スは、チャージポンプ７４で電圧に変換され、ローパス
フィルタ７５で積分され、レベル変換されたＶrefとと
もに第１の遅延手段７１の遅延時問を制御する。この位
相同期ループはＶrefが入力されているとき、第１の可
変遅延回路７１と第１のインバータ７２の遅延時間の合
計が１Ｔになるように制御する。
【０００７】したがって、同一回路構成と同一電圧Ｖof
fを印加された第２の可変遅延回路６１と第２のインバ
ータ６２の遅延時間の合計は、ＶcontがＶrefに等しい
場合、Ｆrefの１Ｔに等しくなり、第２の可変遅延回路
６１と第２のインバータ６２で構成されるリング発振回
路の発振周波数はＦrefに等しくなる。
fを印加された第２の可変遅延回路６１と第２のインバ
ータ６２の遅延時間の合計は、ＶcontがＶrefに等しい
場合、Ｆrefの１Ｔに等しくなり、第２の可変遅延回路
６１と第２のインバータ６２で構成されるリング発振回
路の発振周波数はＦrefに等しくなる。
【０００８】上述の従来の位相同期発振器は、製造条件
のばらつきによる発振中心周波数の変動を無くすという
ものであるが、オフセット、ジッタの小さい位相同期発
振器を実現するものではない。
のばらつきによる発振中心周波数の変動を無くすという
ものであるが、オフセット、ジッタの小さい位相同期発
振器を実現するものではない。
【０００９】そこで、他の従来の位相同期発振器として
図７に示すような回路が提案されている。図７におい
て、この位相同期発振器は、直列接続された遅延ゲート
８５A、８５B、８５C、………、８５N-1、８５Nと、各
遅延ゲートの出力が接続されたセレクタ８３と、セレク
タ８３の出力が接続されたバッファ８４と、バッファ８
４の出力と入力端子からの信号ＣＬＫrefが入力される
位相比較器８１と、位相比較器８１の出力が入力され、
出力がセレクタ８３の制御端子に接続された制御回路８
２とを具備する。
図７に示すような回路が提案されている。図７におい
て、この位相同期発振器は、直列接続された遅延ゲート
８５A、８５B、８５C、………、８５N-1、８５Nと、各
遅延ゲートの出力が接続されたセレクタ８３と、セレク
タ８３の出力が接続されたバッファ８４と、バッファ８
４の出力と入力端子からの信号ＣＬＫrefが入力される
位相比較器８１と、位相比較器８１の出力が入力され、
出力がセレクタ８３の制御端子に接続された制御回路８
２とを具備する。
【００１０】位相比較器８１は、その２つの入力ＣＬＫ
ref及びＣＬＫoutの位相を比較し、その出力が入力され
る制御回路８２は、ＣＬＫref及びＣＬＫoutの位相差を
小さくするように、セレクタ８３を切り替える。例え
ば、ＣＬＫoutがＣＬＫrefより位相が遅れている場合、
制御回路８２は、遅延時間を減らす方向にセレクタ８３
を切り替える。
ref及びＣＬＫoutの位相を比較し、その出力が入力され
る制御回路８２は、ＣＬＫref及びＣＬＫoutの位相差を
小さくするように、セレクタ８３を切り替える。例え
ば、ＣＬＫoutがＣＬＫrefより位相が遅れている場合、
制御回路８２は、遅延時間を減らす方向にセレクタ８３
を切り替える。
【００１１】今、セレクタ８３が遅延ゲート８５N-1の
出力を選択しているとすると、遅延ゲート８５N-1の出
力より遅延の少ない遅延ゲート、例えば遅延ゲート８５
Cの出力を選択するように、セレクタ８３を切り替え
る。
出力を選択しているとすると、遅延ゲート８５N-1の出
力より遅延の少ない遅延ゲート、例えば遅延ゲート８５
Cの出力を選択するように、セレクタ８３を切り替え
る。
【００１２】ＣＬＫoutがＣＬＫrefより位相が進んでい
る場合、制御回路８２は、遅延時間を増やす方向にセレ
クタ８３を切り替える。こうして、ＣＬＫoutの位相を
ＣＬＫrefの位相に一致させるように制御する。
る場合、制御回路８２は、遅延時間を増やす方向にセレ
クタ８３を切り替える。こうして、ＣＬＫoutの位相を
ＣＬＫrefの位相に一致させるように制御する。
【００１３】
【発明が解決しようとする課題】しかしながら、図７に
示すような位相同期発信器は、可変遅延回路を遅延ゲー
トの直列接続により実現しているので、位相同期発振器
の面積を大きくできないという制約から遅延ゲートの段
数の上限が決まってしまい、位相同期時のオフセツト及
びジツタと、最低動作周波数がトレードオフの関係にな
るという問題がある。例えば、遅延ゲートの段数をＳ
段、遅延ゲートの単位遅延量をＴd秒、最低動作周波数
をＦminとすると、Ｆmin＝１／（Ｓ×Ｔｄ）となり、最
低動作周波数を下げようとすると、遅延ゲートの単位遅
延量を大きくする必要がある。
示すような位相同期発信器は、可変遅延回路を遅延ゲー
トの直列接続により実現しているので、位相同期発振器
の面積を大きくできないという制約から遅延ゲートの段
数の上限が決まってしまい、位相同期時のオフセツト及
びジツタと、最低動作周波数がトレードオフの関係にな
るという問題がある。例えば、遅延ゲートの段数をＳ
段、遅延ゲートの単位遅延量をＴd秒、最低動作周波数
をＦminとすると、Ｆmin＝１／（Ｓ×Ｔｄ）となり、最
低動作周波数を下げようとすると、遅延ゲートの単位遅
延量を大きくする必要がある。
【００１４】ところが、遅延ゲートの段数で位相の調整
を行うため、位相同期時のオフセツト及びジッタが遅延
ゲートの単位遅延量に比例するので、遅延ゲートの単位
遅延量は大きくできない。従って、オフセット及びジッ
タの大きさが実用上問題ないほど小さくできるように、
遅延ゲートの単位遅延量を決めている。このため、最低
動作周波数をあまり低く出来ないという問題がある。
を行うため、位相同期時のオフセツト及びジッタが遅延
ゲートの単位遅延量に比例するので、遅延ゲートの単位
遅延量は大きくできない。従って、オフセット及びジッ
タの大きさが実用上問題ないほど小さくできるように、
遅延ゲートの単位遅延量を決めている。このため、最低
動作周波数をあまり低く出来ないという問題がある。
【００１５】そこで、本発明の目的は、オフセットやジ
ッタの小さな位相同期発振器を提供することにある。
ッタの小さな位相同期発振器を提供することにある。
【００１６】
【課題を解決するための手段】前述の課題を解決するた
め、本発明による位相同期発振器は、基準クロックと、
フリップフロップ用のクロツクとを位相比較する位相比
較器と、この位相比較器の出力をローパスフィルタリン
グするロ一パスフィルタと、このローパスフィルタ出力
の出力により前記基準クロツクを遅延させる可変遅延回
路とを備える位相同期発振器において、前記可変遅延回
路が、電圧制御電流源とインバータを直列接続したスル
ーレイトリミツタで構成され、遅延量を連続的に可変す
るように構成されている。
め、本発明による位相同期発振器は、基準クロックと、
フリップフロップ用のクロツクとを位相比較する位相比
較器と、この位相比較器の出力をローパスフィルタリン
グするロ一パスフィルタと、このローパスフィルタ出力
の出力により前記基準クロツクを遅延させる可変遅延回
路とを備える位相同期発振器において、前記可変遅延回
路が、電圧制御電流源とインバータを直列接続したスル
ーレイトリミツタで構成され、遅延量を連続的に可変す
るように構成されている。
【００１７】ここで、前記可変遅延回路は、第１の電圧
制御電流源、Ｐチャンネルトランジスタ、Ｎチャンネル
トランジスタ及び第２の電圧制御電流源から成り、前記
位相比較器の出力が前記Ｐチャンネルトランジスタ及び
Ｎチャンネルトランジスタのゲートに接続され、前記ロ
ーパスフィルタの出力は、前記第１の電圧制御電流源及
び第２の電圧制御電流源の制御端子に入力され、前記第
１の電圧制御電流源は前記Ｐチャンネルトランジスタの
ソースに接続され、前記Ｐチャンネルトランジスタのド
レインは前記Ｎチャンネルトランジスタのドレインに接
続され、前記Ｎチャンネルトランジスタのソースは前記
第２の電圧制御電流源に接続される。また、前記位相比
較器と前記ローパスフィルタ間には、チャージポンプが
接続されている。
制御電流源、Ｐチャンネルトランジスタ、Ｎチャンネル
トランジスタ及び第２の電圧制御電流源から成り、前記
位相比較器の出力が前記Ｐチャンネルトランジスタ及び
Ｎチャンネルトランジスタのゲートに接続され、前記ロ
ーパスフィルタの出力は、前記第１の電圧制御電流源及
び第２の電圧制御電流源の制御端子に入力され、前記第
１の電圧制御電流源は前記Ｐチャンネルトランジスタの
ソースに接続され、前記Ｐチャンネルトランジスタのド
レインは前記Ｎチャンネルトランジスタのドレインに接
続され、前記Ｎチャンネルトランジスタのソースは前記
第２の電圧制御電流源に接続される。また、前記位相比
較器と前記ローパスフィルタ間には、チャージポンプが
接続されている。
【００１８】
【発明の実施の形態】次に本発明による位相同期発振器
の実施形態を図面を参照しながら説明する。図１は本発
明の位相同期発振器の好適実施形態の主要部のブロック
図を示す。
の実施形態を図面を参照しながら説明する。図１は本発
明の位相同期発振器の好適実施形態の主要部のブロック
図を示す。
【００１９】図１において、クロック入力端子から入力
されるＣＬＫrefは、位相比較器１と、可変遅延回路４
を構成するＰチャンネルトランジスタ４２及びＮチャン
ネルトランジスタ４３のゲートに接続される。位相比較
器１の出力は、チャージポンプ２の入力に接続され、チ
ャージポンプ２の出力は、ローパスフィルタ３の入力に
接続される。ローパスフィルタ３の出力は、第１の電圧
制御電流源４１及び第２の電圧制御電流源４４の制御端
子に入力される。第１の電圧制御電流源４１は、Ｐチャ
ンネルトランジスタ４２のソースに接続され、Ｐチャン
ネルトランジスタ４２のドレインはＮチャンネルトラン
ジスタ４３のドレインとバッファ５の入力に接続され、
Ｎチャンネルトランジスタ４３のソースは第２の電圧制
御電流源４４に接続される。
されるＣＬＫrefは、位相比較器１と、可変遅延回路４
を構成するＰチャンネルトランジスタ４２及びＮチャン
ネルトランジスタ４３のゲートに接続される。位相比較
器１の出力は、チャージポンプ２の入力に接続され、チ
ャージポンプ２の出力は、ローパスフィルタ３の入力に
接続される。ローパスフィルタ３の出力は、第１の電圧
制御電流源４１及び第２の電圧制御電流源４４の制御端
子に入力される。第１の電圧制御電流源４１は、Ｐチャ
ンネルトランジスタ４２のソースに接続され、Ｐチャン
ネルトランジスタ４２のドレインはＮチャンネルトラン
ジスタ４３のドレインとバッファ５の入力に接続され、
Ｎチャンネルトランジスタ４３のソースは第２の電圧制
御電流源４４に接続される。
【００２０】第１の電圧制御電流源４１、Ｐチャンネル
トランジスタ４２、Ｎチャンネルトランジスタ４３及び
第２の電圧制御電流源４４は、可変遅延回路４を構成す
る。バッファ５の出力は、位相比較器１の入力と集積回
路内のフリップフロップのクロック端子に接続される。
トランジスタ４２、Ｎチャンネルトランジスタ４３及び
第２の電圧制御電流源４４は、可変遅延回路４を構成す
る。バッファ５の出力は、位相比較器１の入力と集積回
路内のフリップフロップのクロック端子に接続される。
【００２１】図２は、図１の位相比較器１、チャージポ
ンプ２及びローパスフイルタ３の具体的な回路図であ
る。基準クロックＣＬＫref及びクロック出力ＣＬＫout
は、それぞれＤフリップフロップ１１及び１２のクロツ
ク入力に入力され、Ｄフリップフロップ１１及び１２の
Ｄ入力はハイクランプされている。Ｄフリツプフロップ
１１及び１２のＱ出力は、ＡＮＤゲート１３に入力さ
れ、ＡＮＤゲート１３の出力は、Ｄフリップフロップ１
１およぴ１２のリセット端子に入力される。
ンプ２及びローパスフイルタ３の具体的な回路図であ
る。基準クロックＣＬＫref及びクロック出力ＣＬＫout
は、それぞれＤフリップフロップ１１及び１２のクロツ
ク入力に入力され、Ｄフリップフロップ１１及び１２の
Ｄ入力はハイクランプされている。Ｄフリツプフロップ
１１及び１２のＱ出力は、ＡＮＤゲート１３に入力さ
れ、ＡＮＤゲート１３の出力は、Ｄフリップフロップ１
１およぴ１２のリセット端子に入力される。
【００２２】Ｄフリツプフロツプ１１のＱ出力は、イン
バータ１４に入力される。インバータ１４の出力及びＤ
フリツプフロップ１２のＱ出力は、それぞれ、電源２１
と接地の間に直列接続されたＰチャンネルトランジスタ
２２及びＮチャンネルトランジスタ２３のゲートに接続
される。Ｐチャンネルトランジスタ２２及びＮチャンネ
ルトランジスタ２３のドレインは、抵抗３１の一端に接
続され、抵抗３１の他端はロ一パスフィルタ３の出力で
あり、抵抗３２及びコンデンサ３３がロ一パスフィルタ
３の出力と接地の間に直列接続される。
バータ１４に入力される。インバータ１４の出力及びＤ
フリツプフロップ１２のＱ出力は、それぞれ、電源２１
と接地の間に直列接続されたＰチャンネルトランジスタ
２２及びＮチャンネルトランジスタ２３のゲートに接続
される。Ｐチャンネルトランジスタ２２及びＮチャンネ
ルトランジスタ２３のドレインは、抵抗３１の一端に接
続され、抵抗３１の他端はロ一パスフィルタ３の出力で
あり、抵抗３２及びコンデンサ３３がロ一パスフィルタ
３の出力と接地の間に直列接続される。
【００２３】図３と図４は、図１のスルーレイトリミッ
タ４の具体的回路図と各部信号波形図である。遅延制御
入力端子４１１は、ソースが接地されたＮチャンネルト
ランジスタ４１３のゲート及びレインに接統され、ソー
ス及びゲートが電源４２０に接統されたＰチャンネルト
ランジスタ４１２のドレインに接続され、さらにソース
が接地されたＮチャンネルトランジスタ４１５及び４１
９のゲートに接続される。
タ４の具体的回路図と各部信号波形図である。遅延制御
入力端子４１１は、ソースが接地されたＮチャンネルト
ランジスタ４１３のゲート及びレインに接統され、ソー
ス及びゲートが電源４２０に接統されたＰチャンネルト
ランジスタ４１２のドレインに接続され、さらにソース
が接地されたＮチャンネルトランジスタ４１５及び４１
９のゲートに接続される。
【００２４】Ｎチャンネルトランジスタ４１５のドレイ
ンは、ソースが電源４２０に接続されたＰチャンネルト
ランジスタ４１４のゲート及びドレインと、ソースが電
源４２０に接続されたＰチャンネルトランジスタ４１６
のゲートに接続される。
ンは、ソースが電源４２０に接続されたＰチャンネルト
ランジスタ４１４のゲート及びドレインと、ソースが電
源４２０に接続されたＰチャンネルトランジスタ４１６
のゲートに接続される。
【００２５】Ｐチャンネルトランジスタ４１６のドレイ
ンは、Ｐチャンネルトランジスタ４１７のソースに接続
され、Ｐチャンネルトランジスタ４１７のドレインは、
Ｎチャンネルトランジスタ４１８のドレインと、バッフ
ア４２１の入力に接続される。Ｐチャンネルトランジス
タ４１７及びＮチャンネルトランジスタ４１８のゲート
に基準クロツクが入力される。バッファ４２１の出力が
図４のＣである。
ンは、Ｐチャンネルトランジスタ４１７のソースに接続
され、Ｐチャンネルトランジスタ４１７のドレインは、
Ｎチャンネルトランジスタ４１８のドレインと、バッフ
ア４２１の入力に接続される。Ｐチャンネルトランジス
タ４１７及びＮチャンネルトランジスタ４１８のゲート
に基準クロツクが入力される。バッファ４２１の出力が
図４のＣである。
【００２６】図１において、位相比較器１は、クロック
入力端子から入力された基準クロツクＣＬＫrefとクロ
ック出力ＣＬＫoutとを位相比較する。図５は、クロツ
ク出力ＣＬＫoutが基準クロックＣＬＫrefに対し、
（ａ）位相遅れ、（ｂ）位相進み、（ｃ）位相同期時に
おける信号ＣＰ及びＤＰの波形を示したものである。こ
の位相差信号は、チャージポンプ２で電圧に変換され、
さらにローパスフィルタ３で高周波成分がカットされ、
スルーレイトリミッタ４の電圧制御電流源４１及び４４
の制御端子に入力される。
入力端子から入力された基準クロツクＣＬＫrefとクロ
ック出力ＣＬＫoutとを位相比較する。図５は、クロツ
ク出力ＣＬＫoutが基準クロックＣＬＫrefに対し、
（ａ）位相遅れ、（ｂ）位相進み、（ｃ）位相同期時に
おける信号ＣＰ及びＤＰの波形を示したものである。こ
の位相差信号は、チャージポンプ２で電圧に変換され、
さらにローパスフィルタ３で高周波成分がカットされ、
スルーレイトリミッタ４の電圧制御電流源４１及び４４
の制御端子に入力される。
【００２７】図１のスルーレイトリミッタ４の動作を、
図３と図４を用いて説明する。遅延制御入力端子４１１
の電圧に応じてＮチャンネルトランジスタ４１５及びＮ
チャンネルトランジスタ４１９の電流ｉが決まる。Ｐチ
ャンネルトランジスタ４１４及び４１６は、カレントミ
ラーを構成しており、Ｐチャンネルトランジスタ４１６
の電流の大きさもｉとなる。
図３と図４を用いて説明する。遅延制御入力端子４１１
の電圧に応じてＮチャンネルトランジスタ４１５及びＮ
チャンネルトランジスタ４１９の電流ｉが決まる。Ｐチ
ャンネルトランジスタ４１４及び４１６は、カレントミ
ラーを構成しており、Ｐチャンネルトランジスタ４１６
の電流の大きさもｉとなる。
【００２８】図４に示すように、点Ｂにおける電圧の傾
きは電流ｉの大きさに比例するので、しきい値Ｖthに達
する時間を可変でき、従って遅延時間を可変できる。例
えば、電流ｉの大きさを小さくすると、遅延時間を大き
くできる。図３からわかるように、Ｐチャンネルトラン
ジスタ４１６及び４１７、Ｎチャンネルトランジスタ４
１８及び４１９の直列接続１段の最大遅延時間は、基準
クロックの１／２周期なので、１／２周期以上必要な場
合は、２段接続する。Ｐチャンネルトランジスタ４１２
はデプレッション型を用い、遅延制御入力端子１の信号
がない場合の電流を決める。
きは電流ｉの大きさに比例するので、しきい値Ｖthに達
する時間を可変でき、従って遅延時間を可変できる。例
えば、電流ｉの大きさを小さくすると、遅延時間を大き
くできる。図３からわかるように、Ｐチャンネルトラン
ジスタ４１６及び４１７、Ｎチャンネルトランジスタ４
１８及び４１９の直列接続１段の最大遅延時間は、基準
クロックの１／２周期なので、１／２周期以上必要な場
合は、２段接続する。Ｐチャンネルトランジスタ４１２
はデプレッション型を用い、遅延制御入力端子１の信号
がない場合の電流を決める。
【００２９】図１において、ローパスフィルタ３の出力
は、スルーレイトリミツタ４の遅延制御入力端子４１１
に入力され、スルーレイトリミッタ４は、基準クロツク
ＣＬＫrefとクロック出力ＣＬＫoutの位相差を小さくす
るように、遅延時間を調整する。
は、スルーレイトリミツタ４の遅延制御入力端子４１１
に入力され、スルーレイトリミッタ４は、基準クロツク
ＣＬＫrefとクロック出力ＣＬＫoutの位相差を小さくす
るように、遅延時間を調整する。
【００３０】
【発明の効果】以上説明したように、本発明の＃は、可
変遅延回路の遅延量を連続的に可変することをできるの
で、最低動作周波数を上げることな〈、つまり動作周波
数範囲を狭めることなく、オフセット、ジッタの小さな
位相同期発振器を実現できる。つまり、遅延時間を連続
的に調整して位相同期を行うので、従来の位相同期発振
器と異なり、動作周波数範囲を狭めることなく、位相同
期時のオフセット及びジツタを小さくできる。
変遅延回路の遅延量を連続的に可変することをできるの
で、最低動作周波数を上げることな〈、つまり動作周波
数範囲を狭めることなく、オフセット、ジッタの小さな
位相同期発振器を実現できる。つまり、遅延時間を連続
的に調整して位相同期を行うので、従来の位相同期発振
器と異なり、動作周波数範囲を狭めることなく、位相同
期時のオフセット及びジツタを小さくできる。
【００３１】また、この他に、多数の遅延バッファを直
列接続する従来の位相同期発振器と比較して、本発明の
位相同期発振器は、占有面積を小さくできるので、集積
回路の面積を小さ〈できるという利点もある。
列接続する従来の位相同期発振器と比較して、本発明の
位相同期発振器は、占有面積を小さくできるので、集積
回路の面積を小さ〈できるという利点もある。
【図１】本発明にによる位相同期発振器の実施形態例を
示すブロック図である。
示すブロック図である。
【図２】図１における位相比較器１、チャージポンプ２
及びロ一パスフィルタ３の構成例を示す図である。
及びロ一パスフィルタ３の構成例を示す図である。
【図３】図１におけるスルーレイトリミッタ４の構成例
を示す図である。
を示す図である。
【図４】図３に示す回路の各部の信号波形図である。
【図５】図１における位相比較器１の入出力波形を示す
図である。
図である。
【図６】従来の第１の位相同期発振器を示すブロック図
である。
である。
【図７】従来の第２の位相同期発振器を示すブロック図
である。
である。
１ 位相比較器 ２ チャージポンプ ３ ローパスフィルタ ４ 可変遅延回路（スルーレイトリミッタ） ５ バッファ １１，１２ Ｄフリップフロップ １３ ＡＮＤゲート １４ インバータ ２１ 電源 ２２ Ｐチャンネルトランジスタ ２３ Ｎチャンネルトランジスタ ３１，３２ 抵抗 ３３ コンデンサ ４１ 第１の電圧制御電流源 ４２ Ｐチャンネルトランジスタ ４３ Ｎチャンネルトランジスタ ４４ 第２の電圧制御電流源
Claims (3)
- 【請求項１】基準クロックと、フリップフロップ用のク
ロツクとを位相比較する位相比較器と、この位相比較器
の出力をローパスフィルタリングするロ一パスフィルタ
と、このローパスフィルタ出力の出力により前記基準ク
ロツクを遅延させる可変遅延回路とを備える位相同期発
振器において、前記可変遅延回路が、電圧制御電流源と
インバータを直列接続したスルーレイトリミツタで構成
され、遅延量を連続的に可変することを特徴とする位相
同期発振器。 - 【請求項２】前記可変遅延回路は、第１の電圧制御電流
源、Ｐチャンネルトランジスタ、Ｎチャンネルトランジ
スタ及び第２の電圧制御電流源から成り、前記位相比較
器の出力が前記Ｐチャンネルトランジスタ及びＮチャン
ネルトランジスタのゲートに接続され、前記ローパスフ
ィルタの出力は、前記第１の電圧制御電流源及び第２の
電圧制御電流源の制御端子に入力され、前記第１の電圧
制御電流源は前記Ｐチャンネルトランジスタのソースに
接続され、前記Ｐチャンネルトランジスタのドレインは
前記Ｎチャンネルトランジスタのドレインに接続され、
前記Ｎチャンネルトランジスタのソースは前記第２の電
圧制御電流源に接続されている請求項１に記載の位相同
期発振器。 - 【請求項３】前記位相比較器と前記ローパスフィルタ間
には、チャージポンプが接続されている請求項１に記載
の位相同期発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177728A JPH118552A (ja) | 1997-06-18 | 1997-06-18 | 位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177728A JPH118552A (ja) | 1997-06-18 | 1997-06-18 | 位相同期発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118552A true JPH118552A (ja) | 1999-01-12 |
Family
ID=16036086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177728A Pending JPH118552A (ja) | 1997-06-18 | 1997-06-18 | 位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118552A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006254401A (ja) * | 2005-02-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 遅延ロックドループ回路 |
| US7649373B2 (en) | 2006-09-15 | 2010-01-19 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit with voltage drop detector |
| JP2010200364A (ja) * | 2005-02-09 | 2010-09-09 | Panasonic Corp | 遅延ロックドループ回路 |
-
1997
- 1997-06-18 JP JP9177728A patent/JPH118552A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006254401A (ja) * | 2005-02-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 遅延ロックドループ回路 |
| US7705645B2 (en) | 2005-02-09 | 2010-04-27 | Panasonic Corporation | Delay locked loop circuit |
| JP2010200364A (ja) * | 2005-02-09 | 2010-09-09 | Panasonic Corp | 遅延ロックドループ回路 |
| US7649373B2 (en) | 2006-09-15 | 2010-01-19 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit with voltage drop detector |
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