JP3983575B2 - 周波数比較器およびそれを用いるロック検出回路 - Google Patents
周波数比較器およびそれを用いるロック検出回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、ジッタが大きいデータ信号に対して、周波数比較を行なう際に誤動作が低減された周波数比較器およびそれを用いたロック検出回路に関する。
【０００２】
【従来の技術】
チップ外部からくる入力信号の周波数と内部発振器で生成される内部クロックの周波数とを比較する回路を周波数比較器と呼ぶ。周波数比較器は内部クロックの周波数が高ければ制御信号ＤＯＷＮを出力し、内部クロックの周波数が低ければ制御信号ＵＰを出力する。周波数比較器はこのように内部発振器の周波数を外部から入力される信号に対して最適化する制御に使用される。
【０００３】
図１６は、従来の周波数比較器５００の構成を示した回路図である。
図１６を参照して、周波数比較器５００は、参考文献 Lawrence M. DeVito「A Versatile Clock Recovery Architecture and Monolithic Implementation」pp.405-420,Monolithic Phase Locked-Loops and Clock Recovery Circuits, edited by B.Razavi, IEEE Press に記載されている回路と同じ回路である。周波数比較器５００は、上記参考文献中Ｆｉｇ．１４に示されており、入力データと互いに位相が９０°異なる４つのクロックとを比較し制御信号ＵＰまたはＤＯＷＮを出力する。
【０００４】
図１７は、図１６の周波数比較器５００の動作を説明するための図である。
図１７を参照して、４相クロックの立ち上がりエッジの位相をそれぞれ０°，９０°，１８０°，２７０°として、入力されるデータ信号ＤＡＴＡの変化点（以降データエッジともいう）がクロックに対してある位相にあることを０°〜３６０°の円グラフ上の位置で表わす。データエッジの位相が０°〜９０°にある場合を領域Ａとする。データエッジの位相が９０°〜１８０°にある場合を領域Ｂとする。データエッジの位相が１８０°〜２７０°にある場合を領域Ｃとする。データエッジの位相が２７０°〜３６０°にある場合を領域Ｄとする。
【０００５】
データ信号ＤＡＴＡのエッジが、１クロック内で領域Ｂから領域Ｃに変化するときに周波数比較器５００は制御信号ＤＯＷＮを出力する。
【０００６】
逆に、１クロック内でデータ信号ＤＡＴＡのエッジが領域Ｃから領域Ｂに変化する場合に周波数比較器５００は制御信号ＵＰを出力する。
【０００７】
データ信号ＤＡＴＡのエッジがＡ領域もしくはＤ領域にある場合には周波数比較器５００は何も出力しない。
【０００８】
データ信号の位相とクロックの位相とが揃っているとき、すなわちロック状態においては、データ信号のエッジが領域Ａもしくは領域Ｄに位置していると考えられる。この状態では周波数比較器は制御信号ＵＰ，ＤＯＷＮを出力せず、この制御信号を受けてクロック周波数を決定するクロックリカバリ回路において周波数一定の条件が保たれると考えられる。
【０００９】
しかし、一般的にはデータ信号にはジッタと呼ばれるデータが切り換わるタイミングのぶれが存在する。理想的には、データエッジの位置は図１７のグラフ上で０°の位置である。しかし、ジッタがたとえばクロックの位相に対して±９０°以上の場合には、ロックしている状態であってもデータエッジの位置がＢ領域やＣ領域にくる可能性がある。このような場合、条件によっては制御信号ＵＰ，ＤＯＷＮが誤って出力されるおそれがある。
【００１０】
図１８は、データ信号ＤＡＴＡにジッタが存在する状態を説明するための動作波形図である。
【００１１】
図１８を参照して、クロック信号ＩＣＬＫの立上がりエッジが０°でありこの立上がりエッジに９０°位相が遅れてクロック信号ＱＣＬＫが立上がる。図１８におけるＡ，Ｂ，Ｃ，Ｄの記号は図１７の領域Ａ，Ｂ，Ｃ，Ｄに対応している。
【００１２】
データ信号ＤＡＴＡをある周期で重ね書きするとアイパターンという模様が見られる。ロック状態におけるアイパターンでは、Ｄ領域とＡ領域との境界を中心としてジッタによる波形のぶれが存在する。
【００１３】
このデータ信号ＤＡＴＡのうちの１つの軌跡であってジッタの大きい場合をアイパターンの下に示している。理想的にはデータ信号ＤＡＴＡは時刻ｔ１で立上がり時刻ｔ４で立下がる。しかし、ジッタが大きいため、データ信号ＤＡＴＡの立上がりエッジが時刻ｔ２よりも遅れた領域Ｂに存在し、その次の立下がりエッジが時刻ｔ３よりさらに前の領域Ｃに存在する場合が示されている。
【００１４】
このような場合には、時刻ｔ３においてデータエッジがＢ領域からＣ領域に変化したので図１７の位相Ｅ１１から位相Ｅ１２に変化したことになり、周波数比較器５００は制御信号ＤＯＷＮを出力する。
【００１５】
図１９は、誤動作する他の場合の動作波形図である。
図１９を参照して、データ信号とクロック信号とが周波数比較器の２つの入力ノードにおいてある一定の位相オフセットをもってロックしているときたとえばデータ信号の平均のエッジが領域Ｃにあるときが示されている。このような場合、次のサイクルのデータ信号ＤＡＴＡのエッジがジッタにより領域Ｂにくると制御信号ＵＰが出力される。つまり時刻ｔ１におけるデータ信号ＤＡＴＡの立上がりエッジは領域Ｃにおいてサンプリングされ次に時刻ｔ２においてデータ信号ＤＡＴＡの立下がりエッジが領域Ｂにてサンプリングされる。このような場合に制御信号ＵＰが出力される。
【００１６】
【発明が解決しようとする課題】
従来の周波数比較器５００では、データ信号ＤＡＴＡのジッタが大きい場合、瞬間的に本来データ信号ＤＡＴＡのエッジが想定されていない場所にくると、平均的にはクロック周波数とデータ周期とが同じであるにも拘らず制御信号が出力されてしまう。
【００１７】
したがってジッタが大きいデータ信号に対する周波数比較回路は、このようなエラーを改善する必要があった。
【００１８】
この発明の目的は、ジッタが大きいデータ信号とクロック信号とを比較する場合に誤動作が低減された周波数比較器およびそれを用いたロック検出回路を提供することである。
【００１９】
【課題を解決するための手段】
請求項１に記載の周波数比較器は、等しいクロック周波数であり基準エッジの位相がそれぞれ０°，９０°，１８０°，２７０°である第１〜第４のクロック信号を用い、クロック周波数とデータ信号の周波数とを比較する周波数比較器である。周波数比較器は、データ信号を第１および第３のクロック信号に応じて受けて、データ信号の信号遷移点のクロック信号に対する位相が０°〜１８０°にあるか否かを検知する第１の検知部と、データ信号を第２および第４のクロック信号に応じて受けて、信号遷移点のクロック信号に対する位相が９０°〜２７０°にあるか否かを検知する第２の検知部と、第１、第２の検知部の出力を受けて信号遷移点のクロック信号に対する位相の変化を検出し、クロック周波数とデータ信号の周波数との比較結果を出力する位相変化検知部とを備える。
【００２０】
請求項２に記載の周波数比較器は、請求項１に記載の周波数比較器の構成に加えて、第１の検知部は、データ信号を、第１、第３のクロック信号に応じてそれぞれ取込んで第１、第２の内部データ信号を出力する第１のデータラッチ部と、第１の内部データ信号を第２の内部データ信号に応じて取込む第２のデータラッチ部とを含み、第２の検知部は、データ信号を、第２、第４のクロック信号に応じてそれぞれ取込んで第３、第４の内部データ信号を出力する第３のデータラッチ部と、第３の内部データ信号を第４の内部データ信号に応じて取込む第４のデータラッチ部とを含む。
【００２１】
請求項３に記載の周波数比較器は、請求項２に記載の周波数比較器の構成に加えて、第２のデータラッチ部は、第１の内部データ信号を第２の内部データ信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、第１の内部データ信号を第２の内部データ信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、第１、第２のフリップフロップ回路の保持データに応じて信号遷移点のクロック信号に対する位相が０°〜１８０°にあるか否かを判断する第１の位相判定部とを含み、第４のデータラッチ部は、第３の内部データ信号を第４の内部データ信号の立上りエッジに応じて取込む第３のフリップフロップ回路と、第３の内部データ信号を第４の内部データ信号の立下りエッジに応じて取込む第４のフリップフロップ回路と、第３、第４のフリップフロップ回路の保持データに応じて信号遷移点のクロック信号に対する位相が９０°〜２７０°にあるか否かを判断する第２の位相判定部とを含む。
【００２２】
請求項４に記載の周波数比較器は、請求項１に記載の周波数比較器の構成において、位相変化検知部は、第１の検知部の出力を第２の検知部の出力に応じて取込み、クロック周波数とデータ信号の周波数の大小判定をする。
【００２３】
請求項５に記載の周波数比較器は、請求項４に記載の周波数比較器の構成に加えて、位相変化検知部は、第１の検知部の出力を第２の検知部の出力信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、第１の検知部の出力を第２の検知部の出力信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、第１、第２のフリップフロップ回路の出力に応じて比較結果を出力する出力部とを含む。
【００２４】
請求項６に記載のロック検出回路は、クロック周波数とデータ信号の周波数とを比較して、周波数が異なる場合に制御信号を活性化する周波数比較器と、所定期間あたりの制御信号の活性化期間をクロックに応じてカウントし、カウント値が所定数を超えた場合にオーバフロー検出信号を出力する計数処理部と、ロック検出信号が活性化された後にオーバフロー検出信号が連続して所定数回活性化された場合に、ロック検出信号を非活性化させ、ロック検出信号が非活性化された後にはオーバフロー検出信号が連続して所定数回非活性化された場合に、ロック検出信号を活性化させるヒステリシス生成部とを備える。そして、周波数比較器は、等しいクロック周波数であり基準エッジの位相がそれぞれ０°，９０°，１８０°，２７０°である第１〜第４のクロック信号を用い、クロック周波数とデータ信号の周波数とを比較する。周波数比較器は、データ信号を第１および第３のクロック信号に応じて受けて、データ信号の信号遷移点のクロック信号に対する位相が０°〜１８０°にあるか否かを検知する第１の検知部と、データ信号を第２および第４のクロック信号に応じて受けて、信号遷移点のクロック信号に対する位相が９０°〜２７０°にあるか否かを検知する第２の検知部と、第１、第２の検知部の出力を受けて信号遷移点のクロック信号に対する位相の変化を検出し、クロック周波数とデータ信号の周波数との比較結果を出力する位相変化検知部とを含む。
【００２５】
請求項７に記載のロック検出回路は、請求項６に記載のロック検出回路の構成に加えて、計数処理部は、所定期間のうちで制御信号がクロック周波数よりデータ信号の周波数が高いことを示している期間をカウントする第１のカウンタと、所定期間のうちで制御信号がクロック周波数よりデータ信号の周波数が低いことを示している期間をカウントする第２のカウンタと、第１、第２のカウンタのカウント値のいずれかが所定期間のうちで所定値を超えた場合にオーバーフロー検出信号を出力する出力部とを含む。
【００２６】
請求項８に記載のロック検出回路は、請求項６に記載のロック検出回路の構成に加えて、ヒステリシス生成部は、オーバフロー検出信号をクロックに応じて順次シフトする複数のフリップフロップを含むシフトレジスタと、複数のフリップフロップの保持データがすべて第１の値であるときにセットされ、複数のフリップフロップの保持データがすべて第１の値の反転値である第２の値であるときにリセットされるラッチ回路とを含む。
【００２８】
請求項９に記載のロック検出回路は、請求項６に記載のロック検出回路の構成に加えて、第１の検知部は、データ信号を、第１、第３のクロック信号に応じてそれぞれ取込んで第１、第２の内部データ信号を出力する第１のデータラッチ部と、第１の内部データ信号を第２の内部データ信号に応じて取込む第２のデータラッチ部とを含み、第２の検知部は、データ信号を、第２、第４のクロック信号に応じてそれぞれ取込んで第３、第４の内部データ信号を出力する第３のデータラッチ部と、第３の内部データ信号を第４の内部データ信号に応じて取込む第４のデータラッチ部とを含む。
【００２９】
請求項１０に記載のロック検出回路は、請求項９に記載のロック検出回路の構成に加えて、第２のデータラッチ部は、第１の内部データ信号を第２の内部データ信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、第１の内部データ信号を第２の内部データ信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、第１、第２のフリップフロップ回路の保持データに応じて信号遷移点のクロック信号に対する位相が０°〜１８０°にあるか否かを判断する第１の位相判定部とを含み、第４のデータラッチ部は、第３の内部データ信号を第４の内部データ信号の立上りエッジに応じて取込む第３のフリップフロップ回路と、第３の内部データ信号を第４の内部データ信号の立下りエッジに応じて取込む第４のフリップフロップ回路と、第３、第４のフリップフロップ回路の保持データに応じて信号遷移点のクロック信号に対する位相が９０°〜２７０°にあるか否かを判断する第２の位相判定部とを含む。
【００３０】
請求項１１に記載のロック検出回路は、請求項６に記載のロック検出回路の構成において、位相変化検知部は、第１の検知部の出力を第２の検知部の出力に応じて取込み、クロック周波数とデータ信号の周波数の大小判定をする。
【００３１】
請求項１２に記載のロック検出回路は、請求項１１に記載のロック検出回路の構成に加えて、位相変化検知部は、第１の検知部の出力を第２の検知部の出力信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、第１の検知部の出力を第２の検知部の出力信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、第１、第２のフリップフロップ回路の出力に応じて比較結果を出力する出力部とを含む。
【００３２】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお図中同一符号は同一または相当部分を示す。
【００３３】
図１は、本発明の実施の形態におけるロック検出回路１の構成を示した概略ブロック図である。
【００３４】
図１を参照して、ロック検出回路１は、互いに９０°位相の異なる４相クロックＣＬＫとデータ信号ＤＡＴＡとの位相比較を行ない制御信号ＵＰ２，ＤＮ２を出力する周波数比較器２と、制御信号ＵＰ２，ＤＮ２をカウントアップし、一定のカウント値以上のオーバフローを検出する計数処理部８と、クロック信号ＣＬＫを１／Ｎに分周してクロック信号ＣＬＫＮを出力する分周部４と、クロック信号ＣＬＫＮをさらに１／Ｍに分周してクロック信号ＣＬＫＮＭを出力する分周部６と、オーバフローした結果を示す信号ＬＯＬ２にヒステリシスをもたせ信号ＬＯＬおよびＳＷを出力するヒステリシス生成部１０と、信号ＳＷに応じて制御信号ＵＰ２，ＤＮ２をそれぞれ制御信号ＵＰ，ＤＯＷＮとして出力する出力ゲート回路１２とを含む。
【００３５】
出力ゲート回路１２は、制御信号ＵＰ２と信号ＳＷとを受けて信号ＵＰを出力するＡＮＤ回路１４と、制御信号ＤＮ２と信号ＳＷとを受けて制御信号ＤＯＷＮを出力するＡＮＤ回路１６とを含む。
【００３６】
クロック信号ＣＬＫは互いに９０°位相の異なるクロック信号ＩＣＬＫ，ＱＣＬＫと、これらの反転クロックであるクロック信号／ＩＣＬＫ，／ＱＣＬＫとを含む。
【００３７】
周波数比較器２の出力は、従来例の説明でも述べたように、ジッタの大きいデータ信号ＤＡＴＡが入力されると誤った出力をする可能性がある。そこで、周波数比較器２の出力する制御信号ＵＰ２，ＤＮ２を計数処理部８は後に説明するｎビットバイナリカウンタによってカウントアップする。このカウンタは、定期的に（Ｍサイクル毎に）クリアされ、ゼロから再びカウントアップ動作を開始する。このような構成により、Ｍサイクル期間にカウントアップする値が２のｎ乗以上になったときにオーバフローが検出され信号ＬＯＬ２がＨレベルに活性化される。
【００３８】
ヒステリシス生成部１０では、Ｍ×Ｎサイクル毎に信号ＬＯＬ２を観測する。信号ＬＯＬ２が何回か連続して活性化された場合に初めて信号ＬＯＬが出力される。信号ＬＯＬは、ロックが外れた状態（Loss of Lock）を示す信号である。
【００３９】
また、逆にヒステリシス生成部１０は、１度信号ＬＯＬを活性化すると、信号ＬＯＬ２が連続する複数サイクル非活性化状態にあるのを見て初めて信号ＬＯＬをＬレベルに非活性化する。このようなヒステリシスを信号ＬＯＬにもたせることで、信号ＬＯＬが誤ってＨレベルになったりＬレベルになったりすることを防ぐ。
【００４０】
信号ＳＷは、連続して何サイクルか信号ＬＯＬ２が活性化されて初めてＨレベルとなる。つまり、信号ＳＷは制御信号ＵＰ２もしくは制御信号ＤＮ２が連続して複数回十分に活性化された条件で初めてＨレベルとなり、この結果制御信号ＵＰまたは制御信号ＤＯＷＮが出力される。
【００４１】
図２は、図１における周波数比較器２の構成を示した回路図である。
図２を参照して、周波数比較器２は、データ信号ＤＡＴＡを受けて反転するインバータ２２と、インバータ２２の出力を受けて反転するインバータ２４と、インバータ２４の出力が０°〜１８０°に存在するか否かをクロック信号ＩＣＬＫ，／ＩＣＬＫに基づいて判断する検知部２５と、インバータ２４の出力信号のエッジが９０°〜２７０°の範囲内にあるか否かを検知する検知部２６と、検知部２５が出力する信号ＳＸおよび検知部２６が出力する信号ＳＹとに応じてデータ信号ＤＡＴＡのエッジの位相がどのように変化しているかを判断し制御信号ＵＰ２，ＤＮ２を出力する位相変化検知部２７とを含む。
【００４２】
検知部２５は、インバータ２４の出力をクロック信号ＩＣＬＫ，／ＩＣＬＫに応じて高速にラッチし信号ＳＡ，ＳＢを出力するデータラッチ部３０と、信号ＳＡを信号ＳＢに応じてラッチするデータラッチ部３１とを含む。
【００４３】
データラッチ部３０は、Ｄフリップフロップ３６，３８を含む。Ｄフリップフロップ３６，３８はクロック信号の立下がりエッジでデータを取込むＤフリップフロップであり信号として相補な出力Ｑ，ＱＢを出力する。
【００４４】
Ｄフリップフロップ３６は、Ｄ入力にインバータ２４の出力を受けクロック入力ノードにクロック信号ＩＣＬＫを受けＱ出力として信号ＳＡを出力する。
【００４５】
Ｄフリップフロップ３８は、Ｄ入力にインバータ２４の出力を受けクロック入力ノードにクロック信号／ＩＣＬＫを受けＱ出力として信号ＳＢを出力し、ＱＢ出力として信号ＳＢの反転信号を出力する。
【００４６】
データラッチ部３１は、クロック入力ノードに与えられる信号の立下がりエッジでデータを取込み相補な出力Ｑ，ＱＢを出力するＤフリップフロップ５２，５４と、Ｄフリップフロップ５２，５４の保持データに応じてデータエッジの位相が０°〜１８０°にあるか否かを判定する位相判定部５３とを含む。
【００４７】
位相判定部５３は、ＮＡＮＤ回路５６，５８と、ＮＡＮＤ回路５６，５８の出力にそれぞれ応じてセットおよびリセットされるＳＲフリップフロップ７２とを含む。
【００４８】
Ｄフリップフロップ５２は、Ｄ入力に信号ＳＡを受けクロック入力ノードにＤフリップフロップ３８のＱＢ出力を受けＱ出力として信号ＳＥを出力する。
【００４９】
Ｄフリップフロップ５４は、Ｄ入力に信号ＳＡを受けクロック入力ノードに信号ＳＢを受けてＱ出力として信号ＳＦを出力する。
【００５０】
ＮＡＮＤ回路５６は、信号ＳＥと信号ＳＦの反転出力であるＤフリップフロップ５４のＱＢ出力とを受ける。ＮＡＮＤ回路５８は、信号ＳＦと信号ＳＥの反転信号であるＤフリップフロップ５２のＱＢ出力とを受ける。ＮＡＮＤ回路５６の出力はＳＲフリップフロップ７２のセット入力に与えられる。ＮＡＮＤ回路５８の出力はＳＲフリップフロップ７２のリセット入力に与えられる。ＳＲフリップフロップ７２のＱ出力からは信号ＳＸが出力される。
【００５１】
検知部２６は、インバータ２４の出力をクロック信号ＩＣＬＫ，／ＩＣＬＫに応じて高速にラッチし信号ＳＣ，ＳＤを出力するデータラッチ部３２と、信号ＳＣを信号ＳＤに応じてラッチするデータラッチ部３３とを含む。
【００５２】
データラッチ部３２は、Ｄフリップフロップ４０，４２を含む。Ｄフリップフロップ４０，４２はクロック信号の立下がりエッジでデータを取込むＤフリップフロップであり信号として相補な出力Ｑ，ＱＢを出力する。
【００５３】
Ｄフリップフロップ４０は、Ｄ入力にインバータ２４の出力を受けクロック入力ノードにクロック信号ＩＣＬＫを受けＱ出力として信号ＳＣを出力する。
【００５４】
Ｄフリップフロップ４２は、Ｄ入力にインバータ２４の出力を受けクロック入力ノードにクロック信号／ＩＣＬＫを受けＱ出力として信号ＳＤを出力し、ＱＢ出力として信号ＳＤの反転信号を出力する。
【００５５】
データラッチ部３３は、クロック入力ノードに与えられる信号の立下がりエッジでデータを取込み相補な出力Ｑ，ＱＢを出力するＤフリップフロップ６２，６４と、Ｄフリップフロップ６２，６４の保持データに応じてデータエッジの位相が９０°〜２７０°にあるか否かを判定する位相判定部６３とを含む。
【００５６】
位相判定部６３は、ＮＡＮＤ回路６６，６８と、ＮＡＮＤ回路６６，６８の出力にそれぞれ応じてセットおよびリセットされるＳＲフリップフロップ７４とを含む。
【００５７】
Ｄフリップフロップ６２は、Ｄ入力に信号ＳＣを受けクロック入力ノードにＤフリップフロップ４２のＱＢ出力を受けＱ出力として信号ＳＧを出力する。
【００５８】
Ｄフリップフロップ６４は、Ｄ入力に信号ＳＣを受けクロック入力ノードに信号ＳＤを受けてＱ出力として信号ＳＨを出力する。
【００５９】
ＮＡＮＤ回路６６は、信号ＳＧと信号ＳＨの反転出力であるＤフリップフロップ６４のＱＢ出力とを受ける。ＮＡＮＤ回路６８は、信号ＳＨと信号ＳＧの反転信号であるＤフリップフロップ６２のＱＢ出力とを受ける。ＮＡＮＤ回路６６の出力はＳＲフリップフロップ７４のセット入力に与えられる。ＮＡＮＤ回路６８の出力はＳＲフリップフロップ７４のリセット入力に与えられる。ＳＲフリップフロップ７４のＱ出力からは信号ＳＹが出力される。
【００６０】
位相変化検知部２７は、クロックの立下がりエッジでデータを取込み相補な出力Ｑ，ＱＢを出力するリセット付きＤフリップフロップ８２〜８８と、ＮＯＲ回路２８，２９とを含む。
【００６１】
Ｄフリップフロップ８２は、Ｄ入力に信号ＳＸを受けクロック入力ノードにＳＲフリップフロップ７４のＱＢ出力を受けリセット入力に信号ＲＥＳＥＴを受けＱ出力からは信号ＳＸ２を出力する。Ｄフリップフロップ８４は、信号ＳＸ２をＤ入力に受けクロック入力ノードにＳＲフリップフロップ７４のＱＢ出力を受けリセット入力に信号ＲＥＳＥＴを受けＱ出力からは信号ＳＸ３を出力する。
【００６２】
Ｄフリップフロップ８６は、Ｄ入力に信号ＳＸを受けクロック入力ノードに信号ＳＹを受けリセット入力に信号ＲＥＳＥＴを受けてＱ出力から信号ＳＹ２を出力する。Ｄフリップフロップ８８は、Ｄ入力に信号ＳＹ２を受けクロック入力ノードに信号ＳＹを受けリセット入力に信号ＲＥＳＥＴを受けてＱ出力から信号ＳＹ３を出力する。
【００６３】
ＮＯＲ回路２８は、信号ＳＸ３と信号ＳＹ３の反転信号であるＤフリップフロップ８８のＱＢ出力とを受けて制御信号ＵＰ２を出力する。ＮＯＲ回路２９は、信号ＳＹ３と信号ＳＸ３の反転信号であるＤフリップフロップ８４のＱＢ出力とを受けて制御信号ＤＮ２を出力する。
【００６４】
図３は、図２における検知部２５の動作を説明するための動作波形図である。
図２、図３を参照して、時刻ｔ１〜ｔ７はデータ信号ＤＡＴＡのエッジが位相０°〜１８０°の間に存在している場合を示しており、時刻ｔ９〜ｔ１４は、データ信号ＤＡＴＡのエッジが位相１８０°〜３６０°の間にある場合を示している。
【００６５】
時刻ｔ１のクロック信号ＩＣＬＫの立上がりエッジが位相０°を示す。時刻ｔ２におけるクロック信号ＩＣＬＫの立下がりエッジが位相１８０°を示す。時刻ｔ３におけるクロック信号ＩＣＬＫの立上がりエッジが位相３６０°を示す。
【００６６】
時刻ｔ１におけるクロック信号ＩＣＬＫの立上がりエッジすなわちクロック信号／ＩＣＬＫの立下がりエッジでは、Ｄフリップフロップ３８によってデータ信号ＤＡＴＡがラッチされ信号ＳＢはＬレベルに確定する。
【００６７】
時刻ｔ２のクロック信号ＩＣＬＫの立下がりエッジにおいて、Ｄフリップフロップ３６によってデータ信号ＤＡＴＡが取込まれ、信号ＳＡがＬレベルからＨレベルに変化する。時刻ｔ３ではＤフリップフロップ３８がデータ信号ＤＡＴＡを取込むので信号ＳＢはＬレベルからＨレベルに変化する。
【００６８】
Ｄフリップフロップ５２は、信号ＳＢが立上がるとその反転信号の立下がりに応じてデータを取込むので、時刻ｔ３において信号ＳＡが取込まれ信号ＳＥはＨレベルに確定する。信号ＳＥがＨレベルになるとその反転信号が与えられるＮＡＮＤ回路５８の出力がＨレベルとなり、ＳＲフリップフロップ７２はリセットされ信号ＳＸがＬレベルとなる。
【００６９】
続いて、時刻ｔ４において信号ＳＡがＬレベルに立下がり、時刻ｔ５において信号ＳＢが立下がる。すると、時刻ｔ５以降は信号ＳＥがＨレベルに確定し、信号ＳＦがＬレベルに確定する。またＳＲフリップフロップ７２のセット信号Ｓ７２はＬレベルに確定しリセット信号Ｒ７２はＨレベルに確定する。したがってこのようにデータ信号ＤＡＴＡのエッジが位相０°〜１８０°の間に存在する場合には信号ＳＸはＬレベルになる。
【００７０】
時刻ｔ６〜ｔ７の動作は、時刻ｔ１〜ｔ５と同様であるので、動作の説明は繰返さない。
【００７１】
次に、データ信号ＤＡＴＡの位相が１８０°〜３６０°の間に存在する場合について説明する。
【００７２】
時刻ｔ８において信号ＳＢがＬレベルになり時刻ｔ９において信号ＳＡがＬレベルになる。
【００７３】
時刻ｔ１０において信号ＳＢがＬレベルからＨレベルに変化すると、信号ＳＥがＬレベルに確定し、応じてセット信号Ｓ７２がＨレベルにセットされる。時刻ｔ１１において信号ＳＡがＬレベルからＨレベルに変化し、時刻ｔ１２において信号ＳＢがＨレベルからＬレベルに変化する。
【００７４】
すると、時刻ｔ１２において信号ＳＦがＨレベルとなり、応じてリセット信号Ｒ７２はＬレベルに確定する。その結果ＳＲフリップフロップ７２はセットされ信号ＳＸはＨレベルとなる。時刻ｔ１３〜ｔ１４においても時刻ｔ８〜ｔ１２の動作が繰返される。
【００７５】
このように、データ信号ＤＡＴＡのデータエッジの位相が０°〜１８０°の間にある場合には信号ＳＸはＬレベルになる。一方、データエッジの位相が１８０°〜３６０°の間にある場合には信号ＳＸはＨレベルになる。
【００７６】
検知部２６は、クロック信号ＩＣＬＫと９０°位相のずれたクロック信号ＱＣＬＫに基づいて同様な動作を行なう。
【００７７】
図４は、データ信号ＤＡＴＡのエッジの位相によって信号ＳＸ，ＳＹがどのように変化するかを説明するための動作波形図である。
【００７８】
図４を参照して、時刻ｔ１，ｔ１１，ｔ２１およびｔ３１はそれぞれ位相０°を示しており、時刻ｔ２，ｔ１２，ｔ２２，ｔ３２はそれぞれ位相９０°を示している。また、時刻ｔ３，ｔ１３，ｔ２３，ｔ３３は位相１８０°を示しており、時刻ｔ４，ｔ１４，ｔ２４，ｔ３４はそれぞれ位相２７０°を示している。さらに時刻ｔ５，ｔ１５，ｔ２５，ｔ３５は位相３６０°を示している。
【００７９】
時刻ｔ１〜ｔ６においてデータ信号ＤＡＴＡの位相が０°から９０°にある場合について説明する。この場合には、時刻ｔ５において信号ＳＸがＬレベルに確定し、時刻ｔ６において信号ＳＹがＨレベルに確定する。
【００８０】
時刻ｔ１１〜ｔ１６においてデータ信号ＤＡＴＡの位相が９０°〜１８０°にある場合について説明する。この場合には、時刻ｔ１５において信号ＳＸはＬレベルに確定し、時刻ｔ１６において信号ＳＹはＬレベルに確定する。
【００８１】
時刻ｔ２１〜ｔ２６においてデータ信号ＤＡＴＡの位相が１８０°〜２７０°の間にある場合を説明する。この場合には、時刻ｔ２６において信号ＳＸはＨレベルに確定し信号ＳＹはＬレベルに確定する。
【００８２】
時刻ｔ３１〜ｔ３６においてデータ信号ＤＡＴＡの位相が２７０°〜３６０°の間にある場合について説明する。この場合には、時刻ｔ３６において信号ＳＸおよびＳＹはともにＨレベルに確定する。
【００８３】
以上説明したように、信号ＳＸ，ＳＹの組合せによってデータエッジの存在する位置が示される。
【００８４】
図５は、図２における位相変化検知部２７の動作を説明するための図である。
図２、図５を参照して、検知部２５，２６が出力する信号ＳＸ，ＳＹによってデータ信号ＤＡＴＡのエッジの位相がＡ，Ｂ，Ｃ，Ｄ領域のいずれの領域に存在するかがわかる。
【００８５】
すなわち、領域Ａにデータ信号ＤＡＴＡの位相が存在する場合には、信号ＳＸ＝“Ｌ”，ＳＹ＝“Ｈ”となる。領域Ｂにエッジが存在する場合には信号ＳＸ＝“Ｌ”，ＳＹ＝“Ｌ”となる。
【００８６】
また、領域Ｃにエッジが存在する場合にはＳＸ＝“Ｈ”，ＳＹ＝“Ｌ”となる。領域Ｄにエッジが存在する場合にはＳＸ＝“Ｈ”，ＳＹ＝“Ｈ”となる。
【００８７】
Ｄフリップフロップ８２，８４は信号ＳＹの反転信号をクロック入力ノードに受けているので、信号ＳＹがＬレベルからＨレベルに変化したときに入力信号を取込むことになる。このとき取込んだ信号ＳＸがＬレベルであればデータエッジの位相は位置Ｅ２から位置Ｅ１に変化したことになる。
【００８８】
逆に取込んだ信号ＳＸがＨレベルであればデータエッジの位相は位置Ｅ３から位置Ｅ４に変化したことになる。したがって信号ＳＸ３がＨレベルであればＥ３からＥ４に位相が変化したことが検知されていることになる。
【００８９】
Ｄフリップフロップ８６，８８は、信号ＳＹの立下がりエッジでデータを取込む。取込んだ信号ＳＸがＬレベルであれば、位相はＥ１からＥ２に変化したことになる。逆に取込んだ信号ＳＸがＨレベルであれば、位相はＥ４からＥ３に変化したことになる。このように、信号ＳＹ３がＨレベルである場合には位相はＥ４からＥ３に変化したことが検知されていることになる。
【００９０】
そして、ＮＯＲ回路２８において信号ＳＸ３がＬレベルで、かつ、信号ＳＹ３がＨレベルであることが検知されてこのときにデータ信号ＤＡＴＡの周期がクロック信号よりも長いと判断され制御信号ＵＰ２がＨレベルに活性化される。
【００９１】
ＮＯＲ回路２９においては、信号ＳＸ３がＨレベルで、かつ、信号ＳＹ３がＬレベルであることが検知されて、この場合にデータ信号ＤＡＴＡの周期がクロック信号よりも短いと判断され制御信号ＤＮ２がＨレベルに活性化される。
【００９２】
図６は、データ信号ＤＡＴＡの位相がクロック信号に対して徐々に早まる場合を示した動作波形図である。
【００９３】
図２、図６を参照して、データ信号ＤＡＴＡは“ＬＬＨＬＬＨ…”のようにＬデータが２回とＨデータが１回の繰り返し信号が入力されている。１データの周期がクロックサイクルよりも短いため、初段のＤフリップフロップ３６，３８，４０，４２はＨデータを取込めない場合がある。
【００９４】
信号ＳＡには、３，１３，２２番目のＨデータが取込まれていない状態が示される。信号ＳＢでは、８，１８番目のＨデータが取込まれていない場合が示されている。信号ＳＣには１，１０，２０番目のＨデータが取込まれていない場合が示されている。信号ＳＤには６，１５番目のデータが取込まれていない状態が示されている。
【００９５】
このような取込まれていないデータが存在する前後において、信号ＳＡと信号ＳＢの位相関係が逆転しているのがわかる。具体的には、７番目のＨデータは信号ＳＡの方が信号ＳＢよりも早いが、９番目のＨデータでは信号ＳＢの方が信号ＳＡよりも早い。
【００９６】
この位相の変化に応じて信号ＳＥ，ＳＦが変化し時刻ｔ４において信号ＳＸがＬレベルからＨレベルに変化している。このように位相関係が変化する結果時刻ｔ１において信号ＳＹがＨレベルからＬレベルに立下がり、信号ＳＹ２がＨレベルに確定する。
【００９７】
以上のような位相関係の変化によって、時刻ｔ２において信号ＳＸがＨレベルからＬレベルに立下がる。時刻ｔ３において、信号ＳＹがＬレベルからＨレベルに立上がり信号ＳＸ２がＬレベルに確定する。時刻ｔ４において、信号ＳＸがＬレベルからＨレベルに立上がる。時刻ｔ５において、信号ＳＹがＨレベルからＬレベルに立下がり信号ＳＹ３がＨレベルに確定する。時刻ｔ６において、信号ＳＸがＨレベルからＬレベルに立下がる。時刻ｔ７において、信号ＳＹがＬレベルからＨレベルに立上がると信号ＳＸ３がＬレベルに確定し、応じて制御信号ＵＰ２がＨレベルに確定する。
【００９８】
このように、データ信号ＤＡＴＡの周期がクロックサイクルよりも短い場合には周波数比較器は制御信号ＵＰ２をＨレベルに活性化する。制御信号ＵＰが、たとえばクロック信号を発生する回路に与えられると、これに応じてクロック信号を発生する回路はクロック信号の発振周波数を高くしてデータ信号の周期とクロックサイクルとを合わせるように制御が行なわれる。
【００９９】
図７は、データ信号ＤＡＴＡの周期がクロックサイクルよりも長い場合の動作を説明するための動作波形図である。
【０１００】
データ信号ＤＡＴＡの周期がクロックサイクルよりも長い場合にはデータ信号ＤＡＴＡのエッジが次第にずれることによりＨデータが内部に取込まれない場合もあるが、その逆にＨデータが２度続けて内部に取込まれる場合も生ずる。
【０１０１】
図２、図７を参照して、信号ＳＡは３番目のＨデータが取込まれず、逆に２２番目のＨデータが２度続けて取込まれている状態が示されている。信号ＳＢには、１７番目のＨデータが２度続けて取込まれている状態が示されている。
【０１０２】
信号ＳＣには５番目のＨデータが２度続けて取込まれ、その一方１５番目のＨデータが取込まれなかった状態が示されている。信号ＳＤには、１０番目のＨデータが取込まれなかった状態が示されている。
【０１０３】
信号ＳＡ〜ＳＨの位相関係によって信号ＳＸ，ＳＹが決定される。
時刻ｔ１において信号ＳＸがＬレベルからＨレベルに変化する。時刻ｔ２において信号ＳＹがＬレベルからＨレベルに変化する。応じて信号ＳＸがＨレベルに確定し、信号ＳＸ３もＨレベルに確定する。
【０１０４】
時刻ｔ３において信号ＳＸがＨレベルからＬレベルに変化する。時刻ｔ４において信号ＳＹがＨレベルからＬレベルに変化すると、信号ＳＹ３がＨレベルからＬレベルに変化し、応じて制御信号ＤＮ２がＬレベルからＨレベルに変化する。
【０１０５】
このように、データ信号ＤＡＴＡの周期がクロックサイクルよりも長い場合には制御信号ＤＮ２がＨレベルに設定される。
【０１０６】
図２に示したような周波数比較器２の構成では、データ信号ＤＡＴＡの周期と同じレートのクロックでデータを取込むフリップフロップは初段のＤフリップフロップ３６，３８，４０，４２のみである。
【０１０７】
これらの後段のＤフリップフロップ５２，５４，６２，６４，８２〜８８は、初段の出力データをクロックとして用いるため低速な動作となる。これにより、データ変化の頻度が少なく消費電力が削減できるとともにタイミング設計が容易となる。
【０１０８】
図８は、図１における計数処理部８の構成を示した回路図である。
図８を参照して、計数処理部８は、クロック信号ＣＬＫＮＭの変化に応じてリセットパルスを出力するパルス発生回路１０６と、パルス発生回路１０６の出力に応じてリセットされた後、制御信号ＵＰ２がＨレベルに活性化されている期間をクロック信号ＣＬＫＮに応じてカウントするカウンタ１０２と、パルス発生回路１０６の出力に応じてリセットされた後、制御信号ＤＮ２がＨレベルである期間をクロック信号ＣＬＫＮに応じてカウントするカウンタ１０４とを含む。なお、カウンタ１０２，１０４は、たとえば、ｎビットのバイナリカウンタである。
【０１０９】
計数処理部８は、さらに、カウンタ１０２の最上位ビットを示す信号ＵＭＳＢに応じてリセットされパルス発生回路１０６の出力に応じてセットされるＳＲラッチ回路１０８と、カウンタ１０４の最上位ビットを示す信号ＤＭＳＢに応じてリセットされパルス発生回路１０６の出力に応じてセットされるＳＲラッチ回路１１０と、ＳＲラッチ回路１０８のＱＢ出力とＳＲラッチ回路１１０のＱＢ出力とを受けてオーバフロー検出信号ＬＯＬ２を出力するＯＲ回路１１２とを含む。なお、ＳＲラッチ回路１０８，１１０はセット優先型のラッチ回路である。
【０１１０】
図９は、図８に示した計数処理部８の動作を説明するための動作波形図である。
【０１１１】
図８、図９を参照して、時刻ｔ１においてクロック信号ＣＬＫＮＭがＬレベルからＨレベルに立上がると、パルス発生回路１０６がリセット信号ＲＳＴをパルス状にＨレベルに活性化する。
【０１１２】
応じてカウンタ１０２のカウント値ＣＯＵＮＴは０にリセットされる。また、ＳＲラッチ回路１０８，１１０はセットされるのでともにＱＢ出力からＬレベルを出力する。ＯＲ回路１１２はオーバフロー検出信号ＬＯＬ２としてＬレベルを出力する。
【０１１３】
時刻ｔ２において制御信号ＵＰ２がＬレベルからＨレベルに活性化される。すると、クロック信号ＣＬＫＮに応じてカウンタ１０２がカウント動作を開始しカウント値ＣＯＵＮＴを１，２，３，…と順次カウントアップする。
【０１１４】
時刻ｔ３においてカウント値ＣＯＵＮＴが２のｎ乗になると、カウンタ１０２の最上位ビットを表わす信号ＵＭＳＢがＬレベルからＨレベルに立上がる。応じてＳＲラッチ回路１０８はリセットされＳＲラッチ回路１０８のＱＢ出力である信号ＱＢ１０８はＬレベルからＨレベルに変化する。応じてオーバフロー検出信号ＬＯＬ２はＬレベルからＨレベルに変化する。
【０１１５】
時刻ｔ４において、クロック信号ＣＬＫＮＭの立下がりに応じてリセット信号ＲＳＴがパルス状に活性化される。カウンタ１０２，１０４およびＳＲラッチ回路１０８，１１０は初期状態に戻り、オーバフロー検出信号ＬＯＬ２はＬレベルとなる。
【０１１６】
クロック信号とデータ信号ＤＡＴＡとの周波数の関係により制御信号ＵＰ２，ＤＮ２のいずれか出力される。従来例で示したように、ジッタが大きいデータ信号が入力された場合には、周波数がクロック信号とデータ信号で異なっていても制御信号ＤＮ２，ＵＰ２のいずれも出力されないか、もしくは制御信号ＵＰ２が出るべき場合に制御信号ＤＮ２が出力されたり、その逆に制御信号ＤＮ２が出力されるべき場合に制御信号ＵＰ２が出力されてしまう可能性がある。
【０１１７】
そこで、図８に示したように、Ｎ分周しクロック信号ＣＬＫＮで制御信号ＵＰ２またはＤＮ２をサンプルし、制御信号ＵＰ２またはＤＮ２の頻度をモニタする。クロック信号ＣＬＫＮをさらにＭ分周しクロック信号ＣＬＫＮＭを発生し、クロック信号ＣＬＫＮＭのエッジにおいて定期的にカウンタ１０２，１０４をクリアする。そして、Ｍサイクル期間に制御信号ＵＰ２，ＤＮ２がどの程度出力されているかをカウンタのオーバフローで検出する。
【０１１８】
なお、図８、図９では、クロック信号ＣＬＫＮＭの立上がりエッジでリセットされる場合が示されているが、立下がりエッジでリセットしてもよい。
【０１１９】
Ｍサイクル期間にカウンタがオーバフローするということは、そのカウンタに入力される制御信号の出力頻度が２n／Ｍ以上であることを示す。図８に示す回路により、制御信号ＵＰ２またはＤＮ２の出力頻度のいずれかが２n／Ｍ以上になったとき、オーバフロー検出信号ＬＯＬ２がＨレベルになる。
【０１２０】
カウンタ１０２，１０４のビット数やクロックの分周数を適切な値に設定することで出力頻度のしきい値を設定することが可能である。たとえば、制御信号ＵＰ２が出力される誤動作が多く発生する場合には、ｎを増やせばよい。
【０１２１】
図１０は、図１におけるヒステリシス生成部１０の構成を示した回路図である。
【０１２２】
図１０を参照して、ヒステリシス生成部１０は、それぞれ信号Ｑ１〜ＱＸを出力するＸ個のＤフリップフロップ１２２．１〜１２２．Ｘと、Ｄフリップフロップ１２２．１〜１２２．Ｘの出力する信号Ｑ１〜ＱＸを受けて信号ＳＷを出力するＡＮＤ回路１２４と、信号Ｑ１〜ＱＸを受けるＯＲ回路１２６とを含む。Ｘ個のＤフリップフロップ１２２．１〜１２２．Ｘは、オーバフロー検出信号ＬＯＬ２をクロック信号ＣＬＫＮＭに同期して順にシフトするシフトレジスタを構成する。
【０１２３】
ヒステリシス生成部１０は、さらに、信号ＳＷとＯＲ回路１２６の出力とを受けるＮＯＲ回路１２８と、ＯＲ回路１２６がＨレベルで、かつ、リセット信号ＲＥＳＥＴがＬレベルである場合に出力をＨレベルに活性化させるゲート回路１３０と、ＮＯＲ回路１２８の出力をリセット入力に受けゲート回路１３０の出力をセット入力に受けてＱ出力からロック検出信号ＬＯＬを出力するＳＲラッチ回路１３２とを含む。
【０１２４】
図１１は、ＳＲラッチ回路１３２の構成を示す回路図である。
図１１を参照して、ＳＲラッチ回路１３２は、信号ＱおよびＳを受けて信号ＱＢを出力するＮＡＮＤ回路１３４と、信号ＱＢおよび信号Ｒを受けて信号Ｑを出力するＮＡＮＤ回路１３６とを含む。
【０１２５】
図１２は、ＳＲラッチ回路１３２の動作を説明するための図である。
図１１を参照して、入力Ｓ，ＲがともにＨレベルである場合には、出力Ｑは前の値を保持する。入力Ｓ，ＲがそれぞれＨ，Ｌレベルである場合には、出力ＱがＨレベルとなる。入力Ｓ，ＲがそれぞれＬ，Ｈレベルである場合には、出力ＱはＬレベルとなる。入力Ｓ，ＲがともにＬレベルである組合せは禁止されている。
【０１２６】
図１３は、図１０に示したヒステリシス生成部１０の動作を説明するための第１の動作波形図である。
【０１２７】
図１０、図１３を参照して、時刻ｔ１においてクロック信号ＣＬＫＮＭが立上がり、この立上がりに応じてＤフリップフロップ１２２．１がオーバフロー検出信号ＬＯＬ２を取込み、信号Ｑ１がＬレベルからＨレベルに変化する。信号Ｑ１のＨレベルは、時刻ｔ２においてＤフリップフロップ１２２．２に取込まれるので、信号Ｑ２は時刻ｔ２においてＬレベルからＨレベルに変化する。また時刻ｔ２においてオーバフロー検出信号ＬＯＬ２がＨレベルであるので、信号Ｑ１はＨレベルを維持する。
【０１２８】
時刻ｔ３において、オーバフロー検出信号ＬＯＬ２がＬレベルであった結果、信号Ｑ１がＨレベルからＬレベルに変化する。この変化は、時刻ｔ４において信号Ｑ２に現われる。このように、オーバフロー検出信号ＬＯＬ２がＤフリップフロップ１２２．１に取込まれ、取込まれた結果がクロック信号ＮＮに同期して順にフリップフロップ１２２．２〜１２２．Ｘまでシフトされていく。
【０１２９】
図１４は、ヒステリシス生成部１０の動作を説明するための第２の動作波形図である。
【０１３０】
図１０、図１４を参照して、時刻ｔ１〜ｔ２においては、信号Ｑ１がＨレベルで、かつ、信号Ｑ２がＬレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２はＨレベルで、セット信号Ｓ１３２はＨレベルでありロック検出信号ＬＯＬは前の値を保持する。
【０１３１】
時刻ｔ２〜ｔ３においては、信号Ｑ１，Ｑ２は両方ともＨレベルになり、応じて信号Ｒ１３２はＬレベルになり、信号Ｓ１３２はＨレベルになる。その結果、信号ＬＯＬはＨレベルになる。
【０１３２】
時刻ｔ３〜ｔ４においては、信号Ｑ１がＬレベルで、かつ、信号Ｑ２がＨレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２、セット信号Ｓ１３２はともにＨレベルであり、ロック検出信号ＬＯＬは前の値Ｈレベルを保持する。
【０１３３】
時刻ｔ４〜ｔ５においては、信号Ｑ１がＨレベルで、かつ、信号Ｑ２がＬレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２、セット信号Ｓ１３２はともにＨレベルであり、ロック検出信号ＬＯＬは前の値Ｈレベルを保持する。
【０１３４】
時刻ｔ５〜ｔ６においては、信号Ｑ１，Ｑ２は両方ともＨレベルになり、応じて信号Ｒ１３２はＬレベルになり、信号Ｓ１３２はＨレベルになる。その結果、信号ＬＯＬはＨレベルになる。
【０１３５】
時刻ｔ６〜ｔ７においては、信号Ｑ１がＬレベルで、かつ、信号Ｑ２がＨレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２、セット信号Ｓ１３２はともにＨレベルであり、ロック検出信号ＬＯＬは前の値Ｈレベルを保持する。
【０１３６】
時刻ｔ７〜ｔ９においては、信号Ｑ１、信号Ｑ２がともにＬレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２はＨレベルであり、セット信号Ｓ１３２はＬレベルであり、ロック検出信号ＬＯＬはＬレベルとなる。
【０１３７】
時刻ｔ９〜ｔ１０においては、信号Ｑ１がＨレベルで、かつ、信号Ｑ２がＬレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２はＨレベルで、セット信号Ｓ１３２はＨレベルでありロック検出信号ＬＯＬは前の値Ｌレベルを保持する。
【０１３８】
時刻ｔ１０〜ｔ１２においては、信号Ｑ１，Ｑ２は両方ともＨレベルになり、応じて信号Ｒ１３２はＬレベルになり、信号Ｓ１３２はＨレベルになる。その結果、信号ＬＯＬはＨレベルになる。
【０１３９】
図１３、図１４で説明した動作により、リセット時にロック検出信号ＬＯＬがＨレベルに設定された後に、オーバフロー検出信号ＬＯＬ２が連続してＸ回Ｈレベルになって初めてロックがはずれていると認識されロック検出信号ＬＯＬがＬレベルとなる。
【０１４０】
一旦ロックがはずれ、ロック検出信号ＬＯＬ出力がＬレベルになった場合には、次にはオーバフロー検出信号ＬＯＬ２が連続してＸ回Ｌレベルになって初めてロックがかかったと認識され、ロック検出信号ＬＯＬがＨレベルとなる。
【０１４１】
一方、信号ＳＷについては、このようなヒステリシスを持たず、単に連続してＸ回オーバフロー検出信号ＬＯＬ２がＨレベルになった場合に初めてＨレベルに設定される。
【０１４２】
図１５は、ヒステリシス生成部１０の効果をグラフで模式的に示した図である。
【０１４３】
図１５のグラフは、制御信号ＵＰ２またはＤＮ２をｎビットのバイナリカウンタ１０２，１０４でＭサイクル期間サンプルしたときの値の分布を示している。グラフでは横軸にカウンタの値、縦軸はカウンタ値がｘである場合の制御信号ＵＰ２またはＤＮ２が出力される頻度を確率で表わしたものである。
【０１４４】
図２で説明した周波数比較器２にランダムなデータ信号ＤＡＴＡが入力された場合には、信号ＳＸ，信号ＳＹも全くランダムな出力となる。そのとき、信号ＵＰ２またはＤＮ２が出力される頻度は、２つのフリップフロップ８４、８８の保持値がＮＯＲ回路２８，２９で演算された結果となることから、平均として１／４となると考えられる。
【０１４５】
したがって、図１５ではＰ（ｘ）＝Ｍ×１／４の場合が最も確率が高くなっている。分布関数をガウス分布で近似でき、それは次の式（１）で表わされる。
【０１４６】
【数１】
【０１４７】
ここで、ｘはカウンタのカウント値、Ｍはサンプル数サイクル期間を表わしている。ｍビットバイナリカウンタ１０２または１０４がオーバフローを生ずる確率は次の式（２）で表わされる。
【０１４８】
【数２】
【０１４９】
ここで、サイクル期間Ｍを１２８（＝２の７乗）とし、カウンタのビット数ｎが６である場合には、確率Ｐｏｖ＜１０-9となる。通常、通信用のデバイスのデータのエラーレートは、１０-12未満であることが要求されている。ランダムな入力の場合、上記の確率Ｐｏｖでオーバフロー検出信号ＬＯＬ２がＨレベルとなるため、誤動作の割合としては要求を満足しない。そこで、オーバフロー検出信号ＬＯＬ２が連続してｋ回来るとしたときに信号ＬＯＬが変化するようにすれば、（１０-9）kの確率にまでランダム入力時のエラー動作が抑えられることになる。
【０１５０】
仮に図１０のヒステリシス生成部１０のＤフリップフロップ１２２を２個とした場合には、ｋ＝２となり、通信用のエラーレートの要求を十分満足できると考えられる。
【０１５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
請求項１〜３に記載の周波数比較器は、初段のフリップフロップにおいてクロック信号でラッチしたデータを次段のフリップフロップのクロックに使用するので、内部のデータ変化の頻度が少なく消費電力が削減できるとともにタイミング設計が容易となる。
【０１５３】
請求項４、５に記載の周波数比較器は、請求項１に記載の周波数比較器の奏する効果に加えて、ジッタの大きいデータ信号の場合でも位相変化を検知し正しく周波数比較結果を判定することができる。
【０１５４】
請求項６〜８に記載のロック検出回路は、ジッタが大きいデータ信号が入力された場合でも、すぐにはロックがはずれたと認識せず、平均的にはクロック周波数とデータ信号の周波数が一致している場合に、誤判定を避けることができる。
【０１５５】
請求項９〜１０に記載のロック検出回路は、請求項６に記載のロック検出回路の奏する効果に加えて、初段のフリップフロップにおいてクロック信号でラッチしたデータを次段のフリップフロップのクロックに使用するので、内部のデータ変化の頻度が少なく消費電力が削減できるとともにタイミング設計が容易となる。
【０１５６】
請求項１１，１２に記載のロック検出回路は、請求項６に記載のロック検出回路の奏する効果に加えて、ジッタの大きいデータ信号の場合でも位相変化を検知し正しく周波数比較結果を判定することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるロック検出回路１の構成を示した概略ブロック図である。
【図２】 図１における周波数比較器２の構成を示した回路図である。
【図３】 図２における検知部２５の動作を説明するための動作波形図である。
【図４】 データ信号ＤＡＴＡのエッジの位相によって信号ＳＸ，ＳＹがどのように変化するかを説明するための動作波形図である。
【図５】 図２における位相変化検知部２７の動作を説明するための図である。
【図６】 データ信号ＤＡＴＡの位相がクロック信号に対して徐々に早まる場合を示した動作波形図である。
【図７】 データ信号ＤＡＴＡの周期がクロックサイクルよりも長い場合の動作を説明するための動作波形図である。
【図８】 図１における計数処理部８の構成を示した回路図である。
【図９】 図８に示した計数処理部８の動作を説明するための動作波形図である。
【図１０】 図１におけるヒステリシス生成部１０の構成を示した回路図である。
【図１１】 ＳＲラッチ回路１３２の構成を示す回路図である。
【図１２】 ＳＲラッチ回路１３２の動作を説明するための図である。
【図１３】 図１０に示したヒステリシス生成部１０の動作を説明するための第１の動作波形図である。
【図１４】 ヒステリシス生成部１０の動作を説明するための第２の動作波形図である。
【図１５】 ヒステリシス生成部１０の効果をグラフで模式的に示した図である。
【図１６】 従来の周波数比較器５００の構成を示した回路図である。
【図１７】 図１６の周波数比較器５００の動作を説明するための図である。
【図１８】 データ信号ＤＡＴＡにジッタが存在する状態を説明するための動作波形図である。
【図１９】 誤動作する他の場合の動作波形図である。
【符号の説明】
１ ロック検出回路、２ 周波数比較器、４，６ 分周部、８ 計数処理部、１０ ヒステリシス生成部、１２ 出力ゲート回路、１４，１６，１２４ ＡＮＤ回路、２２，２４ インバータ、２５，２６ 検知部、２７ 位相変化検知部、２８，２９，１２８ ＮＯＲ回路、３０〜３３ データラッチ部、３６〜４２，５２，５４，６２，６４，８２〜８８，１２２ Ｄフリップフロップ、７２，７４ ＳＲフリップフロップ、５３，６３ 位相判定部、５６，５８，６６，６８，１３４，１３６ ＮＡＮＤ回路、１０２，１０４ カウンタ、１０６ パルス発生回路、１０８，１１０，１３２ ＳＲラッチ回路、１１２，１２６ ＯＲ回路、１３０ ゲート回路。
【発明の属する技術分野】
この発明は、ジッタが大きいデータ信号に対して、周波数比較を行なう際に誤動作が低減された周波数比較器およびそれを用いたロック検出回路に関する。
【０００２】
【従来の技術】
チップ外部からくる入力信号の周波数と内部発振器で生成される内部クロックの周波数とを比較する回路を周波数比較器と呼ぶ。周波数比較器は内部クロックの周波数が高ければ制御信号ＤＯＷＮを出力し、内部クロックの周波数が低ければ制御信号ＵＰを出力する。周波数比較器はこのように内部発振器の周波数を外部から入力される信号に対して最適化する制御に使用される。
【０００３】
図１６は、従来の周波数比較器５００の構成を示した回路図である。
図１６を参照して、周波数比較器５００は、参考文献 Lawrence M. DeVito「A Versatile Clock Recovery Architecture and Monolithic Implementation」pp.405-420,Monolithic Phase Locked-Loops and Clock Recovery Circuits, edited by B.Razavi, IEEE Press に記載されている回路と同じ回路である。周波数比較器５００は、上記参考文献中Ｆｉｇ．１４に示されており、入力データと互いに位相が９０°異なる４つのクロックとを比較し制御信号ＵＰまたはＤＯＷＮを出力する。
【０００４】
図１７は、図１６の周波数比較器５００の動作を説明するための図である。
図１７を参照して、４相クロックの立ち上がりエッジの位相をそれぞれ０°，９０°，１８０°，２７０°として、入力されるデータ信号ＤＡＴＡの変化点（以降データエッジともいう）がクロックに対してある位相にあることを０°〜３６０°の円グラフ上の位置で表わす。データエッジの位相が０°〜９０°にある場合を領域Ａとする。データエッジの位相が９０°〜１８０°にある場合を領域Ｂとする。データエッジの位相が１８０°〜２７０°にある場合を領域Ｃとする。データエッジの位相が２７０°〜３６０°にある場合を領域Ｄとする。
【０００５】
データ信号ＤＡＴＡのエッジが、１クロック内で領域Ｂから領域Ｃに変化するときに周波数比較器５００は制御信号ＤＯＷＮを出力する。
【０００６】
逆に、１クロック内でデータ信号ＤＡＴＡのエッジが領域Ｃから領域Ｂに変化する場合に周波数比較器５００は制御信号ＵＰを出力する。
【０００７】
データ信号ＤＡＴＡのエッジがＡ領域もしくはＤ領域にある場合には周波数比較器５００は何も出力しない。
【０００８】
データ信号の位相とクロックの位相とが揃っているとき、すなわちロック状態においては、データ信号のエッジが領域Ａもしくは領域Ｄに位置していると考えられる。この状態では周波数比較器は制御信号ＵＰ，ＤＯＷＮを出力せず、この制御信号を受けてクロック周波数を決定するクロックリカバリ回路において周波数一定の条件が保たれると考えられる。
【０００９】
しかし、一般的にはデータ信号にはジッタと呼ばれるデータが切り換わるタイミングのぶれが存在する。理想的には、データエッジの位置は図１７のグラフ上で０°の位置である。しかし、ジッタがたとえばクロックの位相に対して±９０°以上の場合には、ロックしている状態であってもデータエッジの位置がＢ領域やＣ領域にくる可能性がある。このような場合、条件によっては制御信号ＵＰ，ＤＯＷＮが誤って出力されるおそれがある。
【００１０】
図１８は、データ信号ＤＡＴＡにジッタが存在する状態を説明するための動作波形図である。
【００１１】
図１８を参照して、クロック信号ＩＣＬＫの立上がりエッジが０°でありこの立上がりエッジに９０°位相が遅れてクロック信号ＱＣＬＫが立上がる。図１８におけるＡ，Ｂ，Ｃ，Ｄの記号は図１７の領域Ａ，Ｂ，Ｃ，Ｄに対応している。
【００１２】
データ信号ＤＡＴＡをある周期で重ね書きするとアイパターンという模様が見られる。ロック状態におけるアイパターンでは、Ｄ領域とＡ領域との境界を中心としてジッタによる波形のぶれが存在する。
【００１３】
このデータ信号ＤＡＴＡのうちの１つの軌跡であってジッタの大きい場合をアイパターンの下に示している。理想的にはデータ信号ＤＡＴＡは時刻ｔ１で立上がり時刻ｔ４で立下がる。しかし、ジッタが大きいため、データ信号ＤＡＴＡの立上がりエッジが時刻ｔ２よりも遅れた領域Ｂに存在し、その次の立下がりエッジが時刻ｔ３よりさらに前の領域Ｃに存在する場合が示されている。
【００１４】
このような場合には、時刻ｔ３においてデータエッジがＢ領域からＣ領域に変化したので図１７の位相Ｅ１１から位相Ｅ１２に変化したことになり、周波数比較器５００は制御信号ＤＯＷＮを出力する。
【００１５】
図１９は、誤動作する他の場合の動作波形図である。
図１９を参照して、データ信号とクロック信号とが周波数比較器の２つの入力ノードにおいてある一定の位相オフセットをもってロックしているときたとえばデータ信号の平均のエッジが領域Ｃにあるときが示されている。このような場合、次のサイクルのデータ信号ＤＡＴＡのエッジがジッタにより領域Ｂにくると制御信号ＵＰが出力される。つまり時刻ｔ１におけるデータ信号ＤＡＴＡの立上がりエッジは領域Ｃにおいてサンプリングされ次に時刻ｔ２においてデータ信号ＤＡＴＡの立下がりエッジが領域Ｂにてサンプリングされる。このような場合に制御信号ＵＰが出力される。
【００１６】
【発明が解決しようとする課題】
従来の周波数比較器５００では、データ信号ＤＡＴＡのジッタが大きい場合、瞬間的に本来データ信号ＤＡＴＡのエッジが想定されていない場所にくると、平均的にはクロック周波数とデータ周期とが同じであるにも拘らず制御信号が出力されてしまう。
【００１７】
したがってジッタが大きいデータ信号に対する周波数比較回路は、このようなエラーを改善する必要があった。
【００１８】
この発明の目的は、ジッタが大きいデータ信号とクロック信号とを比較する場合に誤動作が低減された周波数比較器およびそれを用いたロック検出回路を提供することである。
【００１９】
【課題を解決するための手段】
請求項１に記載の周波数比較器は、等しいクロック周波数であり基準エッジの位相がそれぞれ０°，９０°，１８０°，２７０°である第１〜第４のクロック信号を用い、クロック周波数とデータ信号の周波数とを比較する周波数比較器である。周波数比較器は、データ信号を第１および第３のクロック信号に応じて受けて、データ信号の信号遷移点のクロック信号に対する位相が０°〜１８０°にあるか否かを検知する第１の検知部と、データ信号を第２および第４のクロック信号に応じて受けて、信号遷移点のクロック信号に対する位相が９０°〜２７０°にあるか否かを検知する第２の検知部と、第１、第２の検知部の出力を受けて信号遷移点のクロック信号に対する位相の変化を検出し、クロック周波数とデータ信号の周波数との比較結果を出力する位相変化検知部とを備える。
【００２０】
請求項２に記載の周波数比較器は、請求項１に記載の周波数比較器の構成に加えて、第１の検知部は、データ信号を、第１、第３のクロック信号に応じてそれぞれ取込んで第１、第２の内部データ信号を出力する第１のデータラッチ部と、第１の内部データ信号を第２の内部データ信号に応じて取込む第２のデータラッチ部とを含み、第２の検知部は、データ信号を、第２、第４のクロック信号に応じてそれぞれ取込んで第３、第４の内部データ信号を出力する第３のデータラッチ部と、第３の内部データ信号を第４の内部データ信号に応じて取込む第４のデータラッチ部とを含む。
【００２１】
請求項３に記載の周波数比較器は、請求項２に記載の周波数比較器の構成に加えて、第２のデータラッチ部は、第１の内部データ信号を第２の内部データ信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、第１の内部データ信号を第２の内部データ信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、第１、第２のフリップフロップ回路の保持データに応じて信号遷移点のクロック信号に対する位相が０°〜１８０°にあるか否かを判断する第１の位相判定部とを含み、第４のデータラッチ部は、第３の内部データ信号を第４の内部データ信号の立上りエッジに応じて取込む第３のフリップフロップ回路と、第３の内部データ信号を第４の内部データ信号の立下りエッジに応じて取込む第４のフリップフロップ回路と、第３、第４のフリップフロップ回路の保持データに応じて信号遷移点のクロック信号に対する位相が９０°〜２７０°にあるか否かを判断する第２の位相判定部とを含む。
【００２２】
請求項４に記載の周波数比較器は、請求項１に記載の周波数比較器の構成において、位相変化検知部は、第１の検知部の出力を第２の検知部の出力に応じて取込み、クロック周波数とデータ信号の周波数の大小判定をする。
【００２３】
請求項５に記載の周波数比較器は、請求項４に記載の周波数比較器の構成に加えて、位相変化検知部は、第１の検知部の出力を第２の検知部の出力信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、第１の検知部の出力を第２の検知部の出力信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、第１、第２のフリップフロップ回路の出力に応じて比較結果を出力する出力部とを含む。
【００２４】
請求項６に記載のロック検出回路は、クロック周波数とデータ信号の周波数とを比較して、周波数が異なる場合に制御信号を活性化する周波数比較器と、所定期間あたりの制御信号の活性化期間をクロックに応じてカウントし、カウント値が所定数を超えた場合にオーバフロー検出信号を出力する計数処理部と、ロック検出信号が活性化された後にオーバフロー検出信号が連続して所定数回活性化された場合に、ロック検出信号を非活性化させ、ロック検出信号が非活性化された後にはオーバフロー検出信号が連続して所定数回非活性化された場合に、ロック検出信号を活性化させるヒステリシス生成部とを備える。そして、周波数比較器は、等しいクロック周波数であり基準エッジの位相がそれぞれ０°，９０°，１８０°，２７０°である第１〜第４のクロック信号を用い、クロック周波数とデータ信号の周波数とを比較する。周波数比較器は、データ信号を第１および第３のクロック信号に応じて受けて、データ信号の信号遷移点のクロック信号に対する位相が０°〜１８０°にあるか否かを検知する第１の検知部と、データ信号を第２および第４のクロック信号に応じて受けて、信号遷移点のクロック信号に対する位相が９０°〜２７０°にあるか否かを検知する第２の検知部と、第１、第２の検知部の出力を受けて信号遷移点のクロック信号に対する位相の変化を検出し、クロック周波数とデータ信号の周波数との比較結果を出力する位相変化検知部とを含む。
【００２５】
請求項７に記載のロック検出回路は、請求項６に記載のロック検出回路の構成に加えて、計数処理部は、所定期間のうちで制御信号がクロック周波数よりデータ信号の周波数が高いことを示している期間をカウントする第１のカウンタと、所定期間のうちで制御信号がクロック周波数よりデータ信号の周波数が低いことを示している期間をカウントする第２のカウンタと、第１、第２のカウンタのカウント値のいずれかが所定期間のうちで所定値を超えた場合にオーバーフロー検出信号を出力する出力部とを含む。
【００２６】
請求項８に記載のロック検出回路は、請求項６に記載のロック検出回路の構成に加えて、ヒステリシス生成部は、オーバフロー検出信号をクロックに応じて順次シフトする複数のフリップフロップを含むシフトレジスタと、複数のフリップフロップの保持データがすべて第１の値であるときにセットされ、複数のフリップフロップの保持データがすべて第１の値の反転値である第２の値であるときにリセットされるラッチ回路とを含む。
【００２８】
請求項９に記載のロック検出回路は、請求項６に記載のロック検出回路の構成に加えて、第１の検知部は、データ信号を、第１、第３のクロック信号に応じてそれぞれ取込んで第１、第２の内部データ信号を出力する第１のデータラッチ部と、第１の内部データ信号を第２の内部データ信号に応じて取込む第２のデータラッチ部とを含み、第２の検知部は、データ信号を、第２、第４のクロック信号に応じてそれぞれ取込んで第３、第４の内部データ信号を出力する第３のデータラッチ部と、第３の内部データ信号を第４の内部データ信号に応じて取込む第４のデータラッチ部とを含む。
【００２９】
請求項１０に記載のロック検出回路は、請求項９に記載のロック検出回路の構成に加えて、第２のデータラッチ部は、第１の内部データ信号を第２の内部データ信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、第１の内部データ信号を第２の内部データ信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、第１、第２のフリップフロップ回路の保持データに応じて信号遷移点のクロック信号に対する位相が０°〜１８０°にあるか否かを判断する第１の位相判定部とを含み、第４のデータラッチ部は、第３の内部データ信号を第４の内部データ信号の立上りエッジに応じて取込む第３のフリップフロップ回路と、第３の内部データ信号を第４の内部データ信号の立下りエッジに応じて取込む第４のフリップフロップ回路と、第３、第４のフリップフロップ回路の保持データに応じて信号遷移点のクロック信号に対する位相が９０°〜２７０°にあるか否かを判断する第２の位相判定部とを含む。
【００３０】
請求項１１に記載のロック検出回路は、請求項６に記載のロック検出回路の構成において、位相変化検知部は、第１の検知部の出力を第２の検知部の出力に応じて取込み、クロック周波数とデータ信号の周波数の大小判定をする。
【００３１】
請求項１２に記載のロック検出回路は、請求項１１に記載のロック検出回路の構成に加えて、位相変化検知部は、第１の検知部の出力を第２の検知部の出力信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、第１の検知部の出力を第２の検知部の出力信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、第１、第２のフリップフロップ回路の出力に応じて比較結果を出力する出力部とを含む。
【００３２】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお図中同一符号は同一または相当部分を示す。
【００３３】
図１は、本発明の実施の形態におけるロック検出回路１の構成を示した概略ブロック図である。
【００３４】
図１を参照して、ロック検出回路１は、互いに９０°位相の異なる４相クロックＣＬＫとデータ信号ＤＡＴＡとの位相比較を行ない制御信号ＵＰ２，ＤＮ２を出力する周波数比較器２と、制御信号ＵＰ２，ＤＮ２をカウントアップし、一定のカウント値以上のオーバフローを検出する計数処理部８と、クロック信号ＣＬＫを１／Ｎに分周してクロック信号ＣＬＫＮを出力する分周部４と、クロック信号ＣＬＫＮをさらに１／Ｍに分周してクロック信号ＣＬＫＮＭを出力する分周部６と、オーバフローした結果を示す信号ＬＯＬ２にヒステリシスをもたせ信号ＬＯＬおよびＳＷを出力するヒステリシス生成部１０と、信号ＳＷに応じて制御信号ＵＰ２，ＤＮ２をそれぞれ制御信号ＵＰ，ＤＯＷＮとして出力する出力ゲート回路１２とを含む。
【００３５】
出力ゲート回路１２は、制御信号ＵＰ２と信号ＳＷとを受けて信号ＵＰを出力するＡＮＤ回路１４と、制御信号ＤＮ２と信号ＳＷとを受けて制御信号ＤＯＷＮを出力するＡＮＤ回路１６とを含む。
【００３６】
クロック信号ＣＬＫは互いに９０°位相の異なるクロック信号ＩＣＬＫ，ＱＣＬＫと、これらの反転クロックであるクロック信号／ＩＣＬＫ，／ＱＣＬＫとを含む。
【００３７】
周波数比較器２の出力は、従来例の説明でも述べたように、ジッタの大きいデータ信号ＤＡＴＡが入力されると誤った出力をする可能性がある。そこで、周波数比較器２の出力する制御信号ＵＰ２，ＤＮ２を計数処理部８は後に説明するｎビットバイナリカウンタによってカウントアップする。このカウンタは、定期的に（Ｍサイクル毎に）クリアされ、ゼロから再びカウントアップ動作を開始する。このような構成により、Ｍサイクル期間にカウントアップする値が２のｎ乗以上になったときにオーバフローが検出され信号ＬＯＬ２がＨレベルに活性化される。
【００３８】
ヒステリシス生成部１０では、Ｍ×Ｎサイクル毎に信号ＬＯＬ２を観測する。信号ＬＯＬ２が何回か連続して活性化された場合に初めて信号ＬＯＬが出力される。信号ＬＯＬは、ロックが外れた状態（Loss of Lock）を示す信号である。
【００３９】
また、逆にヒステリシス生成部１０は、１度信号ＬＯＬを活性化すると、信号ＬＯＬ２が連続する複数サイクル非活性化状態にあるのを見て初めて信号ＬＯＬをＬレベルに非活性化する。このようなヒステリシスを信号ＬＯＬにもたせることで、信号ＬＯＬが誤ってＨレベルになったりＬレベルになったりすることを防ぐ。
【００４０】
信号ＳＷは、連続して何サイクルか信号ＬＯＬ２が活性化されて初めてＨレベルとなる。つまり、信号ＳＷは制御信号ＵＰ２もしくは制御信号ＤＮ２が連続して複数回十分に活性化された条件で初めてＨレベルとなり、この結果制御信号ＵＰまたは制御信号ＤＯＷＮが出力される。
【００４１】
図２は、図１における周波数比較器２の構成を示した回路図である。
図２を参照して、周波数比較器２は、データ信号ＤＡＴＡを受けて反転するインバータ２２と、インバータ２２の出力を受けて反転するインバータ２４と、インバータ２４の出力が０°〜１８０°に存在するか否かをクロック信号ＩＣＬＫ，／ＩＣＬＫに基づいて判断する検知部２５と、インバータ２４の出力信号のエッジが９０°〜２７０°の範囲内にあるか否かを検知する検知部２６と、検知部２５が出力する信号ＳＸおよび検知部２６が出力する信号ＳＹとに応じてデータ信号ＤＡＴＡのエッジの位相がどのように変化しているかを判断し制御信号ＵＰ２，ＤＮ２を出力する位相変化検知部２７とを含む。
【００４２】
検知部２５は、インバータ２４の出力をクロック信号ＩＣＬＫ，／ＩＣＬＫに応じて高速にラッチし信号ＳＡ，ＳＢを出力するデータラッチ部３０と、信号ＳＡを信号ＳＢに応じてラッチするデータラッチ部３１とを含む。
【００４３】
データラッチ部３０は、Ｄフリップフロップ３６，３８を含む。Ｄフリップフロップ３６，３８はクロック信号の立下がりエッジでデータを取込むＤフリップフロップであり信号として相補な出力Ｑ，ＱＢを出力する。
【００４４】
Ｄフリップフロップ３６は、Ｄ入力にインバータ２４の出力を受けクロック入力ノードにクロック信号ＩＣＬＫを受けＱ出力として信号ＳＡを出力する。
【００４５】
Ｄフリップフロップ３８は、Ｄ入力にインバータ２４の出力を受けクロック入力ノードにクロック信号／ＩＣＬＫを受けＱ出力として信号ＳＢを出力し、ＱＢ出力として信号ＳＢの反転信号を出力する。
【００４６】
データラッチ部３１は、クロック入力ノードに与えられる信号の立下がりエッジでデータを取込み相補な出力Ｑ，ＱＢを出力するＤフリップフロップ５２，５４と、Ｄフリップフロップ５２，５４の保持データに応じてデータエッジの位相が０°〜１８０°にあるか否かを判定する位相判定部５３とを含む。
【００４７】
位相判定部５３は、ＮＡＮＤ回路５６，５８と、ＮＡＮＤ回路５６，５８の出力にそれぞれ応じてセットおよびリセットされるＳＲフリップフロップ７２とを含む。
【００４８】
Ｄフリップフロップ５２は、Ｄ入力に信号ＳＡを受けクロック入力ノードにＤフリップフロップ３８のＱＢ出力を受けＱ出力として信号ＳＥを出力する。
【００４９】
Ｄフリップフロップ５４は、Ｄ入力に信号ＳＡを受けクロック入力ノードに信号ＳＢを受けてＱ出力として信号ＳＦを出力する。
【００５０】
ＮＡＮＤ回路５６は、信号ＳＥと信号ＳＦの反転出力であるＤフリップフロップ５４のＱＢ出力とを受ける。ＮＡＮＤ回路５８は、信号ＳＦと信号ＳＥの反転信号であるＤフリップフロップ５２のＱＢ出力とを受ける。ＮＡＮＤ回路５６の出力はＳＲフリップフロップ７２のセット入力に与えられる。ＮＡＮＤ回路５８の出力はＳＲフリップフロップ７２のリセット入力に与えられる。ＳＲフリップフロップ７２のＱ出力からは信号ＳＸが出力される。
【００５１】
検知部２６は、インバータ２４の出力をクロック信号ＩＣＬＫ，／ＩＣＬＫに応じて高速にラッチし信号ＳＣ，ＳＤを出力するデータラッチ部３２と、信号ＳＣを信号ＳＤに応じてラッチするデータラッチ部３３とを含む。
【００５２】
データラッチ部３２は、Ｄフリップフロップ４０，４２を含む。Ｄフリップフロップ４０，４２はクロック信号の立下がりエッジでデータを取込むＤフリップフロップであり信号として相補な出力Ｑ，ＱＢを出力する。
【００５３】
Ｄフリップフロップ４０は、Ｄ入力にインバータ２４の出力を受けクロック入力ノードにクロック信号ＩＣＬＫを受けＱ出力として信号ＳＣを出力する。
【００５４】
Ｄフリップフロップ４２は、Ｄ入力にインバータ２４の出力を受けクロック入力ノードにクロック信号／ＩＣＬＫを受けＱ出力として信号ＳＤを出力し、ＱＢ出力として信号ＳＤの反転信号を出力する。
【００５５】
データラッチ部３３は、クロック入力ノードに与えられる信号の立下がりエッジでデータを取込み相補な出力Ｑ，ＱＢを出力するＤフリップフロップ６２，６４と、Ｄフリップフロップ６２，６４の保持データに応じてデータエッジの位相が９０°〜２７０°にあるか否かを判定する位相判定部６３とを含む。
【００５６】
位相判定部６３は、ＮＡＮＤ回路６６，６８と、ＮＡＮＤ回路６６，６８の出力にそれぞれ応じてセットおよびリセットされるＳＲフリップフロップ７４とを含む。
【００５７】
Ｄフリップフロップ６２は、Ｄ入力に信号ＳＣを受けクロック入力ノードにＤフリップフロップ４２のＱＢ出力を受けＱ出力として信号ＳＧを出力する。
【００５８】
Ｄフリップフロップ６４は、Ｄ入力に信号ＳＣを受けクロック入力ノードに信号ＳＤを受けてＱ出力として信号ＳＨを出力する。
【００５９】
ＮＡＮＤ回路６６は、信号ＳＧと信号ＳＨの反転出力であるＤフリップフロップ６４のＱＢ出力とを受ける。ＮＡＮＤ回路６８は、信号ＳＨと信号ＳＧの反転信号であるＤフリップフロップ６２のＱＢ出力とを受ける。ＮＡＮＤ回路６６の出力はＳＲフリップフロップ７４のセット入力に与えられる。ＮＡＮＤ回路６８の出力はＳＲフリップフロップ７４のリセット入力に与えられる。ＳＲフリップフロップ７４のＱ出力からは信号ＳＹが出力される。
【００６０】
位相変化検知部２７は、クロックの立下がりエッジでデータを取込み相補な出力Ｑ，ＱＢを出力するリセット付きＤフリップフロップ８２〜８８と、ＮＯＲ回路２８，２９とを含む。
【００６１】
Ｄフリップフロップ８２は、Ｄ入力に信号ＳＸを受けクロック入力ノードにＳＲフリップフロップ７４のＱＢ出力を受けリセット入力に信号ＲＥＳＥＴを受けＱ出力からは信号ＳＸ２を出力する。Ｄフリップフロップ８４は、信号ＳＸ２をＤ入力に受けクロック入力ノードにＳＲフリップフロップ７４のＱＢ出力を受けリセット入力に信号ＲＥＳＥＴを受けＱ出力からは信号ＳＸ３を出力する。
【００６２】
Ｄフリップフロップ８６は、Ｄ入力に信号ＳＸを受けクロック入力ノードに信号ＳＹを受けリセット入力に信号ＲＥＳＥＴを受けてＱ出力から信号ＳＹ２を出力する。Ｄフリップフロップ８８は、Ｄ入力に信号ＳＹ２を受けクロック入力ノードに信号ＳＹを受けリセット入力に信号ＲＥＳＥＴを受けてＱ出力から信号ＳＹ３を出力する。
【００６３】
ＮＯＲ回路２８は、信号ＳＸ３と信号ＳＹ３の反転信号であるＤフリップフロップ８８のＱＢ出力とを受けて制御信号ＵＰ２を出力する。ＮＯＲ回路２９は、信号ＳＹ３と信号ＳＸ３の反転信号であるＤフリップフロップ８４のＱＢ出力とを受けて制御信号ＤＮ２を出力する。
【００６４】
図３は、図２における検知部２５の動作を説明するための動作波形図である。
図２、図３を参照して、時刻ｔ１〜ｔ７はデータ信号ＤＡＴＡのエッジが位相０°〜１８０°の間に存在している場合を示しており、時刻ｔ９〜ｔ１４は、データ信号ＤＡＴＡのエッジが位相１８０°〜３６０°の間にある場合を示している。
【００６５】
時刻ｔ１のクロック信号ＩＣＬＫの立上がりエッジが位相０°を示す。時刻ｔ２におけるクロック信号ＩＣＬＫの立下がりエッジが位相１８０°を示す。時刻ｔ３におけるクロック信号ＩＣＬＫの立上がりエッジが位相３６０°を示す。
【００６６】
時刻ｔ１におけるクロック信号ＩＣＬＫの立上がりエッジすなわちクロック信号／ＩＣＬＫの立下がりエッジでは、Ｄフリップフロップ３８によってデータ信号ＤＡＴＡがラッチされ信号ＳＢはＬレベルに確定する。
【００６７】
時刻ｔ２のクロック信号ＩＣＬＫの立下がりエッジにおいて、Ｄフリップフロップ３６によってデータ信号ＤＡＴＡが取込まれ、信号ＳＡがＬレベルからＨレベルに変化する。時刻ｔ３ではＤフリップフロップ３８がデータ信号ＤＡＴＡを取込むので信号ＳＢはＬレベルからＨレベルに変化する。
【００６８】
Ｄフリップフロップ５２は、信号ＳＢが立上がるとその反転信号の立下がりに応じてデータを取込むので、時刻ｔ３において信号ＳＡが取込まれ信号ＳＥはＨレベルに確定する。信号ＳＥがＨレベルになるとその反転信号が与えられるＮＡＮＤ回路５８の出力がＨレベルとなり、ＳＲフリップフロップ７２はリセットされ信号ＳＸがＬレベルとなる。
【００６９】
続いて、時刻ｔ４において信号ＳＡがＬレベルに立下がり、時刻ｔ５において信号ＳＢが立下がる。すると、時刻ｔ５以降は信号ＳＥがＨレベルに確定し、信号ＳＦがＬレベルに確定する。またＳＲフリップフロップ７２のセット信号Ｓ７２はＬレベルに確定しリセット信号Ｒ７２はＨレベルに確定する。したがってこのようにデータ信号ＤＡＴＡのエッジが位相０°〜１８０°の間に存在する場合には信号ＳＸはＬレベルになる。
【００７０】
時刻ｔ６〜ｔ７の動作は、時刻ｔ１〜ｔ５と同様であるので、動作の説明は繰返さない。
【００７１】
次に、データ信号ＤＡＴＡの位相が１８０°〜３６０°の間に存在する場合について説明する。
【００７２】
時刻ｔ８において信号ＳＢがＬレベルになり時刻ｔ９において信号ＳＡがＬレベルになる。
【００７３】
時刻ｔ１０において信号ＳＢがＬレベルからＨレベルに変化すると、信号ＳＥがＬレベルに確定し、応じてセット信号Ｓ７２がＨレベルにセットされる。時刻ｔ１１において信号ＳＡがＬレベルからＨレベルに変化し、時刻ｔ１２において信号ＳＢがＨレベルからＬレベルに変化する。
【００７４】
すると、時刻ｔ１２において信号ＳＦがＨレベルとなり、応じてリセット信号Ｒ７２はＬレベルに確定する。その結果ＳＲフリップフロップ７２はセットされ信号ＳＸはＨレベルとなる。時刻ｔ１３〜ｔ１４においても時刻ｔ８〜ｔ１２の動作が繰返される。
【００７５】
このように、データ信号ＤＡＴＡのデータエッジの位相が０°〜１８０°の間にある場合には信号ＳＸはＬレベルになる。一方、データエッジの位相が１８０°〜３６０°の間にある場合には信号ＳＸはＨレベルになる。
【００７６】
検知部２６は、クロック信号ＩＣＬＫと９０°位相のずれたクロック信号ＱＣＬＫに基づいて同様な動作を行なう。
【００７７】
図４は、データ信号ＤＡＴＡのエッジの位相によって信号ＳＸ，ＳＹがどのように変化するかを説明するための動作波形図である。
【００７８】
図４を参照して、時刻ｔ１，ｔ１１，ｔ２１およびｔ３１はそれぞれ位相０°を示しており、時刻ｔ２，ｔ１２，ｔ２２，ｔ３２はそれぞれ位相９０°を示している。また、時刻ｔ３，ｔ１３，ｔ２３，ｔ３３は位相１８０°を示しており、時刻ｔ４，ｔ１４，ｔ２４，ｔ３４はそれぞれ位相２７０°を示している。さらに時刻ｔ５，ｔ１５，ｔ２５，ｔ３５は位相３６０°を示している。
【００７９】
時刻ｔ１〜ｔ６においてデータ信号ＤＡＴＡの位相が０°から９０°にある場合について説明する。この場合には、時刻ｔ５において信号ＳＸがＬレベルに確定し、時刻ｔ６において信号ＳＹがＨレベルに確定する。
【００８０】
時刻ｔ１１〜ｔ１６においてデータ信号ＤＡＴＡの位相が９０°〜１８０°にある場合について説明する。この場合には、時刻ｔ１５において信号ＳＸはＬレベルに確定し、時刻ｔ１６において信号ＳＹはＬレベルに確定する。
【００８１】
時刻ｔ２１〜ｔ２６においてデータ信号ＤＡＴＡの位相が１８０°〜２７０°の間にある場合を説明する。この場合には、時刻ｔ２６において信号ＳＸはＨレベルに確定し信号ＳＹはＬレベルに確定する。
【００８２】
時刻ｔ３１〜ｔ３６においてデータ信号ＤＡＴＡの位相が２７０°〜３６０°の間にある場合について説明する。この場合には、時刻ｔ３６において信号ＳＸおよびＳＹはともにＨレベルに確定する。
【００８３】
以上説明したように、信号ＳＸ，ＳＹの組合せによってデータエッジの存在する位置が示される。
【００８４】
図５は、図２における位相変化検知部２７の動作を説明するための図である。
図２、図５を参照して、検知部２５，２６が出力する信号ＳＸ，ＳＹによってデータ信号ＤＡＴＡのエッジの位相がＡ，Ｂ，Ｃ，Ｄ領域のいずれの領域に存在するかがわかる。
【００８５】
すなわち、領域Ａにデータ信号ＤＡＴＡの位相が存在する場合には、信号ＳＸ＝“Ｌ”，ＳＹ＝“Ｈ”となる。領域Ｂにエッジが存在する場合には信号ＳＸ＝“Ｌ”，ＳＹ＝“Ｌ”となる。
【００８６】
また、領域Ｃにエッジが存在する場合にはＳＸ＝“Ｈ”，ＳＹ＝“Ｌ”となる。領域Ｄにエッジが存在する場合にはＳＸ＝“Ｈ”，ＳＹ＝“Ｈ”となる。
【００８７】
Ｄフリップフロップ８２，８４は信号ＳＹの反転信号をクロック入力ノードに受けているので、信号ＳＹがＬレベルからＨレベルに変化したときに入力信号を取込むことになる。このとき取込んだ信号ＳＸがＬレベルであればデータエッジの位相は位置Ｅ２から位置Ｅ１に変化したことになる。
【００８８】
逆に取込んだ信号ＳＸがＨレベルであればデータエッジの位相は位置Ｅ３から位置Ｅ４に変化したことになる。したがって信号ＳＸ３がＨレベルであればＥ３からＥ４に位相が変化したことが検知されていることになる。
【００８９】
Ｄフリップフロップ８６，８８は、信号ＳＹの立下がりエッジでデータを取込む。取込んだ信号ＳＸがＬレベルであれば、位相はＥ１からＥ２に変化したことになる。逆に取込んだ信号ＳＸがＨレベルであれば、位相はＥ４からＥ３に変化したことになる。このように、信号ＳＹ３がＨレベルである場合には位相はＥ４からＥ３に変化したことが検知されていることになる。
【００９０】
そして、ＮＯＲ回路２８において信号ＳＸ３がＬレベルで、かつ、信号ＳＹ３がＨレベルであることが検知されてこのときにデータ信号ＤＡＴＡの周期がクロック信号よりも長いと判断され制御信号ＵＰ２がＨレベルに活性化される。
【００９１】
ＮＯＲ回路２９においては、信号ＳＸ３がＨレベルで、かつ、信号ＳＹ３がＬレベルであることが検知されて、この場合にデータ信号ＤＡＴＡの周期がクロック信号よりも短いと判断され制御信号ＤＮ２がＨレベルに活性化される。
【００９２】
図６は、データ信号ＤＡＴＡの位相がクロック信号に対して徐々に早まる場合を示した動作波形図である。
【００９３】
図２、図６を参照して、データ信号ＤＡＴＡは“ＬＬＨＬＬＨ…”のようにＬデータが２回とＨデータが１回の繰り返し信号が入力されている。１データの周期がクロックサイクルよりも短いため、初段のＤフリップフロップ３６，３８，４０，４２はＨデータを取込めない場合がある。
【００９４】
信号ＳＡには、３，１３，２２番目のＨデータが取込まれていない状態が示される。信号ＳＢでは、８，１８番目のＨデータが取込まれていない場合が示されている。信号ＳＣには１，１０，２０番目のＨデータが取込まれていない場合が示されている。信号ＳＤには６，１５番目のデータが取込まれていない状態が示されている。
【００９５】
このような取込まれていないデータが存在する前後において、信号ＳＡと信号ＳＢの位相関係が逆転しているのがわかる。具体的には、７番目のＨデータは信号ＳＡの方が信号ＳＢよりも早いが、９番目のＨデータでは信号ＳＢの方が信号ＳＡよりも早い。
【００９６】
この位相の変化に応じて信号ＳＥ，ＳＦが変化し時刻ｔ４において信号ＳＸがＬレベルからＨレベルに変化している。このように位相関係が変化する結果時刻ｔ１において信号ＳＹがＨレベルからＬレベルに立下がり、信号ＳＹ２がＨレベルに確定する。
【００９７】
以上のような位相関係の変化によって、時刻ｔ２において信号ＳＸがＨレベルからＬレベルに立下がる。時刻ｔ３において、信号ＳＹがＬレベルからＨレベルに立上がり信号ＳＸ２がＬレベルに確定する。時刻ｔ４において、信号ＳＸがＬレベルからＨレベルに立上がる。時刻ｔ５において、信号ＳＹがＨレベルからＬレベルに立下がり信号ＳＹ３がＨレベルに確定する。時刻ｔ６において、信号ＳＸがＨレベルからＬレベルに立下がる。時刻ｔ７において、信号ＳＹがＬレベルからＨレベルに立上がると信号ＳＸ３がＬレベルに確定し、応じて制御信号ＵＰ２がＨレベルに確定する。
【００９８】
このように、データ信号ＤＡＴＡの周期がクロックサイクルよりも短い場合には周波数比較器は制御信号ＵＰ２をＨレベルに活性化する。制御信号ＵＰが、たとえばクロック信号を発生する回路に与えられると、これに応じてクロック信号を発生する回路はクロック信号の発振周波数を高くしてデータ信号の周期とクロックサイクルとを合わせるように制御が行なわれる。
【００９９】
図７は、データ信号ＤＡＴＡの周期がクロックサイクルよりも長い場合の動作を説明するための動作波形図である。
【０１００】
データ信号ＤＡＴＡの周期がクロックサイクルよりも長い場合にはデータ信号ＤＡＴＡのエッジが次第にずれることによりＨデータが内部に取込まれない場合もあるが、その逆にＨデータが２度続けて内部に取込まれる場合も生ずる。
【０１０１】
図２、図７を参照して、信号ＳＡは３番目のＨデータが取込まれず、逆に２２番目のＨデータが２度続けて取込まれている状態が示されている。信号ＳＢには、１７番目のＨデータが２度続けて取込まれている状態が示されている。
【０１０２】
信号ＳＣには５番目のＨデータが２度続けて取込まれ、その一方１５番目のＨデータが取込まれなかった状態が示されている。信号ＳＤには、１０番目のＨデータが取込まれなかった状態が示されている。
【０１０３】
信号ＳＡ〜ＳＨの位相関係によって信号ＳＸ，ＳＹが決定される。
時刻ｔ１において信号ＳＸがＬレベルからＨレベルに変化する。時刻ｔ２において信号ＳＹがＬレベルからＨレベルに変化する。応じて信号ＳＸがＨレベルに確定し、信号ＳＸ３もＨレベルに確定する。
【０１０４】
時刻ｔ３において信号ＳＸがＨレベルからＬレベルに変化する。時刻ｔ４において信号ＳＹがＨレベルからＬレベルに変化すると、信号ＳＹ３がＨレベルからＬレベルに変化し、応じて制御信号ＤＮ２がＬレベルからＨレベルに変化する。
【０１０５】
このように、データ信号ＤＡＴＡの周期がクロックサイクルよりも長い場合には制御信号ＤＮ２がＨレベルに設定される。
【０１０６】
図２に示したような周波数比較器２の構成では、データ信号ＤＡＴＡの周期と同じレートのクロックでデータを取込むフリップフロップは初段のＤフリップフロップ３６，３８，４０，４２のみである。
【０１０７】
これらの後段のＤフリップフロップ５２，５４，６２，６４，８２〜８８は、初段の出力データをクロックとして用いるため低速な動作となる。これにより、データ変化の頻度が少なく消費電力が削減できるとともにタイミング設計が容易となる。
【０１０８】
図８は、図１における計数処理部８の構成を示した回路図である。
図８を参照して、計数処理部８は、クロック信号ＣＬＫＮＭの変化に応じてリセットパルスを出力するパルス発生回路１０６と、パルス発生回路１０６の出力に応じてリセットされた後、制御信号ＵＰ２がＨレベルに活性化されている期間をクロック信号ＣＬＫＮに応じてカウントするカウンタ１０２と、パルス発生回路１０６の出力に応じてリセットされた後、制御信号ＤＮ２がＨレベルである期間をクロック信号ＣＬＫＮに応じてカウントするカウンタ１０４とを含む。なお、カウンタ１０２，１０４は、たとえば、ｎビットのバイナリカウンタである。
【０１０９】
計数処理部８は、さらに、カウンタ１０２の最上位ビットを示す信号ＵＭＳＢに応じてリセットされパルス発生回路１０６の出力に応じてセットされるＳＲラッチ回路１０８と、カウンタ１０４の最上位ビットを示す信号ＤＭＳＢに応じてリセットされパルス発生回路１０６の出力に応じてセットされるＳＲラッチ回路１１０と、ＳＲラッチ回路１０８のＱＢ出力とＳＲラッチ回路１１０のＱＢ出力とを受けてオーバフロー検出信号ＬＯＬ２を出力するＯＲ回路１１２とを含む。なお、ＳＲラッチ回路１０８，１１０はセット優先型のラッチ回路である。
【０１１０】
図９は、図８に示した計数処理部８の動作を説明するための動作波形図である。
【０１１１】
図８、図９を参照して、時刻ｔ１においてクロック信号ＣＬＫＮＭがＬレベルからＨレベルに立上がると、パルス発生回路１０６がリセット信号ＲＳＴをパルス状にＨレベルに活性化する。
【０１１２】
応じてカウンタ１０２のカウント値ＣＯＵＮＴは０にリセットされる。また、ＳＲラッチ回路１０８，１１０はセットされるのでともにＱＢ出力からＬレベルを出力する。ＯＲ回路１１２はオーバフロー検出信号ＬＯＬ２としてＬレベルを出力する。
【０１１３】
時刻ｔ２において制御信号ＵＰ２がＬレベルからＨレベルに活性化される。すると、クロック信号ＣＬＫＮに応じてカウンタ１０２がカウント動作を開始しカウント値ＣＯＵＮＴを１，２，３，…と順次カウントアップする。
【０１１４】
時刻ｔ３においてカウント値ＣＯＵＮＴが２のｎ乗になると、カウンタ１０２の最上位ビットを表わす信号ＵＭＳＢがＬレベルからＨレベルに立上がる。応じてＳＲラッチ回路１０８はリセットされＳＲラッチ回路１０８のＱＢ出力である信号ＱＢ１０８はＬレベルからＨレベルに変化する。応じてオーバフロー検出信号ＬＯＬ２はＬレベルからＨレベルに変化する。
【０１１５】
時刻ｔ４において、クロック信号ＣＬＫＮＭの立下がりに応じてリセット信号ＲＳＴがパルス状に活性化される。カウンタ１０２，１０４およびＳＲラッチ回路１０８，１１０は初期状態に戻り、オーバフロー検出信号ＬＯＬ２はＬレベルとなる。
【０１１６】
クロック信号とデータ信号ＤＡＴＡとの周波数の関係により制御信号ＵＰ２，ＤＮ２のいずれか出力される。従来例で示したように、ジッタが大きいデータ信号が入力された場合には、周波数がクロック信号とデータ信号で異なっていても制御信号ＤＮ２，ＵＰ２のいずれも出力されないか、もしくは制御信号ＵＰ２が出るべき場合に制御信号ＤＮ２が出力されたり、その逆に制御信号ＤＮ２が出力されるべき場合に制御信号ＵＰ２が出力されてしまう可能性がある。
【０１１７】
そこで、図８に示したように、Ｎ分周しクロック信号ＣＬＫＮで制御信号ＵＰ２またはＤＮ２をサンプルし、制御信号ＵＰ２またはＤＮ２の頻度をモニタする。クロック信号ＣＬＫＮをさらにＭ分周しクロック信号ＣＬＫＮＭを発生し、クロック信号ＣＬＫＮＭのエッジにおいて定期的にカウンタ１０２，１０４をクリアする。そして、Ｍサイクル期間に制御信号ＵＰ２，ＤＮ２がどの程度出力されているかをカウンタのオーバフローで検出する。
【０１１８】
なお、図８、図９では、クロック信号ＣＬＫＮＭの立上がりエッジでリセットされる場合が示されているが、立下がりエッジでリセットしてもよい。
【０１１９】
Ｍサイクル期間にカウンタがオーバフローするということは、そのカウンタに入力される制御信号の出力頻度が２n／Ｍ以上であることを示す。図８に示す回路により、制御信号ＵＰ２またはＤＮ２の出力頻度のいずれかが２n／Ｍ以上になったとき、オーバフロー検出信号ＬＯＬ２がＨレベルになる。
【０１２０】
カウンタ１０２，１０４のビット数やクロックの分周数を適切な値に設定することで出力頻度のしきい値を設定することが可能である。たとえば、制御信号ＵＰ２が出力される誤動作が多く発生する場合には、ｎを増やせばよい。
【０１２１】
図１０は、図１におけるヒステリシス生成部１０の構成を示した回路図である。
【０１２２】
図１０を参照して、ヒステリシス生成部１０は、それぞれ信号Ｑ１〜ＱＸを出力するＸ個のＤフリップフロップ１２２．１〜１２２．Ｘと、Ｄフリップフロップ１２２．１〜１２２．Ｘの出力する信号Ｑ１〜ＱＸを受けて信号ＳＷを出力するＡＮＤ回路１２４と、信号Ｑ１〜ＱＸを受けるＯＲ回路１２６とを含む。Ｘ個のＤフリップフロップ１２２．１〜１２２．Ｘは、オーバフロー検出信号ＬＯＬ２をクロック信号ＣＬＫＮＭに同期して順にシフトするシフトレジスタを構成する。
【０１２３】
ヒステリシス生成部１０は、さらに、信号ＳＷとＯＲ回路１２６の出力とを受けるＮＯＲ回路１２８と、ＯＲ回路１２６がＨレベルで、かつ、リセット信号ＲＥＳＥＴがＬレベルである場合に出力をＨレベルに活性化させるゲート回路１３０と、ＮＯＲ回路１２８の出力をリセット入力に受けゲート回路１３０の出力をセット入力に受けてＱ出力からロック検出信号ＬＯＬを出力するＳＲラッチ回路１３２とを含む。
【０１２４】
図１１は、ＳＲラッチ回路１３２の構成を示す回路図である。
図１１を参照して、ＳＲラッチ回路１３２は、信号ＱおよびＳを受けて信号ＱＢを出力するＮＡＮＤ回路１３４と、信号ＱＢおよび信号Ｒを受けて信号Ｑを出力するＮＡＮＤ回路１３６とを含む。
【０１２５】
図１２は、ＳＲラッチ回路１３２の動作を説明するための図である。
図１１を参照して、入力Ｓ，ＲがともにＨレベルである場合には、出力Ｑは前の値を保持する。入力Ｓ，ＲがそれぞれＨ，Ｌレベルである場合には、出力ＱがＨレベルとなる。入力Ｓ，ＲがそれぞれＬ，Ｈレベルである場合には、出力ＱはＬレベルとなる。入力Ｓ，ＲがともにＬレベルである組合せは禁止されている。
【０１２６】
図１３は、図１０に示したヒステリシス生成部１０の動作を説明するための第１の動作波形図である。
【０１２７】
図１０、図１３を参照して、時刻ｔ１においてクロック信号ＣＬＫＮＭが立上がり、この立上がりに応じてＤフリップフロップ１２２．１がオーバフロー検出信号ＬＯＬ２を取込み、信号Ｑ１がＬレベルからＨレベルに変化する。信号Ｑ１のＨレベルは、時刻ｔ２においてＤフリップフロップ１２２．２に取込まれるので、信号Ｑ２は時刻ｔ２においてＬレベルからＨレベルに変化する。また時刻ｔ２においてオーバフロー検出信号ＬＯＬ２がＨレベルであるので、信号Ｑ１はＨレベルを維持する。
【０１２８】
時刻ｔ３において、オーバフロー検出信号ＬＯＬ２がＬレベルであった結果、信号Ｑ１がＨレベルからＬレベルに変化する。この変化は、時刻ｔ４において信号Ｑ２に現われる。このように、オーバフロー検出信号ＬＯＬ２がＤフリップフロップ１２２．１に取込まれ、取込まれた結果がクロック信号ＮＮに同期して順にフリップフロップ１２２．２〜１２２．Ｘまでシフトされていく。
【０１２９】
図１４は、ヒステリシス生成部１０の動作を説明するための第２の動作波形図である。
【０１３０】
図１０、図１４を参照して、時刻ｔ１〜ｔ２においては、信号Ｑ１がＨレベルで、かつ、信号Ｑ２がＬレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２はＨレベルで、セット信号Ｓ１３２はＨレベルでありロック検出信号ＬＯＬは前の値を保持する。
【０１３１】
時刻ｔ２〜ｔ３においては、信号Ｑ１，Ｑ２は両方ともＨレベルになり、応じて信号Ｒ１３２はＬレベルになり、信号Ｓ１３２はＨレベルになる。その結果、信号ＬＯＬはＨレベルになる。
【０１３２】
時刻ｔ３〜ｔ４においては、信号Ｑ１がＬレベルで、かつ、信号Ｑ２がＨレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２、セット信号Ｓ１３２はともにＨレベルであり、ロック検出信号ＬＯＬは前の値Ｈレベルを保持する。
【０１３３】
時刻ｔ４〜ｔ５においては、信号Ｑ１がＨレベルで、かつ、信号Ｑ２がＬレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２、セット信号Ｓ１３２はともにＨレベルであり、ロック検出信号ＬＯＬは前の値Ｈレベルを保持する。
【０１３４】
時刻ｔ５〜ｔ６においては、信号Ｑ１，Ｑ２は両方ともＨレベルになり、応じて信号Ｒ１３２はＬレベルになり、信号Ｓ１３２はＨレベルになる。その結果、信号ＬＯＬはＨレベルになる。
【０１３５】
時刻ｔ６〜ｔ７においては、信号Ｑ１がＬレベルで、かつ、信号Ｑ２がＨレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２、セット信号Ｓ１３２はともにＨレベルであり、ロック検出信号ＬＯＬは前の値Ｈレベルを保持する。
【０１３６】
時刻ｔ７〜ｔ９においては、信号Ｑ１、信号Ｑ２がともにＬレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２はＨレベルであり、セット信号Ｓ１３２はＬレベルであり、ロック検出信号ＬＯＬはＬレベルとなる。
【０１３７】
時刻ｔ９〜ｔ１０においては、信号Ｑ１がＨレベルで、かつ、信号Ｑ２がＬレベルである。この場合には、ＳＲラッチ回路１３２のリセット信号Ｒ１３２はＨレベルで、セット信号Ｓ１３２はＨレベルでありロック検出信号ＬＯＬは前の値Ｌレベルを保持する。
【０１３８】
時刻ｔ１０〜ｔ１２においては、信号Ｑ１，Ｑ２は両方ともＨレベルになり、応じて信号Ｒ１３２はＬレベルになり、信号Ｓ１３２はＨレベルになる。その結果、信号ＬＯＬはＨレベルになる。
【０１３９】
図１３、図１４で説明した動作により、リセット時にロック検出信号ＬＯＬがＨレベルに設定された後に、オーバフロー検出信号ＬＯＬ２が連続してＸ回Ｈレベルになって初めてロックがはずれていると認識されロック検出信号ＬＯＬがＬレベルとなる。
【０１４０】
一旦ロックがはずれ、ロック検出信号ＬＯＬ出力がＬレベルになった場合には、次にはオーバフロー検出信号ＬＯＬ２が連続してＸ回Ｌレベルになって初めてロックがかかったと認識され、ロック検出信号ＬＯＬがＨレベルとなる。
【０１４１】
一方、信号ＳＷについては、このようなヒステリシスを持たず、単に連続してＸ回オーバフロー検出信号ＬＯＬ２がＨレベルになった場合に初めてＨレベルに設定される。
【０１４２】
図１５は、ヒステリシス生成部１０の効果をグラフで模式的に示した図である。
【０１４３】
図１５のグラフは、制御信号ＵＰ２またはＤＮ２をｎビットのバイナリカウンタ１０２，１０４でＭサイクル期間サンプルしたときの値の分布を示している。グラフでは横軸にカウンタの値、縦軸はカウンタ値がｘである場合の制御信号ＵＰ２またはＤＮ２が出力される頻度を確率で表わしたものである。
【０１４４】
図２で説明した周波数比較器２にランダムなデータ信号ＤＡＴＡが入力された場合には、信号ＳＸ，信号ＳＹも全くランダムな出力となる。そのとき、信号ＵＰ２またはＤＮ２が出力される頻度は、２つのフリップフロップ８４、８８の保持値がＮＯＲ回路２８，２９で演算された結果となることから、平均として１／４となると考えられる。
【０１４５】
したがって、図１５ではＰ（ｘ）＝Ｍ×１／４の場合が最も確率が高くなっている。分布関数をガウス分布で近似でき、それは次の式（１）で表わされる。
【０１４６】
【数１】
ここで、ｘはカウンタのカウント値、Ｍはサンプル数サイクル期間を表わしている。ｍビットバイナリカウンタ１０２または１０４がオーバフローを生ずる確率は次の式（２）で表わされる。
【０１４８】
【数２】
ここで、サイクル期間Ｍを１２８（＝２の７乗）とし、カウンタのビット数ｎが６である場合には、確率Ｐｏｖ＜１０-9となる。通常、通信用のデバイスのデータのエラーレートは、１０-12未満であることが要求されている。ランダムな入力の場合、上記の確率Ｐｏｖでオーバフロー検出信号ＬＯＬ２がＨレベルとなるため、誤動作の割合としては要求を満足しない。そこで、オーバフロー検出信号ＬＯＬ２が連続してｋ回来るとしたときに信号ＬＯＬが変化するようにすれば、（１０-9）kの確率にまでランダム入力時のエラー動作が抑えられることになる。
【０１５０】
仮に図１０のヒステリシス生成部１０のＤフリップフロップ１２２を２個とした場合には、ｋ＝２となり、通信用のエラーレートの要求を十分満足できると考えられる。
【０１５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
請求項１〜３に記載の周波数比較器は、初段のフリップフロップにおいてクロック信号でラッチしたデータを次段のフリップフロップのクロックに使用するので、内部のデータ変化の頻度が少なく消費電力が削減できるとともにタイミング設計が容易となる。
【０１５３】
請求項４、５に記載の周波数比較器は、請求項１に記載の周波数比較器の奏する効果に加えて、ジッタの大きいデータ信号の場合でも位相変化を検知し正しく周波数比較結果を判定することができる。
【０１５４】
請求項６〜８に記載のロック検出回路は、ジッタが大きいデータ信号が入力された場合でも、すぐにはロックがはずれたと認識せず、平均的にはクロック周波数とデータ信号の周波数が一致している場合に、誤判定を避けることができる。
【０１５５】
請求項９〜１０に記載のロック検出回路は、請求項６に記載のロック検出回路の奏する効果に加えて、初段のフリップフロップにおいてクロック信号でラッチしたデータを次段のフリップフロップのクロックに使用するので、内部のデータ変化の頻度が少なく消費電力が削減できるとともにタイミング設計が容易となる。
【０１５６】
請求項１１，１２に記載のロック検出回路は、請求項６に記載のロック検出回路の奏する効果に加えて、ジッタの大きいデータ信号の場合でも位相変化を検知し正しく周波数比較結果を判定することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるロック検出回路１の構成を示した概略ブロック図である。
【図２】 図１における周波数比較器２の構成を示した回路図である。
【図３】 図２における検知部２５の動作を説明するための動作波形図である。
【図４】 データ信号ＤＡＴＡのエッジの位相によって信号ＳＸ，ＳＹがどのように変化するかを説明するための動作波形図である。
【図５】 図２における位相変化検知部２７の動作を説明するための図である。
【図６】 データ信号ＤＡＴＡの位相がクロック信号に対して徐々に早まる場合を示した動作波形図である。
【図７】 データ信号ＤＡＴＡの周期がクロックサイクルよりも長い場合の動作を説明するための動作波形図である。
【図８】 図１における計数処理部８の構成を示した回路図である。
【図９】 図８に示した計数処理部８の動作を説明するための動作波形図である。
【図１０】 図１におけるヒステリシス生成部１０の構成を示した回路図である。
【図１１】 ＳＲラッチ回路１３２の構成を示す回路図である。
【図１２】 ＳＲラッチ回路１３２の動作を説明するための図である。
【図１３】 図１０に示したヒステリシス生成部１０の動作を説明するための第１の動作波形図である。
【図１４】 ヒステリシス生成部１０の動作を説明するための第２の動作波形図である。
【図１５】 ヒステリシス生成部１０の効果をグラフで模式的に示した図である。
【図１６】 従来の周波数比較器５００の構成を示した回路図である。
【図１７】 図１６の周波数比較器５００の動作を説明するための図である。
【図１８】 データ信号ＤＡＴＡにジッタが存在する状態を説明するための動作波形図である。
【図１９】 誤動作する他の場合の動作波形図である。
【符号の説明】
１ ロック検出回路、２ 周波数比較器、４，６ 分周部、８ 計数処理部、１０ ヒステリシス生成部、１２ 出力ゲート回路、１４，１６，１２４ ＡＮＤ回路、２２，２４ インバータ、２５，２６ 検知部、２７ 位相変化検知部、２８，２９，１２８ ＮＯＲ回路、３０〜３３ データラッチ部、３６〜４２，５２，５４，６２，６４，８２〜８８，１２２ Ｄフリップフロップ、７２，７４ ＳＲフリップフロップ、５３，６３ 位相判定部、５６，５８，６６，６８，１３４，１３６ ＮＡＮＤ回路、１０２，１０４ カウンタ、１０６ パルス発生回路、１０８，１１０，１３２ ＳＲラッチ回路、１１２，１２６ ＯＲ回路、１３０ ゲート回路。
Claims (12)
- 等しいクロック周波数であり基準エッジの位相がそれぞれ０°，９０°，１８０°，２７０°である第１〜第４のクロック信号を用い、前記クロック周波数とデータ信号の周波数とを比較する周波数比較器であって、
前記データ信号を前記第１および第３のクロック信号に応じて受けて、前記データ信号の信号遷移点の前記クロック信号に対する位相が０°〜１８０°にあるか否かを検知する第１の検知部と、
前記データ信号を前記第２および第４のクロック信号に応じて受けて、前記信号遷移点の前記クロック信号に対する位相が９０°〜２７０°にあるか否かを検知する第２の検知部と、
前記第１、第２の検知部の出力を受けて前記信号遷移点の前記クロック信号に対する位相の変化を検出し、前記クロック周波数と前記データ信号の周波数との比較結果を出力する位相変化検知部とを備える、周波数比較器。 - 前記第１の検知部は、
前記データ信号を、前記第１、第３のクロック信号に応じてそれぞれ取込んで第１、第２の内部データ信号を出力する第１のデータラッチ部と、
前記第１の内部データ信号を前記第２の内部データ信号に応じて取込む第２のデータラッチ部とを含み、
前記第２の検知部は、
前記データ信号を、前記第２、第４のクロック信号に応じてそれぞれ取込んで第３、第４の内部データ信号を出力する第３のデータラッチ部と、
前記第３の内部データ信号を前記第４の内部データ信号に応じて取込む第４のデータラッチ部とを含む、請求項１に記載の周波数比較器。 - 前記第２のデータラッチ部は、
前記第１の内部データ信号を前記第２の内部データ信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、
前記第１の内部データ信号を前記第２の内部データ信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、
前記第１、第２のフリップフロップ回路の保持データに応じて前記信号遷移点の前記クロック信号に対する位相が０°〜１８０°にあるか否かを判断する第１の位相判定部とを含み、
前記第４のデータラッチ部は、
前記第３の内部データ信号を前記第４の内部データ信号の立上りエッジに応じて取込む第３のフリップフロップ回路と、
前記第３の内部データ信号を前記第４の内部データ信号の立下りエッジに応じて取込む第４のフリップフロップ回路と、
前記第３、第４のフリップフロップ回路の保持データに応じて前記信号遷移点の前記クロック信号に対する位相が９０°〜２７０°にあるか否かを判断する第２の位相判定部とを含む、請求項２に記載の周波数比較器。 - 前記位相変化検知部は、
前記第１の検知部の出力を前記第２の検知部の出力に応じて取込み、前記クロック周波数と前記データ信号の周波数の大小判定をする、請求項１に記載の周波数比較器。 - 前記位相変化検知部は、
前記第１の検知部の出力を前記第２の検知部の出力信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、
前記第１の検知部の出力を前記第２の検知部の出力信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、
前記第１、第２のフリップフロップ回路の出力に応じて前記比較結果を出力する出力部とを含む、請求項４に記載の周波数比較器。 - クロックの周波数とデータ信号の周波数とを比較して、周波数が異なる場合に制御信号を活性化する周波数比較器と、
所定期間あたりの前記制御信号の活性化期間を前記クロックに応じてカウントし、カウント値が所定数を超えた場合にオーバフロー検出信号を出力する計数処理部と、
ロック検出信号が活性化された後に前記オーバフロー検出信号が連続して所定数回活性化された場合に、前記ロック検出信号を非活性化させ、前記ロック検出信号が非活性化された後には前記オーバフロー検出信号が連続して所定数回非活性化された場合に、前記ロック検出信号を活性化させるヒステリシス生成部とを備え、
前記周波数比較器は、等しいクロック周波数であり基準エッジの位相がそれぞれ０°，９０°，１８０°，２７０°である第１〜第４のクロック信号を用い、前記クロック周波数とデータ信号の周波数とを比較し、
前記周波数比較器は、
前記データ信号を前記第１および第３のクロック信号に応じて受けて、前記データ信号の信号遷移点の前記クロック信号に対する位相が０°〜１８０°にあるか否かを検知する第１の検知部と、
前記データ信号を前記第２および第４のクロック信号に応じて受けて、前記信号遷移点の前記クロック信号に対する位相が９０°〜２７０°にあるか否かを検知する第２の検知部と、
前記第１、第２の検知部の出力を受けて前記信号遷移点の前記クロック信号に対する位相の変化を検出し、前記クロック周波数と前記データ信号の周波数との比較結果を出力する位相変化検知部とを含む、ロック検出回路。 - 前記計数処理部は、
前記所定期間のうちで前記制御信号が前記クロック周波数より前記データ信号の周波数が高いことを示している期間をカウントする第１のカウンタと、
前記所定期間のうちで前記制御信号が前記クロック周波数より前記データ信号の周波数が低いことを示している期間をカウントする第２のカウンタと、
前記第１、第２のカウンタのカウント値のいずれかが前記所定期間のうちで所定値を超えた場合に前記オーバーフロー検出信号を出力する出力部とを含む、請求項６に記載のロック検出回路。 - 前記ヒステリシス生成部は、
前記オーバフロー検出信号を前記クロックに応じて順次シフトする複数のフリップフロップを含むシフトレジスタと、
前記複数のフリップフロップの保持データがすべて第１の値であるときにセットされ、前記複数のフリップフロップの保持データがすべて前記第１の値の反転値である第２の値であるときにリセットされるラッチ回路とを含む、請求項６に記載のロック検出回路。 - 前記第１の検知部は、
前記データ信号を、前記第１、第３のクロック信号に応じてそれぞれ取込んで第１、第２の内部データ信号を出力する第１のデータラッチ部と、
前記第１の内部データ信号を前記第２の内部データ信号に応じて取込む第２のデータラッチ部とを含み、
前記第２の検知部は、
前記データ信号を、前記第２、第４のクロック信号に応じてそれぞれ取込んで第３、第４の内部データ信号を出力する第３のデータラッチ部と、
前記第３の内部データ信号を前記第４の内部データ信号に応じて取込む第４のデータラッチ部とを含む、請求項６に記載のロック検出回路。 - 前記第２のデータラッチ部は、
前記第１の内部データ信号を前記第２の内部データ信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、
前記第１の内部データ信号を前記第２の内部データ信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、
前記第１、第２のフリップフロップ回路の保持データに応じて前記信号遷移点の前記クロック信号に対する位相が０°〜１８０°にあるか否かを判断する第１の位相判定部とを含み、
前記第４のデータラッチ部は、
前記第３の内部データ信号を前記第４の内部データ信号の立上りエッジに応じて取込む第３のフリップフロップ回路と、
前記第３の内部データ信号を前記第４の内部データ信号の立下りエッジに応じて取込む第４のフリップフロップ回路と、
前記第３、第４のフリップフロップ回路の保持データに応じて前記信号遷移点の前記クロック信号に対する位相が９０°〜２７０°にあるか否かを判断する第２の位相判定部とを含む、請求項９に記載のロック検出回路。 - 前記位相変化検知部は、
前記第１の検知部の出力を前記第２の検知部の出力に応じて取込み、前記クロック周波数と前記データ信号の周波数の大小判定をする、請求項６に記載のロック検出回路。 - 前記位相変化検知部は、
前記第１の検知部の出力を前記第２の検知部の出力信号の立上りエッジに応じて取込む第１のフリップフロップ回路と、
前記第１の検知部の出力を前記第２の検知部の出力信号の立下りエッジに応じて取込む第２のフリップフロップ回路と、
前記第１、第２のフリップフロップ回路の出力に応じて前記比較結果を出力する出力部とを含む、請求項１１に記載のロック検出回路。
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