JP3407246B2 - Horizontal insulated gate thyristor - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、パワーＩＣの出力
段素子として用いられる横型絶縁ゲート型サイリスタに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lateral insulated gate thyristor used as an output stage element of a power IC.

【０００２】[0002]

【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS Controlled Thyristor (MCT)は、発表以来世界
の様々な研究機関において、その特性解析、改善が行わ
れている。これはＭＣＴが電圧駆動型であるため、ＧＴ
Ｏサイリスタに比べ、格段に容易なゲート回路で済み、
かつ低オン電圧特性を示すことによる。しかしＭＣＴ
は、ＧＴＯサイリスタと同様に、電流飽和特性を示さな
いため、実際に使用する際にはヒューズ等の受動部品が
必要となる。2. Description of the Related Art A thyristor has a low on-voltage characteristic.
It has been used as an essential element for large capacity applications. And today, the gate turn-off (GTO) thyristor
It is often used as an element for high voltage / high current regions. However, the GTO thyristor requires a large amount of gate current for turn-off, that is, has a small turn-off gain, and needs a large snubber circuit for safe turn-off. In addition, GTO thyristor has
Since it does not exhibit current saturation characteristics, passive components such as fuses must be connected for load short-circuit protection, which is a major obstacle to system miniaturization and cost reduction. V. A. Mr. K. Temple is IEEE IEDM Tech.
Dig. 1984. The MOS Controlled Thyristor (MCT), which is a voltage-driven thyristor announced on p282, has been characterized and improved by various research institutions around the world since its announcement . This is because the MCT is voltage driven
Compared to O thyristors, it requires a much easier gate circuit,
In addition, it exhibits low on-voltage characteristics. But MCT
Since, like the GTO thyristor, does not exhibit current saturation characteristics, a passive component such as a fuse is required for actual use.

【０００３】Pattanayak博士らはEmitter Switched Thy
ristor（以下ＥＳＴと記す）が電流飽和特性を示すこと
を明らかにした。［US.Patent No. 4,847,671 (JuI.1
1,1989)］また、Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Ele
ctron Device Lett. vol.12(1991) p387 にDual Chann
el型 Emitter Switched Thyristor （ＥＳ
Ｔ）が高電圧領域まで電流飽和特性を示すことを実測に
より示した。さらに，発明者らは、Proc. ＩＥＥＥ Ｉ
ＳＰＳＤ ’93，p71 とProc. ＩＥＥＥ ＩＳＰＳＤ
’94，p195 に、このＥＳＴのＦＢＳＯＡ（順バイア
ス安全動作領域）、ＲＢＳＯＡ（逆バイアス安全動作領
域）の解析結果を発表し、電圧駆動型サイリスタにおい
て，初めて負荷短絡時の安全動作領域を有する素子開発
に道を開いた。図４に、ＥＳＴの素子構造を示す。Dr. Pattanayak et al. Emitter Switched Thy
It was clarified that ristor (hereinafter referred to as EST) exhibits current saturation characteristics. [US.Patent No. 4,847,671 (JuI.1
1, 1989)]. S. Shekar et al., IEEE Ele
ctron Device Lett. vol.12 (1991) p387 to Dual Chann
el type Emitter Switched Thyristor (ES
It was shown by measurement that T) shows current saturation characteristics up to a high voltage region. Furthermore, the inventors of the present invention have proposed that Proc.
SPSD '93, p71 and Proc. IEEE ISPSD
In '94, p195, we announced the analysis results of EST's FBSOA (forward bias safe operating area) and RBSOA (reverse bias safe operating area), and the first element in a voltage drive thyristor that has a safe operating area at the time of load short circuit. Paved the way for development. FIG. 4 shows the element structure of the EST.

【０００４】この図に見られるように、この素子は、ｐ
エミッタ層１の上にｎ⁺ バッファ層２を介して設けられ
たｎベース層３の表面層に、第一ｐベース領域４および
その一部を占め拡散深さの深いｐ⁺ ウェル領域５ならび
に第二ｐベース領域６が形成され、第一ｐベース領域４
の表面層にｎソース領域７、第二ｐベース領域６の表面
層にｎエミッタ領域８がそれぞれ形成されている。第一
ｐベース領域４のｎソース領域７とｎベース層３の露出
部とに挟まれた部分から、第二ｐベース領域６のｎエミ
ッタ領域８とｎベース層３の露出部とに挟まれた部分に
わたってゲート酸化膜９を介してゲート電極層１０が設
けられている。しかし、いずれもＺ方向の長さが有限
で、その外側で第一ｐベース領域４と第二ｐベース領域
６は連結され、さらにその外側にＬ字型にｐ⁺ ウェル領
域５が形成されている。そしてｐ⁺ウェル領域５の表面
に接触するカソード電極１１は、ｎソース領域７の表面
にも共通に接触している。一方、ｐエミッタ層１の裏面
には全面にアノード電極１２が設けられている。As can be seen in this figure, this device has p
On the surface layer of the n base layer 3 provided on the emitter layer 1 via the n ⁺ buffer layer 2, the first p base region 4 and the p ⁺ well region 5 occupying a part thereof and having a deep diffusion depth and the first p base region 5 are formed. The second p base region 6 is formed, and the first p base region 4 is formed.
An n source region 7 is formed in the surface layer of the above, and an n emitter region 8 is formed in the surface layer of the second p base region 6. The portion between the n source region 7 of the first p base region 4 and the exposed portion of the n base layer 3 is sandwiched between the n emitter region 8 of the second p base region 6 and the exposed portion of the n base layer 3. A gate electrode layer 10 is provided over the exposed portion via a gate oxide film 9. However, each of them has a finite length in the Z direction, the first p base region 4 and the second p base region 6 are connected to each other on the outer side, and the p ⁺ well region 5 is formed in an L shape on the outer side. There is. The cathode electrode 11 that contacts the surface of the p ⁺ well region 5 also contacts the surface of the n source region 7 in common. On the other hand, an anode electrode 12 is provided on the entire back surface of the p emitter layer 1.

【０００５】この素子のカソード電極１１を接地し，ア
ノード電極１２に正の電圧を印加した状態でゲート電極
層１０に電気的に接続されるゲート電極（図示せず）に
正の電圧を加えると，ゲート酸化膜９の下に反転層（一
部蓄積層）が形成され，横型ＭＯＳＦＥＴがオンする。
これにより，まず電子がカソード電極１１からｎソース
領域７を経て第一ｐベース領域４の表面層の反転層（チ
ャネル）を通り、ｎベース層３に供給される。この電子
は、ｐエミッタ層１、ｎ⁺ バッファ層２およびｎベース
層３、第一、第二ｐベース領域４、６およびｐ⁺ ウェル
領域５よりなるｐｎｐトランジスタのベース電流として
働き，それによってこのｐｎｐトランジスタが動作す
る。すると正孔が、ｐエミッタ層１から注入され，ｎ⁺
バッファ層２、ｎベース層３を通って第一ｐベース領域
４へ流れる。正孔の一部は第二ｐベース領域６へと流
れ、ｎエミッタ領域８の下をＺ方向に流れてカソード電
極１１へと抜けていく。（この動作をＩＧＢＴモードと
呼ぶ。）電流がさらに増加すると、ｎエミッタ領域８と
第二ｐベース領域６間のｐｎ接合が順バイアスされ、ｐ
エミッタ層１、ｎ⁺ バッファ層２およびｎベース層３、
第二ｐベース領域６およびｎエミッタ領域８からなるサ
イリスタ部がラッチアップの状態になる。（この動作を
サイリスタモードと呼ぶ。）このＥＳＴをオフするに
は，ゲート電極（図示せず）の電位を横型ＭＯＳＦＥＴ
のしきい値以下に下げ，このＭＯＳＦＥＴをオフする。
そうすることにより、ｎエミッタ領域８はカソード電極
１１から電位的に切離され、サイリスタ動作が止まる。[0005] The gate electrode in a state where the cathode electrode 11 is grounded element, a positive voltage is applied to the anode electrode 12
When a positive voltage is applied to the gate electrode (not shown) electrically connected to the layer 10, an inversion layer (partial storage layer) is formed under the gate oxide film 9 and the lateral MOSFET is turned on.
Thereby, first, electrons are supplied from the cathode electrode 11 to the n base layer 3 through the n source region 7 and the inversion layer (channel) of the surface layer of the first p base region 4. This electron acts as the base current of the pnp transistor consisting of the p-emitter layer 1, the n ⁺ buffer layer 2 and the n base layer 3, the first and second p base regions 4, 6 and the p ⁺ well region 5, thereby The pnp transistor operates. Then, holes are injected from the p emitter layer 1 and n ⁺
It flows through the buffer layer 2 and the n base layer 3 to the first p base region 4. A part of the holes flows to the second p base region 6, flows under the n emitter region 8 in the Z direction, and escapes to the cathode electrode 11. (This operation is called the IGBT mode.) When the current further increases, the pn junction between the n emitter region 8 and the second p base region 6 is forward biased, and p
An emitter layer 1, an n ⁺ buffer layer 2 and an n base layer 3,
The thyristor portion including the second p base region 6 and the n emitter region 8 is in the latch-up state. (This operation is called a thyristor mode.) To turn off this EST, the potential of the gate electrode (not shown) is set to the lateral MOSFET.
This MOSFET is turned off by lowering it below the threshold value of.
By doing so, the n emitter region 8 is electrically separated from the cathode electrode 11, and the thyristor operation is stopped.

【０００６】ＥＳＴは電流飽和作用を示すことから、そ
れを横型にしてパワーＩＣの出力段素子として利用する
研究もなされている［Sunkavalli,R. et al.;IEEE IEDM
Tech. Dig.(1993)］。図５は横型ＥＳＴの例の斜視断
面図である。この横型ＥＳＴは、ｎ⁺ 基板１６上に例え
ば酸化シリコン膜の分離絶縁膜１５を介して積層された
ｎベース層３の表面層に形成されている。図４の縦型の
ＥＳＴと異なっている点は、ｎベース層３のｐベース領
域４、６と同じ側の表面層に選択的にｎ⁺ バッファ領域
２が形成され、その表面層にｐエミッタ領域１が形成さ
れていて、そのｐエミッタ領域１の表面に接触してアノ
ード電極１２が表面上に形成されている点である。そし
て、ｐエミッタ領域１に対向する側のｎエミッタ領域８
とｎベース層３とに挟まれた第二ｐベース領域６の表面
上にも第二ゲート電極１７が設けられている。図５の素
子の動作原理は図４の縦型のＥＳＴと変わらない。[0006] Since EST exhibits a current saturation effect, studies have been made to use it horizontally as an output stage element of a power IC [Sunkavalli, R. et al .; IEEE IEDM.
Tech. Dig. (1993)]. FIG. 5 is a perspective sectional view of an example of a horizontal EST. The horizontal EST is formed on the n ⁺ surface layer of the isolation insulating film 1 5 stacked via the the n base layer 3 of a silicon oxide film on the substrate 1 6. 4 is different from the vertical EST shown in FIG. 4 in that the n ⁺ buffer region 2 is selectively formed in the surface layer of the n base layer 3 on the same side as the p base regions 4 and 6, and the p emitter is formed in the surface layer. The point is that the region 1 is formed, and the anode electrode 12 is formed on the surface in contact with the surface of the p emitter region 1. Then, the n emitter region 8 on the side facing the p emitter region 1
The second gate electrode 17 is also provided on the surface of the second p base region 6 sandwiched between the n base layer 3 and the n base layer 3. The operating principle of the device of FIG. 5 is the same as that of the vertical EST of FIG.

【０００７】[0007]

【発明が解決しようとする課題】上記の説明からわかる
ように、図４に示したＥＳＴおよび図５に示した横型Ｅ
ＳＴは、第二ｐベース領域６をＺ方向に流れる正孔を利
用して、第二ｐベース領域６とｎエミッタ領域８との間
のｐｎ接合を順バイアスしているため、カソード電極１
１と第二ｐベース領域６との接触部に近づくにつれ、前
記順バイアスの度合いが小さくなる。つまり、前記のｐ
ｎ接合において、ｎエミッタ領域８からの電子の注入量
がＺ方向に沿って均一でないということである。このよ
うなオン状態から、このＥＳＴをオフすると、当然順バ
イアスの浅いカソード電極１１との接触部近くの接合か
ら回復してゆき、カソード電極１１との接触部から遠い
部分が、なかなか回復しない。このため、オフ時におけ
る電流集中を招き易く、ターンオフ時の破壊耐量が小さ
くなってしまう。As can be seen from the above description, the EST shown in FIG. 4 and the horizontal type E shown in FIG.
ST uses the holes that flow in the second p base region 6 in the Z direction to forward-bias the pn junction between the second p base region 6 and the n emitter region 8. Therefore, the cathode electrode 1
The degree of the forward bias decreases as it approaches the contact portion between 1 and the second p base region 6. That is, p
That is, in the n-junction, the amount of electrons injected from the n-emitter region 8 is not uniform along the Z direction. When the EST is turned off from such an ON state, the junction near the contact portion with the cathode electrode 11 having a shallow forward bias is naturally recovered, and the portion far from the contact portion with the cathode electrode 11 is not easily recovered. For this reason, current concentration is likely to occur at the time of turning off, and the breakdown resistance at the time of turning off becomes small.

【０００８】本発明の目的は、前記ｐｎ接合をターンオ
フ時均一に回復できる構造を示し、ターンオフ耐量の大
きく、かつオン電圧の小さな横型絶縁ゲート型サイリス
タを提供することにある。It is an object of the present invention to provide a lateral insulated gate thyristor having a structure capable of uniformly recovering the pn junction at the time of turn-off, having a large turn-off resistance and a small on-voltage.

【０００９】[0009]

【課題を解決するための手段】上記課題解決のため、本
発明の横型絶縁ゲート型サイリスタは、高比抵抗の第一
導電型ベース層と、その第一導電型ベース層の一面側の
表面層に選択的に形成された第一、第二の第二導電型ベ
ース領域と、第一の第二導電型ベース領域の表面層に選
択的に形成された第一導電型ソース領域と、第二の第二
導電型ベース領域の表面層に選択的に形成された第一導
電型エミッタ領域と、第一導電型のソース領域およびエ
ミッタ領域間に挟まれた第一の第二導電型ベース領域の
表面、第一導電型ベース層の露出部および第二の第二導
電型ベース領域の表面上に絶縁膜を介して形成された第
一のゲート電極層と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、第一導電型ベース層の同じ側の表面層の第一、
第二の第二導電型ベース領域と重ならない部分に形成さ
れた第二導電型エミッタ領域と、その第二導電型エミッ
タ領域の表面に接触する第二主電極と、ゲート電極層に
接触するゲート電極とを備え、第二の第二導電型ベース
領域および第一導電型エミッタ領域の表面全面が絶縁膜
で覆われフローティングであるものとする。In order to solve the above problems, a lateral insulated gate thyristor of the present invention comprises a high resistivity first conductivity type base layer and a surface layer on one side of the first conductivity type base layer. First and second second conductivity type base regions selectively formed on the first and second conductivity type base regions, first conductivity type source region selectively formed on the surface layer of the first second conductivity type base region, and second Of the first conductivity type emitter region selectively formed in the surface layer of the second conductivity type base region and the first second conductivity type base region sandwiched between the first conductivity type source region and the emitter region. A first gate electrode layer formed on the surface, an exposed part of the first conductivity type base layer and a surface of the second second conductivity type base region with an insulating film interposed therebetween, and a first second conductivity type base region. A first main electrode commonly contacting the exposed part of the first conductivity type source region and the first conductivity type source region; The first surface layer on the same side of the base layer,
A second conductivity type emitter region formed in a portion not overlapping the second second conductivity type base region, a second main electrode contacting the surface of the second conductivity type emitter region, and a gate contacting the gate electrode layer. Electrodes are provided, and the entire surfaces of the second second conductivity type base region and the first conductivity type emitter region are covered with an insulating film and are floating .

【００１０】そのようにすれば、第二の第二導電型ベー
ス領域と、第一導電型エミッタ領域とがどこの電極とも
接触していないフローティングであることによって、Ｉ
ＧＢＴモードからサイリスタモードに移行させラッチア
ップさせる際に、第二の第二導電型ベース領域をＺ方向
に流れる正孔電流を全く使わないで済むことから、ター
ンオンも均一におこなわれ、またターンオフ時の電流集
中を回避できる。By doing so, since the second second-conductivity-type base region and the first-conductivity-type emitter region are in floating contact with no electrodes,
At the time of shifting from the GBT mode to the thyristor mode and latching up, it is not necessary to use the hole current flowing in the Z direction in the second second-conductivity-type base region, so that the turn-on is uniformly performed and at the time of turn-off. Current concentration can be avoided.

【００１１】特に、第二導電型エミッタ領域側の第一導
電型ベース層と第一導電型エミッタ領域とに挟まれた第
二の第二導電型ベース領域の表面の絶縁膜上に第二のゲ
ート電極層を有するものとする。そのようにすれば、第
二のゲート電極層の下方にもチャネル領域が誘起され、
サイリスタモードへの移行が速く、オン電圧も低減され
る。[0011] In particular, the second to the second conductivity type emitter area side of the first conductivity type base layer and on the insulating film of the second second-conductivity-type base region surface sandwiched between the first conductive type emitter region Of the gate electrode layer. By doing so, a channel region is induced below the second gate electrode layer,
The transition to thyristor mode is fast and the on-voltage is also reduced.

【００１２】更に、第一のゲート電極層と第二のゲート
電極層とが接続されているものとすれば、制御信号は一
つで済む。そして、第一導電型エミッタ領域の拡散深さ
が、第一導電型ソース領域の拡散深さより深いものとす
る。そのようにすれば、第一導電型エミッタ領域、第二
の第二導電型ベース領域、第一導電型ベース層からなる
トランジスタの電流増幅率が、第一導電型ソース領域、
第一の第二導電型ベース領域、第一導電型ベース層から
なるトランジスタのそれより大きくなる。従って、絶縁
ゲート型サイリスタとしてのオン電圧が低減される。Further, if the first gate electrode layer and the second gate electrode layer are connected, only one control signal is required. Then, the diffusion depth of the first conductivity type emitter region is set to be deeper than the diffusion depth of the first conductivity type source region. By doing so, the current amplification factor of the transistor including the first conductivity type emitter region, the second second conductivity type base region, and the first conductivity type base layer is the first conductivity type source region,
It is larger than that of the transistor including the first second conductivity type base region and the first conductivity type base layer. Therefore, the on-voltage of the insulated gate thyristor is reduced.

【００１３】また、第一導電型ベース層の他面側に絶縁
膜を介して半導体基板を有するものとすれば、絶縁膜分
離型の高耐圧ＩＣと同一ウェハ上に集積できる。Further, if the semiconductor substrate is provided on the other surface side of the first conductivity type base layer with the insulating film interposed therebetween, it can be integrated with the insulating film separation type high withstand voltage IC on the same wafer.

【００１４】[0014]

【発明の実施の形態】上記の課題解決のため、横型ＥＳ
Ｔを発展させた様々な絶縁ゲート型サイリスタを試作し
た。その過程において、発明者等は第一の主電極を第二
の第二導電型ベース領域に接触させる必要がないこと、
そして第二の第二導電型ベース領域の表面を絶縁膜で覆
った素子でもサイリスタモードに移行し、オン電圧とタ
ーンオフ時間とのよいトレードオフ特性を示すことを見
いだした。更に、不純物濃度分布等についても検討を重
ねた。BEST MODE FOR CARRYING OUT THE INVENTION In order to solve the above problems, a horizontal ES
Various insulated gate thyristors developed from T were prototyped. In the process, the inventors do not need to contact the first main electrode with the second second conductivity type base region,
It was also found that an element in which the surface of the second base region of the second conductivity type is covered with an insulating film also shifts to the thyristor mode and exhibits a good trade-off characteristic between on-voltage and turn-off time. Further, the impurity concentration distribution and the like were also studied.

【００１５】以下、図５と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、ｎ、ｐを冠した領域、層等はそれぞれ
電子、正孔を多数キャリアとする領域、層を意味するも
のとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。 〔実施例１〕 図１は、本発明第一の実施例（以下実施例１と記す）の
絶縁ゲート型サイリスタの部分断面図である。この部分
断面図は必要な最小単位を表しているのであって、同様
の構造が反転、或いは繰り返されて半導体素子を構成し
ている。図１に示した絶縁ゲート型サイリスタの構造
は、図５に示した横型ＥＳＴと良く似ている。An embodiment of the present invention will be described below with reference to the drawing in which the same parts as those in FIG. In the following examples, regions and layers bearing n and p mean regions and layers in which electrons and holes serve as majority carriers, respectively, and the first conductivity type is n type and the second conductivity type is p. It is a type, but it can be reversed. [Embodiment 1] FIG. 1 is a partial sectional view of an insulated gate thyristor according to a first embodiment of the present invention (hereinafter referred to as Embodiment 1). The partial cross-sectional view is a than represent the minimum unit required, similar structure constitutes inverted, or repeated returned to the semiconductor element. The structure of the insulated gate thyristor shown in FIG. 1 is very similar to the lateral EST shown in FIG.

【００１６】すなわち、高比抵抗のｎベース層３の一方
の面側の表面層に互いに離れた第一ｐベース領域４と第
二ｐベース領域６が形成され、さらに、寄生サイリスタ
のラッチアップを防ぐ目的で、第一ｐベース領域４の一
部に第一ｐベース領域４より拡散深さの深いｐ⁺ ウェル
領域５が形成されている。この例では、第二ｐベース領
域６の下方にもｐ⁺ ウェル領域が形成されている。ｎベ
ース層３の表面層の別の部分には、ｎ⁺ バッファ領域２
を介してｐエミッタ領域１が形成されている。第一ｐベ
ース領域４の表面層には、ｎソース領域７、第二ｐベー
ス領域６の表面層にはｎエミッタ領域８がそれぞれ選択
的に形成されている。そして、表面上には、図５と同様
に、ｎソース領域７とｎエミッタ領域８とに挟まれた第
一ｐベース領域４、ｎベース層３の表面露出部、第二ｐ
ベース領域６の表面上にゲート酸化膜９を介して多結晶
シリコンのゲート電極層１０が設けられてｎチャネル横
型ＭＯＳＦＥＴが構成されている。更にこの実施例で
は、ｐエミッタ領域１に近い側のｎエミッタ領域８とｎ
ベース層３の表面露出部とに挟まれた第二ｐベース領域
６の表面上にゲート酸化膜９を介して多結晶シリコンの
第二ゲート電極層１７が設けられている。そしてこの第
二電極層１７は図示されない断面でゲート電極層１０と
接続されている。この側の表面は、図示されないりんガ
ラス（ＰＳＧ）等の絶縁膜で覆われ、第一ｐベース領域
４およびｎソース領域７の表面上にカソード電極１１が
共通に接触するように、また一部では、図示していない
ゲート電極がゲート電極層１０に接触するように接触孔
が開けられている。ｐエミッタ領域１の表面上にはアノ
ード電極１２が設けられている。他方の面側には、酸化
シリコン膜の分離絶縁膜１６を介してｎ⁺ 基板１５があ
る。That is, the first p base region 4 and the second p base region 6 which are separated from each other are formed in the surface layer on one surface side of the n-base layer 3 having a high specific resistance, and further the parasitic thyristor is latched up. For the purpose of prevention, a p ⁺ well region 5 having a diffusion depth larger than that of the first p base region 4 is formed in a part of the first p base region 4. In this example, the p ⁺ well region is also formed below the second p base region 6. In another portion of the surface layer of the n base layer 3, the n ⁺ buffer region 2
A p-emitter region 1 is formed via the. An n source region 7 is selectively formed on the surface layer of the first p base region 4, and an n emitter region 8 is selectively formed on the surface layer of the second p base region 6. Then, on the surface, as in FIG. 5, the first p base region 4 sandwiched between the n source region 7 and the n emitter region 8, the surface exposed portion of the n base layer 3, and the second p base region 3.
A gate electrode layer 10 of polycrystalline silicon is provided on the surface of the base region 6 via a gate oxide film 9 to form an n-channel lateral MOSFET. Further, in this embodiment, the n emitter region 8 and the n emitter region 8 on the side close to the p emitter region 1 are
A second gate electrode layer 17 of polycrystalline silicon is provided on the surface of the second p base region 6 sandwiched between the exposed surface of the base layer 3 and a gate oxide film 9. The second electrode layer 17 is connected to the gate electrode layer 10 in a cross section (not shown). The surface on this side is covered with an insulating film (not shown) such as phosphorus glass (PSG), so that the cathode electrode 11 is in common contact with the surfaces of the first p base region 4 and the n source region 7, and partly. Then, a contact hole is opened so that a gate electrode ( not shown) contacts the gate electrode layer 10. An anode electrode 12 is provided on the surface of the p emitter region 1. On the other surface side, the n ⁺ substrate 15 is provided via the isolation insulating film 16 of a silicon oxide film.

【００１７】なお、実施例１の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけで従来の
パワーＩＣとほぼ同じ工程で製造できる。すなわち、例
えば６００Ｖ用素子としては、厚さ４５０μm のｎ型シ
リコン基板１５上に分離絶縁膜１６として厚さ２μｍの
酸化シリコン膜を介し、比抵抗５０Ω・ｃｍ^-3、厚さ３
０μｍのｎベース層３を積層したいわゆるＳＯＩウェハ
を用いる。ｐ⁺ ウェル領域５、第一、第二のｐベース領
域４、６およびｐエミッタ領域１は、ホウ素イオンのイ
オン注入および熱拡散により形成し、ｎ⁺ バッファ領域
２、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンや燐イオンのイオン注入および熱拡散により形成し
た。第一ｐベース領域４、第二ｐベース領域６、ｎソー
ス領域７およびｎエミッタ領域８の端は、半導体基板上
の多結晶シリコンからなるゲート電極層１０等をマスク
として、位置決めされて形成され、それぞれの横方向拡
散により、間隔が決められている。カソード電極１１、
アノード電極１２およびゲート電極はＡｌ合金のスパッ
タリングとその後のフォトリソグラフィにより形成して
いる。また、スイッチング時間の短縮を図るためのキャ
リアのライフタイム制御はヘリウムイオンの照射でおこ
なった。ヘリウムイオン照射は、ライフタイムキラーと
なる結晶欠陥を局在化できる方法である。ヘリウムイオ
ン照射の条件としては、加速電圧２４ＭｅＶ、ドーズ量
１×１０¹¹〜１×１０¹²ｃｍ^-2とし、照射後３５０〜３
７５℃でアニールした。The insulated gate thyristor of the first embodiment can be manufactured in substantially the same process as a conventional power IC simply by changing the mask for forming the diffusion region. That is, for example, as an element for 600V, a silicon oxide film having a thickness of 2 μm is used as an isolation insulating film 16 on an n-type silicon substrate 15 having a thickness of 450 μm, a specific resistance of 50 Ω · cm ⁻³ , a thickness of 3
A so-called SOI wafer in which a 0 μm n base layer 3 is laminated is used. The p ⁺ well region 5, the first and second p base regions 4, 6 and the p emitter region 1 are formed by ion implantation of boron ions and thermal diffusion, and the n ⁺ buffer region 2, the n emitter region 8 and the n source are formed. The region 7 was formed by ion implantation of arsenic ions and phosphorus ions and thermal diffusion. The first p base region 4, the end of the second p base region 6, n source region 7 and the n emitter region 8 as a mask the gate electrode layer 10 and the like of polycrystalline silicon on a semiconductor substrate, formed are determined position The intervals are determined by the respective lateral diffusions. Cathode electrode 11,
The anode electrode 12 and the gate electrode are formed by sputtering an Al alloy and then photolithography. The carrier lifetime control was performed by helium ion irradiation in order to shorten the switching time. Helium ion irradiation is a method that can localize crystal defects that are lifetime killer. The conditions for helium ion irradiation are an acceleration voltage of 24 MeV, a dose of 1 × 10 ¹¹ to 1 × 10 ¹² cm ^−2, and 350 to 3 after irradiation.
Annealed at 75 ° C.

【００１８】各部の寸法例としては、ｐ⁺ ウェル領域５
の拡散深さは６μｍ、第一、第二のｐベース領域４、６
の拡散深さは３μｍ、ｎエミッタ領域８、ｎソース領域
７の拡散深さはそれぞれ２μｍ、０．４μｍである。こ
れにより、サイリスタ部のｎｐｎトランジスタの電流増
幅率が大きくなり、オン電圧は小さくなっている。但
し、ｎエミッタ領域８の幅の両端部分は、ｎソース領域
７とほぼ同じ寸法になっている。これは、耐圧を考慮し
たものである。ｎ⁺ バッファ領域２、ｐエミッタ領域１
の拡散深さは、それぞれ６μｍ、１．２μｍである。ゲ
ート電極層１０の幅は、１２μｍ、ｎソース領域７、ｎ
エミッタ領域８の幅はそれぞれ約４μｍ、１２μｍであ
る。As an example of dimensions of each part, p ⁺ well region 5
Has a diffusion depth of 6 μm, and the first and second p base regions 4 and 6 are
Has a diffusion depth of 3 μm, and the diffusion depths of the n emitter region 8 and the n source region 7 are 2 μm and 0.4 μm, respectively. As a result, the current amplification factor of the npn transistor in the thyristor section is increased and the ON voltage is decreased. However, both end portions of the width of the n emitter region 8 have substantially the same dimensions as the n source region 7. This takes into account the breakdown voltage. n ⁺ buffer region 2, p emitter region 1
The diffusion depths of are 6 μm and 1.2 μm, respectively. The width of the gate electrode layer 10 is 12 μm, and the n source region 7 and n
The width of the emitter region 8 is about 4 μm and 12 μm, respectively.

【００１９】このように形成された絶縁ゲート型サイリ
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極（図示せず）に、ある値（しきい値）以上の正
の電圧を加えると、ゲート酸化膜９の下に反転層（一部
蓄積層）のチャネルが形成され、前記横型ＭＯＳＦＥＴ
がオンする。これにより、先ず電子がカソード電極１１
→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経路を通
ってｎベース層３に供給される。この電子は、ｐｎｐト
ランジスタ（ｐエミッタ領域１／ｎ⁺ バッファ領域２お
よびｎベース層３／ｐベース領域４およびｐ⁺ ウェル領
域５）のベース電流として働き、よってこのｐｎｐトラ
ンジスタが動作する。（この動作をＩＧＢＴモードと呼
ぶ。）すると、ｐエミッタ領域１から正孔が注入され、
ｎ⁺ バッファ領域２、ｎベース層３を通り、第一ｐベー
ス領域４へと流れる。その際、第二ｐベース領域６はフ
ローティングとなっているので、ｎベース層３を流れる
正孔電流のために次第に電位が上がってゆく。図１の断
面図からわかるように、オン時にはｎエミッタ領域８は
ＭＯＳＦＥＴのチャネル領域を通じてｎソース領域７と
ほぼ等電位に保たれるので、やがてｎエミッタ領域８か
ら電子の注入が生じ、ｐエミッタ領域１、ｎ⁺バッファ
領域２およびｎベース層３、第二ｐベース領域６、ｎエ
ミッタ領域８からなるサイリスタ部が動作する。（この
動作をサイリスタモードと呼ぶ。）このとき、当然第二
ゲート電極層１７の下方の第二導電型ベース領域６の表
面層にもチャネル領域を生じている。The operation of the insulated gate thyristor thus formed will be described below. When a positive voltage higher than a certain value (threshold value) is applied to the gate electrode (not shown) with the cathode electrode 11 grounded and the positive voltage applied to the anode electrode 12, the gate oxide film 9 The channel of the inversion layer (partial storage layer) is formed under the lateral MOSFET.
Turns on. As a result, first, electrons are emitted from the cathode electrode 11
→ n source region 7 → supplied to the n base layer 3 through the channel path of the MOSFET. The electrons act as a base current of the pnp transistor (p emitter region 1 / n ⁺ buffer region 2 and n base layer 3 / p base region 4 and p ⁺ well region 5), so that the pnp transistor operates. (This operation is called the IGBT mode.) Then, holes are injected from the p-emitter region 1,
It flows through the n ⁺ buffer region 2 and the n base layer 3 to the first p base region 4. At that time, since the second p base region 6 is in a floating state, the potential gradually increases due to the hole current flowing through the n base layer 3. As can be seen from the cross-sectional view of FIG. 1, when turned on, the n-emitter region 8 is kept at substantially the same potential as the n-source region 7 through the channel region of the MOSFET. The thyristor portion composed of the region 1, the n ⁺ buffer region 2, the n base layer 3, the second p base region 6, and the n emitter region 8 operates. (This operation is called a thyristor mode.) At this time, naturally, a channel region is also formed in the surface layer of the second conductivity type base region 6 below the second gate electrode layer 17.

【００２０】ターンオフ時には、ゲート電極の電位を横
型ＭＯＳＦＥＴのしきい値以下に下げ、横型ＭＯＳＦＥ
Ｔをオフすることによって、ｎエミッタ領域８がカソー
ド電極１１から電気的に分離され、よってサイリスタ部
の動作が止まる。図１の絶縁ゲート型サイリスタでは第
二ｐベース領域６およびｎエミッタ領域８の表面上がい
ずれも絶縁膜で覆われ、第二ｐベース領域６がカソード
電極１１に接していない。そのため、オン時にｎエミッ
タ領域８はゲート電極層１０直下のチャネル領域を通じ
てカソード電極１１とほぼ同電位に保たれる。そうする
と、ｎベース層３を流れる正孔電流によって第二ｐベー
ス領域６の電位が次第に上昇し、ついに、ｎエミッタ領
域８からの電子の注入を生じて、ｎエミッタ領域８、第
二ｐベース領域６、ｎベース層３およびｐエミッタ層１
からなるサイリスタがオンする。従って、図５に示した
従来のＥＳＴのように第二ｐベース領域内をＺ方向に流
れる正孔電流は必要でなく、速やかにＩＧＢＴモードか
らサイリスタモードに移行できる。また、ｎエミッタ領
域８全体から均一に電子の注入が生じるのでオン電圧が
低くなる。At the time of turn-off, the potential of the gate electrode is lowered below the threshold value of the lateral MOSFET, and the lateral MOSFET is turned on.
When T is turned off, the n emitter region 8 is electrically separated from the cathode electrode 11, and the operation of the thyristor portion is stopped. In the insulated gate thyristor of FIG. 1, the surfaces of the second p base region 6 and the n emitter region 8 are both covered with an insulating film, and the second p base region 6 is not in contact with the cathode electrode 11. Therefore, when turned on, the n emitter region 8 is maintained at substantially the same potential as the cathode electrode 11 through the channel region immediately below the gate electrode layer 10. Then, the potential of the second p base region 6 gradually rises due to the hole current flowing through the n base layer 3, and finally electrons are injected from the n emitter region 8 to cause the n emitter region 8 and the second p base region 8 to be injected. 6, n base layer 3 and p emitter layer 1
The thyristor consisting of turns on. Therefore, unlike the conventional EST shown in FIG. 5, a hole current flowing in the Z direction in the second p base region is not necessary, and the IGBT mode can be quickly switched to the thyristor mode. Further, since the electrons are uniformly injected from the entire n emitter region 8, the on-voltage is lowered.

【００２１】逆にターンオフ時には電位差により、ｎエ
ミッタ領域８と第二ｐベース領域６の間のｐｎ接合の回
復が均一に行われ、電流の集中がなく、電流集中が回避
されて、逆バイアス安全動作領域（ＲＢＳＯＡ）が格段
に大きくなる。特に、図１の実施例１の絶縁ゲート型サ
イリスタにおいては、ｎエミッタ領域８の拡散深さがｎ
ソース領域７のそれより深く形成されているため、サイ
リスタモードが強く起き、オン電圧が低くなる。On the contrary, at the time of turn-off, due to the potential difference, the pn junction between the n emitter region 8 and the second p base region 6 is uniformly recovered, current concentration does not occur, current concentration is avoided, and reverse bias safety is ensured. The operating area (RBSOA) is significantly increased. Particularly, in the insulated gate thyristor of the first embodiment shown in FIG. 1, the diffusion depth of the n emitter region 8 is n.
Since it is formed deeper than that of the source region 7, the thyristor mode occurs strongly and the ON voltage becomes low.

【００２２】同じエピタキシャルウェハを用いて、図５
に示した横型ＥＳＴおよびＩＧＢＴのいずれも６００Ｖ
素子を試作した。チップサイズはいずれも１ｃｍ² であ
る。同じライフタイム制御を行ったときの実施例１の横
型絶縁ゲート型サイリスタおよび上記二種類の素子の１
０Ａ・ｃｍ^-2の電流導通時のオン電圧はそれぞれ、１．
８Ｖ、２．６Ｖそして３．３Ｖであつた。Using the same epitaxial wafer, FIG.
600V for both horizontal EST and IGBT shown in
A device was prototyped. Each chip size is 1 cm ² . Example 1 of the lateral insulated gate thyristor of the first embodiment and the above-mentioned two types of elements when the same lifetime control is performed
The on-voltage at the time of current conduction of 0 A · cm ⁻² was 1.
It was 8V, 2.6V and 3.3V.

【００２３】図２は本実施例の素子と、比較例として前
記６００Ｖ級のＥＳＴおよびＩＧＢＴの逆バイアス安全
動作領域（以下ＲＢＳＯＡと記す）を、図３に示した測
定回路を用いて１２５℃で測定した結果である。横軸
は、アノード−カソード間電圧（Ｖ_AK）、たて軸は、電
流（Ｉ_AK）である。図３において、被測定素子２１は、
並列接続された１ｍＨのインダクタンス２２およびフリ
ーホイーリングダイオード２３を介して直流電源２４に
接続され、被測定素子２１のゲートは、２０Ωの抵抗２
５を介してゲート電源２６に接続されている。FIG. 2 shows the device of this example and the reverse bias safe operation area (hereinafter referred to as RBSOA) of the 600V class EST and IGBT as a comparative example at 125 ° C. using the measurement circuit shown in FIG. It is the result of measurement. The horizontal axis represents the anode-cathode voltage (V _AK ) and the vertical axis represents the current (I _AK ). In FIG. 3, the device under test 21 is
It is connected to a DC power supply 24 via an inductance 22 of 1 mH and a freewheeling diode 23 connected in parallel, and the gate of the device under test 21 has a resistance 2 of 20Ω.
It is connected to the gate power supply 26 via 5.

【００２４】本発明の実施例の素子は、図２からもわか
るように、安全動作領域が、オン電圧が他の素子より低
いにもかかわらず、ＩＧＢＴに比べ３倍、ＥＳＴに比べ
２倍と広く、大きな破壊耐量をもっている。これは、前
にも述べたように、ｎエミッタ領域８と第二ｐベース領
域６との間のｐｎ接合が均一に逆回復プロセスにはいる
ことと、第二ｐベース領域６が正孔電流のバイパスにな
ることによる。As can be seen from FIG. 2, the element of the embodiment of the present invention has a safe operating area three times as high as that of the IGBT and twice as high as that of the EST even though the on-voltage is lower than the other elements. It has a wide and large capacity to withstand destruction. This is because the pn junction between the n-emitter region 8 and the second p-base region 6 is uniformly in the reverse recovery process as described above, and the second p-base region 6 causes the hole current to flow. By bypassing.

【００２５】この実施例１では、第一のゲート電極層１
０と第二のゲート電極層１７とが接続されていたが、こ
れらを分離して、異なる信号で駆動してもよい。 ［実施例２］ また、図１において第二のゲート電極層１７を設けない
素子も製造できる。そのような横型絶縁ゲート型サイリ
スタを試作した。実施例１で比較したと同じ条件でライ
フタイム制御を行った素子は、１０Ａ導通時のオン電圧
が１．９Ｖで、第二ゲート電極層１７下のチャネル領域
ができない分だけ実施例１の素子よりオン電圧が大きい
が、それでも十分低い値を示した。In the first embodiment, the first gate electrode layer 1
Although 0 and the second gate electrode layer 17 are connected, they may be separated and driven by different signals. Example 2 Also, an element in which the second gate electrode layer 17 is not provided in FIG. 1 can be manufactured. Such a lateral insulated gate thyristor was prototyped. The element subjected to the lifetime control under the same conditions as compared with Example 1 has an on-voltage of 1.9 V at 10 A conduction time, and the element of Example 1 is the amount corresponding to the fact that the channel region under the second gate electrode layer 17 cannot be formed. The on-voltage was higher, but it was still low enough.

【００２６】また、第二のゲート電極層１７を設けない
タイプとすれば、第二のゲート電極層１７の分だけ、第
二ｐベース領域６とｐアノード領域１との間の距離を狭
くでき、集積密度を高くできる。Further, if the type without the second gate electrode layer 17, an amount corresponding to the second gate electrode layer 17, can narrow the distance between the second p base region 6 and the p anode region 1 , The integration density can be increased.

【００２７】[0027]

【発明の効果】以上説明したように本発明によれば、Ｅ
ＳＴにおいてＩＧＢＴモードからサイリスタをラッチア
ップ状態にするための電位降下を第二の第二導電型領域
の長手方向をカソード電極の方向に向かって流れる電流
によって得ていたのに対し、第二の第二導電型ベース領
域の表面上を絶縁膜で覆い、その第二導電型ベース領域
の正孔電流による電位上昇を利用することにより、サイ
リスタモードへの移行およびターンオフ時のｐｎ接合の
回復が均一となり、可制御電流が増大する。更に、第一
導電型エミッタ領域の拡散深さを第一導電型ソース領域
のそれより深くして、横型絶縁ゲート型サイリスタのオ
ン電圧を低減した。As described above, according to the present invention, E
In ST, the potential drop for bringing the thyristor into the latch-up state from the IGBT mode is changed to the second second conductivity type region.
Was obtained by the current flowing in the direction of the cathode electrode in the direction of the cathode , while the surface of the second conductivity type base region was covered with an insulating film and the hole current of the second conductivity type base region was obtained. By utilizing the potential increase due to, the transition to the thyristor mode and the recovery of the pn junction at turn-off become uniform, and the controllable current increases. Further, the diffusion depth of the first conductivity type emitter region is made deeper than that of the first conductivity type source region to reduce the on-voltage of the lateral insulated gate thyristor.

【００２８】６００Ｖクラスの高耐圧パワーＩＣの出力
段素子として、従来の横型ＥＳＴ、横型ＩＧＢＴよりも
オン電圧、破壊耐量とも格段に良好な素子となり、高耐
圧パワーＩＣの損失低減やあるいは小面積化に寄与する
ものである。As an output stage element of a high withstand voltage power IC of 600 V class, it is an element with much better on-voltage and breakdown resistance than the conventional lateral EST and lateral IGBT, and it is possible to reduce the loss or reduce the area of the high withstand voltage power IC. Contribute to.

【図面の簡単な説明】[Brief description of drawings]

【図１】実施例１の横型絶縁ゲート型サイリスタの切断
斜視図FIG. 1 is a cutaway perspective view of a lateral insulated gate thyristor according to a first embodiment.

【図２】実施例１３および比較例の６００Ｖ素子のＲＢ
ＳＯＡ図FIG. 2 is an RB of 600V device of Example 13 and Comparative Example
SOA diagram

【図３】ＲＢＳＯＡ測定回路図FIG. 3 RBSOA measurement circuit diagram

【図４】縦型ＥＳＴの切断斜視図FIG. 4 is a perspective cutaway view of a vertical EST.

【図５】横型ＥＳＴの切断斜視図FIG. 5 is a cutaway perspective view of a horizontal EST.

【符号の説明】[Explanation of symbols]

１ ｐエミッタ層またはｐエミッタ領域 ２ ｎ⁺ バッファ層またはｎ⁺ バッファ領
域 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐ⁺ ウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極層 １１ カソード電極 １２ アノード電極 １５ ｎ⁺ 基板 １６ 分離絶縁膜 １７ 第二ゲート電極層 ２１ 被測定素子 ２２ インダクタンス ２３ フリーホイーリングダイオード ２４ 直流電源 ２５ 抵抗 ２６ ゲート電源1 p emitter layer or p emitter region 2 n ⁺ buffer layer or n ⁺ buffer region 3 n base layer 4 first p base region 5 p ⁺ well region 6 second p base region 7 n source region 8 n emitter region 9 gate oxidation Film 10 Gate electrode layer 11 Cathode electrode 12 Anode electrode 15 n ⁺ Substrate 16 Separation insulating film 17 Second gate electrode layer 21 Device under test 22 Inductance 23 Free wheeling diode 24 DC power supply 25 Resistor 26 Gate power supply

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の表面層に選択的に形成された第一導電
型ソース領域と、第二の第二導電型ベース領域の表面層
に選択的に形成された第一導電型エミッタ領域と、第一
導電型のソース領域およびエミッタ領域間に挟まれた第
一の第二導電型ベース領域の表面、第一導電型ベース層
の露出部および第二の第二導電型ベース領域の表面上に
絶縁膜を介して形成されたゲート電極層と、第一の第二
導電型ベース領域の露出部と第一導電型ソース領域とに
共通に接触する第一主電極と、第一導電型ベース層の同
じ側の表面層の第一、第二の第二導電型ベース領域と重
ならない部分に形成された第二導電型エミッタ領域と、
その第二導電型エミッタ領域の表面に接触する第二主電
極と、ゲート電極層に接触するゲート電極とを備え、第
二の第二導電型ベース領域および第一導電型エミッタ領
域の表面全面が絶縁膜で覆われフローティングであるこ
とを特徴とする横型絶縁ゲート型サイリスタ。1. A high-resistivity first-conductivity-type base layer, and first and second second-conductivity-type base regions selectively formed on a surface layer on one surface side of the first-conductivity-type base layer. A first conductivity type source region selectively formed on the surface layer of the first second conductivity type base region, and a first conductivity selectively formed on the surface layer of the second second conductivity type base region. Type emitter region and a surface of a first second conductivity type base region sandwiched between a first conductivity type source region and an emitter region, an exposed portion of the first conductivity type base layer and a second second conductivity type base. A gate electrode layer formed on the surface of the region via an insulating film, a first main electrode commonly contacting the exposed portion of the first second conductivity type base region and the first conductivity type source region, A part of the surface layer on the same side of the one conductivity type base layer that does not overlap with the first and second second conductivity type base regions. A second conductivity type emitter region which is,
A second main electrode that contacts the surface of the second conductivity type emitter region and a gate electrode that contacts the gate electrode layer are provided, and the entire surface of the second second conductivity type base region and the first conductivity type emitter region is A lateral insulated gate thyristor characterized by being covered with an insulating film and floating . 【請求項２】第二導電型エミッタ領域側の第一導電型ベ
ース層と第一導電型エミッタ領域とに挟まれた第二の第
二導電型ベース領域の表面の絶縁膜上に第二のゲート電
極層を有することを特徴とする請求項１記載の横型絶縁
ゲート型サイリスタ。2. A Second second conductivity type emitter area side of the first conductivity type base layer and on the insulating film of the second second-conductivity-type base region surface sandwiched between the first conductive type emitter region 2. The lateral insulated gate thyristor according to claim 1, further comprising a gate electrode layer of 【請求項３】第一のゲート電極層と第二のゲート電極層
とが接続されていることを特徴とする請求項２記載の横
型絶縁ゲート型サイリスタ。3. The lateral insulated gate thyristor according to claim 2, wherein the first gate electrode layer and the second gate electrode layer are connected to each other. 【請求項４】第一導電型エミッタ領域の拡散深さが、第
一導電型ソース領域の拡散深さより深いことを特徴とす
る請求項１ないし３のいずれかに記載の横型絶縁ゲート
型サイリスタ。4. The lateral insulated gate thyristor according to claim 1, wherein the diffusion depth of the first conductivity type emitter region is deeper than the diffusion depth of the first conductivity type source region. . 【請求項５】第一導電型ベース層の他面側に絶縁膜を介
して半導体基板を有することを特徴とする請求項１ない
し４のいずれかに記載の横型絶縁ゲート型サイリスタ。5. The lateral insulated gate type thyristor according to claim 1, further comprising a semiconductor substrate on the other surface side of the first conductivity type base layer with an insulating film interposed therebetween.