JP3401823B2

JP3401823B2 - 画像コーデック用プロセッサ

Info

Publication number: JP3401823B2
Application number: JP07476493A
Authority: JP
Inventors: 英次岩田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-03-31
Filing date: 1993-03-31
Publication date: 2003-04-28
Anticipated expiration: 2018-04-28
Also published as: JPH06290262A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、数値計算、画
像処理、グラフィックス処理等に用いられる計算機シス
テムにおける中央処理装置（プロセッサ）に関するもの
であり、特に画像コーデックのようなビデオ信号処理に
好適な信号処理装置に関する。

【０００２】

【従来の技術】まず、画像コーデック処理における画像
のマクロブロックおよびブロックの概念について述べ
る。ここでは、ＣＣＩＲ６０１フォーマットに基づく
（４：４：２）信号を例に挙げる。なお、本発明におけ
る画像コーデック処理とは、ＣＣＩＴＴＨ．２６１勧
告やＭＰＥＧ等の画像圧縮符号化／伸長復号化標準に代
表されるような（画像データ動き補償＋離散コサイン変
換（ＤＣＴ）処理）に基づくマクロブロックを処理単位
とする画像の符号化処理および復号化処理を意味する。

【０００３】１画像フレームは、７２０ｘ４８０画素の
大きさの輝度成分（Ｙ成分）と、横方向にサブサンプリ
ングされた３６０ｘ４８０画素の大きさの２種の色差成
分、つまり、第１の色差成分（Ｃｒ成分）および第２の
色差成分（Ｃｒ成分）からなる。この画像フレームを、
輝度成分については１６ｘ１６画素の正方形（矩形）領
域に分割し、２種の色差成分についてはそれぞれ８ｘ１
６画素の矩形領域に分割する。この輝度成分における１
６ｘ１６画素の正方形領域と、その領域に位置的に対応
する２種の色差成分における８ｘ１６画素の矩形領域と
を合わせてマクロブロックと呼ぶ。また、輝度成分、色
差成分にかかわらず、８ｘ８画素の正方形領域をブロッ
クと呼ぶ。したがって、１マクロブロックは、図６に示
したように、輝度（Ｙ）成分４ブロック、色差成分４ブ
ロック（Ｃｒ成分２ブロック、Ｃｂ成分２ブロック）の
計８ブロックからなる。

【０００４】図７に示したように、マクロブロックを１
処理単位とする従来の画像コーデック用プロセッサ１
は、入力用データメモリ２、演算ユニット３、出力用デ
ータメモリ４で構成されており、画像コーデック処理対
象のマクロブロックを入力する「入力ステージ」、演算
ユニット３を用いて画像コーデック処理を行う「計算ス
テージ」、画像コーデック処理後のマクロブロックを出
力する「出力ステージ」の３ステージ構成でパイプライ
ン処理を行う。各ステージ間はそれぞれ、入力用データ
メモリ２、出力用データメモリ４と呼ぶダブルバッファ
構成（２個のメモリバンクを備えて処理単位毎に切り換
える構成）のデータメモリで結合されている。

【０００５】以下、マクロブロックを１処理単位とする
従来の画像コーデック用プロセッサ１におけるパイプラ
イン処理を簡単に説明する。なお、以下に述べる係数ｋ
は正の整数とする。Ａ．（２ｋ）番目のマクロブロックが計算ステージにあ
る時Ａ１．入力ステージ（２ｋ＋１）番目のマクロブロックを図７に示した入力
用データメモリ２の第１のメモリバンク５（バンク０）
に書き込む。Ａ２．計算ステージ入力用データメモリ２の第２のメモリバンク６（バンク
１）より２ｋ番目のマクロブロックを取り込み、演算ユ
ニット３において画像コーデック処理を施した後、出力
用データメモリ４の第１のメモリバンク７（バンク０）
に書き込む。Ａ３．出力ステージ出力用データメモリ４の第２のメモリバンク８（バンク
１）より（２ｋ−１）番目の画像コーデック処理後のマ
クロブロックを出力する。

【０００６】Ｂ．（２ｋ＋１）番目のマクロブロックが
計算ステージにある時Ｂ１．入力ステージ（２ｋ＋２）番目のマクロブロックを入力用データメモ
リ２の第２のメモリバンク６（バンク１）に書き込む。Ｂ２．計算ステージ入力用データメモリ２の第１のメモリバンク５（バンク
０）より（２ｋ＋１）番目のマクロブロックを取り込
み、演算ユニット３において画像コーデック処理を施し
た後、出力用データメモリ４の第２のメモリバンク８
（バンク１）に書き込む。Ｂ３．出力ステージ出力用データメモリ４の第１のメモリバンク（バンク
０）より２ｋ番目の画像コーデック処理後のマクロブロ
ックを出力する。

【０００７】従来の画像コーデック用プロセッサは、上
記のように各ステージ間にダブルバッファ構成のデータ
メモリを設けているため、各ステージの動作周波数が異
なっていても問題ない。また、ステージ間におけるデー
タメモリへのアクセスの競合が発生しないので、各ステ
ージは完全に並列に動作可能である。

【０００８】

【発明が解決しようとする課題】ところが、上述した画
像コーデック用プロセッサの構成では、演算ユニット３
を並列化して高速化を図ろうとすると、データメモリの
ポート数が増大し、演算ユニットとデータメモリとの間
の相互結合網が複雑化するという問題がある。例えば、
１個の演算ユニットのデータ入力数を２入力と仮定し、
４個の演算ユニットが４並列で動作するプロセッサを考
えた場合、４個全ての演算ユニットへマクロブロックの
任意のデータを毎クロックサイクル供給するためには、
入力用データメモリの１メモリバンクにつき８ポートの
マルチポートメモリが必要となる。また、演算ユニット
とデータメモリとの間の相互結合網についても、８個の
ポートの各々が演算ユニットの任意の入力端子へデータ
を供給する必要があるため、８ｘ８のクロスバー網とい
う非常に複雑でハードウェア量の大きい相互結合網を構
成しなくてはならない。これは、マクロブロックのすべ
てのデータをデータメモリの１個のメモリバンクに格納
しているためである。

【０００９】そこで、データメモリのポート数を増やす
ことなく演算ユニットを並列化するアプローチが考えら
れる。このアプローチにおいては、データメモリをマク
ロブロック内に存在するブロック対応に分割し、その各
々のデータメモリに対応して演算ユニットを設ける。さ
らに、すべての演算ユニットについて対応するデータメ
モリ以外のデータメモリとのデータ転送を禁止する。例
えば、図６に図解した（４：２：２）信号を考えると、
マクロブロックは８個のブロックからなるので、データ
メモリを８個に分割し、その各々のデータメモリに対応
して８個の演算ユニットを設ける。この構成を採った場
合、１個の演算ユニットのデータ入力数を２入力と仮定
すると、入力用データメモリの１メモリバンクにつき高
々２ポートのマルチポートメモリでよく、演算ユニット
とデータメモリとの間の相互結合網も簡単になる。

【００１０】しかしながら、画像コーデック処理におい
ては、ブロック間にまたがってデータ依存関係が存在す
る要素処理が必要となる場合がある。つまり、ブロック
内のデータだけではなく、隣接ブロックのデータをも必
要とする要素処理が存在する。例として、符号化時にお
ける動きベクトル検出、および、ＭＰＥＧ２におけるフ
ィールド／フレーム適応形離散コサイン変換（ＤＣＴ）
処理について順に説明する。

【００１１】まず、画像データの動きベクトル検出につ
いて説明する。動きベクトル検出において、ブロックマ
ッチングの全探索アルゴリズムを採用した場合、マクロ
ブロックの輝度成分 y _i,j（０≦i ＜16，０≦ｊ＜16）について、以下のような演算を行う。

【００１２】

【数１】

【００１３】なお、上式におけるｃ_i,jは、候補ブロッ
クのデータを意味する（動きベクトル検出処理の詳細に
ついては、本出願人が先に出願した、平成４年１０月２
８日出願、「演算回路」特願平４−３１１１６３号の明
細書、及び、図面に説明されている）。上式１から判る
ように、マクロブロックの輝度成分（４個のブロック）
のデータ全てを用いて、１個の差分絶対値和を求めてい
る。したがって、動きベクトル検出処理は、ブロック間
にまたがってデータ依存関係が存在する要素処理であ
る。また、符号化時における種々のモード決定処理にお
いても、このようなブロック間にまたがるデータ依存関
係が存在する。

【００１４】次に、ＭＰＥＧ２におけるフレーム／フィ
ールド適応形離散コサイン変換（ＤＣＴ）処理について
説明する。ＭＰＥＧ２におけるフレーム／フィールド適
応形ＤＣＴでは、画像データの性質により、フレームＤ
ＣＴとフィールドＤＣＴを適応的に切り換える。この
際、図８に示すように、フレームＤＣＴの場合は図６に
示すブロックの構成と同一であるが、図９に示すよう
に、フィールドＤＣＴの場合はマクロブロックの縦方向
について交互にデータを抜き出してブロックを構成す
る。すなわち、フィールドＤＣＴにおいては、図６にお
ける縦方向２個のブロック（例えば、ブロック０とブロ
ック１）にまたがるデータ依存関係が存在する。

【００１５】上記のように、画像コーデック処理におい
ては、ブロック間にまたがってデータ依存関係が存在す
る要素処理があるため、データメモリをブロック対応に
分割し、演算ユニットをブロック対応に設けることが困
難であった。また、上述した従来の画像コーデック用プ
ロセッサの構成では、入力用と出力用に各々異なるデー
タメモリを用いているため、演算処理用のメモリバンク
が入力用と出力用の各々に独立して存在しており、デー
タメモリ容量が増大していた。１メモリバンクのメモリ
容量をｍとすると、トータルで４ｍのメモリ容量が必要
となる。

【００１６】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、画像コーデック処理でマクロブロ
ックを１処理単位として入力ステージ、計算ステージ、
出力ステージの３ステージ構成でパイプライン処理を行
うプロセッサにおいて、マクロブロックを構成する各ブ
ロック対応に設けられている要素プロセッサ内に、演算
ユニットおよびダブルバッファ構成のデータメモリを有
し、さらに、隣接する要素プロセッサの演算結果を加算
する回路を有し、また、隣接する要素プロセッサのデー
タメモリ間でデータ転送を可能とする回路を設ける。

【００１７】したがって、本発明によれば、それぞれが
ｍｘｎの画像データで構成される複数のブロックからな
るマクロブロックを１処理単位として、複数のブロック
の画像データにまたがる信号処理と１つのブロック内の
画像データについての信号処理とを適応的に、単一の命
令ストリームで多重データストリーム制御処理する「単
一命令ストリーム・多重データストリーム：ＳＩＭＤ」
制御形画像コーデック用プロセッサにおいて、隣接要素
プロセッサ間データ転送路で接続されたそれぞれが隣接
する複数対の要素プロセッサが、前記マクロブロックに
対応して設けられ、これら複数の要素プロセッサに共通
に係数を提供する共通係数メモリが設けられ、前記複数
のブロックの画像データにまたがる信号処理を行う複数
対の要素プロセッサの出力にこれらの演算結果の加算を
行う共通の加算回路を設け、前記マクロブロック単位の
処理画像データが前記要素プロセッサに入力されること
を特徴とする画像コーデック用プロセッサが提供され
る。

【００１８】好適には、前記要素プロセッサのそれぞれ
が、データ入力ステージ、計算ステージ、および、デー
タ出力ステージからなる３ステージをパイプライン処理
するように構成されている。特定的には、前記要素プロ
セッサのそれぞれが、前記データ入力ステージ、計算ス
テージ、および、データ出力ステージからなる３ステー
ジに対応した３個のバンクを有するＩ／Ｏバッファと、
少なくとも交互に動作可能な並列的に配設された２つの
バンクを有する第１のデータメモリと、少なくとも交互
に動作可能な並列的に配設された２つのバンクを有する
第２のデータメモリと、これらのＩ／Ｏバッファ、第１
および第２のデータメモリを相互接続する相互結合網
と、該相互結合網に接続された演算ユニットとを有す
る。

【００１９】好適には、前記演算ユニットが、加算、減
算、各種論理演算、大小比較、差分絶対値演算およびバ
タフライ演算を行う２入力・２出力の拡張算術論理演算
処理ユニットと、前記係数メモリからの係数と、該拡張
算術論理演算処理ユニットの出力との乗算を行う乗算ユ
ニットと、該乗算結果を累積処理する累積ユニットとを
有する。さらに好適には、前記拡張算術論理演算処理ユ
ニットの後段にパイプラインレジスタと、前記乗算ユニ
ットの後段にパイプラインレジスタと、前記累積ユニッ
トの後段にパイプラインレジスタとが設けられ、前記デ
ータ入力ステージ、計算ステージ、および、データ出力
ステージからなる３ステージに対応したパイプライン処
理を行う。

【００２０】特定的には、前記複数のブロックの画像デ
ータにまたがる信号処理が、フィールド画像信号処理で
あり、前記１つのブロック内の画像データについての信
号処理が、フレーム画像処理である。

【００２１】

【００２２】

【００２３】さらに本発明によれば、画像コーデック処
理でマクロブロックを１処理単位として入力ステージ、
計算ステージ、出力ステージの３ステージ構成でパイプ
ライン処理を行う画像コーデック用プロセッサにおい
て、前記マクロブロックを構成する各ブロック対応に設
けられている要素プロセッサ内に、演算ユニットおよび
ダブルバッファ構成のデータメモリを有し、さらに、隣
接する要素プロセッサの演算結果を加算する回路を有
し、各ブロックにおける画像コーデック処理を複数の要
素プロセッサを用いて「単一命令ストリーム・多重デー
タストリーム：ＳＩＭＤ」制御により並列に行うことを
特徴とする画像コーデック用プロセッサが提供される。

【００２４】また本発明によれば、画像コーデック処理
でマクロブロックを１処理単位として入力ステージ、計
算ステージ、出力ステージの３ステージ構成でパイプラ
イン処理を行う画像コーデック用プロセッサにおいて、
前記マクロブロックを構成する各ブロック対応に設けら
れている要素プロセッサ内に、演算ユニットおよびダブ
ルバッファ構成のデータメモリを有し、さらに、隣接す
る要素プロセッサの演算結果を加算する回路を有し、ま
た、隣接する要素プロセッサのデータメモリ間でデータ
転送を可能とし、各ブロックにおける画像コーデック処
理を複数の要素プロセッサを用いて「単一命令ストリー
ム・多重データストリーム：ＳＩＭＤ」制御により並列
に行うことを特徴とする画像コーデック用プロセッサが
提供される。

【００２５】

【作用】マクロブロックを構成する各ブロック対応に設
けられている要素プロセッサ内に、演算ユニットおよび
ダブルバッファ構成のデータメモリを有し、さらに、隣
接する要素プロセッサの演算結果を加算する回路を有
し、また、隣接する要素プロセッサのデータメモリ間で
データ転送を可能とすることにより、各ブロックにおけ
る画像コーデック処理を複数の要素プロセッサを用い
て、「単一命令ストリーム・多重データストリーム：Ｓ
ＩＭＤ」制御により並列に行うことができる。

【００２６】加算回路は共通に１つ、係数メモリも共通
に１つ設けるだけでよい。

【００２７】

【実施例】以下、図面を参照して、本発明の画像コーデ
ック用プロセッサの実施例について詳述する。本発明の
実施例における画像コーデック用プロセッサは、アリス
メティク（算術）論理演算処理ユニット（ＡＬＵ）、乗
算器、累算器等からなる演算ユニットを複数有し、それ
らの演算ユニットが単一の命令流により複数のデータを
並列に処理する「単一命令ストリーム・多重データスト
リーム：ＳＩＭＤ（Single Instruction stream Multip
le Data stream）」方式のプロセッサに基づく。なお、
「単一命令ストリーム・多重データストリーム：ＳＩＭ
Ｄ」制御については、Ｙａｍａｕｃｈｉ，ｅｔａｌ，
“ＡｒｃｈｉｔｅｃｔｕｒｅａｎｄＩｍｐｌｅｍｅｎ
ｔａｔｉｏｎｏｆａＨｉｇｈｌｙＰａｒａｌｌ
ｅｌＳｉｎｇｌｅ：ＣｈｉｐＶｉｄｅｏＤＳＰ“，
ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＡＮＤＳＹＳ
ＴＥＭＳＦＯＲＶＩＤＥＯＴＥＣＨＮＯＬＯＧ
Ｙ，ＶＯＬ．２，ＪＵＮＥ１９９２，ｐｐ．２０７
−２２０を参照されたい。

【００２８】さらに、このプロセッサの演算ユニット
は、演算器をパイプライン接続することが可能であり、
パイプライン演算処理も行う。つまり、本発明の画像コ
ーデック用プロセッサは、図１に示したように、マクロ
ブロック入力端子２１、マクロブロック出力端子２２、
フレームメモリのマクロブロック入出力端子２３、フレ
ームメモリのマクロブロック入力端子２４を有し、さら
に、これらの端子に接続された入力用データバス３１、
出力用データバス３２、および、データバス３３，３４
をさらに有する。さらに画像コーデック用プロセッサ
は、これらのバス３１〜３４を介して相互に接続される
複数個、この例では８個の要素プロセッサ（ＰＥ）１１
〜１８と、４個の要素プロセッサ１１〜１４の結果を加
算する１つの加算回路４１と、各要素プロセッサのブロ
ック入力端子８１（図２）に係数を印加する１つの係数
メモリ５１とを有する。上記要素プロセッサ１１〜１８
は、上記バス３１〜３４で相互に接続される他、隣接す
る要素プロセッサ、つまり、ＰＥ０とＰＥ１、ＰＥ２と
ＰＥ３、ＰＥ４とＰＥ５、ＰＥ６とＰＥ７とが相互に接
続されている。

【００２９】以下、本発明の１実施例における画像コー
デック用プロセッサについて、全体構成を説明した後、
演算ユニットおよびデータメモリのそれぞれの構成につ
いて説明する。１．全体構成図１は、本発明の１実施例としての画像コーデック用プ
ロセッサの全体構成図である。この画像コーデック用プ
ロセッサには、図６に示したマクロブロックの各ブロッ
ク対応に８個の要素プロセッサ１１〜１８（以下、一般
的に１ｋ、但しｋ＝１〜８と表すこともある）が設けら
れている。図２に要素プロセッサの内部構成を示す。ｋ
番目の要素プロセッサは、演算ユニット６ｋと、入出力
（Ｉ／Ｏ）バッファ９１、第１のフレームバッファ０
（９２）、第２のフレームバッファ１（９３）、およ
び、ワーキングバッファ９４からなるデータメモリ７ｋ
と、これらバッファ９１〜９４を接続する相互結合網９
５と、セレクタ１１１とを有している。

【００３０】以下、本発明の画像コーデック用プロセッ
サの動作を説明する。まず、画像コーデックの処理対象
となるマクロブロックは、図１に示したマクロブロック
入力端子２１から画像データが１データずつ入力され
る。この際、マクロブロックの各ブロックは、自ブロッ
ク番号と同一の要素プロセッサ番号が付けられたｋ番目
の要素プロセッサのデータメモリ７ｋに入力用データバ
ス３１を介して格納される。つまり、ブロック０は第１
の要素プロセッサ１１（ＰＥ０）のデータメモリ７１
に、ブロック１は第２の要素プロセッサ１２（ＰＥ１）
のデータメモリ７２、以下、同様に、ブロック７は第８
の要素プロセッサ１８（ＰＥ７）のデータメモリ７８に
格納される。また同時に、画像データの動き補償を行う
際に必要となる過去のフレームや未来のフレームのマク
ロブロックも、上記の入力動作と同様に、データバス３
３，３４を介してフレームメモリのマクロブロック入出
力端子２３あるいは入力端子２４からｋ番目の要素プロ
セッサのデータメモリ７ｋに格納される。この入力動作
は、マクロブロックの予測モード、例えば、前方向予測
や両方向予測により異なる。つまり、画像コーデック処
理の対象となるマクロブロックが画像データの動き補償
を行わない場合は、この入力動作は行わない。また、前
方向予測あるいは後方向予測の動き補償を行う場合は、
フレームメモリのマクロブロック入力端子２４のみを使
用して、過去あるいは未来のいずれかのフレームのマク
ロブロックのみを入力する。また、両方向予測の動き補
償を行う場合は、フレームメモリのマクロブロック入出
力端子２３およびフレームメモリのマクロブロック入力
端子２４を２個とも使用して両方のフレームのマクロブ
ロックを入力する。

【００３１】これらの入力動作と並行して、ｋ番目の要
素プロセッサＰＥの演算ユニット６ｋでは、「単一命令
ストリーム・多重データストリーム：ＳＩＭＤ」制御に
より離散コサイン変換（ＤＣＴ）や量子化といった画像
コーデックの要素処理が並列に実行されている。なお、
上述した文献に記載されているように、「単一命令スト
リーム・多重データストリーム：ＳＩＭＤ」制御とは、
単一の命令で、多重（複数）のデータの流れを制御する
方法である。また、すべての画像コーデックの要素処理
を「単一命令ストリーム・多重データストリーム：ＳＩ
ＭＤ」制御で行うので、図１に示した係数メモリ５１を
全ての要素プロセッサ１１〜１８で共有しており、係数
メモリ５１を各要素プロセッサ１１〜１８内に持たなく
てすむ。さらに、これらの入力動作および計算動作と並
行して、画像コーデック処理後のマクロブロックがマク
ロブロック出力端子２２から１データずつ出力される。
この際、マクロブロックの各ブロックは、自ブロック番
号と同一の要素プロセッサ番号を持つ要素プロセッサの
データメモリ７ｋから出力用データバス３２を介してマ
クロブロック出力端子２２へ出力される。すなわち、ブ
ロック０は要素プロセッサ１１（ＰＥ０）のデータメモ
リ７１から、ブロック１は要素プロセッサ１２（ＰＥ
１）のデータメモリ７２から、以下、同様に、ブロック
７は要素プロセッサ１８（ＰＥ７）のデータメモリ７８
から出力用データバス３２を介してマクロブロック出力
端子２２へ出力される。

【００３２】また同時に、画像コーデック処理後のマク
ロブロックが他のマクロブロックの画像データ動き補償
を行う際に必要となる場合、上記の出力動作と同様にデ
ータバス３３を介してｋ番目の要素プロセッサのデータ
メモリ７ｋからフレームメモリのマクロブロック入出力
端子２３に出力される。なお、この画像コーデック処理
では、フレームメモリのマクロブロック入出力端子２３
においてマクロブロックの入力および出力を同時に行う
必要は生じない。

【００３３】次に、図１における加算回路４１について
説明する。上記「発明が解決しようとする課題」の項で
述べた画像データ動きベクトル検出やモード決定処理の
ようなブロック間データ依存関係は、各ブロック毎に求
めた演算結果をすべて加算できれば解決できる。例え
ば、画像データ動きベクトル検出で考えると、マクロブ
ロックの輝度成分（４個のブロック）の各ブロックにつ
いて差分絶対値和を求め、最後にそれら４個の差分絶対
値和を加算すればよい。このために、マクロブロックの
輝度成分を格納する４個の要素プロセッサ１１〜１４の
出力に加算回路４１を設けた。この加算回路４１は、４
個の演算結果がすべて加算できれば、どのような構成で
も構わない。加算結果は、制御回路のデータレジスタ
（図示省略）に書き込まれる。

【００３４】最後に、図１における隣接する要素プロセ
ッサ間のデータ転送路４２〜４５について説明する。上
記「発明が解決しようとする課題」の項で述べたフィー
ルドＤＣＴ処理における縦方向２個のブロックにまたが
るデータ依存関係は、隣接する２つの要素プロセッサ、
たとえば、ＰＥ０とＰＥ１との間で８ｘ８ブロックの半
分の３２個のデータを交換することで解決できる。この
ために、フィールドＤＣＴ／逆ＤＣＴ（ＩＤＣＴ）処理
時に隣接する要素プロセッサのデータメモリとのデータ
の交換を可能とする転送路４２〜４５を設ける。フィー
ルドＤＣＴ／ＩＤＣＴ処理時には、予めこれらの転送路
４２〜４５を用いてブロックの半分のデータを交換して
おいてからＤＣＴ／ＩＤＣＴ処理を実行すればよい。

【００３５】演算ユニットの構成図３に本発明の１実施例による演算ユニットの内部構成
を示す。この演算ユニットは、第１のセレクタ１３１、
第２のセレクタ１３２、拡張ＡＬ（ＥＡＬＵ）１２１、
２つのパイプラインレジスタ１４１，１４２、第３のセ
レクタ１３３、乗算器１２２、パイプラインレジスタ１
４３、第４のセレクタ１３４、第５のセレクタ１３５、
シフト機能付累算器１２３、パイプラインレジスタ１４
４、第６のセレクタ１３６、および、パイプラインメモ
リ１２４を有している。

【００３６】拡張ＡＬＵ１２１の構成拡張ＡＬＵ１２１は、正負反転器３０１、加算器３０
２、減算器３０３、論理演算器３０４、正負判定器３０
５、および、データセレクタ３０１、３０７が図示のご
とく接続されている。図３に示したデータセレクタ１３
１の選択出力データがＸとして印加され、データセレク
タ１３２の選択出力データがＹとして印加されている。
論理演算器３０４は、否定、論理和、論理積、排他的論
理和などの論理演算を行う。正負反転器３０１は入力デ
ータＸの極性を反転してデータセレクタ３０６に印加す
る。加算器３０２は、データセレクタ３０６から極性反
転されたデータ：−Ｘが出力されたときは入力データＹ
に極性反転したデータ：−Ｘを加算して、（Ｙ−Ｘ）を
出力する。また、加算器３０２は、データセレクタ３０
６から入力データＸが出力されたときは、入力データＹ
と入力データＸとの加算結果（Ｙ＋Ｘ）を出力する。減
算器３０３は、（Ｘ−Ｙ）を計算する。論理演算器３０
４は、データＸとデータＹとの論理演算を行う。正負判
定器３０５は入力されたデータの正負を判定する。

【００３７】上述の拡張ＡＬＵ１２１は、通常のＡＬＵ
の機能である、加算、減算、論理演算の他に、大小比較
演算、差分絶対値演算、バタフライ演算を拡張機能とし
て備えている。以下、これらの機能を述べる。（イ）加算加算器３０２において、入力端子３１１，３１２に入力
されたデータＸおよびＹを加算する。この場合は入力デ
ータＸが正負反転されずに加算器３２０に印加されるよ
うに、データセレクタ３０６を選択しておく。データセ
レクタ３０７から加算結果（Ｘ＋Ｙ）が出力される。こ
の加算結果Ａは、出力端子３１３を介して図３に示した
パイプラインレジスタ１４１に印加される。（ロ）減算減算器３０３において、入力端子３１１，３１２に入力
されたデータＸからＹを減算する。この減算結果Ｂは、
出力端子３１４を介して図３に示したパイプラインレジ
スタ１４２に印加される。（ハ）論理演算論理演算器３０４において、入力端子３１１，３１２に
入力されたデータＸおよびＹの否定、論理和、論理積、
排他的論理和などの論理演算が行われ、データセレクタ
３０７および出力端子３１３を介して、パイプラインレ
ジスタ１４１に出力される。（ニ）大小比較：ｍｉｎ（Ｘ，Ｙ）、ｍａｘ（Ｘ，Ｙ）入力端子３１１，３１２に入力されたデータＸおよびＹ
について、正負反転器３０１、加算器３０２、減算器３
０３、正負判定器３０５を用いて大小比較を行う。この
場合、データセレクタ３０６は正負反転器３０１で極性
反転したデータ（−Ｘ）が加算器３０２に入力されるよ
うに設定される。正負判定器３０５には、加算器３０２
から（Ｙ−Ｘ）、減算器３０３から（Ｘ−Ｙ）が入力さ
れ、正負判定器３０５は、（ａ）最小値ｍｉｎ（Ｘ，Ｙ）として、（Ｙ−Ｘ）≧０のとき、Ｘ（Ｘ−Ｙ）＞０のとき、Ｙ（ｂ）最大値ｍａｘ（Ｘ，Ｙ）として、（Ｙ−Ｘ）≧０のとき、Ｙ（Ｘ−Ｙ）＞０のとき、Ｘをデータセレクタ３０７および出力端子３１３を介して
出力する。ただし、最小値と最大値とは同時に出力でき
ない。（ホ）差分絶対値演算：／Ｘ−Ｙ／入力端子３１１，３１２に入力されたデータＸおよびＹ
について、正負反転器３０１、加算器３０２、減算器３
０３、および、正負判定器３０５を用いて差分絶対値演
算を行う。この場合、データセレクタ３０６は正負反転
器３０１で極性反転したデータ（−Ｘ）が加算器３０２
に入力されるように設定される。正負判定器３０５に
は、加算器３０２から（Ｙ−Ｘ）、減算器３０３から
（Ｘ−Ｙ）が入力され、正負判定器３０５は、（Ｙ−Ｘ）≧０のとき、（Ｙ−Ｘ）（Ｘ−Ｙ）＞０のとき、（Ｘ−Ｙ）をデータセレクタ３０７および出力端子３１３を介して
出力する。（ヘ）バタフライ演算入力端子３１１，３１２に入力されたデータＸおよびＹ
について、加算器３０２、および、減算器３０３を用い
てバタフライ演算を行う。この場合、データセレクタ３
０６は入力データＸを加算器３０２に入力するように設
定される。データセレクタ３０７が出力端子３１３に加
算器３０２の加算結果（Ｘ＋Ｙ）を出力し、減算器３０
３の減算結果（Ｘ−Ｙ）が出力端子３１４に出力され
る。

【００３８】次いで、図３に示した演算ユニットにおけ
るパイプライン処理の概要を図５を参照して述べる。簡
単な動作例として拡張ＡＬＵ１２１が第１ステップ（ス
テージ）において加算動作を行い、乗算器１２２が第２
ステップにおいて乗算を行い、シフト機能付累算器１２
３が第３ステップにおいて累算を行うとする。そして、
これら各ステップの動作は１クロックサイクル内に行わ
れるとする。拡張ＡＬＵ１２１の後段にパイプラインレ
ジスタ１４１，１４２、乗算器１２２の後段にパイプラ
インレジスタ１４３、シフト機能付累算器１２３の後段
にパイプラインレジスタ１４４が設けられているから、
（ｋ−２）クロックサイクルにおいて、拡張ＡＬＵ１２
１において加算を行い、その加算結果をパイプラインレ
ジスタ１４１に保存し、（ｋ−１）クロックサイクルに
おいて、上記拡張ＡＬＵ１２１における加算結果を保存
しているパイプラインレジスタ１４１を用いて乗算器１
２２において乗算を行いパイプラインレジスタ１４３に
保存するとともに、拡張ＡＬＵ１２１において新たな加
算を行いパイプラインレジスタ１４１に保存し、ｋクロ
ックサイクルにおいて、上記（ｋ−１）クロックサイク
ルにおける乗算器１２２におけるパイプラインレジスタ
１４３に保存した乗算結果を用いてシフト機能付累算器
１２３において累積演算を行いパイプラインレジスタ１
４４に保存し、（ｋ−１）クロックサイクルにおける拡
張ＡＬＵ１２１において加算したパイプラインレジスタ
１４１に保存されている加算結果について乗算器１２２
において乗算を行いパイプラインレジスタ１４３に保存
し、さらに拡張ＡＬＵ１２１において新たな加算を行い
パイプラインレジスタ１４１に保存する。以下、同様に
同じクロックサイクルにおいて、加算、乗算、累積が同
時的に行われる。このように、演算ユニット内におい
て、加算、乗算、累積が順序をおって並列して行われ
る。

【００３９】この演算ユニットは、本件出願人が本件出
願と同時提出の『処理適応型演算パイプラインの構成』
に示した演算ユニットと以下の点を除いては同一構成
で、やはり画像コーデックの要素処理に適した構成とな
っている。相違点は、本発明においては、演算ユニット
内にパイプラインメモリ１２４を設け、１個の８ｘ８ブ
ロックの離散コサイン変換／離散逆コサイン変換（ＤＣ
Ｔ／ＩＤＣＴ）処理を１演算ユニットのみを用いて行う
構成としていることである。これにより、すべての画像
コーデックの要素処理を「単一命令ストリーム・多重デ
ータストリーム：ＳＩＭＤ」制御で実現できる。

【００４０】本件出願の発明者の分析によれば、画像コ
ーデックにおいて、乗算を連続して行う要素処理あるい
は乗算結果の和を求める要素処理の頻度は小さいことが
判ったので、演算ユニット間の結合をなくし、演算ユニ
ット間の配線の減少を図った。本発明においては、全て
の画像コーデックの要素処理を「単一命令ストリーム・
多重データストリーム：ＳＩＭＤ」制御で実現できるた
め、図１に示すように、係数メモリ５１は全ての要素プ
ロセッサで共有する構成とする。

【００４１】データメモリの構成図２に本発明の１実施例によるデータメモリの構成を示
す。データメモリは、入出力（Ｉ／Ｏ）バッファ９１、
第１のフレームバッファ０（９２）、第２のフレームバ
ッファ１（９３）、ワーキングバッファ９４、および、
相互結合網９５からなる。以下、それぞれについて説明
する。（ａ）Ｉ／Ｏバッファ９１Ｉ／Ｏバッファ９１は、バンク０，１，２（１０１，１
０２，１０３）と呼ぶ３個のメモリバンクに分割されて
おり、各々が最低限１個の８ｘ８ブロックを格納できる
メモリ容量を有する。画像コーデック処理によってはさ
らに大きなメモリ容量を要する場合がある。このＩ／Ｏ
バッファ９１は、「従来の技術」の項で述べた入力用デ
ータメモリおよぶ出力用データメモリを兼用することに
より、メモリバンクの数を１個減らしたものである。す
なわち、計算ステージにおけるデータ入力用および出力
用のバッファを１個にまとめている。

【００４２】以下、Ｉ／Ｏバッファ９１の動作を説明す
る。Ｉ／Ｏバッファ９１においては、演算の処理単位で
あるマクロブロック毎に演算処理用のメモリバンク、入
力用のメモリバンクおよび出力用のメモリバンクを以下
のように切り替える。ここで、演算処理用のメモリバン
クは相互結合網９５に接続され、入力用のメモリバンク
は入力用データバス３１に接続され、出力用のメモリバ
ンクは出力用データバス３２に接続される。

【００４３】

【表１】表１１．３ｋ番目のマクロブロックの処理時演算処理用のメモリバンク：バンク０（１０１）入力用のメモリバンク：バンク１（１０２）出力用のメモリバンク：バンク２（１０３）２．（３ｋ＋１）番目のマクロブロックの処理時演算処理用のメモリバンク：バンク１（１０２）入力用のメモリバンク：バンク２（１０３）出力用のメモリバンク：バンク０（１０１）３．（３ｋ＋１）番目のマクロブロックの処理時演算処理用のメモリバンク：バンク２（１０３）入力用のメモリバンク：バンク０（１０１）出力用のメモリバンク：バンク１（１０２）

【００４４】Ｉ／Ｏバッファ９１が上記のように動作す
ることにより、入力ステージ、計算ステージ、出力ステ
ージの動作周波数が異なっていても問題ない。また、ス
テージ間におけるＩ／Ｏバッファ９１へのアクセスの競
合が発生しないので、各ステージは完全に並列に動作可
能である。

【００４５】（ｂ）第１のフレームバッファ０（９２）
および第２のフレームバッファ１（９３）第１のフレームバッファ０（９２）および第２のフレー
ムバッファ１（９３）は、各々がバンク０，１（１０
４：１０５、１０６：１０７）と呼ぶ２個のメモリバン
クに分割されており、各々が最低限１個の８ｘ８ブロッ
クを格納できるメモリ容量を有する。画像コーデック処
理によっては、さらに大きなメモリ容量を要する場合が
ある。第１のフレームバッファ０（９２）および第２の
フレームバッファ１（９３）は、画像データの動き補償
を行う際に必要となる過去のフレームや将来のフレーム
のマクロブロックを格納する。これらのマクロブロック
は、データバス３３、３４を介してフレームメモリのマ
クロブロック入出力端子２３あるいはマクロブロック入
力端子２４から入力される。この際、フレームバッファ
０（９２）、フレームバッファ１（９３）はダブルバッ
ファ構成となっているので、入力ステージと計算ステー
ジの動作周波数が異なっていても問題ない。

【００４６】また、ステージ間におけるフレームバッフ
ァへのアクセスの競合が発生しないので、入力ステージ
と計算ステージは完全に並列に動作可能である。さら
に、第１のフレームバッファ０（９２）は、画像コーデ
ック処理後のマクロブロックが他のマクロブロックの画
像データ動き補償を行う際に必要となる場合に、そのマ
クロブロックを格納する。さらに、データバス３３を介
してフレームメモリのマクロブロック入出力端子２３に
出力する。この際、第１のフレームバッファ０（９２）
はダブルバッファ構成となっているので、計算ステージ
と出力ステージの動作周波数が異なっていても問題な
い。また、ステージ間におけるフレームバッファへのア
クセスの競合が発生しないので、計算ステージと出力ス
テージは完全に並列に動作可能である。

【００４７】（ｃ）ワーキングバッファ９４ワーキングバッファ９４は、演算中間結果格納用バッフ
ァであり、最低限１個の８ｘ８ブロックを格納できるメ
モリ容量を有する。画像コーデック処理によっては、ワ
ーキングバッファ９４はさらに大きなメモリ容量を要す
る場合がある。

【００４８】（ｄ）相互結合網９５相互結合網９５は、上記４種のバッファ、つまり、Ｉ／
Ｏバッファ９１、第１のフレームバッファ０（９２）、
第２のフレームバッファ１（９３）およびワーキングバ
ッファ９４と演算ユニット６ｋとを接続するネットワー
クである。相互結合網９５としては、どのような構成で
もよいが、最低限、１クロックサイクル毎に２個のデー
タを任意のバッファ９１〜９４から演算ユニット６ｋに
供給可能とし、同時に１個のデータを演算ユニット６ｋ
から任意のバッファ９１〜９４に格納可能とする。ま
た、最低限、１クロックサイクル毎に１個のデータを任
意のバッファ９１〜９４から演算ユニット６ｋに供給
し、同時に２個のデータを演算ユニット６ｋから任意の
バッファ９１〜９４に格納可能とする。なお、画像コー
デックの要素処理において、１クロックサイクル毎に、
第１のフレームバッファ０（９２）および第２のフレー
ムバッファ１（９３）の同一メモリバンク（バンク０，
１のいずれか）から２個のデータが供給されたり、第１
のフレームバッファ０（９２）および第２のフレームバ
ッファ１（９３）の同一メモリバンクへ２個のデータが
格納されることはない。したがって、第１のフレームバ
ッファ０（９２）および第２のフレームバッファ１（９
３）のメモリバンクは、すべてシングルポート構成でよ
い。これに対し、Ｉ／Ｏバッファ９１の各メモリバンク
およびワーキングバッファ９４は、最低限２ポートのマ
ルチポート構成となる。

【００４９】以上、本発明の１実施例としての画像コー
デック用プロセッサについて述べたが、本発明の実施に
際しては、上述した実施例に限定されず、上記同様の構
成および処理を行う他の構成にすることができる。

【００５０】

【発明の効果】本発明によれば、隣接する要素プロセッ
サの演算結果を加算する回路を有し、隣接する要素プロ
セッサＰＥのデータメモリ間でデータ転送を可能とする
ことにより、画像コーデックのブロック間にデータ依存
関係が存在する処理が実現できる。これにより、ブロッ
ク対応にダブルバッファ方式のデータメモリを有する要
素プロセッサを設けることが可能となる。この結果、従
来よりもデータメモリのポート数、相互結合網を複雑化
することなく並列度をあげることででき、処理性能が向
上する。

【００５１】また、本発明によれば、データメモリ内の
Ｉ／Ｏバッファにおいて、従来の構成では入力データメ
モリと出力用データメモリで別々に存在していた演算処
理用のメモリバンクが兼用できるので、３メモリバンク
分のデータメモリがあればよい。したがって、１メモリ
バンクのデータメモリ容量をｍとすると、トータルで３
ｍのデータメモリ容量となり、従来の構成と比べてデー
タメモリ容量を３／４に削減できる。

【図面の簡単な説明】

【図１】本発明の実施例としての画像コーデック用プロ
セッサの構成図である。

【図２】図１に示した要素プロセッサの構成図である。

【図３】図１に示した演算ユニットの構成図である。

【図４】図３に示した拡張ＡＬＵの構成図である。

【図５】図３に示した演算ユニットにおけるパイプライ
ン処理を示すグラフである。

【図６】ＣＣＩＲ６０１フォーマットに基づく（４：
２：２）信号におけるマクロブロックおよびブロックの
概念を示す図である。

【図７】従来の画像コーデック用プロセッサの構成を示
す図である。

【図８】フレームＤＣＴ処理時のマクロブロック（輝度
成分のみ）を示す図である。

【図９】フィールドＤＣＴ処理時のマクロブロック（輝
度成分のみ）を示す図である。

【符号の説明】

１ｋ（１１〜１８）・・本発明の実施例の要素プロセッ
サ（ＰＥ）２１・・マクロブロック入力端子２２・・マクロブロック出力端子２３・・フレームメモリのマクロブロック入出力端子２４・・フレームメモリのマクロブロック入力端子３１・・入力用データバス３２・・出力用データバス３３，３４・・データバス４１・・加算回路４２〜４５・・隣接要素プロセッサ間データ転送路５１・・係数メモリ６ｋ（６１〜６８）・・演算ユニット７ｋ（７１〜７８）・・データメモリ８１・・ブロック入力端子８２・・ブロック出力端子８３・・フレームメモリのブロック入出力端子８４・・フレームメモリのブロック入力端子９１・・Ｉ／Ｏバッファ９２・・第１のフレームバッファ０９３・・第２のフレームバッファ１９４・・ワーキングバッファ９５・・相互結合網１０１・・Ｉ／Ｏバッファのバンク０１０２・・Ｉ／Ｏバッファのバンク１１０３・・Ｉ／Ｏバッファのバンク２１０４・・フレームバッファ０のバンク０１０５・・フレームバッファ０のバンク１１０６・・フレームバッファ１のバンク０１０７・・フレームバッファ１のバンク１１１１・・データセレクタ１２１・・拡張論理演算ユニット（ＥＡＬＵ）１２２・・乗算器１２３・・シフト機能付き累算器１２４・・パイプラインメモリ１３１〜１３６・・データセレクタ１４１〜１４４・・パイプラインレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ０６Ｔ 9/00 Ｇ０６Ｔ 9/00 Ｈ０４Ｎ 7/30 Ｈ０４Ｎ 7/133 Ｚ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/20 G06F 17/16 G06F 17/10 G06F 15/16 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】それぞれがｍｘｎの画像データで構成され
る複数のブロックからなるマクロブロックを１処理単位
として、複数のブロックの画像データにまたがる信号処
理と１つのブロック内の画像データについての信号処理
とを適応的に、単一の命令ストリームで多重データスト
リーム制御処理する「単一命令ストリーム・多重データ
ストリーム：ＳＩＭＤ」制御形画像コーデック用プロセ
ッサにおいて、隣接要素プロセッサ間データ転送路で接続されたそれぞ
れが隣接する複数対の要素プロセッサが、前記マクロブ
ロックに対応して設けられ、これら複数の要素プロセッサに共通に係数を提供する共
通係数メモリが設けられ、前記複数のブロックの画像データにまたがる信号処理を
行う複数対の要素プロセッサの出力にこれらの演算結果
の加算を行う共通の加算回路を設け、前記マクロブロック単位の処理画像データが前記要素プ
ロセッサに入力されることを特徴とする画像コーデック
用プロセッサ。
【請求項２】前記要素プロセッサのそれぞれが、データ
入力ステージ、計算ステージ、および、データ出力ステ
ージからなる３ステージをパイプライン処理するように
構成されている、請求項１記載の画像コーデック用プロ
セッサ。
【請求項３】前記要素プロセッサのそれぞれが、前記データ入力ステージ、計算ステージ、および、デー
タ出力ステージからなる３ステージに対応した３個のバ
ンクを有するＩ／Ｏバッファと、少なくとも交互に動作可能な並列的に配設された２つの
バンクを有する第１のデータメモリと、少なくとも交互に動作可能な並列的に配設された２つの
バンクを有する第２のデータメモリと、これらのＩ／Ｏバッファ、第１および第２のデータメモ
リを相互接続する相互結合網と、該相互結合網に接続された演算ユニットとを有する請求
項２記載の画像コーデック用プロセッサ。
【請求項４】前記演算ユニットが、加算、減算、各種論理演算、大小比較、差分絶対値演算
およびバタフライ演算を行う２入力・２出力の拡張算術
論理演算処理ユニットと、前記係数メモリからの係数と、該拡張算術論理演算処理
ユニットの出力との乗算を行う乗算ユニットと、該乗算結果を累積処理する累積ユニットとを有する請求
項３記載の画像コーデック用プロセッサ。
【請求項５】前記拡張算術論理演算処理ユニットの後段
にパイプラインレジスタと、前記乗算ユニットの後段にパイプラインレジスタと前記累積ユニットの後段にパイプラインレジスタとが設けられ、前記データ入力ステージ、計算ステージ、および、デー
タ出力ステージからなる３ステージに対応したパイプラ
イン処理を行う請求項４記載の画像コーデック用プロセ
ッサ。
【請求項６】前記複数のブロックの画像データにまたが
る信号処理が、フィールド画像信号処理であり、前記１つのブロック内の画像データについての信号処理
が、フレーム画像処理である請求項５記載の画像コーデ
ック用プロセッサ。
【請求項７】画像コーデック処理としてマクロブロック
を１処理単位として入力ステージ、計算ステージ、出力
ステージの３ステージ構成でパイプライン処理を行う画
像コーデック用プロセッサにおいて、前記マクロブロックを構成する各ブロック対応に設けら
れている要素プロセッサ内に、演算ユニットおよびダブ
ルバッファ構成のデータメモリを有し、さらに、隣接す
る要素プロセッサの演算結果を加算する回路を有し、各
ブロックにおける画像コーデック処理を複数の要素プロ
セッサを用いて「単一命令ストリーム・多重データスト
リーム：ＳＩＭＤ」制御により並列に行うことを特徴と
する画像コーデック用プロセッサ。
【請求項８】画像コーデック処理としてマクロブロック
を１処理単位として入力ステージ、計算ステージ、出力
ステージの３ステージ構成でパイプライン処理を行う画
像コーデック用プロセッサにおいて、前記マクロブロックを構成する各ブロック対応に設けら
れている要素プロセッサ内に、演算ユニットおよびダブ
ルバッファ構成のデータメモリを有し、さらに、隣接す
る要素プロセッサの演算結果を加算する回路を有し、ま
た、隣接する要素プロセッサのデータメモリ間でデータ
転送を可能とし、各ブロックにおける画像コーデック処
理を複数の要素プロセッサを用いて「単一命令ストリー
ム・多重データストリーム：ＳＩＭＤ」制御により並列
に行うことを特徴とする画像コーデック用プロセッサ。
【請求項９】請求項７または８記載の画像コーデック用
プロセッサにおいて、前記要素プロセッサのそれぞれが、前記データ入力ステージ、計算ステージ、および、デー
タ出力ステージからなる３ステージに対応した３個のバ
ンクを有するＩ／Ｏバッファと、少なくとも交互に動作可能な並列的に配設された２つの
バンクを有する第１のデータメモリと、少なくとも交互に動作可能な並列的に配設された２つの
バンクを有する第２のデータメモリと、これらのＩ／Ｏバッファ、第１および第２のデータメモ
リを相互接続する相互結合網と、該相互結合網に接続された演算ユニットとを有する画像
コーデック用プロセッサ。
【請求項１０】前記演算ユニットが、加算、減算、各種論理演算、大小比較、差分絶対値演算
およびバタフライ演算を行う２入力・２出力の拡張算術
論理演算処理ユニットと、前記係数メモリからの係数と、該拡張算術論理演算処理
ユニットの出力との乗算を行う乗算ユニットと、該乗算結果を累積処理する累積ユニットとを有する請求
項９記載の画像コーデック用プロセッサ。
【請求項１１】前記拡張算術論理演算処理ユニットの後
段にパイプラインレジスタと、前記乗算ユニットの後段にパイプラインレジスタと前記累積ユニットの後段にパイプラインレジスタとが設けられ、前記データ入力ステージ、計算ステージ、および、デー
タ出力ステージからなる３ステージに対応したパイプラ
イン処理を行う請求項１０記載の画像コーデック用プロ
セッサ。
【請求項１２】前記画像コーデック用プロセッサが、そ
れぞれがｍｘｎの画像データで構成される複数のブロッ
クからなるマクロブロックを１処理単位として、複数の
ブロックの画像データにまたがる信号処理と１つのブロ
ック内の画像データについての信号処理とを適応的に、
単一の命令ストリームで多重データストリーム制御処理
する「単一命令ストリーム・多重データストリーム：Ｓ
ＩＭＤ」制御を行う、請求項１１記載の画像コーデック
用プロセッサ。
【請求項１３】前記複数のブロックの画像データにまた
がる信号処理が、フィールド画像信号処理であり、前記１つのブロック内の画像データについての信号処理
が、フレーム画像処理である請求項１２記載の画像コー
デック用プロセッサ。
【請求項１４】前記要素プロセッサの隣接する１対のも
のが、隣接要素プロセッサ間データ転送路で接続され、
前記マクロブロックに対応して設けられ、これら複数の要素プロセッサに共通に係数を提供する共
通係数メモリが設けられ、前記複数のブロックの画像データにまたがる信号処理を
行う複数対の要素プロセッサの出力にこれらの演算結果
の加算を行う共通の加算回路を設け、前記マクロブロック単位の処理画像データが前記要素プ
ロセッサに入力される、請求項１３記載の画像コーデッ
ク用プロセッサ。