JPH07121687A - 画像コーデック用プロセッサおよびアクセスパターン変換方法 - Google Patents
画像コーデック用プロセッサおよびアクセスパターン変換方法Info
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- JPH07121687A JPH07121687A JP26227493A JP26227493A JPH07121687A JP H07121687 A JPH07121687 A JP H07121687A JP 26227493 A JP26227493 A JP 26227493A JP 26227493 A JP26227493 A JP 26227493A JP H07121687 A JPH07121687 A JP H07121687A
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Abstract
(57)【要約】
【目的】 データアドレス格納メモリの容量を小さくす
ることが可能な画像コーディック用プロセッサを提供す
る。 【構成】 データアドレス格納メモリ２にはフレームＤ
ＣＴを想定したデータアドレスシーケンス（データメモ
リ７２、７４への演算回路６によるアクセス順序をデー
タアドレスを用いて表したパターン）が記憶され、フレ
ームＤＣＴを実行する場合には上記データアドレスシー
ケンスをそのまま使用し、フィールドＤＣＴを実行する
場合には、データアドレス変換回路４にて上記データア
ドレスシーケンスを変換し、変換されたデータアドレス
シーケンスを用いて、フィールドＤＣＴ用のデータ転送
が完了したデータメモリ７２、７４にアクセスを行う。
ることが可能な画像コーディック用プロセッサを提供す
る。 【構成】 データアドレス格納メモリ２にはフレームＤ
ＣＴを想定したデータアドレスシーケンス（データメモ
リ７２、７４への演算回路６によるアクセス順序をデー
タアドレスを用いて表したパターン）が記憶され、フレ
ームＤＣＴを実行する場合には上記データアドレスシー
ケンスをそのまま使用し、フィールドＤＣＴを実行する
場合には、データアドレス変換回路４にて上記データア
ドレスシーケンスを変換し、変換されたデータアドレス
シーケンスを用いて、フィールドＤＣＴ用のデータ転送
が完了したデータメモリ７２、７４にアクセスを行う。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、数値計算、画
像処理、グラフィックス処理等に用いられる画像コーデ
ック用プロセッサに関する。
像処理、グラフィックス処理等に用いられる画像コーデ
ック用プロセッサに関する。
【０００２】
【従来の技術】先ず、画像コーデック処理における画像
のマクロブロックおよびブロックの概念を、ＣＣＩＲ．
６０１フォーマットに基づく４：２：２信号を例に挙げ
て説明する。画像コーデック処理とは、ＣＣＩＴＴ
Ｈ．２６１勧告やＭＰＥＧ等の画像圧縮符号化／伸長復
号化標準に代表されるような動き補償＋離散コサイン変
換（ＤＣＴ）に基づくマクロブロックを処理単位とする
画像の符号化処理および復号化処理のことである。
のマクロブロックおよびブロックの概念を、ＣＣＩＲ．
６０１フォーマットに基づく４：２：２信号を例に挙げ
て説明する。画像コーデック処理とは、ＣＣＩＴＴ
Ｈ．２６１勧告やＭＰＥＧ等の画像圧縮符号化／伸長復
号化標準に代表されるような動き補償＋離散コサイン変
換（ＤＣＴ）に基づくマクロブロックを処理単位とする
画像の符号化処理および復号化処理のことである。
【０００３】１画像フレームは、図７に示すように、７
２０ｘ４８０画素の大きさの輝度成分（Ｙ成分）と、横
方向にサブサンプリングされた３６０ｘ４８０画素の大
きさの２個の色差成分（Ｃｒ成分、Ｃｂ成分）からな
る。この画像フレームを、輝度成分については１６ｘ１
６画素の矩形領域に分割し、２個の色差成分については
８ｘ１６画素の矩形領域に分割する。この輝度成分にお
ける１６ｘ１６画素の矩形領域と、その矩形領域に位置
的に対応する２個の色差成分における８ｘ１６画素の矩
形領域とを合わせてマクロブロックと呼ぶ。
２０ｘ４８０画素の大きさの輝度成分（Ｙ成分）と、横
方向にサブサンプリングされた３６０ｘ４８０画素の大
きさの２個の色差成分（Ｃｒ成分、Ｃｂ成分）からな
る。この画像フレームを、輝度成分については１６ｘ１
６画素の矩形領域に分割し、２個の色差成分については
８ｘ１６画素の矩形領域に分割する。この輝度成分にお
ける１６ｘ１６画素の矩形領域と、その矩形領域に位置
的に対応する２個の色差成分における８ｘ１６画素の矩
形領域とを合わせてマクロブロックと呼ぶ。
【０００４】また、輝度成分、色差成分にかかわらず、
８ｘ８画素の矩形領域をブロックと呼ぶ。したがって、
１マクロブロックは、図４に示すように、輝度成分４ブ
ロック、色差成分４ブロック（Ｃｒ成分２ブロック、Ｃ
ｂ成分２ブロック）の計８ブロックからなる。
８ｘ８画素の矩形領域をブロックと呼ぶ。したがって、
１マクロブロックは、図４に示すように、輝度成分４ブ
ロック、色差成分４ブロック（Ｃｒ成分２ブロック、Ｃ
ｂ成分２ブロック）の計８ブロックからなる。
【０００５】ところで、ＭＰＥＧ２等の画像コーデック
処理においては、フィールド／フレーム適応処理と呼ば
れる要素処理がある。これは、圧縮の対象画像の動きの
激しさに応じて、離散コサイン変換（ＤＣＴ）をフィー
ルド単位で行うかフレーム単位で行うかをマクロブロッ
ク毎に適応的に切り換える処理である。符号化時にフィ
ールドＤＣＴが選択された場合は、復号化時のＩＤＣＴ
もフィールド単位で行う。また、符号化時にフレームＤ
ＣＴが選択された場合は、復号化時のＩＤＣＴもフレー
ム単位で行う。このようにＤＣＴ／ＩＤＣＴをフィール
ド単位で行う場合をフィールド処理と呼び、フレーム単
位で行う場合をフレーム処理と呼ぶ。
処理においては、フィールド／フレーム適応処理と呼ば
れる要素処理がある。これは、圧縮の対象画像の動きの
激しさに応じて、離散コサイン変換（ＤＣＴ）をフィー
ルド単位で行うかフレーム単位で行うかをマクロブロッ
ク毎に適応的に切り換える処理である。符号化時にフィ
ールドＤＣＴが選択された場合は、復号化時のＩＤＣＴ
もフィールド単位で行う。また、符号化時にフレームＤ
ＣＴが選択された場合は、復号化時のＩＤＣＴもフレー
ム単位で行う。このようにＤＣＴ／ＩＤＣＴをフィール
ド単位で行う場合をフィールド処理と呼び、フレーム単
位で行う場合をフレーム処理と呼ぶ。
【０００６】以下、図面を参照してフィールド／フレー
ム適応ＤＣＴを説明する。図８は、フレームの構成を説
明するための図である。１フレームは、図８に示すよう
に、ＡフィールドとＢフィールドとの２つのフィールド
から成る。図９は、にマクロブロック内で縦に隣接する
２つのブロック（８ｘ１６画素）を構成する画素を説明
するための図である。図９におけるＡｉｊ（ｉ＝０〜
７、ｊ＝０〜７）は、図８に示すＡフィールドの画素で
あり、Ｂｉｊ（ｉ＝０〜７、ｊ＝０〜７）はＢフィール
ドの画素である。
ム適応ＤＣＴを説明する。図８は、フレームの構成を説
明するための図である。１フレームは、図８に示すよう
に、ＡフィールドとＢフィールドとの２つのフィールド
から成る。図９は、にマクロブロック内で縦に隣接する
２つのブロック（８ｘ１６画素）を構成する画素を説明
するための図である。図９におけるＡｉｊ（ｉ＝０〜
７、ｊ＝０〜７）は、図８に示すＡフィールドの画素で
あり、Ｂｉｊ（ｉ＝０〜７、ｊ＝０〜７）はＢフィール
ドの画素である。
【０００７】フレームＤＣＴにおいては、図１０に示す
ように、図９に示す縦に隣接する２個のブロック（８ｘ
１６画素）の画素値を８ｘ８画素からなる２個のブロッ
ク（フレーム０とフレーム１）に分割し、フレーム０を
要素プロセッサＡ内のデータメモリＡに格納し、フレー
ム１は要素プロセッサＢ内のデータメモリＢに格納す
る。そして、要素プロセッサＡ、Ｂは、それぞれデータ
メモリＡ、Ｂに格納された８ｘ８画素からなるブロック
に対して、フレームを単位とした２次元８ｘ８ＤＣＴを
行う。
ように、図９に示す縦に隣接する２個のブロック（８ｘ
１６画素）の画素値を８ｘ８画素からなる２個のブロッ
ク（フレーム０とフレーム１）に分割し、フレーム０を
要素プロセッサＡ内のデータメモリＡに格納し、フレー
ム１は要素プロセッサＢ内のデータメモリＢに格納す
る。そして、要素プロセッサＡ、Ｂは、それぞれデータ
メモリＡ、Ｂに格納された８ｘ８画素からなるブロック
に対して、フレームを単位とした２次元８ｘ８ＤＣＴを
行う。
【０００８】一方、フィールドＤＣＴにおいては、図１
１に示すように、図９に示す縦に隣接する２個のブロッ
ク（８ｘ１６画素）の画素値を縦方向に交互に抜き出し
て８ｘ８画素からなる２個のブロック（フィールド０と
フィールド１）に分割し、フィールド０を要素プロセッ
サＡ内のデータメモリＡに格納し、フィールド１を要素
プロセッサＢ内のデータメモリに格納する。そして、要
素プロセッサＡ、Ｂは、それぞれデータメモリＡ、Ｂに
格納された８ｘ８画素からなるブロックに対して、フィ
ールドを単位とした２次元８ｘ８ＤＣＴを行う。
１に示すように、図９に示す縦に隣接する２個のブロッ
ク（８ｘ１６画素）の画素値を縦方向に交互に抜き出し
て８ｘ８画素からなる２個のブロック（フィールド０と
フィールド１）に分割し、フィールド０を要素プロセッ
サＡ内のデータメモリＡに格納し、フィールド１を要素
プロセッサＢ内のデータメモリに格納する。そして、要
素プロセッサＡ、Ｂは、それぞれデータメモリＡ、Ｂに
格納された８ｘ８画素からなるブロックに対して、フィ
ールドを単位とした２次元８ｘ８ＤＣＴを行う。
【０００９】ここで、図１０および図１１に示す画像デ
ータの行列の横の６桁の２進数は、各行の先頭の画像デ
ータのアドレスを意味する。このアドレスは、要素プロ
セッサ内のデータメモリ（６４ワードとする）における
アドレスである。例えば、図１０において、フレーム０
のＡ００のアドレスは、「００００００」となり、フレ
ーム１のＢ１５のアドレスは「０１１００１」となる。
また、例えば、図１１において、フィールド０のＡ００
のアドレスは、「００００００」となり、フィールド１
のＢ１５のアドレスは「０１１００１」となる。
ータの行列の横の６桁の２進数は、各行の先頭の画像デ
ータのアドレスを意味する。このアドレスは、要素プロ
セッサ内のデータメモリ（６４ワードとする）における
アドレスである。例えば、図１０において、フレーム０
のＡ００のアドレスは、「００００００」となり、フレ
ーム１のＢ１５のアドレスは「０１１００１」となる。
また、例えば、図１１において、フィールド０のＡ００
のアドレスは、「００００００」となり、フィールド１
のＢ１５のアドレスは「０１１００１」となる。
【００１０】要素プロセッサＡ、ＢがデータメモリＡ、
Ｂに対してアクセスするときのアドレスパターンは、フ
レームＤＣＴ時およびフィールドＤＣＴ時の双方におい
て同一である。
Ｂに対してアクセスするときのアドレスパターンは、フ
レームＤＣＴ時およびフィールドＤＣＴ時の双方におい
て同一である。
【００１１】ここで問題となるのは、データメモリ内の
画像データのデータ配置が、フィールドＤＣＴ時とフレ
ームＤＣＴ時とで異なるため、画像データの分配や他の
要素処理（動き補償等）の制御が２系統必要となり、複
雑化する点である。
画像データのデータ配置が、フィールドＤＣＴ時とフレ
ームＤＣＴ時とで異なるため、画像データの分配や他の
要素処理（動き補償等）の制御が２系統必要となり、複
雑化する点である。
【００１２】このような問題を解決するために、本出願
人による特願平５−０７４７６４号は、各要素プロセッ
サに画像データを分配する時点で、フレームＤＣＴある
いはフィールドＤＣＴのいずれかを想定して分配し、想
定がはずれた場合には、隣接する要素プロセッサ間でデ
ータ転送を行う画像コーデック用プロセッサを開示す
る。この画像コーデック用プロセッサによれば、画像デ
ータの分配や他の要素処理（動き補償等）の制御は１系
統ですむ。以下、本出願人による特願平５−０７４７６
４号が開示する画像コーディック用プロセッサについて
説明する。この画像コーディック用プロセッサは、上記
マクロブロックを構成する各ブロックに対応した数の要
素プロセッサを有し、各ブロックについての画像コーデ
ック処理をＳＩＭＤ（Single Instruction stream Mult
iple Data stream：単一命令ストリーム・多重データス
トリーム）制御により並列に行う。
人による特願平５−０７４７６４号は、各要素プロセッ
サに画像データを分配する時点で、フレームＤＣＴある
いはフィールドＤＣＴのいずれかを想定して分配し、想
定がはずれた場合には、隣接する要素プロセッサ間でデ
ータ転送を行う画像コーデック用プロセッサを開示す
る。この画像コーデック用プロセッサによれば、画像デ
ータの分配や他の要素処理（動き補償等）の制御は１系
統ですむ。以下、本出願人による特願平５−０７４７６
４号が開示する画像コーディック用プロセッサについて
説明する。この画像コーディック用プロセッサは、上記
マクロブロックを構成する各ブロックに対応した数の要
素プロセッサを有し、各ブロックについての画像コーデ
ック処理をＳＩＭＤ（Single Instruction stream Mult
iple Data stream：単一命令ストリーム・多重データス
トリーム）制御により並列に行う。
【００１３】図１は、画像コーディック用プロセッサの
構成図である。画像コーディック用プロセッサは、図７
に示すマクロブロックを構成する８個の要素ブロックの
各々に対応した８個の要素プロセッサＰＥ０（１１）〜
ＰＥ７（１８）を有する。この画像コーディック用プロ
セッサでは、上記のマクロブロックを構成する８個のブ
ロックは、要素プロセッサＰＥ０（１１）〜ＰＥ７（１
８）にそれぞれ分配される。例えば、ブロック０は要素
プロセッサＰＥ０（１１）、ブロック１は要素プロセッ
サＰＥ１（１２）、………、ブロック７は要素プロセッ
サＰＥ７（１８）に割り当てられる。要素プロセッサＰ
Ｅ０（１１）とＰＥ１（１２）、ＰＥ２（１３）とＰＥ
３（１４）、ＰＥ４（１５）とＰＥ５（１６）、およ
び、ＰＥ６（１７）とＰＥ７（１８）とは、それぞれデ
ータ転送路４２、４３、４４、４５を介して接続されて
おり、後述するように、フィールドＤＣＴ／ＩＤＣ処理
時に、相互の要素プロセッサ内のデータメモリ間でデー
タ交換が行われる。
構成図である。画像コーディック用プロセッサは、図７
に示すマクロブロックを構成する８個の要素ブロックの
各々に対応した８個の要素プロセッサＰＥ０（１１）〜
ＰＥ７（１８）を有する。この画像コーディック用プロ
セッサでは、上記のマクロブロックを構成する８個のブ
ロックは、要素プロセッサＰＥ０（１１）〜ＰＥ７（１
８）にそれぞれ分配される。例えば、ブロック０は要素
プロセッサＰＥ０（１１）、ブロック１は要素プロセッ
サＰＥ１（１２）、………、ブロック７は要素プロセッ
サＰＥ７（１８）に割り当てられる。要素プロセッサＰ
Ｅ０（１１）とＰＥ１（１２）、ＰＥ２（１３）とＰＥ
３（１４）、ＰＥ４（１５）とＰＥ５（１６）、およ
び、ＰＥ６（１７）とＰＥ７（１８）とは、それぞれデ
ータ転送路４２、４３、４４、４５を介して接続されて
おり、後述するように、フィールドＤＣＴ／ＩＤＣ処理
時に、相互の要素プロセッサ内のデータメモリ間でデー
タ交換が行われる。
【００１４】例えば、フレームＤＣＴを想定して各要素
プロセッサのデータメモリに画像データを格納すると仮
定すると、図１２に示すように、例えば図１に示す要素
プロセッサＰＥ０（１１）内のデータメモリＡにはフレ
ーム０が格納され、要素プロセッサＰＥ１（１２）内の
データメモリＢにはフレーム１が格納されている。そし
て、フィールドＤＣＴが選択された場合、要素プロセッ
サＰＥ０（１１）内のデータメモリＡと要素プロセッサ
ＰＥ１（１２）内のデータメモリＢとの間で要素プロセ
ッサ間データ転送路４２を介してデータ転送（交換）が
行われる。この際、図１２の太線で囲んだ部分の画像デ
ータがデータメモリＡとデータメモリＢとの間で転送さ
れて交換される。図１３（Ａ）、（Ｂ）に、フィールド
ＤＣＴ時におけるデータ転送が終了した後のデータメモ
リＡ、Ｂにおける画像データの配置を示す。
プロセッサのデータメモリに画像データを格納すると仮
定すると、図１２に示すように、例えば図１に示す要素
プロセッサＰＥ０（１１）内のデータメモリＡにはフレ
ーム０が格納され、要素プロセッサＰＥ１（１２）内の
データメモリＢにはフレーム１が格納されている。そし
て、フィールドＤＣＴが選択された場合、要素プロセッ
サＰＥ０（１１）内のデータメモリＡと要素プロセッサ
ＰＥ１（１２）内のデータメモリＢとの間で要素プロセ
ッサ間データ転送路４２を介してデータ転送（交換）が
行われる。この際、図１２の太線で囲んだ部分の画像デ
ータがデータメモリＡとデータメモリＢとの間で転送さ
れて交換される。図１３（Ａ）、（Ｂ）に、フィールド
ＤＣＴ時におけるデータ転送が終了した後のデータメモ
リＡ、Ｂにおける画像データの配置を示す。
【００１５】
【発明が解決しようとする課題】しかし、図１３
（Ａ）、（Ｂ）に示すように、データ転送が終了した後
の画像データの配置は、図１１に示す配置と異なる。例
えば、データメモリＡのアドレス「００１０００」に
は、本来Ａ０１が格納されるべきであるのに、Ａ０４が
格納されている。
（Ａ）、（Ｂ）に示すように、データ転送が終了した後
の画像データの配置は、図１１に示す配置と異なる。例
えば、データメモリＡのアドレス「００１０００」に
は、本来Ａ０１が格納されるべきであるのに、Ａ０４が
格納されている。
【００１６】そのため、従来の画像コーデック用プロセ
ッサでは、要素プロセッサＡ、ＢからデータメモリＡ、
Ｂに記憶された画像データに対してのアクセスパターン
を同一にするために、要素プロセッサＡ、Ｂが画像デー
タに対してアクセスするパターンをデータアドレスを用
いて示したデータアドレスシーケンスを記憶するデータ
アドレス格納メモリをフィールドＤＣＴ用とフレームＤ
ＣＴ用との２つ独立に備えている。すなわち、図１４
（Ａ）に示すようなフレームＤＣＴ用のデータアドレス
シーケンスを記憶するデータアドレス格納メモリと、図
１４（Ｂ）に示すようなフィールドＤＣＴ用のデータア
ドレスシーケンスを記憶するデータアドレス格納メモリ
とを独立に備えている。
ッサでは、要素プロセッサＡ、ＢからデータメモリＡ、
Ｂに記憶された画像データに対してのアクセスパターン
を同一にするために、要素プロセッサＡ、Ｂが画像デー
タに対してアクセスするパターンをデータアドレスを用
いて示したデータアドレスシーケンスを記憶するデータ
アドレス格納メモリをフィールドＤＣＴ用とフレームＤ
ＣＴ用との２つ独立に備えている。すなわち、図１４
（Ａ）に示すようなフレームＤＣＴ用のデータアドレス
シーケンスを記憶するデータアドレス格納メモリと、図
１４（Ｂ）に示すようなフィールドＤＣＴ用のデータア
ドレスシーケンスを記憶するデータアドレス格納メモリ
とを独立に備えている。
【００１７】以上、ＤＣＴについて述べたが、従来の画
像コーデック用プロセッサでは、ＩＤＣＴについても同
様に、データアドレス格納メモリをフレームＩＤＣＴ用
とフィールドＩＤＣＴ用とに２つ独立に備えている。
像コーデック用プロセッサでは、ＩＤＣＴについても同
様に、データアドレス格納メモリをフレームＩＤＣＴ用
とフィールドＩＤＣＴ用とに２つ独立に備えている。
【００１８】その結果、上述した従来の画像コーデック
用プロセッサでは、データアドレス格納メモリの容量が
大きくなるという問題がある。
用プロセッサでは、データアドレス格納メモリの容量が
大きくなるという問題がある。
【００１９】本発明は、上述した従来技術の問題に鑑み
てなされ、データアドレス格納メモリの容量を縮小する
ことが可能な画像コーデック用プロセッサを提供するこ
とを目的とする。
てなされ、データアドレス格納メモリの容量を縮小する
ことが可能な画像コーデック用プロセッサを提供するこ
とを目的とする。
【００２０】
【課題を解決するための手段】上述した従来技術の問題
を解決し、上述した目的を達成するために、本発明の画
像コーデック用プロセッサは、それぞれがｍｘｎの画像
データで構成される複数のブロックからなるマクロブロ
ックを１処理単位として、複数のブロックの画像データ
にまたがる第１の信号処理と１つのブロック内の画像デ
ータについての第２の信号処理とを適応的に、単一の命
令ストリームで多重データストリーム制御処理する「単
一命令ストリーム・多重データストリーム：ＳＩＭＤ」
制御形画像コーデック用プロセッサにおいて、要素プロ
セッサ間データ転送路で接続され、前記ブロックに対応
して設けられた複数対の要素プロセッサと、前記第１の
信号処理および前記第２の信号処理のいずれか一方の処
理に適合した画像データを初期データとして記憶し、前
記複数の要素プロセッサのそれぞれに対応して設けられ
た第１の記憶手段と、前記要素プロセッサが前記初期デ
ータに対応した前記第１の信号処理および前記第２の処
理のいずれか一方の処理を行うときに前記画像データに
アクセスするパターンをアドレスを用いて示したアクセ
スパターンを記憶する第２の記憶手段と、前記第１の信
号処理および前記第２の信号処理の他方の処理を行う際
に、該他方の処理に適合した画像データが前記第１の記
憶手段に記憶されるように、前記プロセッサ間データ転
送路を介してデータの交換を行う制御手段と、前記第１
の信号処理および前記第２の信号処理の他方の処理を行
う際に、前記第２の記憶手段に記憶された前記アクセス
パターンを該他方の処理に適合するように変換するアク
セスパターン変換手段とを有する。
を解決し、上述した目的を達成するために、本発明の画
像コーデック用プロセッサは、それぞれがｍｘｎの画像
データで構成される複数のブロックからなるマクロブロ
ックを１処理単位として、複数のブロックの画像データ
にまたがる第１の信号処理と１つのブロック内の画像デ
ータについての第２の信号処理とを適応的に、単一の命
令ストリームで多重データストリーム制御処理する「単
一命令ストリーム・多重データストリーム：ＳＩＭＤ」
制御形画像コーデック用プロセッサにおいて、要素プロ
セッサ間データ転送路で接続され、前記ブロックに対応
して設けられた複数対の要素プロセッサと、前記第１の
信号処理および前記第２の信号処理のいずれか一方の処
理に適合した画像データを初期データとして記憶し、前
記複数の要素プロセッサのそれぞれに対応して設けられ
た第１の記憶手段と、前記要素プロセッサが前記初期デ
ータに対応した前記第１の信号処理および前記第２の処
理のいずれか一方の処理を行うときに前記画像データに
アクセスするパターンをアドレスを用いて示したアクセ
スパターンを記憶する第２の記憶手段と、前記第１の信
号処理および前記第２の信号処理の他方の処理を行う際
に、該他方の処理に適合した画像データが前記第１の記
憶手段に記憶されるように、前記プロセッサ間データ転
送路を介してデータの交換を行う制御手段と、前記第１
の信号処理および前記第２の信号処理の他方の処理を行
う際に、前記第２の記憶手段に記憶された前記アクセス
パターンを該他方の処理に適合するように変換するアク
セスパターン変換手段とを有する。
【００２１】また、本発明のアクセスパータン変換方法
は、それぞれがｍｘｎの画像データで構成される複数の
ブロックからなるマクロブロックを１処理単位として、
複数のブロックの画像データにまたがる第１の信号処理
と１つのブロック内の画像データについての第２の信号
処理とを適応的に、単一の命令ストリームを用いて、前
記ブロックに対応して設けられた複数対の要素プロセッ
サで多重データストリーム制御処理する「単一命令スト
リーム・多重データストリーム：ＳＩＭＤ」制御形画像
コーデック用プロセッサにおいて、前記第１の信号処理
および前記第２の信号処理のいずれか一方の処理に適合
した記憶配置で画像データを初期データとして記憶し、
前記要素プロセッサが前記初期データに対応した前記第
１の信号処理および前記第２の処理のいずれか一方の処
理を行うときに前記画像データにアクセスするパターン
をアドレスを用いて示したアクセスパターンを記憶し、
前記第１の信号処理および前記第２の信号処理の他方の
処理を行う際に、該他方の処理に適合した記憶配置で画
像データが記憶されるように、前記複数対のプロセッサ
間でデータの交換を行い、前記第１の信号処理および前
記第２の信号処理の他方の処理を行う際に、前記記憶さ
れた前記アクセスパターンを該他方の処理に適合するよ
うに変換し、前記交換された画像データを用いて、前記
他方の処理を前記変換されたアクセスパターンに基づい
て行う。
は、それぞれがｍｘｎの画像データで構成される複数の
ブロックからなるマクロブロックを１処理単位として、
複数のブロックの画像データにまたがる第１の信号処理
と１つのブロック内の画像データについての第２の信号
処理とを適応的に、単一の命令ストリームを用いて、前
記ブロックに対応して設けられた複数対の要素プロセッ
サで多重データストリーム制御処理する「単一命令スト
リーム・多重データストリーム：ＳＩＭＤ」制御形画像
コーデック用プロセッサにおいて、前記第１の信号処理
および前記第２の信号処理のいずれか一方の処理に適合
した記憶配置で画像データを初期データとして記憶し、
前記要素プロセッサが前記初期データに対応した前記第
１の信号処理および前記第２の処理のいずれか一方の処
理を行うときに前記画像データにアクセスするパターン
をアドレスを用いて示したアクセスパターンを記憶し、
前記第１の信号処理および前記第２の信号処理の他方の
処理を行う際に、該他方の処理に適合した記憶配置で画
像データが記憶されるように、前記複数対のプロセッサ
間でデータの交換を行い、前記第１の信号処理および前
記第２の信号処理の他方の処理を行う際に、前記記憶さ
れた前記アクセスパターンを該他方の処理に適合するよ
うに変換し、前記交換された画像データを用いて、前記
他方の処理を前記変換されたアクセスパターンに基づい
て行う。
【００２２】
【作用】本発明の画像コーデック用プロセッサおよびア
クセスパターン変換方法では、例えば、第１の信号処理
に適合した初期データが前記第１の記憶手段に記憶され
ており、前記第１の信号処理を行う場合には、第２の記
憶手段に記憶されたアクセスパターンをそのまま用い
て、該アクセスパターンに応じて前記第１の記憶手段に
アクセスして前記第１の信号処理を行う。
クセスパターン変換方法では、例えば、第１の信号処理
に適合した初期データが前記第１の記憶手段に記憶され
ており、前記第１の信号処理を行う場合には、第２の記
憶手段に記憶されたアクセスパターンをそのまま用い
て、該アクセスパターンに応じて前記第１の記憶手段に
アクセスして前記第１の信号処理を行う。
【００２３】次に、本発明の画像コーデック用プロセッ
サおよびアクセスパターン変換方法では、例えば、第１
の信号処理に適合した初期データが前記第１の記憶手段
に記憶されており、第２の信号処理を行う場合には、制
御手段からの制御信号に基づいて、前記第２の信号処理
に適合した画像データが第１の記憶手段に記憶されるよ
うに、対となっている要素プロセッサ間でデータの交換
を行う。また、前記第２の信号処理に適合するように第
２の記憶手段に記憶されたアクセスパターンを変換す
る。そして、該変換されたアクセスパターンを用いて、
該アクセスパターンに応じて、前記画像データが交換さ
れた前記第１の記憶手段にアクセスして前記第２の処理
を行う。
サおよびアクセスパターン変換方法では、例えば、第１
の信号処理に適合した初期データが前記第１の記憶手段
に記憶されており、第２の信号処理を行う場合には、制
御手段からの制御信号に基づいて、前記第２の信号処理
に適合した画像データが第１の記憶手段に記憶されるよ
うに、対となっている要素プロセッサ間でデータの交換
を行う。また、前記第２の信号処理に適合するように第
２の記憶手段に記憶されたアクセスパターンを変換す
る。そして、該変換されたアクセスパターンを用いて、
該アクセスパターンに応じて、前記画像データが交換さ
れた前記第１の記憶手段にアクセスして前記第２の処理
を行う。
【００２４】
【実施例】以下、図面を参照して、本発明の画像コーデ
ック用プロセッサの実施例について詳述する。本発明の
実施例における画像コーデック用プロセッサは、アリス
メティク（算術）論理演算処理ユニット（ＡＬＵ）、乗
算器、累算器等からなる演算回路を複数有し、それらの
演算回路が単一の命令流により複数のデータを並列に処
理する「単一命令ストリーム・多重データストリーム：
ＳＩＭＤ（Single Instructionstream Multiple Data s
tream）」方式のプロセッサに基づく。なお、「単一命
令ストリーム・多重データストリーム：ＳＩＭＤ」制御
については、Ｙａｍａｕｃｈｉ，ｅｔ ａｌ，“Ａｒｃ
ｈｉｔｅｃｔｕｒｅ ａｎｄＩｍｐｌｅｍｅｎｔａｔｉ
ｏｎ ｏｆ ａ Ｈｉｇｈｌｙ ＰａｒａｌｌｅｌＳｉ
ｎｇｌｅ：Ｃｈｉｐ Ｖｉｄｅｏ ＤＳＰ“，ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＡＮＤ ＳＹＳＴＥＭＳ
ＦＯＲ ＶＩＤＥＯ ＴＥＣＨＮＯＬＯＧＹ， ＶＯ
Ｌ．２，ＪＵＮＥ １９９２，ｐｐ．２０７−２２０を
参照されたい。さらに、このプロセッサの演算回路は、
演算器をパイプライン接続することが可能であり、パイ
プライン演算処理も行う。
ック用プロセッサの実施例について詳述する。本発明の
実施例における画像コーデック用プロセッサは、アリス
メティク（算術）論理演算処理ユニット（ＡＬＵ）、乗
算器、累算器等からなる演算回路を複数有し、それらの
演算回路が単一の命令流により複数のデータを並列に処
理する「単一命令ストリーム・多重データストリーム：
ＳＩＭＤ（Single Instructionstream Multiple Data s
tream）」方式のプロセッサに基づく。なお、「単一命
令ストリーム・多重データストリーム：ＳＩＭＤ」制御
については、Ｙａｍａｕｃｈｉ，ｅｔ ａｌ，“Ａｒｃ
ｈｉｔｅｃｔｕｒｅ ａｎｄＩｍｐｌｅｍｅｎｔａｔｉ
ｏｎ ｏｆ ａ Ｈｉｇｈｌｙ ＰａｒａｌｌｅｌＳｉ
ｎｇｌｅ：Ｃｈｉｐ Ｖｉｄｅｏ ＤＳＰ“，ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＡＮＤ ＳＹＳＴＥＭＳ
ＦＯＲ ＶＩＤＥＯ ＴＥＣＨＮＯＬＯＧＹ， ＶＯ
Ｌ．２，ＪＵＮＥ １９９２，ｐｐ．２０７−２２０を
参照されたい。さらに、このプロセッサの演算回路は、
演算器をパイプライン接続することが可能であり、パイ
プライン演算処理も行う。
【００２５】以下、本発明の画像コーデック用プロセッ
サの全体構成について説明する。図１は、本発明の１実
施例としての画像コーデック用プロセッサの全体構成図
である。本実施例の画像コーデック用プロセッサには、
図７に示したマクロブロックの各ブロック対応に８個の
要素プロセッサ１１〜１８が設けられている。また、本
実施例の画像コーデック用プロセッサは、図１に示した
ように、マクロブロック入力端子２１、マクロブロック
出力端子２２、フレームメモリのマクロブロック入出力
端子２３、フレームメモリのマクロブロック入力端子２
４を有し、さらに、これらの端子に接続された入力用デ
ータバス３１、出力用データバス３２、および、データ
バス３３，３４をさらに有する。さらに画像コーデック
用プロセッサは、これらのバス３１〜３４を介して相互
に接続される複数個、この例では８個の要素プロセッサ
（ＰＥ）１１〜１８と、４個の要素プロセッサ１１〜１
４の結果を加算する１つの加算回路４１と、各要素プロ
セッサの演算回路６（図２、図３）に係数を印加する１
つの係数メモリ５１とを有する。上記要素プロセッサ１
１〜１８は、上記バス３１〜３４で相互に接続される
他、隣接する要素プロセッサ、つまり、ＰＥ０とＰＥ
１、ＰＥ２とＰＥ３、ＰＥ４とＰＥ５、ＰＥ６とＰＥ７
とが相互に接続されている。
サの全体構成について説明する。図１は、本発明の１実
施例としての画像コーデック用プロセッサの全体構成図
である。本実施例の画像コーデック用プロセッサには、
図７に示したマクロブロックの各ブロック対応に８個の
要素プロセッサ１１〜１８が設けられている。また、本
実施例の画像コーデック用プロセッサは、図１に示した
ように、マクロブロック入力端子２１、マクロブロック
出力端子２２、フレームメモリのマクロブロック入出力
端子２３、フレームメモリのマクロブロック入力端子２
４を有し、さらに、これらの端子に接続された入力用デ
ータバス３１、出力用データバス３２、および、データ
バス３３，３４をさらに有する。さらに画像コーデック
用プロセッサは、これらのバス３１〜３４を介して相互
に接続される複数個、この例では８個の要素プロセッサ
（ＰＥ）１１〜１８と、４個の要素プロセッサ１１〜１
４の結果を加算する１つの加算回路４１と、各要素プロ
セッサの演算回路６（図２、図３）に係数を印加する１
つの係数メモリ５１とを有する。上記要素プロセッサ１
１〜１８は、上記バス３１〜３４で相互に接続される
他、隣接する要素プロセッサ、つまり、ＰＥ０とＰＥ
１、ＰＥ２とＰＥ３、ＰＥ４とＰＥ５、ＰＥ６とＰＥ７
とが相互に接続されている。
【００２６】以下、本発明の画像コーデック用プロセッ
サの動作を説明する。まず、画像コーディックの処理の
対象となるマクロブロックは、図１に示すマクロブロッ
ク端子２１から画像データが１データずつ入力される。
この際、マクロブロックの各ブロックは、図７に示す縦
に隣接する２個のブロック０、１が図２に示すようにフ
レームＤＣＴを想定したデータ記憶配置で、分割されて
要素プロセッサＰＥ０（１１）、ＰＥ１（１２）第１の
記憶手段としてののデータメモリ７２、７４に記憶され
る。また、同様に、図７に示す縦に隣接する２個のブロ
ック２、３と、ブロック４、５と、ブロック６、７とが
図２に示す要素プロセッサＰＥ２（１３）、ＰＥ３（１
４）と、要素プロセッサＰＥ４（１５）、ＰＥ５（１
６）と、要素プロセッサＰＥ６（１７）、ＰＥ７（１
８）とにそれぞれ分割されて記憶される。
サの動作を説明する。まず、画像コーディックの処理の
対象となるマクロブロックは、図１に示すマクロブロッ
ク端子２１から画像データが１データずつ入力される。
この際、マクロブロックの各ブロックは、図７に示す縦
に隣接する２個のブロック０、１が図２に示すようにフ
レームＤＣＴを想定したデータ記憶配置で、分割されて
要素プロセッサＰＥ０（１１）、ＰＥ１（１２）第１の
記憶手段としてののデータメモリ７２、７４に記憶され
る。また、同様に、図７に示す縦に隣接する２個のブロ
ック２、３と、ブロック４、５と、ブロック６、７とが
図２に示す要素プロセッサＰＥ２（１３）、ＰＥ３（１
４）と、要素プロセッサＰＥ４（１５）、ＰＥ５（１
６）と、要素プロセッサＰＥ６（１７）、ＰＥ７（１
８）とにそれぞれ分割されて記憶される。
【００２７】これらの入力動作と並行して、図２に示す
各要素プロセッサＰＥの演算回路６では、「単一命令ス
トリーム・多重データストリーム：ＳＩＭＤ」制御によ
り符号化時において離散コサイン変換（ＤＣＴ）や量子
化といった画像コーデックの要素処理が並列に実行され
ている。なお、上述した文献に記載されているように、
「単一命令ストリーム・多重データストリーム：ＳＩＭ
Ｄ」制御とは、単一の命令で、多重（複数）のデータの
流れを制御する方法である。また、すべての画像コーデ
ックの要素処理を「単一命令ストリーム・多重データス
トリーム：ＳＩＭＤ」制御で行うので、図１に示した係
数メモリ５１を全ての要素プロセッサ１１〜１８で共有
しており、係数メモリ５１を各要素プロセッサ１１〜１
８内に持たなくてすむ。さらに、これらの入力動作およ
び計算動作と並行して、画像コーデック処理後のマクロ
ブロックがマクロブロック出力端子２２から１データず
つ出力される。
各要素プロセッサＰＥの演算回路６では、「単一命令ス
トリーム・多重データストリーム：ＳＩＭＤ」制御によ
り符号化時において離散コサイン変換（ＤＣＴ）や量子
化といった画像コーデックの要素処理が並列に実行され
ている。なお、上述した文献に記載されているように、
「単一命令ストリーム・多重データストリーム：ＳＩＭ
Ｄ」制御とは、単一の命令で、多重（複数）のデータの
流れを制御する方法である。また、すべての画像コーデ
ックの要素処理を「単一命令ストリーム・多重データス
トリーム：ＳＩＭＤ」制御で行うので、図１に示した係
数メモリ５１を全ての要素プロセッサ１１〜１８で共有
しており、係数メモリ５１を各要素プロセッサ１１〜１
８内に持たなくてすむ。さらに、これらの入力動作およ
び計算動作と並行して、画像コーデック処理後のマクロ
ブロックがマクロブロック出力端子２２から１データず
つ出力される。
【００２８】尚、本実施例の画像コーデック用プロセッ
サにおける全体構成についてのさらに詳細な説明は、
「従来の技術」の項で挙げた特願平５−０７４７６４号
を参照されたい。
サにおける全体構成についてのさらに詳細な説明は、
「従来の技術」の項で挙げた特願平５−０７４７６４号
を参照されたい。
【００２９】以下、加算回路４１、データ転送路４２〜
４５および図２に示すフィールド／フレーム選択回路７
０について説明する。画像データ動きベクトル検出やモ
ード決定処理のようなブロック間データ依存関係は、各
ブロック毎に求めた演算結果をすべて加算できれば解決
できる。例えば、画像データ動きベクトル検出で考える
と、マクロブロックの輝度成分（４個のブロック）の各
ブロックについて差分絶対値和を求め、最後にそれら４
個の差分絶対値和を加算すればよい。このために、マク
ロブロックの輝度成分を格納する４個の要素プロセッサ
１１〜１４の出力に加算回路４１を設けた。この加算回
路４１は、４個の演算結果がすべて加算できれば、どの
ような構成でも構わない。
４５および図２に示すフィールド／フレーム選択回路７
０について説明する。画像データ動きベクトル検出やモ
ード決定処理のようなブロック間データ依存関係は、各
ブロック毎に求めた演算結果をすべて加算できれば解決
できる。例えば、画像データ動きベクトル検出で考える
と、マクロブロックの輝度成分（４個のブロック）の各
ブロックについて差分絶対値和を求め、最後にそれら４
個の差分絶対値和を加算すればよい。このために、マク
ロブロックの輝度成分を格納する４個の要素プロセッサ
１１〜１４の出力に加算回路４１を設けた。この加算回
路４１は、４個の演算結果がすべて加算できれば、どの
ような構成でも構わない。
【００３０】データ転送路４２〜４５は、要素プロセッ
サＰＥにおける処理においてフィールドＤＣＴが選択さ
れた場合に、フィールドＤＣＴに応じたデータが要素プ
ロセッサＰＥのデータメモリに記憶されるように、隣接
する要素プロセッサＰＥ間においてデータ転送（交換）
を行うために用いられる。
サＰＥにおける処理においてフィールドＤＣＴが選択さ
れた場合に、フィールドＤＣＴに応じたデータが要素プ
ロセッサＰＥのデータメモリに記憶されるように、隣接
する要素プロセッサＰＥ間においてデータ転送（交換）
を行うために用いられる。
【００３１】フィールド／フレーム選択回路７０は、Ｄ
ＣＴをフィールド単位で行うか、あるいは、フレーム単
位で行うかについて判断を行い、その判断結果を示しフ
ィールド／フレーム選択信号Ｓ７０をデータアドレス格
納メモリ２、および、制御手段としての制御回路（図示
せず）に出力する。
ＣＴをフィールド単位で行うか、あるいは、フレーム単
位で行うかについて判断を行い、その判断結果を示しフ
ィールド／フレーム選択信号Ｓ７０をデータアドレス格
納メモリ２、および、制御手段としての制御回路（図示
せず）に出力する。
【００３２】以下、要素プロセッサについて詳細に説明
する。図２は要素プロセッサＰＥ０（１１）、ＰＥ１
（１２）の概略構成図である。図２に示すように、要素
プロッセサＰＥ０、ＰＥ１は、主に、第１の記憶手段と
してのデータメモリ７２、７４と、第２の記憶手段とし
てのデータアドレス格納メモリ２と、アクセスパターン
変換手段としてのデータアドレス変換回路４と、演算回
路６とで構成される。データメモリ７２、７４には、図
２に示すように、従来の画像コーデック用プロセッサと
同様にフレームＤＣＴを想定し、図１０と同様のデータ
配置で画像データが初期データとして記憶されている。
図２におけるデータメモリ７２、７４内に示す画像デー
タの行列の横の６桁の２進数は、各行の先頭の画像デー
タのアドレスを示す。例えば、データメモリＡのＡ００
のアドレスは「００００００」、Ｂ１０のアドレスは
「００１００１」である。
する。図２は要素プロセッサＰＥ０（１１）、ＰＥ１
（１２）の概略構成図である。図２に示すように、要素
プロッセサＰＥ０、ＰＥ１は、主に、第１の記憶手段と
してのデータメモリ７２、７４と、第２の記憶手段とし
てのデータアドレス格納メモリ２と、アクセスパターン
変換手段としてのデータアドレス変換回路４と、演算回
路６とで構成される。データメモリ７２、７４には、図
２に示すように、従来の画像コーデック用プロセッサと
同様にフレームＤＣＴを想定し、図１０と同様のデータ
配置で画像データが初期データとして記憶されている。
図２におけるデータメモリ７２、７４内に示す画像デー
タの行列の横の６桁の２進数は、各行の先頭の画像デー
タのアドレスを示す。例えば、データメモリＡのＡ００
のアドレスは「００００００」、Ｂ１０のアドレスは
「００１００１」である。
【００３３】本実施例の画像コーデック用プロセッサで
は、フィールド／フレーム選択回路７０においてフィー
ルドＤＣＴが選択された場合には、制御回路（図示せ
ず）からの指示信号に基づいて、図２に示す太線で囲ま
れた行に位置する画像データが、データ転送路４２を介
してデータメモリ７２とデータメモリ７４との間で転送
（交換）され、図３に示すようなデータ記憶配置で画像
データがデータメモリ７２、７４に記憶される。
は、フィールド／フレーム選択回路７０においてフィー
ルドＤＣＴが選択された場合には、制御回路（図示せ
ず）からの指示信号に基づいて、図２に示す太線で囲ま
れた行に位置する画像データが、データ転送路４２を介
してデータメモリ７２とデータメモリ７４との間で転送
（交換）され、図３に示すようなデータ記憶配置で画像
データがデータメモリ７２、７４に記憶される。
【００３４】データアドレス格納メモリ２には、データ
メモリ７２、７４内における各記憶位置のアドレスを示
すデータアドレスを用いて、要素プロセッサＡ、Ｂが画
像データにアクセスするパターン（アドレスの順序）を
示すアクセスパターンとしてのデータアドレスシーケン
スが記憶され、例えば、図４に示すように、図１４
（Ａ）に示すフレーム用データアドレスシーケンスと同
一のフレームＤＣＴを想定したデータアドレスシーケン
ス８２が記憶されている。図４に示すデータアドレスシ
ーケンス８２には、図２に示すデータメモリ７２、７４
内の画像データの行列の各行の先頭に位置する画像デー
タのアドレスについて示してある。
メモリ７２、７４内における各記憶位置のアドレスを示
すデータアドレスを用いて、要素プロセッサＡ、Ｂが画
像データにアクセスするパターン（アドレスの順序）を
示すアクセスパターンとしてのデータアドレスシーケン
スが記憶され、例えば、図４に示すように、図１４
（Ａ）に示すフレーム用データアドレスシーケンスと同
一のフレームＤＣＴを想定したデータアドレスシーケン
ス８２が記憶されている。図４に示すデータアドレスシ
ーケンス８２には、図２に示すデータメモリ７２、７４
内の画像データの行列の各行の先頭に位置する画像デー
タのアドレスについて示してある。
【００３５】このように、実施例の画像コーデック用プ
ロセッサにおいては、データアドレス格納メモリ２に
は、フレームＤＣＴを想定したデータアドレスシーケン
ス８２のみ記憶され、従来の画像コーデック用プロセッ
サのようにフィールドＤＣＴを想定したデータアドレス
シーケンス（図１４（Ｂ））は記憶されておらず、デー
タアドレス格納メモリ２の容量は、従来の場合に比べて
小さな容量で足りる。
ロセッサにおいては、データアドレス格納メモリ２に
は、フレームＤＣＴを想定したデータアドレスシーケン
ス８２のみ記憶され、従来の画像コーデック用プロセッ
サのようにフィールドＤＣＴを想定したデータアドレス
シーケンス（図１４（Ｂ））は記憶されておらず、デー
タアドレス格納メモリ２の容量は、従来の場合に比べて
小さな容量で足りる。
【００３６】データアドレス変換回路４は、図５に示す
ように、ローテート回路６２およびセレクタ６４を有
し、演算回路６がデータメモリ７２、７４の読込みを行
う際に、ユーザの操作に応じた操作部８からのＤＣＴ／
ＩＤＣＴ選択信号Ｓ８、フィールド／フレーム選択回路
７０からのフィールド／フレーム選択信号Ｓ７０、およ
び、データアドレス格納メモリ２からのデータアドレス
シーケンス８２を入力し、フィールドＤＣＴが選択され
た場合にデータアドレスシーケンスに含まれるデータア
ドレスについて所定のアドレス変換を行い、変換された
データアドレスシーケンス８６（図４（Ａ））を演算回
路６に出力する。また、データアドレス変換回路４は、
フレームＤＣＴが選択された場合には、データアドレス
格納メモリ２に記憶されたデータアドレスシーケンス８
２をそのまま演算回路６に出力する（図４（Ｂ））。
ように、ローテート回路６２およびセレクタ６４を有
し、演算回路６がデータメモリ７２、７４の読込みを行
う際に、ユーザの操作に応じた操作部８からのＤＣＴ／
ＩＤＣＴ選択信号Ｓ８、フィールド／フレーム選択回路
７０からのフィールド／フレーム選択信号Ｓ７０、およ
び、データアドレス格納メモリ２からのデータアドレス
シーケンス８２を入力し、フィールドＤＣＴが選択され
た場合にデータアドレスシーケンスに含まれるデータア
ドレスについて所定のアドレス変換を行い、変換された
データアドレスシーケンス８６（図４（Ａ））を演算回
路６に出力する。また、データアドレス変換回路４は、
フレームＤＣＴが選択された場合には、データアドレス
格納メモリ２に記憶されたデータアドレスシーケンス８
２をそのまま演算回路６に出力する（図４（Ｂ））。
【００３７】ローテート回路６２は、操作部８からのＤ
ＣＴ／ＩＤＣＴ選択信号Ｓ８、および、データアドレス
格納メモリ２からのデータアドレスシーケンスに含まれ
るデータアドレスのうち上位３ビットのロー・アドレス
８２ａを入力し、選択信号Ｓ８がＤＣＴを示す場合に
は、図４（Ａ）に示すように演算回路６の画像データへ
のアクセスパターンがフィールドＤＣＴに対応したパタ
ーンとなるように、ロー・アドレス８２ａを変換し、変
換して生成したロー・アドレス８６ａ（図４（Ａ））を
セレクタ６４に出力する。
ＣＴ／ＩＤＣＴ選択信号Ｓ８、および、データアドレス
格納メモリ２からのデータアドレスシーケンスに含まれ
るデータアドレスのうち上位３ビットのロー・アドレス
８２ａを入力し、選択信号Ｓ８がＤＣＴを示す場合に
は、図４（Ａ）に示すように演算回路６の画像データへ
のアクセスパターンがフィールドＤＣＴに対応したパタ
ーンとなるように、ロー・アドレス８２ａを変換し、変
換して生成したロー・アドレス８６ａ（図４（Ａ））を
セレクタ６４に出力する。
【００３８】セレクタ６４は、データアドレス格納メモ
リ２からのロー・アドレス８２ａ、、ローテート回路６
２からの変換されたロー・アドレス８６ａ、および、フ
ィールド／フレーム選択回路７０からのフィールド／フ
レーム選択信号Ｓ７０を入力し、選択信号Ｓ７０がフレ
ーム（ＤＣＴ）を示す場合にはロー・アドレス８２ａを
そのまま演算回路６に出力し、選択信号Ｓ７０がフィー
ルド（ＤＣＴ）を示す場合にはローテート回路６２にお
いて変換されたロー・アドレス８６ａを演算回路６出力
する。
リ２からのロー・アドレス８２ａ、、ローテート回路６
２からの変換されたロー・アドレス８６ａ、および、フ
ィールド／フレーム選択回路７０からのフィールド／フ
レーム選択信号Ｓ７０を入力し、選択信号Ｓ７０がフレ
ーム（ＤＣＴ）を示す場合にはロー・アドレス８２ａを
そのまま演算回路６に出力し、選択信号Ｓ７０がフィー
ルド（ＤＣＴ）を示す場合にはローテート回路６２にお
いて変換されたロー・アドレス８６ａを演算回路６出力
する。
【００３９】データアドレス変換回路４における処理に
ついて説明する。先ず、ＤＣＴ／ＩＤＣＴ選択信号Ｓ８
がＤＣＴを示しており、フィールド／フレーム選択信号
Ｓ７０がフレーム（ＤＣＴ）を示している場合について
例示する。この場合には、ＰＥ０（１１）のデータメモ
リ７２およびＰＥ１（１２）のデータメモリ７４には、
図２に示すように、フレームＤＣＴを想定した記憶配置
で画像データが記憶されている。従って、演算回路６は
データアドレス格納メモリ２に記憶されたデータアドレ
スシーケンス８２をそのまま使用することができるた
め、演算回路６がデータメモリ７２、７４の画像データ
を読み取る際に、データアドレス変換回路４は、セレク
タ６４においてロー・アドレス８２ａを選択し、データ
アドレス格納メモリ２に記憶されたデータアドレスシー
ケンス８２をそのまま演算回路６に出力する。
ついて説明する。先ず、ＤＣＴ／ＩＤＣＴ選択信号Ｓ８
がＤＣＴを示しており、フィールド／フレーム選択信号
Ｓ７０がフレーム（ＤＣＴ）を示している場合について
例示する。この場合には、ＰＥ０（１１）のデータメモ
リ７２およびＰＥ１（１２）のデータメモリ７４には、
図２に示すように、フレームＤＣＴを想定した記憶配置
で画像データが記憶されている。従って、演算回路６は
データアドレス格納メモリ２に記憶されたデータアドレ
スシーケンス８２をそのまま使用することができるた
め、演算回路６がデータメモリ７２、７４の画像データ
を読み取る際に、データアドレス変換回路４は、セレク
タ６４においてロー・アドレス８２ａを選択し、データ
アドレス格納メモリ２に記憶されたデータアドレスシー
ケンス８２をそのまま演算回路６に出力する。
【００４０】次に、ＤＣＴ／ＩＤＣＴ選択信号Ｓ８がＤ
ＣＴを示しており、フィールド／フレーム選択信号Ｓ７
０がフィールド（ＤＣＴ）を示している場合について例
示する。このとき、後述するように、データメモリ７
２、７４内に記憶された図２に示す行列形式の画像デー
タのうち、太線で囲まれた行に位置する画像データがデ
ータ転送路４２を介してデータメモリ７２とデータメモ
リ７４との間で交換され、交換後には図３に示すような
データ配置で画像データが記憶されている。従って、デ
ータアドレス格納メモリ２に記憶されたデータアドレス
シーケンスをそのまま用いたのでは、演算回路６におい
てフィールドＤＣＴを適切に行うことができないため、
演算回路６がデータメモリ７２、７４の画像データを読
み取る際に、データアドレス変換回路４においてデータ
アドレスシーケンスに含まれるデータアドレスについて
フィールドＤＣＴに応じたデータアドレス変換が行われ
る。このとき、データアドレス変換回路４２において、
セレクタ６４はローテート回路６２からの変換されたロ
ー・アドレス８６ａを選択し、図４（Ａ）および図６
（Ａ）、（Ｂ）に示すようなフィールドＤＣＴに対応し
たデータアドレスシーケンス８６を演算回路６に出力す
る。
ＣＴを示しており、フィールド／フレーム選択信号Ｓ７
０がフィールド（ＤＣＴ）を示している場合について例
示する。このとき、後述するように、データメモリ７
２、７４内に記憶された図２に示す行列形式の画像デー
タのうち、太線で囲まれた行に位置する画像データがデ
ータ転送路４２を介してデータメモリ７２とデータメモ
リ７４との間で交換され、交換後には図３に示すような
データ配置で画像データが記憶されている。従って、デ
ータアドレス格納メモリ２に記憶されたデータアドレス
シーケンスをそのまま用いたのでは、演算回路６におい
てフィールドＤＣＴを適切に行うことができないため、
演算回路６がデータメモリ７２、７４の画像データを読
み取る際に、データアドレス変換回路４においてデータ
アドレスシーケンスに含まれるデータアドレスについて
フィールドＤＣＴに応じたデータアドレス変換が行われ
る。このとき、データアドレス変換回路４２において、
セレクタ６４はローテート回路６２からの変換されたロ
ー・アドレス８６ａを選択し、図４（Ａ）および図６
（Ａ）、（Ｂ）に示すようなフィールドＤＣＴに対応し
たデータアドレスシーケンス８６を演算回路６に出力す
る。
【００４１】データアドレスシーケンス８６によれば、
データメモリ７２、７４における画像データの記憶配置
は、図６（Ａ）、（Ｂ）に示すように、従来の画像コー
デック用プロセッサにおける図１３（Ａ）、（Ｂ）に示
す記憶配置と同じであるが、変換されたデータアドレス
シーケンス８６を用いることで、演算回路６は実質的に
図６（Ａ）、（Ｂ）に示すようなデータ配置で画像デー
タに対してアクセスすることとなり、演算回路６はフィ
ールドＤＣＴを適切に実行することができる。
データメモリ７２、７４における画像データの記憶配置
は、図６（Ａ）、（Ｂ）に示すように、従来の画像コー
デック用プロセッサにおける図１３（Ａ）、（Ｂ）に示
す記憶配置と同じであるが、変換されたデータアドレス
シーケンス８６を用いることで、演算回路６は実質的に
図６（Ａ）、（Ｂ）に示すようなデータ配置で画像デー
タに対してアクセスすることとなり、演算回路６はフィ
ールドＤＣＴを適切に実行することができる。
【００４２】次に、要素プロセッサの動作について説明
する。先ず、ＤＣＴ／ＩＤＣＴ選択信号Ｓ８がＤＣＴを
選択することを示し、フィールド／フレーム選択信号Ｓ
７０がフレーム（ＤＣＴ）を選択することを示す場合に
ついて例示する。要素プロセッサＰＥ０（１１）、ＰＥ
１（１２）のデータメモリ７２、７４には、初期状態と
して図２に示すようなフレームＤＣＴを想定した記憶配
置で画像データが記憶されている。演算回路６がデータ
メモリ７２、７４の画像データを読み取る際に、データ
アドレス格納メモリ２から図４に示すデータアドレスシ
ーケンス８２がデータアドレス変換回路４に出力され
る。この場合には、データアドレス変換回路４において
はデータアドレス変換は行われず、データアドレスシー
ケンス８２がそのまま演算回路６に出力される。そし
て、演算回路６において、データアドレス変換回路４か
ら入力したデータアドレスシーケンス８２に基づいてデ
ータメモリ７２、７４から画像データの読み取りが行わ
れ、この読み取られた画像データに基づいてフレームＤ
ＣＴが行われる。このフレームＤＣＴの計算結果は、加
算器４１に出力されると共に、出力用データバス３２、
データバス３３、３４を介して出力端子２２、２４およ
び入出力端子２３に出力される。
する。先ず、ＤＣＴ／ＩＤＣＴ選択信号Ｓ８がＤＣＴを
選択することを示し、フィールド／フレーム選択信号Ｓ
７０がフレーム（ＤＣＴ）を選択することを示す場合に
ついて例示する。要素プロセッサＰＥ０（１１）、ＰＥ
１（１２）のデータメモリ７２、７４には、初期状態と
して図２に示すようなフレームＤＣＴを想定した記憶配
置で画像データが記憶されている。演算回路６がデータ
メモリ７２、７４の画像データを読み取る際に、データ
アドレス格納メモリ２から図４に示すデータアドレスシ
ーケンス８２がデータアドレス変換回路４に出力され
る。この場合には、データアドレス変換回路４において
はデータアドレス変換は行われず、データアドレスシー
ケンス８２がそのまま演算回路６に出力される。そし
て、演算回路６において、データアドレス変換回路４か
ら入力したデータアドレスシーケンス８２に基づいてデ
ータメモリ７２、７４から画像データの読み取りが行わ
れ、この読み取られた画像データに基づいてフレームＤ
ＣＴが行われる。このフレームＤＣＴの計算結果は、加
算器４１に出力されると共に、出力用データバス３２、
データバス３３、３４を介して出力端子２２、２４およ
び入出力端子２３に出力される。
【００４３】次に、ＤＣＴ／ＩＤＣＴ選択信号Ｓ８がＤ
ＣＴを選択することを示し、フィールド／フレーム選択
信号Ｓ７０がフィールド（ＤＣＴ）を選択することを示
す場合について例示する。要素プロセッサＰＥ０（１
１）、ＰＥ１（１２）のデータメモリ７２、７４には、
初期状態として図２に示すようなフレームＤＣＴを想定
した記憶配置で画像データが記憶されている。制御回路
（図示せず）によって、フィールド／フレーム選択回路
７０からのフィールド／フレーム選択信号Ｓ７０に基づ
いて、図２に太線で囲まれた行に位置するデータがデー
タ転送経路４２を介してデータメモリ７２とデータメモ
リ７４との間で転送（交換）される。この転送後には、
データメモリ７２、７４には、図３に示すような記憶配
置で、画像データが記憶される。また、演算回路６がデ
ータメモリ７２、７４の画像データを読み取る際に、デ
ータアドレス変換回路４では、データアドレス格納メモ
リ２からデータアドレスシーケンス８２が入力され、図
４に示すように、その上位３ビットのロー・アドレス８
２ａがフィールドＤＣＴに応じてロー・アドレス８６ａ
に変換され、このロー・アドレス８６ａとデータアドレ
スシーケンス８２のカラムアドレス８２ｂとで構成され
るデータアドレスシーケンス８６が生成され、このデー
タアドレスシーケンス８６が演算回路６に出力される。
ＣＴを選択することを示し、フィールド／フレーム選択
信号Ｓ７０がフィールド（ＤＣＴ）を選択することを示
す場合について例示する。要素プロセッサＰＥ０（１
１）、ＰＥ１（１２）のデータメモリ７２、７４には、
初期状態として図２に示すようなフレームＤＣＴを想定
した記憶配置で画像データが記憶されている。制御回路
（図示せず）によって、フィールド／フレーム選択回路
７０からのフィールド／フレーム選択信号Ｓ７０に基づ
いて、図２に太線で囲まれた行に位置するデータがデー
タ転送経路４２を介してデータメモリ７２とデータメモ
リ７４との間で転送（交換）される。この転送後には、
データメモリ７２、７４には、図３に示すような記憶配
置で、画像データが記憶される。また、演算回路６がデ
ータメモリ７２、７４の画像データを読み取る際に、デ
ータアドレス変換回路４では、データアドレス格納メモ
リ２からデータアドレスシーケンス８２が入力され、図
４に示すように、その上位３ビットのロー・アドレス８
２ａがフィールドＤＣＴに応じてロー・アドレス８６ａ
に変換され、このロー・アドレス８６ａとデータアドレ
スシーケンス８２のカラムアドレス８２ｂとで構成され
るデータアドレスシーケンス８６が生成され、このデー
タアドレスシーケンス８６が演算回路６に出力される。
【００４４】そして、演算回路６におてデータアドレス
変換回路４から入力したデータアドレスシーケンス８６
に基づいて、データメモリ７２、７４の画像データの読
み取りが行われ、読み取られた画像データを用いてフィ
ールドＤＣＴが行われる。このフィールドＤＣＴの計算
結果は、加算器４１に出力されると共に、出力用データ
バス３２、データバス３３、３４を介して出力端子２
２、２４および入出力端子２３に出力される。
変換回路４から入力したデータアドレスシーケンス８６
に基づいて、データメモリ７２、７４の画像データの読
み取りが行われ、読み取られた画像データを用いてフィ
ールドＤＣＴが行われる。このフィールドＤＣＴの計算
結果は、加算器４１に出力されると共に、出力用データ
バス３２、データバス３３、３４を介して出力端子２
２、２４および入出力端子２３に出力される。
【００４５】要素プロセッサＰＥ２、ＰＥ３と、ＰＥ４
とＰＥ５と、ＰＥ６とＰＥ７とについても、上述した要
素プロセッサＰＥ０、ＰＥ１と同様であるが、ＰＥ４と
ＰＥ５およびＰＥ６とＰＥ７に関しては、そのＤＣＴの
結果は、加算回路４１には出力されない。
とＰＥ５と、ＰＥ６とＰＥ７とについても、上述した要
素プロセッサＰＥ０、ＰＥ１と同様であるが、ＰＥ４と
ＰＥ５およびＰＥ６とＰＥ７に関しては、そのＤＣＴの
結果は、加算回路４１には出力されない。
【００４６】上述したように本実施例の画像コーデック
用プロセッサによれば、データアドレス格納メモリ２に
は、フレームＤＣＴを想定したデータアドレスシーケン
ス８２のみ記憶され、従来の画像コーデック用プロセッ
サのようにフィールドＤＣＴを想定したデータアドレス
シーケンス（図１４（Ｂ））は記憶されておらず、デー
タアドレス格納メモリ２の容量を従来の場合に比べて小
さくすることが可能である。その結果、本実施例の画像
コーデック用プロセッサは、フィールド／フレーム選択
回路７０における選択結果に応じて、フィールドＤＣＴ
およびフレームＤＣＴの双方を実行することができるに
もかかわらず、データアドレスシーケンスを用いたデー
タアドレスの制御は１系統とし、その制御を簡単にする
ことができる。
用プロセッサによれば、データアドレス格納メモリ２に
は、フレームＤＣＴを想定したデータアドレスシーケン
ス８２のみ記憶され、従来の画像コーデック用プロセッ
サのようにフィールドＤＣＴを想定したデータアドレス
シーケンス（図１４（Ｂ））は記憶されておらず、デー
タアドレス格納メモリ２の容量を従来の場合に比べて小
さくすることが可能である。その結果、本実施例の画像
コーデック用プロセッサは、フィールド／フレーム選択
回路７０における選択結果に応じて、フィールドＤＣＴ
およびフレームＤＣＴの双方を実行することができるに
もかかわらず、データアドレスシーケンスを用いたデー
タアドレスの制御は１系統とし、その制御を簡単にする
ことができる。
【００４７】本発明は、上述した実施例に限定されず、
種々改変することが可能である。例えば、上述した実施
例では、データアドレス格納メモリ２にフレームＤＣＴ
を想定したデータアドレスシーケンスを格納する場合を
例示したが、データアドレス格納メモリ２にはフィール
ドＤＣＴを想定したデータアドレスシーケンスを格納
し、フレームＤＣＴを行う場合にはこのデータアドレス
シーケンスをデータアドレス変換回路４においてフレー
ムＤＣＴに応じたデータアドレスシーケンスに変換する
ようにしてもよい。
種々改変することが可能である。例えば、上述した実施
例では、データアドレス格納メモリ２にフレームＤＣＴ
を想定したデータアドレスシーケンスを格納する場合を
例示したが、データアドレス格納メモリ２にはフィール
ドＤＣＴを想定したデータアドレスシーケンスを格納
し、フレームＤＣＴを行う場合にはこのデータアドレス
シーケンスをデータアドレス変換回路４においてフレー
ムＤＣＴに応じたデータアドレスシーケンスに変換する
ようにしてもよい。
【００４８】上述した実施例においては、ＤＣＴについ
て例示したが、フィールド／フレームＩＤＣＴ適用の画
像コーデック用プロセッサにおいても、上述した画像コ
ーデック用プロセッサと同様に、ＩＤＣＴ前の画像デー
タの書き込みを行う際に、図５に示すデータアドレス格
納メモリ２を用いてデータアドレスの変換を行うこと
で、データアドレス格納メモリ２の容量の縮小化および
データアドレス制御の簡単化を図ることができる。
て例示したが、フィールド／フレームＩＤＣＴ適用の画
像コーデック用プロセッサにおいても、上述した画像コ
ーデック用プロセッサと同様に、ＩＤＣＴ前の画像デー
タの書き込みを行う際に、図５に示すデータアドレス格
納メモリ２を用いてデータアドレスの変換を行うこと
で、データアドレス格納メモリ２の容量の縮小化および
データアドレス制御の簡単化を図ることができる。
【００４９】
【発明の効果】上述したように本発明の画像コーデック
用プロセッサおよびアクセスパターン変換方法によれ
ば、第２の記憶手段には、要素プロセッサが第１の信号
処理および第２の信号処理のいずれか一方を行う際に、
前記画像データにアクセスするパターンをアドレスを用
いて示したアクセスパターンが記憶され、前記要素プロ
セッサが前記第１の信号処理および第２の信号処理の他
方の信号処理を行う際にも、この第２の記憶手段に記憶
されたアクセスパターンを変換して用いるため、第２の
記憶手段には第１の信号処理および第２の信号処理のい
ずれか一方に適合したアクセスパターンを記憶すればよ
い。その結果、第２の記憶手段の記憶容量を小さくする
ことが可能となる。また、第１の信号処理と第２の信号
処理との双方を実行可能であるにもかかわらず、アクセ
スパターンを用いたデータアドレスの制御を簡単な１系
統とすることができる。
用プロセッサおよびアクセスパターン変換方法によれ
ば、第２の記憶手段には、要素プロセッサが第１の信号
処理および第２の信号処理のいずれか一方を行う際に、
前記画像データにアクセスするパターンをアドレスを用
いて示したアクセスパターンが記憶され、前記要素プロ
セッサが前記第１の信号処理および第２の信号処理の他
方の信号処理を行う際にも、この第２の記憶手段に記憶
されたアクセスパターンを変換して用いるため、第２の
記憶手段には第１の信号処理および第２の信号処理のい
ずれか一方に適合したアクセスパターンを記憶すればよ
い。その結果、第２の記憶手段の記憶容量を小さくする
ことが可能となる。また、第１の信号処理と第２の信号
処理との双方を実行可能であるにもかかわらず、アクセ
スパターンを用いたデータアドレスの制御を簡単な１系
統とすることができる。
【図１】本発明の実施例に係わる画像コーデック用プロ
セッサの構成図である。
セッサの構成図である。
【図２】図１に示すＰＥ０、ＰＥ１の構成図であり、デ
ータメモリには初期データとしてフレームＤＣＴを想定
した画像データが記憶されている。
ータメモリには初期データとしてフレームＤＣＴを想定
した画像データが記憶されている。
【図３】フィールドＤＣＴを行う際に、ＰＥ０とＰＥ１
との間におけるデータ転送が終了した後にデータメモリ
に記憶された画像データを説明するための図である。
との間におけるデータ転送が終了した後にデータメモリ
に記憶された画像データを説明するための図である。
【図４】図２に示すデータアドレス変換回路におけるデ
ータアドレスシーケンスのアドレス変換を説明するため
の図である。
ータアドレスシーケンスのアドレス変換を説明するため
の図である。
【図５】データアドレス変換回路の構成図である。
【図６】（Ａ）は変換前および変換後のデータアドレス
シーケンスと、データメモリＡの記憶配置との関係を説
明するための図であり、（Ｂ）は変換前および変換後の
データアドレスシーケンスと、データメモリＢの記憶配
置との関係を説明するための図である。
シーケンスと、データメモリＡの記憶配置との関係を説
明するための図であり、（Ｂ）は変換前および変換後の
データアドレスシーケンスと、データメモリＢの記憶配
置との関係を説明するための図である。
【図７】マクロブロックを説明するための図である。
【図８】フレームの構成を説明するための図である。
【図９】図８に示す縦に隣接する２つのブロックを説明
するための図である。
するための図である。
【図１０】フレームＤＣＴ時におけるデータメモリのデ
ータ配置を説明するための図である。
ータ配置を説明するための図である。
【図１１】フィールドＤＣＴ時におけるデータメモリの
データ配置を説明するための図である。
データ配置を説明するための図である。
【図１２】フィールドＤＣＴ時にデータメモリ間におけ
るデータ転送を説明するための図である。
るデータ転送を説明するための図である。
【図１３】（Ａ）はフィールドＤＣＴ時にデータメモリ
間におけるデータ転送が終了した時点でのデータメモリ
Ａにおけるデータ配置を説明するための図であり、
（Ｂ）はフィールドＤＣＴ時にデータメモリ間における
データ転送が終了した時点でのデータメモリＢにおける
データ配置を説明するための図である。
間におけるデータ転送が終了した時点でのデータメモリ
Ａにおけるデータ配置を説明するための図であり、
（Ｂ）はフィールドＤＣＴ時にデータメモリ間における
データ転送が終了した時点でのデータメモリＢにおける
データ配置を説明するための図である。
【図１４】（Ａ）は従来の画像コーデック用プロセッサ
のデータアドレス格納メモリに記憶されたフレームＤＣ
Ｔ用のデータアドレスシーケンスを説明するための図で
あり、（Ｂ）は従来の画像コーデック用プロセッサのデ
ータアドレス格納メモリに記憶されたフィールドＤＣＴ
用のデータアドレスシーケンスを説明するための図であ
る。
のデータアドレス格納メモリに記憶されたフレームＤＣ
Ｔ用のデータアドレスシーケンスを説明するための図で
あり、（Ｂ）は従来の画像コーデック用プロセッサのデ
ータアドレス格納メモリに記憶されたフィールドＤＣＴ
用のデータアドレスシーケンスを説明するための図であ
る。
【符号の説明】 ２・・・データアドレス格納メモリ ４・・・データアドレス変換回路 ６・・・演算回路 ８・・・操作部 １１〜１９・・・要素プロセッサ ４２〜４５・・・要素プロセッサ間データ転送路 ４１・・・加算回路 ５１・・・係数メモリ ６２・・・ローテート回路 ６４・・・セレクタ ７０・・・フィールド／フレーム選択回路 ８２、８６・・・データアドレスシーケンス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/80 Ｈ０４Ｎ 7/24 8420−5Ｌ Ｇ０６Ｆ 15/66 ３３０ Ｈ Ｈ０４Ｎ 7/13 Ｚ
Claims (8)
- 【請求項１】それぞれがｍｘｎの画像データで構成され
る複数のブロックからなるマクロブロックを１処理単位
として、複数のブロックの画像データにまたがる第１の
信号処理と１つのブロック内の画像データについての第
２の信号処理とを適応的に、単一の命令ストリームで多
重データストリーム制御処理する「単一命令ストリーム
・多重データストリーム：ＳＩＭＤ」制御形画像コーデ
ック用プロセッサにおいて、 要素プロセッサ間データ転送路で接続され、前記ブロッ
クに対応して設けられた複数対の要素プロセッサと、 前記第１の信号処理および前記第２の信号処理のいずれ
か一方の処理に適合した画像データを初期データとして
記憶し、前記複数の要素プロセッサのそれぞれに対応し
て設けられた第１の記憶手段と、 前記要素プロセッサが前記初期データに対応した前記第
１の信号処理および前記第２の処理のいずれか一方の処
理を行うときに前記画像データにアクセスするパターン
をアドレスを用いて示したアクセスパターンを記憶する
第２の記憶手段と、 前記第１の信号処理および前記第２の信号処理の他方の
処理を行う際に、該他方の処理に適合した画像データが
前記第１の記憶手段に記憶されるように、前記プロセッ
サ間データ転送路を介してデータの交換を行う制御手段
と、 前記第１の信号処理および前記第２の信号処理の他方の
処理を行う際に、前記第２の記憶手段に記憶された前記
アクセスパターンを該他方の処理に適合するように変換
するアクセスパターン変換手段とを有する画像コーデッ
ク用プロセッサ。 - 【請求項２】前記第１の信号処理がフィールド画像信号
処理であり、 前記第２の信号処理がフレーム画像信号処理である請求
項１記載の画像コーデック用プロセッサ。 - 【請求項３】前記フィールド画像信号処理および前記フ
レーム画像信号処理が符号化時の離散コサイン変換処理
である請求項２記載の画像コーデック用プロセッサ。 - 【請求項４】前記フィールド画像信号処理および前記フ
レーム画像信号処理が符号化時の離散コサイン逆変換処
理である請求項２記載の画像コーデック用プロセッサ。 - 【請求項５】それぞれがｍｘｎの画像データで構成され
る複数のブロックからなるマクロブロックを１処理単位
として、複数のブロックの画像データにまたがる第１の
信号処理と１つのブロック内の画像データについての第
２の信号処理とを適応的に、単一の命令ストリームを用
いて、前記ブロックに対応して設けられた複数対の要素
プロセッサで多重データストリーム制御処理する「単一
命令ストリーム・多重データストリーム：ＳＩＭＤ」制
御形画像コーデック用プロセッサにおいて、 前記第１の信号処理および前記第２の信号処理のいずれ
か一方の処理に適合した記憶配置で画像データを初期デ
ータとして記憶し、 前記要素プロセッサが前記初期データに対応した前記第
１の信号処理および前記第２の処理のいずれか一方の処
理を行うときに前記画像データにアクセスするパターン
をアドレスを用いて示したアクセスパターンを記憶し、 前記第１の信号処理および前記第２の信号処理の他方の
処理を行う際に、該他方の処理に適合した記憶配置で画
像データが記憶されるように、前記複数対のプロセッサ
間でデータの交換を行い、 前記第１の信号処理および前記第２の信号処理の他方の
処理を行う際に、前記記憶された前記アクセスパターン
を該他方の処理に適合するように変換し、 前記交換された画像データを用いて、前記他方の処理を
前記変換されたアクセスパターンに基づいて行う アクセスパターン変換方法。 - 【請求項６】前記第１の信号処理がフィールド画像信号
処理であり、 前記第２の信号処理がフレーム画像信号処理である請求
項５記載のアクセスパターン変換方法。 - 【請求項７】前記フィールド画像信号処理および前記フ
レーム画像信号処理が符号化時の離散コサイン変換処理
である請求項６記載のアクセスパターン変換方法。 - 【請求項８】前記フィールド画像信号処理および前記フ
レーム画像信号処理が符号化時の離散コサイン逆変換処
理である請求項６記載のアクセスパターン変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26227493A JPH07121687A (ja) | 1993-10-20 | 1993-10-20 | 画像コーデック用プロセッサおよびアクセスパターン変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26227493A JPH07121687A (ja) | 1993-10-20 | 1993-10-20 | 画像コーデック用プロセッサおよびアクセスパターン変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07121687A true JPH07121687A (ja) | 1995-05-12 |
Family
ID=17373524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26227493A Pending JPH07121687A (ja) | 1993-10-20 | 1993-10-20 | 画像コーデック用プロセッサおよびアクセスパターン変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121687A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999067742A1 (en) * | 1998-06-25 | 1999-12-29 | Matsushita Electric Industrial Co., Ltd. | Image processor |
| WO2005025230A1 (ja) * | 2003-08-28 | 2005-03-17 | Hitachi Ulsi Systems Co., Ltd. | 画像処理装置 |
| JP2015518340A (ja) * | 2012-04-26 | 2015-06-25 | ソニー株式会社 | ビデオ符号化、復号化におけるクロミナンス処理方法及び処理装置 |
-
1993
- 1993-10-20 JP JP26227493A patent/JPH07121687A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999067742A1 (en) * | 1998-06-25 | 1999-12-29 | Matsushita Electric Industrial Co., Ltd. | Image processor |
| CN1112654C (zh) * | 1998-06-25 | 2003-06-25 | 松下电器产业株式会社 | 图像处理装置 |
| WO2005025230A1 (ja) * | 2003-08-28 | 2005-03-17 | Hitachi Ulsi Systems Co., Ltd. | 画像処理装置 |
| JP2015518340A (ja) * | 2012-04-26 | 2015-06-25 | ソニー株式会社 | ビデオ符号化、復号化におけるクロミナンス処理方法及び処理装置 |
| US10827169B2 (en) | 2012-04-26 | 2020-11-03 | Sony Corporation | Method and apparatus for chrominance processing in video coding and decoding |
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