JPH08307868A

JPH08307868A - 動画像復号装置

Info

Publication number: JPH08307868A
Application number: JP10502795A
Authority: JP
Inventors: Ichiro Tamiya; 一郎民谷; Yoichi Katayama; 陽一片山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 1996-11-22

Abstract

(57)【要約】【目的】ビデオレートの蓄積系メディア用動画像復号
装置を低コストで提供すること。【構成】可変長符号の復号回路１、逆量子化回路２、
逆離散コサイン変換回路３、動き補償フレーム間予測生
成回路４より構成される動画像復号装置において、逆量
子化回路２と逆離散コサイン変換回路３の間にバッファ
メモリ５を配置し、バッファメモリ５を用いて逆ジグザ
グ変換処理と２次元逆ＤＣＴ変換に必要な行列転置機能
を実現している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＰＥＧ方式に代表さ
れる、フレーム間予測と離散コサイン変換のハイブリッ
ド構成で圧縮されたビットストリームを伸長する再生装
置に関する。

【０００２】

【従来の技術】ビデオ信号をコンパクトディスク（Ｃ
Ｄ）のような比較的狭帯域のディジタルストレージメデ
ィアに格納することを目的に、高能率符号化処理が施さ
れる。国際標準化組織ＩＳＯ−ＩＥＣＪＴＣ１／ＳＣ
２／ＷＧ１１（以下、通称ＭＰＥＧ）で、１．５Ｍｂｐ
ｓ相当のメディアに対応した符号化方式が検討された。
検討方式の概要については、例えば、画像電子学会誌第
２０巻第４号３０６〜３１６頁に解説が掲載されてい
る。掲載内容によれば、動き補償フレーム間予測と離散
コサイン変換（ＤＣＴ）、量子化、可変長符号化を組み
合わせたハイブリッド符号化方式であり、ＶＨＳビデオ
相当の画質を実現する。また、現行ＴＶ放送の画質を保
って１５Ｍｂｐｓ以内（実用３〜８Ｍｂｐｓ）に圧縮す
るＭＰＥＧ２方式も標準化されている。これらの方式
は、いずれもビデオ信号の圧縮にフレーム間予測方式と
離散コサイン変換（ＤＣＴ：ＤｉｓｃｒｅｔｅＣｏｓ
ｉｎｅＴｒａｎｓｆｏｒｍ）を用いている。また、主
にＴＶ電話／会議に用いられるＩＴＵ−ＴＨ．２６１方
式も同様にフレーム間予測方式と離散コサイン変換を用
いている。

【０００３】こうしたＭＰＥＧ方式に基づいて圧縮され
たビデオ信号をリアルタイム復号するには、可変長復
号、逆ジグザグ変換、逆量子化、逆ＤＣＴ、動き補償と
いう一連の処理をハードワイアドロジックで高速処理す
ることが多い。このとき、可変長符号は、信号により符
号量が異なるため、可変長復号処理に要する処理時間も
信号により大きく変動する。一方、逆量子化や逆ＤＣＴ
は信号によらず一定である。このため、可変長復号結果
に対し以降の処理を施す前に一旦メモリに格納し、処理
時間差を吸収させる必要がある。

【０００４】復号処理ハードウェアの一例として、１９
９４年電子情報通信学会春季大会Ｃ−６５８として発表
されたデコーダＬＳＩがある。記載内容によれば、可変
長復号、ランレングス復号した固定長符号を一旦メモリ
回路に格納している。メモリに格納された固定長符号
は、ジグザクスキャン順からブロックスキャン順に戻し
ながら読み出され、逆量子化と逆ＤＣＴを施され、別の
メモリに格納される。更に動き補償回路によってフレー
ム間予測信号を再生し、逆ＤＣＴ結果と加算することで
復号画像を得ている。ブロックによってフレーム間予測
方式が異なることから、動き補償処理も処理時間に違い
が出るのでＤＣＴまでの処理との処理時間差を吸収する
ためにＤＣＴ結果を格納するメモリが配置されている。

【０００５】この従来方式におけるメモリ回路配置で
は、可変長復号処理の時間調整用メモリは逆量子化前に
配置し、そこで、ジグザグスキャン順からブロックスキ
ャン順への変換も実現している。これは、時間調整機能
とスキャン変換機能を兼ねさせることでメモリの節約を
はかり、更に、逆量子化によってデータのダイナミック
レンジが拡大する前にメモリを配置することで、データ
の格納に必要な記憶容量を少なく出来るからである。例
えば、ＭＰＥＧ１方式では、逆量子化前のビット幅は９
ｂｉｔ、逆量子化後は１２ｂｉｔに増加するため、１デ
ータあたり３ｂｉｔのメモリ節約となる。

【０００６】次に、上記の従来の回路構成の問題点を図
８を用いながら説明する。ここでは、可変長復号から逆
離散コサイン変換までのデコード処理部分のみを抽出し
て記している。逆離散コサイン変換までの処理は、可変
長復号回路９１、逆ジグザグ変換回路９２、逆量子化回
路９３、逆離散コサイン変換回路９４、転置用メモリ９
５により実現される。逆ジグザク変換回路９２は、可変
長復号回路９１と逆量子化回路９３の間に配置され、可
変長復号回路９１の出力を一旦内部のメモリに蓄えるこ
とで逆ジグザグスキャン変換を行ない逆量子化回路への
データ供給に用いる。この変換の実現には内部メモリへ
の書き込み時もしくは読み出し時に、ジグザクスキャン
順からブロック内ラスタ走査順にメモリのアドレス発生
順を入れかえることによって、逆ジグザグスキャン変換
を実現する。

【０００７】逆離散コサイン変換回路９４では逆量子化
されたデータが８個揃った時点で行方向の逆コサイン変
換を施し、結果を転置用メモリ９５に書き込んで行く。
逆量子化回路９３から供給されるデータに行方向変換を
施し終えた時点で逆離散コサイン変換回路９４は転置用
メモリ９５からデータを読み出し、列方向の逆コサイン
変換を施しながら後段に出力する。この様に、逆離散コ
サイン変換回路９４を行／列双方に時分割で用いる場合
は、列方向の逆コサイン変換を施している間は逆量子化
回路９３の出力は受け付けられないため、逆量子化回路
９３は待ち状態となる。言い替えれば、逆離散コサイン
変換回路９４が行方向変換を実行する時間にタイミング
を合わせて逆量子化処理を済ませなければならず、その
ために逆量子化回路９３の回路を並列化するなどして高
速化している。

【０００８】図８の逆離散コサイン変換回路９４を２個
用意し、転置メモリを挟んで行変換と列変換を同時動作
させると、逆量子化回路９３が待ち状態となることは回
避できる。しかしながら、逆量子化よりも演算量の多い
逆離散コサイン変換回路９４を２組搭載することに伴う
回路規模増大を招いてしまう。

【０００９】

【発明が解決しようとする課題】従来方式のメモリ配置
構成では、逆ジグザグスキャン変換機能を伴う時間調整
用メモリから読み出されたデータに対して、逆量子化と
逆ＤＣＴがメモリに蓄えられることなく連続して処理さ
れる。このとき、逆量子化と逆ＤＣＴ処理時間のバラン
スをとるため並列処理の導入による動作速度の高速化が
必要であった。ところが、逆量子化と逆ＤＣＴがいずれ
も乗算を多用する演算量の多い処理のためいずれの場合
も復号装置全体としてコスト高を招くという問題があ
る。本発明が解決しようとする課題は、上記問題点を回
避してビデオ復号装置全体の処理効率を向上し、もっと
低コストの復号装置を提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明による動画像復号装置は、可変長復号回
路、逆量子化回路、逆離散コサイン変換回路、動き補償
信号生成回路という一連の演算回路配置において、逆量
子化回路と逆離散コサイン変換回路間にバッファメモリ
を配置し、このバッファメモリを用いて、逆ジグザグ変
換と２次元逆離散コサイン変換に必要な行列転置機能を
実現している。また、このような動画像復号装置全体を
効率良く制御する方法を与えている。

【００１１】

【作用】従来方式と本発明方式で必要とされるメモリ容
量を見積もる。逆ＤＣＴ変換の実現には１次元逆ＤＣＴ
を行方向と列方向の２回に分けて計算することが多い。
いずれの場合も、行（もしくは列）方向に逆ＤＣＴを施
した結果を転置して列（もしくは行）方向順に変換する
ためのメモリ回路が必要となる。この転置回路には逆Ｄ
ＣＴの計算に必要な精度を保つために通常１６ｂｉｔ程
度のメモリを用いる。また、逆量子化前後のデータ表現
に要するビット数は各々９ｂｉｔ，１２ｂｉｔ程度であ
る。更に、バッファメモリへの書き込みまでの処理とバ
ッファメモリから読み出された以降の処理を同時実行さ
せるためにダブルバッファ構成のメモリを用いることが
多い。ここでは上記のような前提の下で比較してみる。

【００１２】従来方式では、逆量子化前のデータをダブ
ルバッファで格納するために、９ｂｉｔ×２×Ｂ＝１８
Ｂ［ｂｉｔ］が必要である。ここでＢは、１ブロックの
ＤＣＴ係数を構成するデータ数であり、ＭＰＥＧやＨ．
２６１では６４となる。また、これとは別に逆ＤＣＴに
用いる転置メモリは１６ｂｉｔ×１×Ｂ＝１６Ｂ［ｂｉ
ｔ］となり、合計３４Ｂ［ｂｉｔ］の容量が必要であ
る。

【００１３】一方本発明では、可変長復号処理の時間調
整バッファメモリを逆量子化後に配置し、そこで逆スキ
ャン変換を施す。また、逆ＤＣＴ回路の出力をバッファ
メモリに格納させて転置メモリの機能をも同時に実現し
ている。したがって、必要なメモリ容量は１６ｂｉｔ×
２×Ｂ＝３２Ｂ［ｂｉｔ］となる。この様に、逆ジグザ
グ変換に必要なメモリ容量自体は９ｂｉｔから１６ｂｉ
ｔに増えても可変長復号処理から逆ＤＣＴまでに必要な
メモリ容量全体を考慮すれば、逆に本発明方式によるメ
モリ配置の方が少ないメモリ容量で実現できることが分
かる。また、転置メモリ機能を共有させたことによって
必要なメモリ数を３個から２個に減らすことが出来る。

【００１４】本発明に従ってバッファメモリを配置した
復号装置では、可変長復号処理と逆量子化までを第１
段、逆ＤＣＴ演算を第２段、動き補償処理を第３段とし
たパイプライン処理が行われるような制御が可能とな
る。この制御方法の特徴として、逆量子化後に配置した
バッファメモリのバンク切替えと同時に逆ＤＣＴ演算と
次ブロックの可変長復号処理を起動すること、また、前
記次ブロックの可変長復号処理の起動と同時に前ブロッ
クのフレーム加算処理を開始させることが挙げられる。

【００１５】

【実施例】図１は本発明による動画像符号化装置の一実
施例を示している。本実施例は、可変長復号回路１、逆
量子化回路２、逆離散コサイン変換回路３、予測信号生
成回路４、バッファメモリ回路５，６，７、フレーム加
算回路８、フレームメモリ９、タイミング制御回路１０
より構成される。可変長復号回路１に供給される圧縮ビ
デオストリームは、固定長符号列に変換されて逆量子化
回路２に供給される。逆量子化回路２では、予め与えら
れた量子化ステップサイズと量子化テーブルの値の乗算
による逆量子化処理を施し、バッファメモリ５に書き込
む。逆量子化を施すデータの順番は可変長復号で得られ
るデータ順、すなわち、ジグザグスキャン順であるが、
バッファメモリ５に格納する際にジグザグスキャン順に
対応したアドレスを発生させることによって逆ジグザグ
スキャン変換を施す。バッファメモリ５に書き込まれた
データは、後に逆離散コサイン変換３により読み出され
行方向の１次元逆離散コサイン変換を施される。行方向
に逆離散コサイン変換が施されたデータは、一旦バッフ
ァメモリ５に書き戻された後に再度読み出され列方向の
逆離散コサイン変換が施される。このようにして逆離散
コサイン変換で得られたフレーム間予測誤差信号がバッ
ファメモリ６に格納される。

【００１６】フレームメモリ９には、復号された画像信
号が格納されている。予測信号生成回路４は以前に復号
されフレームメモリ９に格納された画像データからフレ
ーム間予測信号を生成し、バッファメモリ７に格納す
る。バッファメモリ６とバッファメモリ７に各々格納さ
れた信号をフレーム加算回路８で加算して復号画像信号
を得、フレームメモリ９に格納する。タイミング制御回
路１０は、後に詳述するタイミングで可変長復号回路
１、バッファメモリ回路５、フレーム加算回路８の起動
タイミングを調整することによって全体の制御を行う。

【００１７】図２は可変長復号回路１の一例を示してい
る。０から７までのシフトを実現するバレルシフタ２
１、可変長復号テーブル２２、判定回路２３、シフト量
計算回路２５、８ｂｉｔのレジスタ２６，２７、ゼロラ
ン長をカウントするカウンタ２９、復号されたレベル値
を格納するレジスタ２０、セレクタ２８より構成され
る。以下では簡単のために、離散コサイン変換係数に対
する可変長符号の復号処理を説明する。判定回路２３
は、内部状態を持つシーケンサで、内部状態とバレルシ
フタ２１の出力から１個の可変長符号を復号してコサイ
ン変換係数を表すレベル値とこれに先立つゼロラン長を
決定し、各々レジスタ２０とカウンタ２９に出力する。
判定回路２３が一つの可変長符号を検出するまで可変長
復号テーブル２２の内容に従って、７ｂｉｔ以下のシフ
トはバレルシフタ２１で、８ｂｉｔの倍数のシフトはレ
ジスタ２７，２８を使って入力ストリームのシフトを繰
り返す。一般に、バレルシフタの出力として一度に参照
するデータのビット数と可変長符号の最大符号長によっ
て１つの符号をデコードし終えるまでに要するステップ
数が定まる。ここではバレルシフタ出力は６ビットと
し、可変長符号の最大長を２４ビットとすれば、この様
な回路では高々４ステップの計算で可変長符号１個数の
デコードが終了する。

【００１８】復号した符号が１個以上のゼロランをもつ
場合は、その数がカウンタ２９の初期値として格納さ
れ、カウンタ２９をカウントダウンすると同時にセレク
タ２８の出力を‘０’とする。カウンタ２９の値が０と
なったら、レジスタ２０の値を出力するとともにカウン
タ２９のカウントダウンを終了する。また、エンド・オ
ブ・ブロックコードを検出した場合には直前のレベル値
以降６４個になるまで値‘０’出力を繰り返す様にカウ
ンタ２９が判定回路２３によって設定される。

【００１９】ここで、図示せずも、可変長復号回路１は
逆量子化回路２のレディ信号を観察し、レディでない場
合は次のデータ出力を待ち合わせる。但し、待ち合わせ
が起こった場合も、デコード結果はレジスタ２０とカウ
ンタ２９に格納されるので、次のＤＣＴ係数に対するデ
コード処理を進めることができる。このようにして、８
ｂｉｔの入力ポートからビットストリームが途切れなく
供給される限り、高々４クロックに１個の割合でデコー
ドされたレベル信号が出力される。

【００２０】図３は逆量子化回路２の一例を示してい
る。逆量子化回路２は、部分積乗算器３０１、量子化ス
ケールを格納するレジスタ３０２、量子化テーブル３０
３、セレクタ３０４，３１０、シフタ３０５、クリップ
処理回路３０７、レジスタ３０８，３１１、加算器３０
９、逆量子化処理をバイパスするセレクタ３１２より構
成される。レジスタ３０２と量子化テーブル３０３に
は、ビットストリームの他の階層で供給される量子化ス
テップ値と量子化マトリクスデータが各々格納される。
ここで説明するＤＣＴ係数のデコード時点ではいずれも
設定済みとなっている。逆量子化操作は、可変長復号回
路でデコードされた各ＤＣＴ係数に量子化テーブル３０
３内の対応する値と、レジスタ３０２の量子化ステップ
値を乗算する処理である。こののちクリップ処理回路３
０７により偶数奇数変換やクリップ処理が施される。

【００２１】入力されたＤＣＴ係数には、先ず第１のス
テップとして、セレクタ量子化テーブル３０３から読み
だされた８ｂｉｔデータと入力データの乗算が行われ
る。このときセレクタ３０４，３１０は、いずれもＡ入
力を選択する。また、レジスタ３０８は値‘０’に初期
化される。部分積乗算器３０１にはセレクタ３０４で選
択される量子化テーブル３０３の値が供給されるが、シ
フタ３０５によって下位４ｂｉｔが選ばれて部分積乗算
器３０１で部分乗算が施され、レジスタ３０８に結果が
格納される。次に第２のステップで、シフタ３０５によ
って量子化テーブル３０３の出力から上位４ｂｉｔが供
給され、部分積乗算器３０１と入力との間で部分積が施
される。レジスタ３０８に格納された下位４ｂｉｔとの
部分積と部分積乗算器３０１で求まった部分積値が加算
器３０９で加算されることによって入力データと量子化
テーブルの値の積が求まり、レジスタ３１１に格納され
る。このときレジスタ３０８は‘０’に初期化される。

【００２２】次に第３のステップで、セレクタ３０４，
３１０は、いずれもＢ入力を選択し、レジスタ３０２の
内容とレジスタ３１１の値が各々出力される。レジスタ
３１１の値と量子スケール値が部分積乗算器３０１で先
ずシフタ３０５が下位４ｂｉｔを選択して部分積がレジ
スタ３０８に格納される。次に第４のステップで、シフ
タ３０５が上位４ｂｉｔを選択して、部分積乗算器３０
１と加算器３０９による乗累算結果がレジスタ３０８に
格納される。この乗算処理に要する４ステップの処理が
終了したら、図示せずも、逆量子化回路２は可変長復号
回路１にレディ信号を発信し、次のデータ入力が可能な
ことを示す。レジスタ３０８の値はクリップ処理回路３
０７、セレクタ３１２を介して出力される。

【００２３】尚、ＤＣＴ係数の直流成分やゼロラン長の
復号結果の様に可変長復号回路１で逆量子化処理を施す
必要のないと分かっているデータについては、セレクタ
３１２を用いて入力データをそのまま１ステップで出力
する。以上のようにして、１個のＤＣＴ係数あたり高々
４ステップで実現され、ゼロラン符号が多い場合には、
より短い時間で逆量子化処理が実現される。

【００２４】図４はバッファメモリ５の一例を示してい
る。図において、６４ワードメモリ４１ａ，４１ｂ、メ
モリの出力データを選択するセレクタ４２、離散コサイ
ン変換回路３への読み出しカウンタ４３、逆ジグザグス
キャンアドレス発生器４４、メモリのアドレスを指定す
るセレクタ４５ａ，４５ｂ、書き込みデータを選択する
セレクタ４６ａ，４６ｂ、書き込みアドレス発生器４
７、セレクタ４８、カウンタ４３の出力の上位３ｂｉｔ
と下位３ｂｉｔを入れ替えを行える行・列入れ換え回路
４９より構成される。ここでは、シングルポートＲＡＭ
を２面用いたダブルバッファ構成としている。このダブ
ルバッファは、ＡとＢの２つの状態を持ち、各々の状態
でセレクタ４２，４５ａ，４５ｂ，４６ａ，４６ｂの対
応する入力ポート名のデータが各セレクタの出力として
選択される。ここでは状態Ａすなわち各セレクタがＡと
書かれた側の信号を出力している状態での動作を説明す
る。

【００２５】逆量子化回路３から出力されたデータはメ
モリ４１ｂに書き込まれる。書き込みアドレスは逆ジグ
ザグスキャンアドレス発生器４４から供給され、ジグザ
グスキャン順に入力されたデータがブロックラスタ走査
順となるよう書き込まれる。

【００２６】一方、メモリ４１ａには、一つ前のブロッ
クに対する逆量子化結果が格納されており、その値が後
述する逆離散コサイン変換回路３からの要求に基づいて
読み出しアドレスカウンタ４３、書き込みアドレス発生
器４７、セレクタ４８、行・列入れ換え回路４９を制御
することによって読み出され、２次元の逆離散コサイン
変換が実現される。具体的には、逆離散コサイン変換回
路３が行方向ＤＣＴ演算を実行するときは、読み出しア
ドレスカウンタ４３の出力を行・列入れ換え回路４９で
変換することなくそのまま読み出しアドレスとしてメモ
リ４１ａからデータを読み出すとともに、セレクタ４６
ａを介して供給される逆離散コサイン変換回路３の出力
データを書き込みアドレス発生器４７の発生するアドレ
スに書き込む。また、逆離散コサイン変換回路３が列方
向ＤＣＴ演算を実行するときは、読み出しアドレスカウ
ンタ４３の出力を行・列入れ換え回路４９で変換したア
ドレスを読み出しアドレスとし、メモリ４１ａからセレ
クタ４２を介してデータを読み出す。

【００２７】状態Ｂすなわち各セレクタがＢと書かれた
側の信号を出力している状態での動作は、メモリ４１ａ
とメモリ４１ｂの機能が入れ替わる。このようにダブル
バッファ回路は、必ず一方のメモリは逆量子化回路２の
出力書き込み専用として逆ジグザグスキャン機能を実現
し、もう一方のメモリが逆離散コサイン変換回路の入出
力専用として行列の転置機能を実現している。このダブ
ルバッファメモリの切替えは、後述するタイミングでタ
イミング制御回路１０により制御される。

【００２８】図５は逆離散コサイン変換回路３の一例を
示している。並列乗算器５１ａ，５１ｂ、加算器５２
ａ，５２ｂ、レジスタ５３ａ，５３ｂ，５４ａ，５４
ｂ、加減算器５５、逆ＤＣＴ計算を行うための乗数を格
納した係数ＲＯＭ５６ａ，５６ｂ、４ワードのデータを
格納するレジスタファイル５７ａ，５７ｂより構成され
る。

【００２９】本実施例による逆ＤＣＴ計算は、ＤＣＴ係
数（ｙ₀ｙ₁・・・ｙ₇）からベクトル（ｘ₀ｘ₁・・
・ｘ₇）を求める以下の計算式に従って計算される。

【００３０】

【数１】

【００３１】で定義され、係数ＲＯＭ５６ａと係数ＲＯ
Ｍ５６ｂには各々式（１），（２）に対応する値が書き
込まれている。（１）式と（２）式の結果である４次ベ
クトルを加算することで（ｘ₀ｘ₂ｘ₄ｘ₆）が、ま
た、減算することで（ｘ₁ｘ₃ｘ₅ｘ₇）が求まる。

【００３２】バッファメモリ５より１個の８次ベクトル
が読み出され、偶数番目の係数と奇数番目の係数に分か
れてレジスタファイル５７ａ，５７ｂに格納される。こ
のとき、レジスタファイル５７ａ，５７ｂのベクトルデ
ータは、図４の読み出しアドレスカウンタの値を行・列
入れ換え回路４９で入れ換えることなくそのままメモリ
に格納することによって順次読み出され格納されてい
る。

【００３３】レジスタファイル５７ａ，５７ｂのベクト
ルデータは、各々乗算器５１ａと５１ｂによって式
（１），（２）の４×４マトリクスと４次ベクトルが同
時に乗算され加算器５２ａ，５２ｂとレジスタ５３ａ，
５３ｂによって累算される。４ステップの計算で同時に
レジスタ３ａ，３ｂに求まった２つのデータは、次のク
ロックでレジスタ５４ａ，５４ｂに退避され加減算器５
５によってバタフライ演算が施された後に得られた２個
のデータｘ_i，ｘ_3-i（ｉ＝０・・・３）が順次出力さ
れる。ベクトル行列積の結果をレジスタ５４ａ，５４ｂ
に退避することにより、乗算器５１ａ，５１ｂと加算器
５２ａ，５２ｂ、レジスタ５３ａ，５３ｂは、次のベク
トル行列積の計算を連続して開始することができる。こ
の結果は、順次出力ポートを介してバッファメモリ５に
蓄えられる。このときバッファメモリ５では逆ＤＣＴ演
算前のベクトルデータは既にレジスタファイル５７ａ，
５７ｂに読み出された後なので、必要なデータが書き潰
されることは無い。

【００３４】以上のようにして４ステップで２個の値が
求まるので、６４個のデータに対して１２８ステップで
行方向の逆ＤＣＴ演算が施される。バッファメモリ５に
行方向逆ＤＣＴが施されて書き込まれたデータは、再び
読み出され列方向のＤＣＴが施される。２次元逆ＤＣＴ
は行方向１２８ステップ、列方向１２８ステップの計２
５６ステップで求まる。従って、１ＤＣＴ係数当りには
４ステップを要することとなる。

【００３５】図６は予測信号生成回路４の一例を示して
いる。１画素遅延を実現するレジスタ６１、加算器６
３、セレクタ６６で構成される水平方向補間部と、８画
素遅延を実現するレジスタ６２、加算器６４、セレクタ
６７で構成される垂直方向補間部と、加算器６５、セレ
クタ６８で構成される時間方向補間部より構成される。
水平、垂直、時間方向の各補間部は、可変長復号によっ
て得られた各ブロックの予測信号生成情報によって各補
間部を構成するセレクタ６６，６７，６８の入力として
Ｈ，Ｌどちらを選択するかが決定される。各セレクタ
は、入力Ｈを選択した場合に補間が行われた値を出力
し、入力Ｌを選択した場合に補間が行われない様に接続
されている。

【００３６】フレーム間予測情報によって、フレーム間
予測信号の生成に必要なデータがフレームメモリ９から
９画素×９ラインのブロックデータとして読み出され、
水平方向補間部に供給され、出力として８画素×９ライ
ンのブロックデータとして垂直方向補間部に出力され
る。垂直方向補間部では、出力として８画素×８ライン
を出力する。このときセレクタ６８はＬ入力すなわち値
０を選択するのでブロック情報に基づいて水平及び垂直
補間が施されたデータが外部に出力される。両方向予測
ブロックの場合は、先ず、前方向予測ブロックが上述の
方法によって水平／垂直補間がなされた後にバッファメ
モリ７に書き込まれる。次に、セレクタ６８は入力Ｈを
選択し、後ろ方向予測ブロックについて水平／垂直補間
部で補間処理が施されると同時にバッファメモリ７から
読み出された前方向予測ブロックと今求められる補間さ
れた後ろ方向予測ブロックとが加算器６５によって時間
方向補間が施され再度バッファメモリ７に書き込まれ
る。

【００３７】このようにして、前方もしくは後ろ方向の
みの片方向予測ブロックの場合は、９画素×９ラインの
データの補間処理に要する時間はレジスタ６１，６２に
よる遅延時間も合わせて（９×９）＋９であり、１画素
当りに換算すると（８１＋９／６４＝１．４１と見積も
ることが出来る。両方向予測ブロックには倍の１画素当
り２．９クロックとなる。したがって、フレーム間予測
信号生成回路では、１画素当たり２．９クロックの処理
時間でフレーム間予測信号をバッファメモリ７に格納す
ることが出来る。

【００３８】バッファメモリ７に格納されたフレーム間
予測信号は、バッファメモリ６に格納された逆ＤＣＴ結
果と同時に読み出され、フレーム加算回路８で加算処理
を施すことによって復号画像を再生し、フレームメモリ
９に書き込まれる。図示せずも、フレーム加算回路での
処理は１画素当り１クロックで出来る。バッファメモリ
７に格納されるフレーム間予測信号の生成に２．９クロ
ック、バッファメモリ７から読み出して復号信号の生成
に１クロックとなるので、合計約４クロックでフレーム
間予測と復号画像の生成を終了することができる。

【００３９】本発明による動画像復号装置の動作タイミ
ングを図７を用いて説明する。可変長復号回路１と逆量
子化回路２の動作を上段、逆離散コサイン変換回路３の
動作を中段、予測信号生成回路４とフレーム加算回路８
の動作を下段に示した。今まで説明した様に、実施例に
於ける可変長復号回路１、逆量子化回路２、逆離散コサ
イン変換回路３、及び、予測信号生成回路４とフレーム
加算回路８のそれぞれについて、４クロック毎に１個の
割合で処理が進められる。タイミング制御回路１０は、
上記３つの処理が各々終了した段階で、次のブロックの
処理に同時に進む様に制御しており、従って、可変長復
号回路１と、逆離散コサイン変換回路３と、フレーム加
算回路８が同時に起動されている。

【００４０】上段の可変長復号回路、逆量子化回路で
は、入力ビットストリームによって非ゼロのデータ数が
異なるために、ブロックによって処理時間に違いが見ら
れる。特に、期間１では可変長復号するブロックがノッ
トコーデッドであったために、ＤＣＴ係数が存在しない
ため処理時間が短くなっている。逆離散コサイン変換回
路３では、行方向の変換と列方向の変換処理が順次実行
される。但し、期間２ではノットコーデッドブロックに
対して逆ＤＣＴ演算は不要なので逆離散コサイン変換回
路３は起動されていない。予測信号生成回路４とフレー
ム加算回路８では、１周期の間に１回のフレーム加算処
理と２回までの予測信号生成処理が実行される。例えば
期間２では、両方向予測ブロックに対する予測信号生成
が行われている。一方、期間３では対応するブロックが
イントラブロックのためフレーム間予測信号は生成して
いない。

【００４１】同図には、バッファメモリ５のバンク切替
え、予測信号生成回路４におけるセレクタ６８の制御信
号、バッファメモリ５における行・列入れ換え変換回路
４９の制御信号も同時に示している。バッファメモリ５
のバンク切替えは、逆離散コサイン変換回路３の起動と
同時に行われる。従って、ノットコーデッドブロックに
対する逆ＤＣＴ演算の起動タイミング、すなわち期間１
から期間２への移行時においてはバンク切替えは起こし
ていない。また、予測信号生成回路４におけるセレクタ
６８の制御信号は、両方向予測でかつ２回目の予測信号
生成時にのみ‘Ｈ’となって時間方向の補間処理が実現
されることが分かる。また、逆離散コサイン変換回路が
列方向ＤＣＴを計算する間は行・列入れ換え変換回路４
９の制御信号がハイレベルとなり行と列を入れ換えたア
ドレスが発生され、行列の転置機能が使われていること
が示される。

【００４２】このように、逆量子化後に配置したバッフ
ァメモリ５のバンク切替えと同時に逆ＤＣＴ処理と次ブ
ロックの可変長復号処理を起動すること、また、次ブロ
ックの可変長復号処理の起動と同時に前ブロックのフレ
ーム加算処理を開始させていることが、本制御方式の特
徴となっている。特に、逆離散コサイン変換回路３は行
方向の変換に１２８クロック要するのに対し、フレーム
加算処理は６４クロックしかかからないため、フレーム
加算回路８の実現上の遅延を含めても逆離散コサイン変
換回路３が列方向の変換処理を開始して２次元逆ＤＣＴ
結果の出力を開始する前にフレーム加算処理を終了させ
られる。従って、逆ＤＣＴ結果を格納するバッファメモ
リ６は１ブロック分で充分であり、特別な待ち合わせ制
御も不要となっている。

【００４３】以上の様に、本発明による実施例では、可
変長復号、逆量子化、逆ＤＣＴそれぞれについて４クロ
ック毎に１個の割合で処理が進められる。尚、データ１
個あたりの処理クロック数は、システム全体の処理要求
速度と回路規模とのバランスによって定めるものであ
り、この実施例はその一例として４ステップ毎の実現例
を示したに過ぎない。たとえば、同じ動作周波数でより
高速な処理が必要とされるシステムでは、各演算器の並
列度を上げてデータ１個当りの処理クロック数を減らす
ことが出来る。この場合、可変長復号回路２で一度にデ
コードできるビット数を６ｂｉｔから１２ｂｉｔにすべ
くシフタレジスタの出力を倍とし、大きな量子化テーブ
ルを採用する。逆量子化回路２では、部分積乗算器を並
列乗算器としてクロックで一回の乗算を行える様にし、
逆離散コサイン変換回路３では並列乗算器、加算器、レ
ジスタ等からなる積和演算器を倍の４並列とすればよ
い。逆に、高速な処理を必要としないシステムでは、こ
の場合可変長復号回路１で一度にデコードできるビット
数を６ｂｉｔから３ｂｉｔにすべくシフタレジスタの出
力を半分とし、量子化テーブルを変更する。逆量子化回
路２では、部分積乗算器で一度に計算できる被乗数のビ
ット数を４ｂｉｔから２ｂｉｔに減少させ、また、逆離
散コサイン変換回路３では積和演算器を１個とすればよ
い。従って、図７に示したタイミングに従った制御方式
は各演算ユニット内の構成方式に依らない。

【００４４】

【発明の効果】本発明によって、逆量子化処理と逆ＤＣ
Ｔ処理間に配置されたバッファメモリを用いて、パイプ
ライン処理が可能となり、各演算ユニットの効率良い設
計が可能となる。従って、復号化装置全体としての最適
化が計れるという効果がある。

【００４５】本発明方式で必要とされるメモリ個数は従
来法より減少でき、メモリ容量も、全体として従来方式
と同等程度以下となる。従って、装置の小型化に有利に
なるという効果がある。

【００４６】更に本発明によれば、ＤＣＴ係数の直流成
分やレベル値０の様に逆量子化処理が不要なデータに対
して逆量子化回路をバイパスし、よって処理時間を短く
済ませることができる。このため、装置外部の要因によ
ってビットストリーム供給が遅れた場合も、逆量子化処
理のバイパス機能によって逆ＤＣＴ以降の処理待ち合わ
せの発生確率を低減することが出来る。

【図面の簡単な説明】

【図１】本発明による動画像復号装置の一実施例のブロ
ック図である。

【図２】可変長復号回路１の一例である。

【図３】逆量子化回路２の一例である。

【図４】バッファメモリ５の一例である。

【図５】逆離散コサイン変換回路３の一例である。

【図６】予測信号生成回路４の一例である。

【図７】本発明による実施例の動作タイミングを示した
説明図である。

【図８】従来の復号装置のブロック図である。

【符号の説明】

１可変長復号回路２逆量子化回路３逆離散コサイン変換回路４予測信号生成回路５バッファメモリ回路６バッファメモリ回路７バッファメモリ回路８フレーム加算回路９フレームメモリ１０タイミング制御回路

Claims

【特許請求の範囲】

【請求項１】離散コサイン変換係数を量子化しスキャン
変換後に可変長符号化して圧縮されたビデオデータを復
号する動画像復号装置において、可変長符号を復号する
可変長復号回路と、前記可変長復号回路の出力に接続さ
れる逆量子化回路と、前記逆量子化回路の出力に接続さ
れ逆量子化データを書き込まれる第１のバッファメモリ
と、前記第１のバッファメモリの出力に接続される逆離
散コサイン変換回路とから構成され、更に前記逆離散コ
サイン変換回路の出力は前記第１のバッファメモリの入
力へも接続されることを特徴とする動画像復号装置。
【請求項２】請求項１記載の動画像復号装置において、
前記第１のバッファメモリは２つのメモリで構成され、
前記逆量子化回路から符号化時の逆スキャン順に書き込
まれるメモリと、前記逆離散コサイン変換回路から入出
力されるメモリとを交互に切替える手段を有した動画像
復号装置。
【請求項３】請求項１記載の動画像復号装置において、
前記逆量子化回路は、ＤＣＴ係数毎に逆量子化処理を行
うか行わないかを切替える手段を有し、前記可変長復号
回路が切替えを制御する動画像復号装置。
【請求項４】請求項１記載の動画像復号装置に、更に、
前記逆離散コサイン変換回路の出力を格納する第２のバ
ッファメモリと、復号画像を格納するフレームメモリ
と、前記フレームメモリに格納された復号画像からフレ
ーム間予測信号を生成する予測信号生成回路と、前記予
測信号生成回路の出力を格納する第３のバッファメモリ
と、前記第２のバッファメモリと前記第３のバッファメ
モリに格納されたデータを読み出して復号画像信号を生
成し、前記フレームメモリに格納するフレーム加算回路
とから構成されることを特徴とする動画像復号装置。
【請求項５】請求項４記載の動画像復号装置において、
前記可変長復号回路と前記逆量子化回路による可変長符
号の逆量子化処理を第１段とし、前記逆離散コサイン変
換回路による逆離散コサイン変換処理を第２段とし、前
記フレーム加算回路による復号画像信号生成処理と前記
予測信号生成回路による次ブロックのフレーム間予測信
号生成処理を第３段として、第１段から第３段までの全
ての処理が１ブロック分終了した時点で次ブロックの処
理に同時に移行することを特徴とする動画像復号装置。