JPH0879761A - 動き予測装置および動きベクトルを計算する装置 - Google Patents

Abstract

(57)【要約】 【課題】 動きベクトルを求めるためのブロックマッチ
ングプロセッサを提供すること 【解決手段】誤差関数の計算手段と、動き予測されるブ
ロックを表す値の記憶手段と、参照窓のブロックを表す
値の記憶手段と、Ｎ個の計算素子の列に対して、同時に
誤差関数の値の総和をとるＭ個の加算手段とを有し、こ
こでＮは列の数を表し、Ｍは行（走査線）の数を表す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動きを予測し、画
素ブロックに基づいて画像圧縮システムの動きベクトル
を決定する動き予測装置および動きベクトルを計算する
装置に関する。本発明による装置はたとえば、テレビ画
像の圧縮、および現在または今後に対するＭＰＥＧ（モ
ーションピクチャエキスパートグループ）の圧縮標準に
基づくシステムに用いられる。

【０００２】

【従来の技術】多くの画像圧縮システムは、画素ブロッ
クを処理する。ＭＰＥＧの場合、画像は８×８画素のブ
ロックに分割され、４つのブロックが組み合わされて１
６×１６画素のマクロブロックになる。ブロックまたは
マクロブロックに種々の処理が行われ、画像間および各
画像内での冗長性が低減される。これらの処理の内の１
つが動き予測である。この処理は、以前のまたは今後の
画像に関する現在の画像の一部の置換を予測することで
ある。置換を決定する１つ以上の動きベクトルが求めら
れ、これらの動きベクトルにより、以前のまたは今後の
画像に基づいて現在の画像の予測を行うことができる。
この予測画像と現在の画像との差分を求め、今後の画像
の圧縮を決定するのはこの差分である。今日動きベクト
ルはいわゆる”相互”および”両方向”の画像に用いら
れるが、起こりうる送信誤りの影響を低減することを目
的として、”フレーム内符号化”画像に用いることもで
きる。

【０００３】一般に動き予測は各マクロブロックに対し
て実施される。以下のこの説明では、説明を簡単にする
ために、各マクロブロックに対する単一の動きベクトル
を考察する。このベクトルは現在の画像のマクロブロッ
クに対する以前の画像から求められる。以前の画像の代
わりに、コーダに記憶された参照画像を用いることもで
き、この画像はデコーダによりデコードされた画像（つ
まり圧縮による情報の損失を考慮した画像である）に相
当する。

【０００４】参照画像の”最良の”マクロブロックを求
める技術は、現在のマクロブロックを参照画像の同様の
大きさのブロックと比較することである。比較基準とし
て、参照画像のマクロブロックのそれぞれの可能性のあ
る位置に対して計算された誤差関数Ｅｒｒを定義する。
Ｅｒｒ関数に対して最小の値を与える位置により、置換
ベクトルを求める。このベクトルの精度は、利用可能な
計算能力および動きベクトルのコード化のために確保さ
れたパスバンドに依存して変化する。画素の何分の１か
の精度を相互画素補間により達成することができる。動
きベクトルが長さの点で制限されるのであれば、適切な
大きさのサーチ窓は、現在のマクロブロックにより決定
された位置の周囲に置かれる。

【０００５】動きベクトルの計算は強力な計算資源を必
要とし、前記計算資源は、要求精度、画像の解像度、そ
れらの周波数等とともに増加する。

【０００６】通常用いられる誤差関数は次の式である。

【０００７】

【数１】

【０００８】ここでｉおよびｊは、マクロブロック内の
位置を示し、ｍおよびｎは、動きベクトルの座標であ
り、ａおよびｂは、それぞれ現在のマクロブロックの画
素の輝度値、および窓またはサーチ画像の変移したマク
ロブロックの輝度値である。

【０００９】関数Ｄをたとえば Ｄ(x,y)＝|x-y| とする
ことができる。

【００１０】ＭＰＥＧ標準に適合する画像圧縮での動き
ベクトルの利用に関してもっと多くの情報が必要であれ
ば、"Information Technology, Generic coding of mov
ingpictures and associated audio, Recommendation
H.262 ISO/IEC 13818-2(Video) committee Draft of No
vember 1993" を参照すると良い。

【００１１】

【発明が解決しようとする課題】本発明の課題は、複数
の有利なアーキテクチャを有する”ブロックマッチング
プロセッサ”を提供することである。

【００１２】本発明の別の課題は、上述の装置を利用す
る画像圧縮システムの動きベクトルを計算する装置を提
供することである。

【００１３】

【課題を解決するための手段】本発明の課題は、本発明
によると２つの値の間の誤差関数のＮ列×Ｍ行の計算手
段を有し、動き予測されるブロックを表わす値のＮ×Ｍ
個の第１記憶手段と、参照窓のブロックを表す値のＮ×
Ｍ個の第２記憶手段と、Ｎ個の計算素子の列に対して、
同時に誤差関数の値の総和をとるＭ個の加算手段とを有
し、前記第１記憶手段の内の１つと第２記憶手段の内の
１つが前記計算手段の内の１つに接続されている、画像
圧縮システムでのブロックに基づくブロックマッチング
による動き予測装置により達成される。

【００１４】本発明の実施例では前記装置は、直列に接
続されたＭ個のバッファ（Ｂ）から構成されるＮ本の行
のネットワークを有し、このネットワークにおいて参照
窓のバンドは、列毎に伝搬される。

【００１５】本発明の実施例では各バッファの出力側
は、誤差関数の計算手段の入力側に接続されている。

【００１６】本発明の実施例では計算手段は、バッファ
から出力された値と、動き予測されるブロックを表す値
とから誤差関数を計算する。

【００１７】本発明の実施例では各計算手段の計算結果
は、バッファに記憶される。

【００１８】本発明の実施例では、加算器により所与の
列のバッファに記憶された全ての結果の総和をとる。

【００１９】本発明の実施例では列に対する加算結果
は、ネットワークの参照窓のブロックの伝搬を考慮した
遅延で、次の列の加算器に供給される。

【００２０】本発明の実施例では前記遅延は、加算器間
に直列に接続されたバッファにより生じる。

【００２１】本発明の実施例では動き予測されるブロッ
クを表す値の記憶手段は、２つの画素値を記憶し、これ
らの２つの値の内の１つが誤差関数の計算手段にマルチ
プレクサを介して供給される。

【００２２】本発明の実施例ではインタレースモードに
おいて、前記２つの画素値は、所与ブロックの２つの下
側のサブブロックおよび上側のサブブロックを表し、ネ
ットワークの入力側に供給される値は、参照窓の上側の
サブバンドと下側のサブバンドを交互に表す値である。

【００２３】本発明の実施例では前記装置は、これら２
つのサブブロックに対応する誤差関数の値の総和をとる
加算手段を有する。

【００２４】本発明の実施例ではインタレースモードで
は、加算器の間に１計算サイクルの付加的な遅延が挿入
される。

【００２５】本発明の実施例では誤差関数は、距離関数
である。

【００２６】本発明の実施例ではバッファの各行は、参
照窓の行の記憶手段から供給される。

【００２７】本発明の実施例では前記記憶手段は、ＦＩ
ＦＯ（先入れ先出し）のメモリスタックである。

【００２８】本発明の実施例では、少なくともＮ＋１個
の行の記憶手段があり、前記手段の内のＮ個がバッファ
のＮ本の行に接続されるとき、他の付随する記憶手段
は、行の前記Ｎ個の記憶手段に記憶された参照窓のバン
ドと、処理が直ぐ次に続くバンドとの間で異なる行に対
応する値がロードされる。

【００２９】本発明の実施例では、行の記憶手段とバッ
ファから構成されるネットワークとの間のスイッチング
回路を有し、前記スイッチング回路により、行の記憶手
段を適切なバッファの行に接続する。

【００３０】本発明の別の課題は、入力手段と、出力手
段と、メモリと協働する制御手段と、現在の画像の一部
および参照画像の一部の記憶手段と、前記記憶手段のア
ドレス手段と、現在の画像の一部と参照画像の一部との
誤差関数の計算手段と、前記制御手段とのインターフェ
ース手段とを有する動きベクトルを計算する装置により
達成される。

【００３１】本発明の実施例では入力手段は、データバ
スを介して、画像を表すデータを前記記憶手段にロード
するのに用いられるポートである。

【００３２】本発明の実施例では前記データは、読み出
されて誤差関数の計算手段に供給される。

【００３３】本発明の実施例では、制御手段をプログラ
ムする手段が設けられている。

【００３４】本発明の実施例では誤差関数の計算手段
は、Ｎ×Ｍ個のセルから構成されるシストリックネット
ワークが設けられている。

【００３５】本発明の実施例では、少なくともＮ個のメ
モリから構成されるバンクを介してデータを供給され
る。

【００３６】

【発明の実施の形態】本発明を添付図面を参照して詳細
に説明する。本発明による装置により、ＭＰＥＧ標準の
要求に関して種々のタイプの動きベクトル、つまりフレ
ームまたは画像に対するベクトル、以前の画像から現在
の画像へのベクトルまたは今後の画像から現在の画像へ
のベクトル（それぞれ”前向きベクトル”および”後向
きベクトル”として公知である）を計算することができ
る。以下の説明では、明瞭にするために前向きベクトル
の実施例を取り上げるが、明らかに本発明はこの実施例
に限定されない。

【００３７】図１に、動き予測プロセッサ１０１のアー
キテクチャを示す。プロセッサ１０１はＲＩＳＣコント
ローラ１０２（ＲＩＳＣ＝"Reduced Instruction Setｃ
omputer ”）と、圧縮用ネットワークコプロセッサ１０
３と、画像をロードするための３つの独立した入力ポー
ト１０４、１０５、１０６と、動きベクトルを出力する
出力ポート１０７と、ローカルＲＡＭ１０８およびロー
カルＲＯＭ１０９とを有する。

【００３８】いくつかの独立した入力ポートを設けるこ
とにより、同一の数の独立したビデオソースを処理する
ことができる。変形例では各入力ポートに、階層化動き
予測を実施するためのサブサンプリング回路を設ける。

【００３９】上述の種々のサブアセンブリは、接続され
たデータバス１１１を介して、特に外部ＤＲＡＭメモリ
１１０と通信する。メモリ管理ユニット１１２は、ロー
カルメモリ間のデータの移動を制御する。画像に相当す
るデータ（参照データまたは現在のデータ）は、ダイナ
ミックメモリ１１０を通過する。それからそれらは再読
み出しされ、適切な時間にコプロセッサ１０３に供給さ
れる。コプロセッサ１０３により計算された動きベクト
ルは、バッファメモリＭＶ ＢＵＦＦ１１４を介してダ
イナミックメモリ１１０に送出される。適切な時間にこ
れらのベクトルは再読み出しされ、出力ポート１０７を
介して送出される。

【００４０】プロセッサ１０１にはさらに、コードをダ
ウンロードしてパラメータを計算することにより、ＲＩ
ＳＣコントローラ１０２をプログラムして実施形態を整
えるためのマイクロプロセッサインターフェース１１５
が設けられている。ダイナミックメモリ１１０に記憶さ
れた動きベクトルにも、インターフェース１１５を介し
てアクセスすることができる。

【００４１】ユニットＭＡＸ−ＡＶＲ１１３は、各画像
に対する平均の動きベクトルと、最大の動きベクトルを
計算する。

【００４２】本実施例では、ＲＩＳＣコントローラ１０
２は６２個のレジスタと６４個のワードデータメモリと
を有する１９ビットのプロセッサである。コントローラ
１０２の目的は、プロセッサ１０１の種々のユニットか
らの要求を処理し、適切な時間にそれらを実施すること
である。

【００４３】ＲＩＳＣコントローラ１０２は、ローカル
ＲＡＭ１０８およびローカルＲＯＭ１０９に接続され、
後者は定期的に用いられるルーチンを含んでいる。

【００４４】以下の説明では、最初に単一のシストリッ
クネットワークの動作を説明する。このことにより、こ
れらのネットワークの内の８つに関連するコプロセッサ
１０３の動作をより良く理解することができる。

【００４５】図２のａにシストリックネットワークでの
情報の流れを示す。そのネットワークの基本機能は、現
在の画素ブロックを参照窓の内容と比較することであ
る。現在のブロックはシストリックネットワーク２０１
に記憶される。参照窓はバンド毎にネットッワークに送
出される。誤差関数Ｅｒｒは、それぞれの可能性のある
位置に対して計算される。構成要素２０２により、誤差
関数の最小の値と対応する動きベクトルを求める。

【００４６】図２のｂに圧縮ネットッワークに送出され
るバンドを求める方法を示す。各バンドには、ネットワ
ークの行数に相当する数（本実施の形態では４本）のた
くさんの画素から構成される行がある。第１バンドは参
照窓の４本の最初の行を含む。第１バンドが完全に処理
された時処理は、第１バンドの内の最後から３本の行
と、第１バンドに直ぐに続く行とを含む次のバンドで継
続される。換言すると、各バンドは前のバンドに対して
１行だけシフトされる。

【００４７】各バンドは、列毎にシストリックネットワ
ークに供給される。各バンドと同じ行数の現在のブロッ
クは、各バンドの同一の大きさの全てのブロックと比較
される。結局現在のブロックは、参照窓の同一の大きさ
の全てのブロックと比較される。

【００４８】２つのバンドは、画素の１行だけ異なるこ
とに注意すべきである。本発明の冗長性は、メモリ１１
０からのデータのローディングを制限するために以下の
ことを利用する。

【００４９】図３に４本の行と５本の列から構成される
シストリックネットワークを示す。このネットワーク
は、いわゆるＳセル、バッファＢ、加算器Ａｄｄ、バイ
パスセル３０１、最後のバイパスセル３０２を有する。

【００５０】Ｓセルは、計算|a-b| を実施し、ここでａ
およびｂは、それぞれ現在のブロックの画素の値と参照
窓の画素の値である。所定の行の各Ｓセルの出力側は、
バッファＢを介して次のＳセルの入力側に接続されてい
る。バッファＢは、行の各第１Ｓセルの前にも設けられ
ている。ｂの画素の値は、所定の線路上を各サイクルの
間に、１方のバッファから後続のバッファに移動する。
バッファは、Ｓセルが計算を実施する間、ｂの値を保持
する。

【００５１】さらに各Ｓセルは、演算|a-b| の結果を供
給する出力側ｃを有する。出力側ｃは他のバッファＢに
接続されている。（注：図３では全てのバッファは、同
一の機能を持たないがＢとラベリングする。）所定の列
の全てのそのようなバッファは、同一の加算器Ａｄｄに
接続されている。したがって列と同じ数の加算器が設け
られている。

【００５２】加算器の出力側は、直列の３つのバッファ
Ｂを介して次の加算器の入力側に接続されている。演算
の選択方法として、これら３つのバッファの内の最後の
バッファを、バイパスセル３０１によりバイパスしまた
はバイパスしないことができる。

【００５３】最後のバイパスセル３０２は、通常のノン
インタレース動作の各サイクルでの誤差関数の値、また
はインタレースモードでの２サイクル毎の誤差関数の値
のいずれかを供給する。後者の場合、この最後のバイパ
スセル３０２に一体とされた加算器により、誤差関数の
２つの連続する値を加算する。

【００５４】変形例として、加算器Ａｄｄを”３つの入
力側を有するキャリセーブ加算器”の形態にすることが
できる。

【００５５】図４に、Ｓセルの機能をより詳細に示す。
Ｓセルには、入力側４０１、入力側４０１に直接接続さ
れた出力側４０２、２つの入力側を有する計算ユニット
４０３があり、前記計算ユニット４０３の一方の入力側
は、（Ｓセルの）入力側４０１に接続され、他方の入力
側は、バッファ４０６の内容またはバッファ４０７の内
容のいずれかを選択線４０５により選択するマルチプレ
クサ４０４の出力側に接続されている。バッファ４０
６、４０７の入力側も、セルの入力側４０１に接続され
ている。

【００５６】各２個のバッファ４０６、４０７は、現在
のブロックの画素値を記憶している。これらの値は、適
切な時間に入力側４０１を介してロードされる。バッフ
ァ制御回路は基本的なものであり、詳細な説明は省略す
る。並列の２個のバッファを設けることにより、とりわ
け単一のシストリックネットワークで２つの現在のブロ
ックを同時に記憶することができる。このように参照窓
の所定位置に対して２つの比較を実施することができ、
そのことによりダイナミックメモリ１１０とコプロセッ
サ１０３の間のデータの移動量が低減される。

【００５７】各Ｓセルに２つのバッファを設けることに
より、さらにシストリックネットワークの行数に対して
現在のブロックの行数が２倍になるいわゆる”インタレ
ース”動作が可能になる。この動作は後で説明する。

【００５８】計算ユニット４０３は、入力側の２つの値
の差分の絶対値を供給する。

【００５９】この実施例では、参照窓のｂの画素値がＳ
セル間のバッファＢに記憶されるのに対して、現在のブ
ロックの画素値ａはＳセルのバッファに記憶されること
に注意すべきである。

【００６０】Ｓセルにより出力された中間結果の総和を
とる機能は、専らＳセルの各列の下側にある加算器によ
り実施される。

【００６１】シストリックネットワークの通常動作（ノ
ンインタレース動作）を図５を参照して説明する。図５
は１本の行と８本の列とを有するシストリックネットワ
ークを示す。もっと多くの数の行を持つネットワーク動
作は全く類似のものであり、各Ｓセルの出力側の結果
（Ｓの出力）は、同時に加算器に供給される。通常動作
では、列の最後の各加算器の間に２個のバッファＢがあ
れば良い。明瞭にするため、第３バッファおよびバイパ
スセルは図に示さない。

【００６２】画素値ａは、既にネットワークに記憶され
ている。ｂの値は各サイクルでネットワークの入力側に
供給される。表１は、多くのサイクルにわたる出力ｃの
展開を示す。

【００６３】

【表１】

【００６４】サイクル０の間に、ｂ０の値はネットワー
クの入力側のバッファＢ５０１に記憶される。サイクル
１になって初めて計算結果|b0-a0| が第１Ｓセルを介し
て、出力側ｃ０にあるバッファ５０２に供給されて記憶
される。サイクル１の間に値ｂ０は、第２バッファＢ５
０３にも記憶される。

【００６５】ネットワークの動作中のある時間に、参照
窓の現在のブロックの与えられた位置（８画素から構成
される行）に対応する差分の絶対値の加算値が最後の加
算器の出力側に出力される。参照窓の第１行に対する加
算器で加算すべき結果を、表に肉太文字で示す。

【００６６】総和機能は、加算器の間にバッファ５０
４、５０５により挿入される遅延に影響を与える。加算
器への結果の伝搬を正確に達成するために、２サイクル
の遅延を挿入しなければならないことは容易に分かる。
このために各加算器の間に２個のバッファが設けられて
いる。各バッファは、１サイクルの遅延を挿入する。換
言すると２つの最初の加算器の間の２つのバッファ５０
４、５０５は、バッファ５０１、５０２により挿入され
た遅延を打ち消す。

【００６７】１５サイクルの最後に、現在のブロックの
第１の可能性のある位置に対する誤差関数Ｅｒｒの値
が、ネットワークの出力側５０６に出力される。

【００６８】この動作の間には、各Ｓセルに記憶された
２つの値の内の１つだけが用いられることに注意すべき
である。変形例では、現在のブロックの画素値の１個の
記憶バッファが、各Ｓセルに用いられる。

【００６９】図６および図７は、シストリックネットワ
ークのいわゆる”インタレース”動作を示す。この方法
により、シストリックネットワークの行数の２倍の行数
を持つ現在のブロックに対して、誤差関数を求めること
ができる。単純に各Ｓセルの別のバッファと、各加算器
の間の別のバッファとを付加することにより、このこと
が達成される。

【００７０】図６は、各組の加算器の間に追加のバッフ
ァが挿入されていることを除いて図５と同じである。さ
らに各Ｓセルには、図４に示すように２つの内部バッフ
ァがある。偶数サイクルの間に、各Ｓセルの第１バッフ
ァの内容が対応する計算ユニットにマルチプレクスされ
るのに対して、奇数サイクルの間には第２バッファの内
容が用いられる。

【００７１】２倍の大きさの現在のブロックは、垂直に
並べられた２つのサブブロックａおよびａ´に分割され
る。第１サブブロックａは、各Ｓセルの第１バッファに
記憶されるのに対して、第２サブブロックａ´は、各Ｓ
セルの第２バッファに記憶される。

【００７２】同様に参照窓のバンドは、行の２倍の数の
行を有している。それには上側のサブバンドｂと下側の
サブバンドｂ´がある。偶数サイクルの間に、サブバン
ドｂの列がシストリックネットワークの入力側に出力さ
れるのに対して、奇数サイクルの間にはｂ´の列が出力
される。

【００７３】表２は各サイクルの後の出力ｃの状態を示
す。前述のとおり肉太文字は、サブブロックに対して誤
差関数を設定するために加算すべき中間結果を示す。

【００７４】ノンインタレース動作と比較すると、２つ
のサブブロック間および２つのサブバンド間のこの別の
構成により、与えられた位置に対応する累算された誤り
の加算器の出力と、次の加算器の入力に対応する中間結
果との間に１サイクルの付加的な遅延を挿入する。この
ため第３バッファが各組の加算器の間に挿入される。

【００７５】図６のネットワークの最後の加算器６０１
は、加算器６０２の第１入力側とバッファ６０３との両
方に接続され、前記バッファ６０３の出力側は、加算器
６０２の第２入力側に接続されている。

【００７６】サブブロックに対応する誤差関数は、（ネ
ットワークが一度正確に開始されると）各サイクルで加
算器６０１の出力側に供給される。表２にサブブロック
ａ´に対応する誤差関数値が、サブブロックａに対応す
る誤差関数値より１サイクル遅らせられていることを示
す。完全なブロックａ＋ａ´に対応する誤差関数値を得
るためには、２つの値を加算しなければならない。第１
サイクルの間にａに対応する値はバッファ６０３に記憶
される。次のサイクルでａ´に対応する値が加算器６０
１の出力側に出力される。加算器６０２は加算値を計算
する。有効な結果は、２サイクル毎に加算器６０２の出
力側に出力される。

【００７７】ネットワークの行数を低減し、ローカルメ
モリの数を低減することができる（以下を参照のこと）
という点で、この”インタレース”動作モードは非常に
興味深い。

【００７８】変形例では、ネットワークの行数のＮ倍の
行数の現在のブロックを処理するように、シストリック
ネットワークが構成され、ここでＮは２より大きな整数
である。

【００７９】

【表２】

【００８０】図７に本発明の第１変形例のコプロセッサ
を図示する。この変形例では、コプロセッサには、デー
タバス１１上に並列に接続された１０個のＦＩＦＯメモ
リスタック７０１〜７１０がある。スタック当りのデー
タのワード数により、サーチ窓の画素の列数が決まる。
メモリスタック７０１〜７１０の出力側は、１０の入力
側と８つの出力側７１４〜７２１を有するスイッチング
回路７１２に接続されている。

【００８１】回路７１２により、１０個のＦＩＦＯメモ
リスタック（以下ＦＩＦＯと呼称する）の任意の出力側
を回路の任意の８つの出力側に接続することができる。
各ＦＩＦＯにはサーチ窓の完全な行が含まれる。８個の
ＦＩＦＯが、処理されるサーチ窓のバンドの行に対応す
る所定の時間に１つの出力側に接続される。

【００８２】接続されていない２つの付随するＦＩＦＯ
は、メモリ７１０に記憶されえたデータから順番にデー
タバスを介してロードされる。現在処理しているバンド
と異なるサーチ窓の行に対応するデータが付加ＦＩＦＯ
にロード処理される。

【００８３】たとえばＦＩＦＯ７０１〜７０８に、サー
チ窓の８本の行Ｌ１〜Ｌ８から構成される第１バンドが
含まれていると仮定する。これらの８本の行の処理期間
中に、行Ｌ９はＦＩＦＯ７０９にロードされる。第１バ
ンドの処理が完了すると、ＦＩＦＯ７０１に記憶された
行Ｌ１は不要になる。第２バンドには行Ｌ２〜Ｌ９が含
まれる。したがって完全なバンドがＦＩＦＯにあるの
で、休止時間を設けることなくこの第２バンドの処理を
開始することができる。記憶された正確な行の順番にス
イッチング回路を再設定して、シストリックネットワー
ク７２２〜７２５に供給しなければならない。

【００８４】バンドに８本の行がある場合、上述の動作
には９個のＦＩＦＯで十分である。１０番目のＦＩＦＯ
は、たとえば４本の行から構成される２つのバンドを並
列処理する場合に用いられる。

【００８５】この変形例では、４本の行および１６の列
から構成される４つのシストリックネットワーク７２２
〜７２５は、それぞれスイッチング回路の出力側に接続
されている。慣例により、出力側７１４は、８本の行か
ら構成されるバンドの上側の行を示すのに対して、出力
側７２１は下側の行を示すものとする。第１ネットワー
ク７２２および第３ネットワーク７２４は、４本の上側
の出力側７１４〜７１７に接続されているのに対して、
第２ネットワーク７２３および第４ネットワーク７２５
は、４本の下側の出力側７１８〜７２１に接続されてい
る。

【００８６】上述の構成により、異なる大きさの現在の
ブロックを柔軟に処理することができる。本質的に４つ
のネットワークを別々の方法で考察することができる。

【００８７】・ ８つの４×１６ネットワーク（各４×
１６ネットワークは４×８の画素から成る２つの現在の
ブロックを処理する。） ・ ４つの８×８ネットワーク ・ ２つの８×１６ネットワーク ・ ２つの１６×１６ネットワーク 最後の方法の場合、インタレースモードでのネットワー
ク動作では、８つの出力だけを利用することができる
（１６ではない）。８つの出力は参照窓の上側のバンド
の８つの画素および下側のバンドの８つの画素の列に交
互に供給される。

【００８８】当然８個のＦＩＦＯの代わりに１６個のＦ
ＩＦＯ（次の行のロードに必要なＦＩＦＯは含まない）
を用いることができる。

【００８９】前述のようにＦＩＦＯメモリスタックの容
量により、参照窓の幅を決定する。４×８のネットワー
クを用いる場合、ＦＩＦＯを２つのグループとし、各組
のＦＩＦＯに２倍の長さの画素の行と等しい値を記憶さ
せることができる。

【００９０】さらに図７に、動作方法に応じて計算結果
が各４×１６ネットワークの出力側でグループ化される
方法を矢印で示す。

【００９１】図８に本実施の形態の第２変形例を示す。
９本のＦＩＦＯ（参照番号８０１の部分でグループ化さ
れている）によりスイッチング回路８０２が供給され
る。この実施の形態のコプロセッサには、８つの４×８
シストリックネットワーク８０３〜８１０がある。実
際、図８のカスコード接続された２つの４×８ネットワ
ークは、図７の４×１６ネットワークと等価である。８
つの４×８の現在のブロックを並列処理する場合の各ネ
ットワークの計算結果の道筋を図８に明瞭に示す。２つ
の上側のネットワーク８０３、８０４の例を上げる。ネ
ットワーク８０３の出力側の最終結果（つまり誤差関数
の値）は、ネットワーク８０４に直接送出される。８つ
の４×８画素の現在のブロックまたは４つの８×８画素
の現在のブロックのいずれを用いるかに依存して、ネッ
トワーク８０３の出力側の結果を後続の処理に利用でき
るか否かが決まる。８つの４×８画素の現在のブロック
を用いる場合、ネットワーク８０３により処理される現
在のブロックの動きベクトルを求めるのにこの結果が必
要である。

【００９２】この変形例では、セルＭが各４×８ネット
ワークと協働する。各セルＭにより、ネットワークの内
の１つの出力側で誤差関数の最小値を求め、対応する動
きベクトルの座標を記憶する。その結果は、所定のデー
タバス８１１を介して送出される。

【００９３】ネットワーク８０３、８０４、８０７、お
よび８０８の出力側は、それぞれマルチプレクサの入力
側に接続されており、前記マルチプレクサの出力側は、
協働セルＭの入力側に接続されている。これらの同様の
ネットワークのそれぞれの出力側は、さらに２入力加算
器の入力側に接続され、前記２入力加算器は、他方の入
力側で直ぐ下のネットワークの出力を受信する。ネット
ワーク８０３、８０４、８０７、および８０８に対し
て、前記直ぐ下のネットワークの出力は、ネットワーク
８０５、８０６、８０９、および８１０の各出力であ
る。

【００９４】プロセッサに８つの現在のブロックを処理
させる場合、各ネットワークの出力側は、協働するセル
Ｍに直接接続される。それから各セルＭにより、誤差関
数の最小値と動きベクトルが決定される。このことによ
り、８つの別個のベクトルが生じる。

【００９５】プロセッサに４つの８×８画素のブロック
を処理させる場合、２つのスーパーインポーズされるネ
ットワークと協働するセルＭの内の１つが同一のブロッ
クで動作するように、マルチプレクサはこれら２つのネ
ットワークにより計算された誤差関数の値の加算値を受
信する。この加算値を受信するセルによって求められた
ベクトルだけが後に考慮される。

【００９６】マルチプレクサのスイッチングは、図１の
コントローラ１０２により制御される。

【００９７】

【発明の効果】本発明により、複数の有利なアーキテク
チャを有する”ブロックマッチングプロセッサ”を提供
し、上述の装置を利用する画像圧縮システムの動きベク
トルを計算するための装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態による動き予測プロセッサ
の概念的なブロック図である。

【図２】本実施の形態に用いられる圧縮方法を表す図で
ある。

【図３】本実施の形態によるシストリックネットワーク
の概念的なブロック図である。

【図４】図３のシストリックネットワークのいわゆるセ
ル”Ｓ”の概念的なブロック図である。

【図５】本発明においてノンインタレースモードでの動
作を示すのに用いられる簡単なシストリックネットワー
クの概念的なブロック図である。

【図６】本発明においてインタレースモードでの動作を
示すのに用いられる簡単なシストリックネットワークの
概念的なブロック図である。

【図７】本発明の第１変形例のコプロセッサの概念的な
ブロック図である。

【図８】本発明の第２変形例のブロック図である。

【符号の説明】

２０１ シストリックネットワーク ４０３ 計算ユニット ４０４ マルチプレクサ ４０６ バッファ ４０７ バッファ Ｓ セル Ｂ バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン ピルソン フランス国 モアラン アレー ド サヴ ォワ 122 (72)発明者 フィリップ ポール フランス国 エイバン アヴニュ ド ポ ワサ 12 (72)発明者 ファジー ヤッサ スイス国 トロワネ シュマン ド ドリ ズ ６デ

Claims (23)

【特許請求の範囲】
1. 【請求項１】 ブロックに基づいて画像圧縮システムに
   おけるブロックマッチングによる動き予測装置におい
   て、 ２つの値の間の誤差関数のＮ列×Ｍ行の計算手段を有
   し、 動き予測されるブロックを表わす値のＮ×Ｍ個の第１記
   憶手段と、 参照窓のブロックを表す値のＮ×Ｍ個の第２記憶手段
   と、 Ｎ個の計算素子の列に対して、同時に誤差関数の値の総
   和をとるＭ個の加算手段とを有し、前記第１記憶手段の
   内の１つと第２記憶手段の内の１つが前記計算手段の内
   の１つに接続されていることを特徴とする動き予測装
   置。
2. 【請求項２】 直列に接続されたＭ個のバッファから構
   成されるＮ本の行のネットワークを有し、参照窓のバン
   ドはこのネットワークで列ごとに伝搬される請求項１に
   記載の装置。
3. 【請求項３】 前記各バッファの出力側は誤差関数の計
   算手段の入力側に接続されている請求項２に記載の装
   置。
4. 【請求項４】 前記計算手段は、バッファの出力側の値
   と動き予測されるブロックを表す値とから誤差関数を計
   算する請求項３に記載の装置。
5. 【請求項５】 前記各計算手段の計算結果がバッファに
   記憶される請求項４に記載の装置。
6. 【請求項６】 加算器により所与の列のバッファに記憶
   された全ての結果の総和をとる請求項５に記載の装置。
7. 【請求項７】 列に対する加算結果は、ネットワークの
   参照窓のブロックの伝搬を考慮した遅延で、次の列の加
   算器に供給される請求項６に記載の装置。
8. 【請求項８】 前記遅延は、加算器間に直列に接続され
   たバッファにより生じる請求項７に記載の装置。
9. 【請求項９】 動き予測されるブロックを表す値の記憶
   手段は、２つの画素値を記憶し、これらの２つの値の内
   の１つが誤差関数の計算手段にマルチプレクサを介して
   供給される請求項１に記載の装置。
10. 【請求項１０】 インタレースモードにおいて、前記２
    つの画素値は、所与のブロックの２つの下側のサブブロ
    ックおよび上側のサブブロックを表し、ネットワークの
    入力側に供給される値は、参照窓の上側のサブバンドと
    下側のサブバンドを交互に表す値である請求項９に記載
    の装置。
11. 【請求項１１】 これら２つのサブブロックに対応する
    誤差関数の値の総和をとる加算手段を有する請求項１０
    に記載の装置。
12. 【請求項１２】 インタレースモードでは、加算器の間
    に１計算サイクルの付加的な遅延が挿入される請求項１
    ０に記載の装置。
13. 【請求項１３】 誤差関数は距離関数である請求項１に
    記載の装置。
14. 【請求項１４】 前記バッファの各行は、参照窓の行の
    記憶手段から供給される請求項１３に記載の装置。
15. 【請求項１５】 前記記憶手段は、先入れ先出し方式の
    メモリスタックである請求項１４に記載の装置。
16. 【請求項１６】 少なくともＮ＋１個の行の記憶手段が
    あり、前記手段の内のＮ個がバッファのＮ本の行に接続
    されるとき、他の付随する記憶手段は、行の前記Ｎ個の
    記憶手段に記憶された参照窓のバンドと、処理が直ぐ次
    に続くバンドとの間で異なる行に対応する値がロードさ
    れる請求項１４に記載の装置。
17. 【請求項１７】 行の記憶手段とバッファから構成され
    るネットワークとの間のスイッチング回路を有し、前記
    スイッチング回路により、行の記憶手段を適切なバッフ
    ァの行に接続する請求項１６に記載の装置。
18. 【請求項１８】 入力手段と、出力手段と、メモリと協
    働する制御手段と、現在の画像の一部および参照画像の
    一部の記憶手段と、前記記憶手段のアドレス手段と、現
    在の画像の一部と参照画像の一部との誤差関数の計算手
    段と、前記制御手段とのインターフェース手段とを有す
    ることを特徴とする請求項１項から１７項に記載の装置
    を利用する画像圧縮システムの動きベクトルを計算する
    装置。
19. 【請求項１９】 前記入力手段は、データバスを介し
    て、画像を表すデータを前記記憶手段にロードするのに
    用いられるポートである請求項１８に記載の装置。
20. 【請求項２０】 前記データは読み出しされて前記誤差
    関数の計算手段に供給される請求項１８に記載の装置。
21. 【請求項２１】 前記制御手段をプログラムする手段を
    有する請求項２０に記載の装置。
22. 【請求項２２】 前記誤差関数の計算手段は、Ｎ×Ｍ個
    のセルから構成されるシストリックネットワークを有す
    る請求項２１に記載の装置。
23. 【請求項２３】 前記シストリックネットワークは、少
    なくともＮ個のメモリから構成されるバンクを介してデ
    ータを供給される請求項22に記載の装置。