JP3400772B2 - パケット送受信処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パケット送受信
処理装置に関し、さらに詳しくは、ＩＥＥＥ１３９４方
式のデジタルインターフェイスを用いてパケット単位で
データを転送するための技術に関する。

【０００２】

【従来の技術】デジタルデータの送受信を行う場合に
は、一般的にパケットを単位とした通信が利用される。
パケットを単位とした通信を行うデジタルインターフェ
イスの一つにＩＥＥＥ１３９４インターフェイスがあ
る。ＩＥＥＥ１３９４インターフェイスは、アイ・トリ
プルイー（ＩＥＥＥ）によって規格化が行われている次
世代の高速シリアルインターフェイスである。

【０００３】ＩＥＥＥ１３９４インターフェイスでは、
同期パケット通信（Ｉｓｏｃｈｒｏｎｏｕｓ通信）、非
同期パケット通信（Ａｓｙｎｃｈｒｏｎｏｕｓ通信）の
２種類の通信が行える。同期パケット通信は、例えば、
デジタルビデオカメラ等のＡＶ機器からのデータの転送
のように、リアルタイム性が要求される場合に利用され
る。一方、非同期パケット通信は、例えば、パーソナル
コンピュータやハードディスク等の外部記録装置からの
データ転送のように、リアルタイム性よりも信頼性が要
求されるデータの転送に利用される。

【０００４】ＩＥＥＥ１３９４の非同期パケットには、
動作を要求するための「要求パケット」と、要求パケッ
トによって要求された動作の結果を知らせるための「応
答パケット」とがある。いずれのパケットに対しても、
パケットを受信した場合には、パケットの受信状態を示
す認識情報（以下、「ａｃｋ」という。）を相手機器に
返す。要求パケットに対してａｃｋによって処理が完了
する場合を除いて、要求パケットおよび応答パケットは
対にして使用される。要求パケットと応答パケットとに
よる通信をトランザクションと呼んでいる。

【０００５】ここで、機器Ａから機器Ｂに対して要求パ
ケットを送信する場合の非同期通信のシーケンスを、図
１４を参照しつつ説明する。

【０００６】まず、機器Ａが機器Ｂに対して要求パケッ
トを送信する。要求パケットを受信した機器Ｂは、ａｃ
ｋを機器Ａに返す。この場合のａｃｋとしては、再送要
求（ａｃｋ＿ｂｕｓｙ）、受信完了で処理中（ａｃｋ＿
ｐｅｎｄｉｎｇ）、処理完了（ａｃｋ＿ｃｏｍｐｌｅｔ
ｅ）等を示すことができる。ここでは、再送要求（ａｃ
ｋ＿ｂｕｓｙ）を機器Ａに返すものとする。

【０００７】ａｃｋ（再送要求）を受信した機器Ａは、
機器Ｂに対して要求パケットを再送する。要求パケット
を受信した機器Ｂは、ａｃｋ（受信完了）を機器Ａに返
す。

【０００８】ａｃｋ（受信完了）は、機器Ｂが要求パケ
ットを処理中であることを示している。したがって、ａ
ｃｋ（受信完了）を受信した機器Ａは、要求パケットに
対応した応答パケットが機器Ｂから送信されるのを待
つ。

【０００９】ＩＥＥＥ１３９４では、要求パケットと応
答パケットとを用いた通信において、処理の中断を検出
することができるようにタイム・アウトが決められてい
る。すなわち、要求パケットを送信し、処理中であるこ
とを示すａｃｋ（受信完了）を受信してから一定時間経
過しても応答パケットを受信しない場合には、何らかの
異常により要求パケットによって要求された処理が中断
されたと判断する。これによって、要求パケットを送信
した機器は次の処理を行うことができる。

【００１０】逆に、要求パケットを受信した機器は、対
応する応答パケットをこの一定時間内に送信する必要が
ある。一定の時間は、初期値として１００ｍｓが設定さ
れているが、それぞれの装置で任意に設定することがで
きる。また、処理完了（ａｃｋ＿ｃｏｍｐｌｅｔｅ）を
示しているときは、機器は次の処理を行うことができ、
応答パケットの送信は行われない。

【００１１】ＩＥＥＥ１３９４での非同期パケット通信
を利用したプロトコルの一つとして、Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｃｏｎｎｅｃｔｉｏｎが知られている。Ａｓ
ｙｎｃｈｒｏｎｏｕｓ Ｃｏｎｎｅｃｔｉｏｎは、要求
パケットを送信するノード（以下、「プロデューサ」と
いう。）と、応答パケットを送信するノード（以下、
「コンスーマ」という。）との間の転送プロトコルであ
り、図１５に示すようなシステムで構成されている。図
１５に示すシステムにおいては、コントローラ（例え
ば、セット・トップ・ボックス）は、コンスーマ（例え
ば、プリンタ）に対してコマンドを発行して、相互に接
続（以下、コネクション）する。接続プロトコルは以下
に示す通りである。

【００１２】まず、コントローラは、コンスーマのＰＣ
Ｒ（プラグ・コントロール・レジスタ）にリソースを割
り当てる。コンスーマは割り当てたプラグアドレスをコ
ントローラに送信する（１）。

【００１３】次いで、コントローラは、コンスーマのプ
ラグアドレスをプロデューサに与え、プロデューサを初
期化する。プロデューサは、プラグアドレスをコントロ
ーラに送信する（２）。

【００１４】次いで、コントローラは、プロデューサの
プラグアドレスをコンスーマに送信する（３）。以上で
コネクションは完了する。

【００１５】コネクションが完了すると、図１６に示す
ように、コンスーマは、プロデューサから送信されるデ
ータを格納するためのメモリ（以下、セグメント・バッ
ファ領域）を用意して、プロデューサに対して、Ｌｏｃ
ｋ Ｒｅｑｕｅｓｔ（以下、ＬＲＱ）を発行する。これ
に応答して、プロデューサは、Ｌｏｃｋ Ｒｅｓｐｏｎ
ｓｅ（ＬＲＳ）を送信する（ａ）。

【００１６】プロデューサは、送信側アプリケーション
のメモリ内のアドレスの連続した領域のデータ（以下、
セグメント・バッファ領域）をＢｌｏｃｋ Ｗｒｉｔｅ
Ｒｅｑｕｅｓｔ（ＢＷＲＱ）パケットによって、コン
スーマに送信する。ＩＥＥＥ１３９４では、送信パケッ
トのデータフィールドの最大サイズが決められているの
で、セグメント・バッファ領域が最大サイズよりも大き
いときは、分割して送信される。コンスーマは、受信完
了でパケット処理中を示すａｃｋ（ａｃｋ＿ｐｅｎｄｉ
ｎｇ）をプロデューサに送信し、受信したパケットのア
ドレスを認識して受信データを受信側アプリケーション
のセグメント・バッファ領域に格納する。受信したパケ
ットのデータフィールドをすべてセグメント・バッファ
領域に格納した後、受信パケットに対する応答パケット
であるＷｒｉｔｅ Ｒｅｓｐｏｎｓｅ（ＷＲＳ）をプロ
デューサに送信する。プロデューサは上記応答パケット
を受信した後、処理完了を示すａｃｋ（ａｃｋ＿ｃｏｍ
ｐｌｅｔｅ）をコンスーマに送信する（ｃ）。以上のト
ランザクションを送信側のアプリケーションのセグメン
ト・バッファ領域のデータの送信が完了するまで続け
る。これらの処理全体をデータ転送処理とよぶ。

【００１７】送信側アプリケーションのデータを全てコ
ンスーマ側のアプリケーションに転送し終わったら、コ
ンスーマに転送が終わったことを示すＬｏｃｋ Ｒｅｑ
ｕｅｓｔ（ＬＲＱ）を送信する。コンスーマは、Ｌｏｃ
ｋ Ｒｅｓｐｏｎｓｅ（ＬＲＳ）を送信する（ｄ）。こ
のとき、送信側アプリケーションのセグメント・バッフ
ァ領域と受信側アプリケーションのセグメント・バッフ
ァ領域の先頭アドレスとサイズは同じである。また、プ
ロデューサはセグメント・バッファ領域のデータを先頭
から順番に送信してくるため、コンスーマは受信側アプ
リケーションのセグメント・バッファ領域に受信したパ
ケットのデータフィールドを順番に格納する。

【００１８】さらに、Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｏ
ｎｎｅｃｔｉｏｎにおいては、図１７に示すように、プ
ロデューサは、データ転送処理中にコンスーマからの応
答パケットを受信してから、次の要求パケットを２ｓｅ
ｃ以内に送信できないのであれば、その状態を知らせる
要求パケットを送信しなければならない（以下、この処
理を「ハートビート処理」という。）（Ｃ）。

【００１９】また、コンスーマは、応答パケットを送信
してから５ｓｅｃ以内に次の要求パケットまたはハート
ビート処理に関するパケットを受信しないときは、タイ
ム・アウト処理に入ることになる。

【００２０】以上のような処理を行う回路として、図１
８に示すような回路がある。

【００２１】図１８において、バス１２ａは、ＩＥＥＥ
１３９４シリアルバスであり、その他端は、他のシステ
ム（ノード）に接続されている。レジスタ３１は、バス
１２ｇを介してＣＰＵに接続されている。

【００２２】物理層コントローラ１３は、バス１２ａの
初期化、アービトレーション、バイアス電圧の制御等の
機能を有している。

【００２３】リンクコア回路１４は、物理層コントロー
ラ１３を介して、バス１２ａからのパケットを受信す
る。また、リンクコア回路１４は、受信したパケットに
対して誤り検出符号の作成／検出、パケットへの符号の
付加、コードの検出（例えば、ａｃｋパケットのコード
検出）などを行う。さらに、リンクコア回路１４は、送
信バッファ３６からのパケットを、物理層コントローラ
１３を介してバス１２ａに出力する。さらに、リンクコ
ア回路１４は、パケットの転送に失敗した場合に、その
パケットの転送を再度試みるリトライ機能を有してい
る。

【００２４】送信パケットは、ＣＰＵからレジスタ３１
にヘッダ情報が書かれると、パケット送信回路３５に送
られ、パケットが作成され、送信バッファ３６に格納さ
れる。また、パケット送信回路３５は、パケット作成時
に送信パケットの情報を受信制御回路３４に与える。送
信バッファ３６は、パケット送信回路３５からパケット
が書き込まれると、これをリンクコア回路１４に送る。
リンクコア回路１４は、物理層コントローラ１３を介し
て、パケットを送信する。

【００２５】一方、受信制御回路３４は、リンクコア回
路１４からパケットを受け取り、そのパケットのヘッダ
フィールドの内容を解析する。また、受信制御回路３４
は、送信パケットに対する受信パケットを正確に認識す
るために、パケット送信回路３５から送信パケット情報
を入手し、受信パケットのヘッダ情報と比較、解析する
ことでパケットを受信するかを判定する。そして、受信
パケットが送信パケットに対するものでないときは受信
しないようにリンクコア１４を制御する。

【００２６】パケット受信回路３３は、受信制御回路３
４からの受信パケットを制御してパケット受信バッファ
３２に格納する。パケット受信バッファ３２に格納され
たパケットは、レジスタ３１を介して、ＣＰＵによって
読み出すことができる。

【００２７】

【発明が解決しようとする課題】ＩＥＥＥ１３９４で
は、要求パケットと応答パケットを用いた通信におい
て、処理の中断を検出することができるようにタイム・
アウトが決められている。

【００２８】一方、Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｏｎ
ｎｅｃｔｉｏｎにおいては、コンスーマ側のアプリケー
ションが、受信したパケットのデータを、ＩＥＥＥ１３
９４で規定されている時間内にセグメント・バッファに
格納することができなかったときには、コンスーマは受
信パケットに対する応答パケットを送信することができ
ない。したがって、プロデューサはタイム・アウトを生
じることになる。

【００２９】ところが、Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃ
ｏｎｎｅｃｔｉｏｎにおいては、タイム・アウトによる
プロデューサの処理の終了は規定されていない。このた
め、プロトコルのシステムが確立できない可能性があ
る。さらに、受信パケットの処理完了を示すａｃｋ（受
信完了）を転送すると次のトランザクションが開始され
るため、トランザクションの制御および受信パケットの
処理が複雑になり、システムの確立が困難になる。

【００３０】また、Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｏｎ
ｎｅｃｔｉｏｎでは、プロデューサは、コンスーマから
の応答パケットを受信してから、次の要求パケットを２
ｓｅｃ以内に送信できないのであれば、状態を知らせる
ためにハートビート処理をする必要がある。一方、コン
スーマは、応答パケットを送信してから５ｓｅｃ以内に
次の要求パケットまたはハートビート処理に関するパケ
ットを受信しないときは、タイム・アウト処理に入るこ
とになる。このように、ＩＥＥＥ１３９４での要求パケ
ットと応答パケットを用いた通信に利用されている時間
管理とは、別の時間管理が必要である。

【００３１】また、任意の時間にハートビート処理に関
するパケットを送受信できるためには、プロデューサ側
では、送信パケットの作成・送信に関する処理再開、処
理中、処理停止等の時間制御が、コンスーマ側では、受
信パケットの処理に関する処理再開、処理中、処理停止
等の時間制御が必要である。

【００３２】Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｏｎｎｅｃ
ｔｉｏｎでは、以上のような機能を有してパケットの送
受信ができるパケット送受信処理装置が望まれている。

【００３３】

【課題を解決するための手段】この発明の１つの局面に
従うと、パケット送受信処理装置は、ＣＰＵに接続され
たパケット送受信処理装置であって、リンクコア回路
と、パケット処理制御回路とを備える。リンクコア回路
は、外部からバスを介して供給されるパケットを受信す
る。リンクコア回路は、また、パケット処理制御回路か
らの送信パケットをバスに送信する。パケット処理制御
回路は、リンクコア回路によって受信された受信パケッ
トに対する処理を行い、受信パケットに対応する送信パ
ケットを作成してリンクコア回路に供給する。

【００３４】上記パケット送受信処理装置においては、
ＣＰＵがトランザクションの処理に関与することがな
い。したがって、コンスーマ時のトランザクション処理
におけるＣＰＵの負荷を軽減でき、処理の高速化を実現
できる。

【００３５】好ましくは、上記パケット送受信処理装置
はさらに、パケット処理制御タイマを備える。パケット
処理制御タイマは、リンクコア回路によってパケットが
受信されてからの時間を計測し、当該計測時間が予め定
められた時間に達すると信号を発生する。上記パケット
処理制御回路は、パケット処理制御タイマからの信号に
応答して受信パケットに対する処理を中断し、受信パケ
ットに対応する送信パケットを生成した後、受信パケッ
トに対する処理を再開する。

【００３６】上記パケット送受信処理装置によれば、送
信側にトランザクションのタイムアウトを生じさせずに
処理を続けることができる。

【００３７】好ましくは、上記パケット処理制御回路
は、受信パケットに対する処理を行っている間は、バス
を介して外部から供給されるパケットを受け取ることを
禁止するようにリンクコア回路を制御する。

【００３８】上記パケット送受信処理装置においては、
トランザクション終了まで、次の要求パケットを受け付
けないため、トランザクション処理が簡潔になり、シー
ケンスを簡略化することが可能となる。

【００３９】好ましくは、上記パケット送受信処理装置
はさらに、パケットフィルタ回路を備える。パケットフ
ィルタ回路は、リンクコア回路によって受信された受信
パケットの識別情報に基づいて当該受信パケットを処理
すべきか否かを判断し、処理すべきと判断した受信パケ
ットをパケット処理制御回路に供給する。

【００４０】好ましくは、上記パケットフィルタ回路
は、受信パケットの識別情報、およびパケット処理制御
回路による受信パケットに対する処理の結果に基づい
て、リンクコア回路が次に受信するであろうパケットの
ヘッダ情報を予測し、当該予測結果とリンクコア回路が
次に受信したパケットのヘッダ情報とを比較し、この比
較結果によってリンクコア回路が次に受信したパケット
を保持するか否かを決定し、保持することに決定したパ
ケットのみをパケット処理制御回路に供給する。

【００４１】上記パケット送受信処理装置によれば、必
要な受信パケット、および受信データの連続性を制御す
ることができ、さらに受信パケットに対する適切な送信
パケットを作成、送信することが可能となり、必要な複
数のトランザクションの処理を実現できる。

【００４２】好ましくは、上記パケット処理制御回路
は、トランザクション制御回路と、パケットエンジン回
路と、ヘッダ制御回路と、データフィールド制御回路
と、データ処理回路とを含む。トランザクション制御回
路は、パケットの送信からパケットの受信、または、パ
ケットの受信からパケットの送信の一連のトランザクシ
ョン制御をする。パケットエンジン回路は、パケットの
自動分割、および、全てのトランザクション制御を行
う。ヘッダ制御回路は、パケットの識別情報を含んだヘ
ッダを有し、データフィールドを含まないパケットの作
成および送信制御を行う。データフィールド制御回路
は、パケットの識別情報を含んだヘッダを有し、データ
フィールドを含むパケットの作成および送信制御を行
う。データ処理回路は、受信したパケットのデータフィ
ールド処理制御を行う。

【００４３】上記パケット送受信処理装置によれば、受
信パケットからパケット処理、送信パケットに至るトラ
ンザクション処理および、送信パケットから受信パケッ
トの処理に至るトランザクション処理を効率的に行うこ
とができる。

【００４４】好ましくは、上記トランザクション制御回
路は、送信パケットの作成から送信まで、または、パケ
ットを受信してから当該受信パケットに対する処理が完
了するまでの時間を管理し、ＣＰＵに結果を出力すると
ともに、任意の時間でＣＰＵによる送信パケットの作成
から送信までの時間またはパケットの受信からパケット
の処理時間の制御を行う。

【００４５】上記パケット送受信処理装置によれば、送
信パケット作成中、または受信パケット処理中にハート
ビート等の任意の時間でのパケット処理をすることを可
能にすることができる。

【００４６】この発明のもう１つの局面に従うと、パケ
ット送受信処理装置は、ＣＰＵに接続されたパケット送
受信処理装置であって、パケット処理制御回路と、リン
クコア回路とを備える。パケット処理制御回路は、送信
パケットを生成する。パケット処理制御回路は、また、
リンクコア回路によって受信された受信パケットの処理
を行い、当該受信パケットに対応するパケットを作成し
てリンクコア回路に供給する。リンクコア回路は、パケ
ット処理制御回路によって生成されたパケットをバスを
介して外部に送信し、かつ、当該バスを介して外部から
供給されるパケットを受信する。

【００４７】上記パケット送受信処理装置においては、
プロデューサ時のトランザクション処理にＣＰＵが関与
することがない。したがって、ＣＰＵの負荷を低減し、
処理の高速化を実現できる。

【００４８】好ましくは、上記パケット送受信処理装置
はさらに、パケットフィルタ回路を備える。パケットフ
ィルタ回路は、パケット処理制御回路からの送信パケッ
トの識別情報に基づいて、リンクコア回路によって受信
された受信パケットを処理すべきか否かを判断し、処理
すべきと判断した受信パケットをパケット処理制御回路
に供給する。

【００４９】上記パケット送受信処理装置によれば、必
要な受信パケット、および受信データの連続性を制御す
ることができ、さらに受信パケットに対する適切な送信
パケットを作成、送信することが可能となり、必要な複
数のトランザクションの処理を実現できる。

【００５０】この発明のさらにもう１つの局面に従う
と、パケット送受信処理装置は、ＣＰＵに接続されたパ
ケット送受信処理装置であって、リンクコア回路と、パ
ケット処理制御回路とを備える。リンクコア回路は、外
部からバスを介して供給されるパケットを受信する。リ
ンクコア回路はさらに、パケット処理制御回路からのパ
ケットを前記バスに送信する。パケット処理制御回路
は、要求パケットを作成してリンクコア回路に供給す
る。パケット処理制御回路は、また、リンクコア回路に
よって受信された受信パケットの処理を行い予め与えら
れた転送分が終了するまで連続して次の要求パケットを
作成してリンクコア回路に供給する。

【００５１】上記パケット送受信処理装置は、プロデュ
ーサに対してもコンスーマに対しても利用できるように
するため、それぞれに必要とされる機能を別回路にする
ことなく共有化している。これにより、回路規模を小さ
くすることが可能となる。

【００５２】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当部分には同一符号を付し、その説明は繰り返さ
ない。［パケット送受信処理装置］図１は、この発明の
実施の形態によるパケット送受信処理装置の構成を示す
ブロック図である。図１を参照して、このパケット送受
信処理装置１は、バスＢ１を介して、別の１３９４シス
テム機器（図示せず）に接続されている。バスＢ１は、
ＩＥＥＥ１３９４シリアルバスである。また、パケット
送受信処理装置１は、バスＢ３を介してＣＰＵ（図示せ
ず）に接続され、ＤＭＡバスＢ２ａ，Ｂ２ｂを介してＤ
ＭＡコントローラ（図示せず）に接続される。

【００５３】そして、パケット送受信処理装置１は、物
理層コントローラ１３と、リンクコア回路１４と、パケ
ットフィルタ回路１５と、送受信バッファ１６と、送信
バッファ１７と、パケット受信バッファ１８と、送信フ
ィルタ１９と、パケット処理制御回路２０と、レジスタ
２１と、パケット処理制御タイマ２２と、パケット受信
回路２３とを備える。

【００５４】物理層コントローラ１３は、バスＢ１の初
期化、アービトレーション、バイアス電圧の制御などを
行う。リンクコア回路１４は、物理層コントローラ１３
を介して、バスＢ１からのパケットを受信する。また、
リンクコア回路１４は、受信したパケットに対して誤り
検出符号の作成／検出、パケットへの符号の付加、コー
ドの検出（例えば、ａｃｋパケットのコード検出）など
を行う。さらに、リンクコア回路１４は、物理層コント
ローラ１３を介して、パケットをバスＢ１に出力する。
さらに、リンクコア回路１４は、パケットの転送に失敗
した場合に、そのパケットの転送を再度試みるリトライ
機能を有する。

【００５５】パケットフィルタ回路１５は、リンクコア
回路１４からパケットを受け取り、そのパケットのヘッ
ダフィールドの内容を解析する。そして、解析結果に応
じて、そのパケットをパケット受信バッファ１８に格納
するか、送受信バッファ１６に格納するかを選択する。
また、解析結果に応じて、パケット処理制御回路２０に
制御信号ＣＴ１を出力する。

【００５６】パケット受信回路２３は、パケットフィル
タ回路１５からの受信パケットを制御してパケット受信
バッファ１８に格納する。パケット受信バッファ１８に
は、プロトコル処理に関係しないパケットが格納され
る。パケット受信バッファ１８に格納されたパケット
は、レジスタ２１からバスＢ３を介して、ＣＰＵによっ
て読み出すことができる。

【００５７】パケット処理制御回路２０は、パケットフ
ィルタ回路１５からの制御信号ＣＴ１に応答して、受信
パケットの処理を行う。受信パケットの処理としては、
例えば、受信パケットのデータをバスＢ２ａを介してＤ
ＭＡコントローラに送られる受信パケットに対する応答
パケットの作成、送信、トランザクションの制御などが
ある。また、パケット処理制御回路２０は、パケット送
受信装置１が要求パケットを送信するプロデューサであ
る場合には、ＤＭＡコントローラによって読み出され、
バスＢ２ｂを介して供給されたデータを複数のパケット
に分割し、その複数のパケットを送受信バッファ１６を
介してリンクコア回路１４に出力する。複数のパケット
は、リンクコア回路１４によってバスＢ１に出力され
る。

【００５８】送信フィルタ１９は、レジスタ２１からの
パケットＰＫ１とパケット処理制御回路２０からのパケ
ットＰＫ２とを送信バッファ１７に選択的に格納する。
送信バッファ１７に格納されたパケットは、リンクコア
回路１４に送られ、リンクコア回路１４によってバスＢ
１に出力される。

【００５９】レジスタ２１には、Ａｃｋコントロール変
数２１ａ、ｔｃｏｄｅ変数２１ｂ、ｔｌ変数２１ｃ、ｓ
ｏｕｒｃｅ＿ＩＤ変数２１ｄ、セグメント・バッファ・
アドレス変数２１ｅなどが格納される。

【００６０】ｔｃｏｄｅ変数２１ｂは、パケットの種類
を示すコードである。パケットの種類としては、例え
ば、ＱＲＲＱ（Ｑｕａｄｌｅｔ Ｒｅａｄ Ｒｅｑｕｅ
ｓｔ）、ＢＲＲＱ（Ｂｌｏｃｋ Ｒｅａｄ Ｒｅｑｕｅ
ｓｔ）、ＢＷＲＱ（ＢｌｏｃｋＷｒｉｔｅ Ｒｅｑｕｅ
ｓｔ）、ＷＲＳ（Ｗｒｉｔｅ Ｒｅｓｐｏｎｓｅ）など
がある。ｔｌ変数２１ｃは、トランザクションを識別す
るためのコードである。ｔｃｏｄｅ変数２１ｂの値およ
びｔｌ変数２１ｃの値は、格納されるパケットに応じて
レジスタ２１内で更新される。ｓｏｕｒｃｅ＿ＩＤ変数
２１ｄは、プロデューサのノード番号を示すコードであ
る。セグメント・バッファ・アドレス変数２１ｅは、コ
ンスーマのセグメント・バッファ領域の現在のアドレス
を示す。すなわち、受信パケットでの期待されるｄｅｓ
ｔｉｎａｔｉｏｎ＿ｏｆｆｓｅｔアドレスの値を示す。
セグメント・バッファ・アドレス変数２１ｅは、コンス
ーマのセグメント・バッファ・アドレスにデータがすべ
て格納されるとレジスタ２１内で更新される。

【００６１】パケット処理制御タイマ２２は、パケット
処理制御回路２０からの制御信号ＣＴ２ｂに応答して時
間の計測を開始し、計測時間が所定の時間に達すると制
御信号ＣＴ２ａをパケット処理制御回路２０に出力す
る。具体的には、パケット送受信装置１が要求パケット
を送信するプロデューサである場合には、パケット処理
制御回路２０がＢＷＲＱパケットの作成を開始してから
の時間を計測する。そして、計測時間が予め設定された
時間に達すると、レジスタ２１を介してＣＰＵへ知らせ
る。これに対するＣＰＵからの命令に応答して制御信号
ＣＴ２ａをパケット処理制御回路２０に出力する。ま
た、パケット送受信装置１が要求パケットを受信するコ
ンスーマである場合には、パケットの受信から受信完了
までの処理時間、および、トランザクション終了から次
のトランザクション開始までの時間を計測する。

【００６２】図２は、図１に示したパケット処理制御回
路２０の内部構成を示すブロック図である。図２を参照
して、パケット処理制御回路２０は、パケットエンジン
回路５０と、トランザクション制御回路５１と、ヘッダ
制御回路５２と、データフィールド制御回路５３と、デ
ータ処理回路５４とを含む。

【００６３】パケットエンジン回路５０は、パケットの
自動分割、および全てのトランザクション制御を行う。
トランザクション制御回路５１は、パケットの送信から
パケットの受信あるいはパケットの受信からパケットの
送信の一連のトランザクション制御をする。ヘッダ制御
回路５２は、パケットの識別情報を含んだヘッダを有
し、データフィールドを含まないパケットの作成および
送信制御を行う。データフィールド制御回路５３は、パ
ケットの識別情報を含んだヘッダを有し、データフィー
ルドを含むパケットの作成および送信制御を行う。デー
タ処理回路５４は、受信したパケットのデータフィール
ド処理制御を行う。

【００６４】次に、バスＢ１から受信されるパケットの
フォーマットを、図３−図７に示す。図中、斜線の領域
はリザーブ領域を示す。具体的には、図３−図７は、そ
れぞれ、ＢＷＲＱ（Ｂｌｏｃｋ Ｗｒｉｔｅ Ｒｅｑｕ
ｅｓｔ）パケット、ＱＷＲＱ（Ｑｕａｄｌｅｔ Ｗｒｉ
ｔｅ Ｒｅｑｕｅｓｔ）パケット、ＷＲＳ（Ｗｒｉｔｅ
Ｒｅｐｏｎｓｅ）パケット、ＢＲＲＱ（Ｂｌｏｃｋ
Ｒｅａｄ Ｒｅｑｕｅｓｔ）パケット、ＢＲＲＳ（Ｂｌ
ｏｃｋ Ｒｅａｄ Ｒｅｓｐｏｎｓｅ）パケットのフォ
ーマットを示す。

【００６５】なお、バスＢ１に出力されるパケットのフ
ォーマットも図３−図７に示されるフォーマットと同一
である。

【００６６】また、リンクコア回路１４に書き込む際の
パケットのフォーマットを、図８−図１２に示す。すな
わち、図１に示した送信バッファ１７、送受信バッファ
１６およびパケット処理制御回路２０は、いずれも、図
８−図１２に示されるフォーマットでパケットをリンク
コア回路１４に書き込む。なお、図３−図７に示したフ
ォーマットは、それぞれ、図８−図１２に示したフォー
マットに対応する。

【００６７】リンクコア回路１４は、パケットをバスＢ
１に出力する際には、ｈｅａｄｅｒ＿ＣＲＣやｄａｔａ
＿ＣＲＣなどのチェックコードを計算し、その計算結果
を示すフィールドを図８−図１２に示したフォーマット
のパケットに追加する。このようにして、リンクコア回
路１４によって、図３−図７に示されるフォーマットの
パケットが作成される。

【００６８】また、リンクコア回路１４は、パケットを
バスＢ１から受信した際には、図３−図７に示されるフ
ォーマットに含まれるｈｅａｄｅｒ＿ＣＲＣ領域やｄａ
ｔａ＿ＣＲＣ領域を参照することにより、ＣＲＣによる
誤り検出を行う。［パケット通信システム］次に、以上
のように構成されたパケット送受信処理装置を用いたパ
ケット通信システムについて説明する。

【００６９】図１３は、図１に示したパケット送受信処
理装置を用いたパケット通信システムの構成を示すブロ
ック図である。図１３を参照して、このシステムでは、
プロデューサとしてＤＶＣ（デジタルビデオカメラ）３
００を、コンスーマとしてプリンタ２００を備える。

【００７０】ＤＶＣ３００は、パケット送受信処理装置
３と、メモリ４０と、伸長回路４１と、画像処理部４２
と、Ｄ／Ａ変換器４３と、ＥＶＦ（Ｅｌｅｃｔｒｉｃ
Ｖｉｅｗ Ｆｉｎｄｅｒ）４４とを含む。

【００７１】パケット送受信処理装置３は、図１に示し
たパケット送受信処理装置と同様の構成を有する。メモ
リ４０には、ＤＶＣ３００によって撮影された画像デー
タが所定の高能率符号化方式によって圧縮されて格納さ
れている。伸長回路４１は、メモリ４０から読み出され
た圧縮画像データを伸長する。画像処理部４２は、伸長
回路４１からの画像データに対して、ＥＶＦ４４で表示
するために必要な画像処理を施す。Ｄ／Ａ変換器４３
は、画像処理部４２によって画像処理が施された画像デ
ータをアナログ画像データに変換する。ＥＶＦ４４は、
Ｄ／Ａ変換器４３からのアナログ画像データを表示す
る。

【００７２】メモリ４０に格納されたデータは、ＥＶＦ
４４に表示されるか、または、パケット送受信処理装置
３からバスＢ１を介してプリンタ２００に送られる。Ｅ
ＶＦ４４に表示する場合には、圧縮された画像データを
伸張回路４１によって伸張し、ＥＶＦ４４で表示するた
めに必要な画像処理を画像処理部４２にて行い、Ｄ／Ａ
コンバータ４３を経てＥＶＦ４４に表示する。

【００７３】プリンタ２００は、パケット送受信処理装
置２と、メモリ２６と、プリンタコントローラ２７と、
ドライバ２８と、プリンタヘッド２９とを含む。

【００７４】パケット送受信処理装置２は、図１に示し
たパケット送受信処理装置と同様の構成を有する。メモ
リ２６には、パケット送受信処理装置２からのデータが
記録される。プリンタコントローラ２７は、パケット送
受信処理装置２からメモリ２６へのデータの記録を制御
する。また、プリンタコントローラ２７は、プリンタヘ
ッド２９およびドライバ２８を制御して、メモリ２６に
記録された画像データをプリントする。

【００７５】なお、ＩＥＥＥ１３９４方式に従ってデー
タを転送する場合には、その転送速度によりパケットの
転送可能な最大ペイロードサイズが規定されているた
め、転送速度によりパケットのデータフィールドの最大
サイズは規定されている。この実施の形態では、Ｓ４０
０（４００Ｍｂｉｔ／ｓｅｃ）とし、１パケットでの転
送可能なデータ長は２０４８バイトである。

【００７６】次に、以上のように構成されたパケット通
信システムの動作について説明する。ここでは、ＤＶＣ
３００から８ｋｂｙｔｅのデータをプリンタ２００に転
送する場合について説明する。なお、説明の便宜のた
め、タイムアウトが生じない場合、コンスーマ（プリン
タ２００）側にタイムアウトが生じた場合、プロデュー
サ（ＤＶＣ３００）側にタイムアウトが生じた場合、に
分けて説明する。＜タイムアウトが生じない場合＞ま
ず、プロデューサであるＤＶＣ３００において、ＢＷＲ
Ｑパケットを作成するために、メモリ４０からのデータ
（２ｋｂｙｔｅ）がパケット送受信処理装置３内のパケ
ット処理制御回路２０（図１）に送られる。パケット処
理制御回路２０において作成されたＢＷＲＱパケット
は、送受信バッファ１６（図１）からリンクコア回路１
４（図１）、物理層コントローラ１３（図１）を介して
バスＢ１から送信される。

【００７７】次いで、コンスーマであるプリンタ２００
において、バスＢ１を介して受信したパケット（ＢＷＲ
Ｑ）は、パケット送受信処理装置２内の物理層コントロ
ーラ１３（図１）からリンクコア回路１４（図１）を介
してパケットフィルタ回路１５（図１）に入力される。

【００７８】パケットフィルタ回路１５（図１）は、レ
ジスタ２１（図１）に格納されたｔｃｏｄｅ変数２１
ｂ、ｓｏｕｒｃｅ＿ＩＤ変数２１ｄ、およびセグメント
・バッファ・アドレス変数２１ｅの値を参照する。そし
て、受信したパケット（ＢＷＲＱ）に含まれるｔｃｏｄ
ｅ領域の値、ｓｏｕｒｃｅ＿ＩＤ領域の値、ｄｅｓｔｉ
ｎａｔｉｏｎ＿ｏｆｆｓｅｔ領域の値と、レジスタ２１
（図１）に格納されたｔｃｏｄｅ変数２１ｂ、ｓｏｕｒ
ｃｅ＿ＩＤ変数２１ｄ、およびセグメント・バッファ・
アドレス変数２１ｅの値とを比較することによって、受
信したパケット（ＢＷＲＱ）が実行中のデータ転送処理
シーケンスに関連するものであるかどうかを判定する。
判定の結果、データ転送処理シーケンスに関連していれ
ば、送受信バッファ１６（図１）に格納し、制御信号Ｃ
Ｔ１をパケット処理制御回路２０（図１）に与える。関
連していなければ、パケット受信バッファ１８に格納す
る。ここでは、送受信バッファ１６（図１）に格納す
る。なお、セグメント・バッファ・アドレス変数２１ｅ
は格納されるパケットによってレジスタ２１内で更新さ
れる。

【００７９】そして、パケット処理制御回路２０（図
１）は、パケットフィルタ回路１５（図１）からの制御
信号ＣＴ１に応答して、レジスタ２１（図１）内のＡｃ
ｋコントロール変数２１ａ（図１）の値を“Ａｃｋ＿ｂ
ｕｓｙ”に設定する。これ以降、リンクコア回路１４
は、Ａｃｋコントロール変数２１ａの値“Ａｃｋ＿ｂｕ
ｓｙ”を参照して、バスＢ１からパケットを受信するこ
となく、そのパケットに対して、“Ａｃｋ＿ｂｕｓｙ”
の値を有するＡｃｋパケットを返す。

【００８０】受信したパケット（ＢＷＲＱ）は、パケッ
トフィルタ回路１５（図１）から送受信バッファ１６
（図１）を介してパケット処理制御回路２０（図１）に
入力される。パケット処理制御回路２０（図１）で処理
されたデータは、バスＢ２ａ（図１）を介してメモリ２
６に格納される。

【００８１】メモリ２６にデータを格納した後、パケッ
ト処理制御回路２０（図１）は、レジスタ２１のｓｏｕ
ｒｃｅ＿ＩＤ変数２１ｄ，ｔｌ変数２１ｃを参照して、
ＷＲＳパケットのヘッダとデータとを生成する。ＷＲＳ
パケットは、送信フィルタ１９（図１）に入力される。
そして、送信フィルタ１９（図１）から送信バッファ１
７（図１）、リンクコア回路１４（図１）、物理層コン
トローラ１３（図１）を介して、バスＢ１から送信され
る。

【００８２】次いで、プロデューサであるＤＶＣ３００
において、バスＢ１を介してパケット送受信処理装置３
に入力された受信パケット（ＷＲＳパケット）は、物理
層コントローラ１３（図１）、リンクコア回路１４（図
１）を通してパケットフィルタ回路１５に入力される。

【００８３】パケットフィルタ回路１５は、レジスタ２
１に格納されたｔｃｏｄｅ変数２１ｂおよびｔｌ変数２
１ｃの値を参照する。そして、受信したパケット（ＷＲ
Ｓパケット）に含まれるｔｃｏｄｅ領域の値およびｔｌ
領域の値と、レジスタ２１に格納されたｔｃｏｄｅ変数
２１ｂおよびｔｌ変数２１ｃの値とを比較することによ
って、受信したパケット（ＷＲＳパケット）が実行中の
データ転送処理シーケンスに関連するものであるかどう
かを判定する。判定の結果、データ転送処理シーケンス
に関連していれば、制御信号ＣＴ１をパケット処理制御
回路２０（図１）に与える。関連していなければ、パケ
ット受信バッファ１８に格納する。

【００８４】そして、パケット処理制御回路２０（図
１）は、このＷＲＳパケットに対する応答として、“Ａ
ｃｋ＿ｃｏｍｐｌｅｔｅ”の値を有するａｃｋパケット
を作成し、バスＢ１に送信する。

【００８５】次いで、コンスーマであるプリンタ２００
において、パケット送受信処理装置２内のパケットフィ
ルタ回路１５（図１）は、バスＢ１を介して受信された
ａｃｋパケットの内容を解析し、その結果をレジスタ２
１（図１）に出力するとともに、制御信号ＣＴ１をパケ
ット処理制御回路２０（図１）に出力する。この制御信
号ＣＴ１に応答して、パケット処理制御回路２０（図
１）は、レジスタ２１内のＡｃｋコントロール変数２１
ａの値を解除する。これにより、パケットの受信が可能
となる。すなわち、パケット処理制御回路２０は、制御
信号ＣＴ１に応答してトランザクションを終了し、次の
トランザクションを開始する。

【００８６】次いで、プロデューサであるＤＶＣ３００
において、次のトランザクションを開始するために、Ｂ
ＷＲＱパケットが作成され、送信される。

【００８７】以上の処理を４回実行することによって、
８ｋｂｙｔｅのデータがコンスーマであるプリンタ２０
０に送信される。

【００８８】以上のように、このパケット送受信処理装
置を用いたパケット通信システムにおいては、トランザ
クションの管理にＣＰＵは関与していない。したがっ
て、トランザクション処理におけるＣＰＵの負荷を軽減
することができる。このことは、ＩＥＥＥ１３９４に準
拠した高速なデータ転送を実現するのに役立つ。

【００８９】また、パケットフィルタ回路１５は、デー
タ転送処理シーケンスに関連しないパケットをフィルタ
リングするため、データ転送処理の実行が途中で中断さ
れることがない。したがって、データ転送処理の実行途
中で他のトランザクションに分岐するなどの余分な制御
をする必要がなく、パケット処理制御回路２０による処
理制御が容易になる。これにより、パケット送受信処理
装置１−３の構成を簡素化することができる。＜コンス
ーマ（プリンタ２００）側にタイムアウトが生じた場合
＞プロデューサ（ＤＶＣ３００）側のタイム・アウト
は、１００ｍｓに設定されている。コンスーマ（プリン
タ２００）側のパケット送受信処理装置２におけるパケ
ット処理制御タイマ２２のタイムアウトは、９０ｍｓに
設定されている。

【００９０】データ転送処理が開始されると、プロデュ
ーサであるＤＶＣ３００において、ＢＷＲＱパケットを
作成するために、メモリ４０からのデータ（２ｋｂｙｔ
ｅ）がパケット送受信処理装置３内のパケット処理制御
回路２０（図１）に送られる。そして、パケット処理制
御回路２０（図１）で作成された送信パケット（ＢＷＲ
Ｑ）は、送受信バッファ１６（図１）からリンクコア回
路１４（図１）、物理層コントローラ１３（図１）を通
してバスＢ１から送信される。

【００９１】次いで、コンスーマであるプリンタ２００
において、バスＢ１から受信したパケット（ＢＷＲＱ）
が、パケット送受信処理装置２内の物理層コントローラ
１３（図１）、リンクコア回路１４（図１）を介してパ
ケットフィルタ回路１５（図１）に入力される。パケッ
ト処理制御回路２０（図１）は、パケットフィルタ回路
１５（図１）からの制御信号ＣＴ１に応答して、レジス
タ２１（図１）内のＡｃｋコントロール変数２１ａ（図
１）の値を“Ａｃｋ＿ｂｕｓｙ”に設定する。また、制
御信号ＣＴ１に応答して、パケット処理制御回路２０
（図１）は、パケット処理制御タイマ２２に対して制御
信号ＣＴ２ｂを出力する。この制御信号ＣＴ２ｂに応答
してパケット処理制御タイマ２２が起動し、時間の計測
を開始する。受信パケット（ＢＷＲＱ）は、パケットフ
ィルタ回路１５（図１）から送受信バッファ１６（図
１）を介してパケット処理制御回路２０（図１）に入力
される。パケット処理制御回路２０（図１）で処理され
たデータは、メモリ２６に格納される。

【００９２】ここで、パケット処理制御回路２０（図
１）が受信パケットを９０ｍｓ以内に処理できなかった
場合には、パケット処理制御タイマ２２（図１）は、タ
イムアウトを検出してＣＰＵに知らせる。ＣＰＵは、レ
ジスタ２１（図１）を介して、パケット処理制御回路２
０（図１）にパケット処理一時停止命令、およびパケッ
ト送信命令を送る。

【００９３】パケット処理制御回路２０（図１）は、Ｃ
ＰＵからのパケット処理一時停止命令を受けて、現在処
理しているパケット処理を一時中断する。さらに、送信
命令を受けて、パケット処理制御回路２０（図１）は、
受信パケットの処理を一時停止した状態で、ＷＲＳパケ
ットのヘッダとデータとを生成する。生成されたＷＲＳ
パケットは、送信フィルタ１９（図１）、送信バッファ
１７（図１）、リンクコア回路１４（図１）、物理層コ
ントローラ１３（図１）を介してバスＢ１から送信され
る。

【００９４】次いで、プロデューサであるＤＶＣ３００
において、バスＢ１からパケット送受信処理装置３に入
力された受信パケット（ＷＲＳ）は、物理層コントロー
ラ１３（図１）、リンクコア回路１４（図１）を通して
パケットフィルタ回路１５（図１）に入力される。そし
て、このＷＲＳパケットに対する応答として、“Ａｃｋ
＿ｃｏｍｐｌｅｔｅ”の値を有するａｃｋパケットをバ
スＢ１に送信する。

【００９５】次いで、コンスーマであるプリンタ２００
において、ＣＰＵはパケット処理再実行命令をパケット
処理制御回路２０（図１）に送る。これにより、一時停
止していたパケットの処理が再開される。すなわち、パ
ケット送受信処理装置２内のパケットフィルタ回路１５
（図１）は、受信されたａｃｋパケットの内容を解析
し、その結果をレジスタ２１（図１）に出力するととも
に、制御信号ＣＴ１をパケット処理制御回路２０（図
１）に出力する。パケット処理制御回路２０（図１）
は、この制御信号ＣＴ１に応答して、トランザクション
を終了し、一時停止中の受信パケット処理を再実行す
る。

【００９６】プロデューサであるＤＶＣ３００は、ＷＲ
Ｓパケットを受信することによって次のトランザクショ
ンを開始する。しかし、コンスーマであるプリンタ２０
０は、パケット処理を再実行している間、レジスタ２１
（図１）内のＡｃｋコントロール変数２１ａ（図１）の
値を“Ａｃｋ＿ｂｕｓｙ”に設定することによって、プ
ロデューサからの要求パケットを受信しない処理を行
う。そして、受信パケットの処理の再実行が終了する
と、パケット処理制御回路２０は、レジスタ２２のＡｃ
ｋコントロール変数２１ａの値を解除し、要求パケット
の受信を可能にする。コンスーマであるプリンタ２００
は、この時点から要求パケットを受信する。そして、さ
らに３回のトランザクション処理を行い、８ｋｂｙｔｅ
のデータをメモリ２６に格納して、転送が終了する。

【００９７】以上のように、このパケット送受信処理装
置においては、プロデューサ（ＤＶＣ３００）に対して
タイムアウトを生じさせることなくパケット処理を行う
ことができる。したがって、複数のトランザクションを
制御する必要がなく、パケット処理制御回路２０、およ
び処理シーケンスを簡素化することができる。＜プロデ
ューサ（ＤＶＣ３００）側にタイムアウトが生じた場合
＞ここでは、ＤＶＣ３００におけるパケット処理制御タ
イマ２２のタイムアウトは、２ｓｅｃに設定されている
ものとする。

【００９８】まず、プロデューサであるＤＶＣ３００に
おいて、ＢＷＲＱパケットを作成するために、メモリ４
０からデータ（２ｋｂｙｔｅ）がパケット処理制御回路
２０（図１）に送られる。パケット処理制御回路２０
（図１）は、送信パケット（ＢＷＲＱ）の作成を開始す
るとともにパケット処理制御タイマ２２（図１）に対し
て制御信号ＣＴ２ｂを出力する。この制御信号ＣＴ２ｂ
に応答して、パケット処理制御タイマ２２（図１）は時
間の計測を開始する。

【００９９】送信パケット（ＢＷＲＱ）の作成を開始し
てから２ｓｅｃ経過しても送信パケットが（ＢＷＲＱ）
送信されない場合、パケット制御タイマ２２は、タイム
・アウトを検出してこれをＣＰＵに知らせるとともに、
パケット処理制御回路２０（図１）に制御信号ＣＴ２ａ
を与える。この制御信号ＣＴ２ａに応答して、パケット
処理制御回路２０（図１）は、送信パケット（ＢＷＲ
Ｑ）の作成を中断する。

【０１００】予め設定した時間（２ｓｅｃ）を経過した
ので、ＣＰＵは、ハートビート処理を実行する。ハート
ビート処理が終了すると、ＣＰＵは、レジスタ２１の所
定のフィールドを設定する。これに応じて、パケット処
理制御回路２０（図１）は、送信パケット（ＢＷＲＱ）
の作成を再開する。

【０１０１】パケット処理制御回路２０（図１）で作成
された送信パケット（ＢＷＲＱ）は、送受信バッファ１
６（図１）、リンクコア回路１４（図１）、物理層コン
トローラ１３（図１）を通してバスＢ１から送信され
る。

【０１０２】次いで、コンスーマであるプリンタ２００
において、バスＢ１から受信したパケット（ＢＷＲＱ）
が、パケット送受信処理装置２内の物理層コントローラ
１３（図１）、リンクコア回路１４（図１）を介してパ
ケットフィルタ回路１５（図１）に入力される。

【０１０３】パケット処理制御回路２０（図１）は、パ
ケットフィルタ回路１５（図１）からの制御信号ＣＴ１
に応答して、レジスタ２１（図１）内のＡｃｋコントロ
ール変数２１ａ（図１）の値を“Ａｃｋ＿ｂｕｓｙ”に
設定する。受信されたパケット（ＢＷＲＱ）は、パケッ
トフィルタ回路１５（図１）、送受信バッファ１６（図
１）を介してパケット処理制御回路２０（図１）に入力
される。パケット処理回路２０（図１）で処理されたデ
ータは、メモリ２６に格納される。メモリ２６にデータ
を格納した後、パケット処理制御回路２０（図１）は、
ＷＲＳパケットのヘッダとデータとを生成する。生成さ
れたＷＲＳパケットは、送信フィルタ１９（図１）、送
信バッファ１７（図１）、リンクコア回路１４（図
１）、物理層コントローラ１３（図１）を介してバスＢ
１から送信される。

【０１０４】次いで、プロデューサであるＤＶＣ３００
において、バスＢ１からパケット送受信処理装置３に入
力された受信パケット（ＷＲＳ）が物理層コントローラ
１３（図１）、リンクコア回路１４（図１）を通してパ
ケットフィルタ回路１５（図１）に入力される。そし
て、このＷＲＳパケットに対する応答として、“Ａｃｋ
＿ｃｏｍｐｌｅｔｅ”の値を有するａｃｋパケットをバ
スＢ１に送信する。

【０１０５】次いで、コンスーマであるプリンタ２００
において、パケット送受信処理装置２内のパケットフィ
ルタ回路１５（図１）は、受信されたａｃｋパケットの
内容を解析し、その結果をレジスタ２１（図１）に出力
するとともに、制御信号ＣＴ１をパケット処理制御回路
２０（図１）に出力する。パケット処理制御回路２０
（図１）は、レジスタ２１（図１）内のＡｃｋコントロ
ール変数２１ａ（図１）の値を解除する。これにより、
パケットの受信が可能となる。このように、パケット処
理制御回路２０（図１）は、制御信号ＣＴ１に応答して
トランザクションを終了し、次のトランザクションを開
始する。

【０１０６】次いで、プロデューサであるＤＶＣ３００
において、次のトランザクションを開始するために、要
求パケット（ＢＷＲＱ）が作成され、送信される。

【０１０７】以上の処理を４回実行することにより、８
ｋｂｙｔｅのデータが、コンスーマであるプリンタ２０
０に送信される。

【０１０８】以上のように、このパケット送受信処理装
置においては、パケット作成からの時間管理をし、任意
にパケットの作成、一時停止、再開ができるために、ト
ランザクション実行中の任意の時間に別のトランザクシ
ョン処理（ハートビート処理等）を行うことができる。

【０１０９】

【発明の効果】この発明によるパケット送受信処理装置
では、パケットの送受信に関するトランザクションにＣ
ＰＵが関与することがないためデータ転送の高速化が図
れる。

【０１１０】また、パケットの作成から送信まで、およ
びパケット受信から処理終了の時間管理およびパケット
処理の一時停止、再開を任意に行うことができるので、
トランザクション中の別のトランザクションを割り込ま
せることが容易にできる。

【０１１１】また、受信パケット処理中のパケット受信
を制御することができるため、処理を簡潔にできる。

【０１１２】また、受信パケット処理中でも受信パケッ
トに対する送信パケットを送信できるため、シーケンス
の自由度を向上することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるパケット送受信処
理装置の構成を示すブロック図である。

【図２】図１に示したパケット処理制御回路の構成を示
すブロック図である。

【図３】図１に示したリンクコア回路からバスに出力さ
れるＢＷＲＱ（Ｂｌｏｃｋ Ｗｒｉｔｅ Ｒｅｑｕｅｓ
ｔ）パケットのフォーマットを示す図である。

【図４】図１に示したリンクコア回路からバスに出力さ
れるＱＷＲＱ（ＱｕａｄｌｅｔＷｒｉｔｅ Ｒｅｑｕｅ
ｓｔ）パケットのフォーマットを示す図である。

【図５】図１に示したリンクコア回路からバスに出力さ
れるＷＲＳ（Ｗｒｉｔｅ Ｒｅｐｏｎｓｅ）パケットの
フォーマットを示す図である。

【図６】図１に示したリンクコア回路からバスに出力さ
れるＢＲＲＱ（Ｂｌｏｃｋ Ｒｅａｄ Ｒｅｑｕｅｓ
ｔ）パケットのフォーマットを示す図である。

【図７】図１に示したリンクコア回路からバスに出力さ
れるＢＲＲＳ（Ｂｌｏｃｋ Ｒｅａｄ Ｒｅｓｐｏｎｓ
ｅ）パケットのフォーマットを示す図である。

【図８】図１に示したリンクコア回路に書き込まれるＢ
ＷＲＱ（Ｂｌｏｃｋ Ｗｒｉｔｅ Ｒｅｑｕｅｓｔ）パ
ケットのフォーマットを示す図である。

【図９】図１に示したリンクコア回路に書き込まれるＱ
ＷＲＱ（Ｑｕａｄｌｅｔ Ｗｒｉｔｅ Ｒｅｑｕｅｓ
ｔ）パケットのフォーマットを示す図である。

【図１０】図１に示したリンクコア回路に書き込まれる
ＷＲＳ（Ｗｒｉｔｅ Ｒｅｐｏｎｓｅ）パケットのフォ
ーマットを示す図である。

【図１１】図１に示したリンクコア回路に書き込まれる
ＢＲＲＱ（Ｂｌｏｃｋ ＲｅａｄＲｅｑｕｅｓｔ）パケ
ットのフォーマットを示す図である。

【図１２】図１に示したリンクコア回路に書き込まれる
ＢＲＲＳ（Ｂｌｏｃｋ ＲｅａｄＲｅｓｐｏｎｓｅ）パ
ケットのフォーマットを示す図である。

【図１３】図１に示したパケット送受信処理装置を用い
たパケット通信システムの構成を示すブロック図であ
る。

【図１４】ＩＥＥＥ１３９４の非同期転送のシーケンス
を示す図である。

【図１５】Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｏｎｎｅｃｔ
ｉｏｎのシステムの構成を示す図である。

【図１６】Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｏｎｎｅｃｔ
ｉｏｎのシーケンスを示す図である。

【図１７】Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｏｎｎｅｃｔ
ｉｏｎのシーケンスを示す図である。

【図１８】従来のパケット送受信処理装置の構成を示す
図である。

【符号の説明】

１−３ パケット送受信処理装置 １３ 物理層コントローラ １４ リンクコア回路 １５ パケットフィルタ回路 １６ 送受信バッファ １７ 送信バッファ １８ パケット受信バッファ １９ 送信フィルタ ２０ パケット処理制御回路 ２１ レジスタ ２２ パケット処理制御タイマー

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/08 H04L 12/28 H04L 12/56

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＰＵに接続されたパケット送受信処理
   装置であって、 外部からバスを介して供給されるパケットを受信するリ
   ンクコア回路と、 前記リンクコア回路によって受信された受信パケットに
   対する処理を行い、前記受信パケットに対応する送信パ
   ケットを作成して前記リンクコア回路に供給するパケッ
   ト処理制御回路とを備え、 前記リンクコア回路はさらに、前記パケット処理制御回
   路からの送信パケットを前記バスに送信し、 前記パケット送受信処理装置はさらに、 前記リンクコア回路によってパケットが受信されてから
   の時間を計測し、当該計測時間が予め定められた時間に
   達すると信号を発生するパケット処理制御タイマを備
   え、 前記パケット処理制御回路は、前記パケット処理制御タ
   イマからの信号に応答して前記受信パケットに対する処
   理を中断し、前記受信パケットに対応する送信パケット
   を生成した後、前記受信パケットに対する処理を再開す
   る ことを特徴とするパケット送受信処理装置。
2. 【請求項２】 ＣＰＵに接続されたパケット送受信処理
   装置であって、 外部からバスを介して供給されるパケットを受信するリ
   ンクコア回路と、 前記リンクコア回路によって受信された受信パケットに
   対する処理を行い、前記受信パケットに対応する送信パ
   ケットを作成して前記リンクコア回路に供給するパケッ
   ト処理制御回路とを備え、 前記リンクコア回路はさらに、前記パケット処理制御回
   路からの送信パケットを前記バスに送信し、 前記パケット処理制御回路は、 前記受信パケットに対する処理を行っている間は、前記
   バスを介して外部から供給されるパケットを受け取るこ
   とを禁止するように前記リンクコア回路を制御する こと
   を特徴とするパケット送受信処理装置。
3. 【請求項３】 請求項１に記載のパケット送受信処理装
   置において、 前記パケット処理制御回路は、 前記受信パケットに対する処理を行っている間は、前記
   バスを介して外部から供給されるパケットを受け取るこ
   とを禁止するように前記リンクコア回路を制御すること
   を特徴とするパケット送受信処理装置。
4. 【請求項４】 請求項１または２に記載のパケット送受
   信処理装置において、 前記リンクコア回路によって受信された受信パケットの
   識別情報に基づいて当該受信パケットを処理すべきか否
   かを判断し、処理すべきと判断した受信パケットを前記
   パケット処理制御回路に供給するパケットフィルタ回路
   をさらに備えることを特徴とするパケット送受信処理装
   置。
5. 【請求項５】 請求項４に記載のパケット送受信処理装
   置において、 前記パケットフィルタ回路は、 前記受信パケットの識別情報、および前記パケット処理
   制御回路による前記受信パケットに対する処理の結果に
   基づいて、前記リンクコア回路が次に受信するであろう
   パケットのヘッダ情報を予測し、当該予測結果と前記リ
   ンクコア回路が次に受信したパケットのヘッダ情報とを
   比較し、この比較結果によって前記リンクコア回路が次
   に受信したパケットを保持するか否かを決定し、保持す
   ることに決定したパケットのみを前記パケット処理制御
   回路に供給することを特徴とするパケット送受信処理装
   置。
6. 【請求項６】 ＣＰＵに接続されたパケット送受信処理
   装置であって、 送信パケットを生成するパケット処理制御回路と、 前記パケット処理制御回路によって生成された送信パケ
   ットをバスを介して外部に送信するリンクコア回路と、前記パケット処理制御回路が送信パケットの作成を開始
   してからの時間を計測し、当該計測時間が予め設定され
   た時間を経過しても当該送信パケットが送信されない場
   合に信号を発生するパケット処理制御タイマとを備え、 前記パケット処理制御回路は、前記パケット処理制御タ
   イマからの信号に応答して当該送信パケットの作成を中
   断し、前記ＣＰＵによる別のトランザクション 処理が終
   了すると当該送信パケットの作成を再開する ことを特徴
   とするパケット送受信処理装置。
7. 【請求項７】 請求項１、２、６のいずれか１つに記載
   のパケット送受信処理装置において、 前記パケット処理制御回路は、 パケットの送信からパケットの受信、または、パケット
   の受信からパケットの送信の一連のトランザクション制
   御をするトランザクション制御回路と、 パケットの自動分割、および、全てのトランザクション
   制御を行うパケットエンジン回路と、 パケットの識別情報を含んだヘッダを有し、データフィ
   ールドを含まないパケットの作成および送信制御を行う
   ヘッダ制御回路と、 パケットの識別情報を含んだヘッダを有し、データフィ
   ールドを含むパケットの作成および送信制御を行うデー
   タフィールド制御回路と、 受信したパケットのデータフィールド処理制御を行うデ
   ータ処理回路とを含むことを特徴とするパケット送受信
   処理装置。
8. 【請求項８】 請求項７に記載のパケット送受信処理装
   置において、 前記トランザクション制御回路は、送信パケットの作成
   から送信まで、または、パケットを受信してから当該受
   信パケットに対する処理が完了するまでの時間を管理
   し、前記ＣＰＵに結果を出力することを特徴とするパケ
   ット送受信処理装置。