JP3837857B2 - 信号処理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路に関するものである。
【0002】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するIEEE(The Institute of Electrical and Electronic Engineers) 1394、High Performance Serial Busが規格化された。
【0003】
このIEEE1394シリアルインタフェースのデータ転送には、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス(Asynchronous) 転送と、あるノードから125μsに1回必ずデータが送られるアイソクロナス(Isochronous) 転送がある。
【0004】
このように、2つの転送モードを有するIEEE1394シリアルインタフェースでのデータは、パケット単位で転送が行われる。
【0005】
図8は、アイソクロナス通信における1ソースパケットのバイトサイズを示す図である。図8(A)はDVB(Digital Video Broadcast) 仕様時、図8(B)はDSS(Digital Satelite System) 仕様時のパケットサイズを示している。
【0006】
DVB仕様時のソースパケットサイズは、図8(A)に示すように、4バイトのソースパケットヘッダ(SPH;Source Packet Header)と188バイトのデータの192バイトである。
【0007】
これに対して、DSS仕様時のソースパケットサイズは、図8(B)に示すように、4バイトのソースパケットヘッダ(SPH)、10バイトの付加データ、および130バイトのデータの144バイトである。
付加バイトはソースパケットヘッダとデータとの間に挿入される。なお、IEEE1394規格では、取り扱う最小データの単位は1クワドレット(quadlet) (=4バイト=32ビット)であるため、トランスポートストリームデータと付加データの合計が32ビット単位で構成できる設定であることが必要である。
ただし、デフォルトでは付加バイトなしで設定される。
【0008】
図9は、IEEE1394規格のアイソクロナス通信でデータを送信させるときの元のデータと、実際に送信されるパケットとの対応関係の一例を示す図である。
【0009】
図9に示すように、元のデータであるソースパケットは、4バイトのソースパケットヘッダと、データ長を調整するためのパディングデータを付加された後、所定の数のデータブロックに分割される。
なお、パケットを転送するときのデータの単位が1クワドレット(4バイト)であることから、データブロックや各種ヘッダなどのバイト長は、全て4の倍数に設定される。
【0010】
図10は、ソースパケットヘッダのフォーマットを示す図である。
図10に示すように、ソースパケットヘッダのうち、25ビットには、たとえば上述したDVB方式等のディジタル衛星放送等で利用されているMPEG(Moving Picture Experts Group)−TS(Transport Stream)データをアイソクロナス通信で送信するときに、ジッタを抑制するために利用されるタイムスタンプ(Time Stamp)が書き込まれる。
【0011】
そして、このようなパケットヘッダやCIP(Common Isochronous Packet) ヘッダ等のデータが、所定の数のデータブロックに付加されることによりパケットが生成される。
【0012】
図11はアイソクロナス通信用パケットの基本構成例を示す図である。
図11に示すように、アイソクロナス通信のパケットは、第1クワドレットが1394ヘッダ(Header)、第2クワドレットがヘッダCRC(Header-CRC)、第3クワドレットがCIPヘッダ1(CIP-Header1)、第4クワドレットがCIPヘッダ2(CIP-Header2)、第5クワドレットがソースパケットヘッダ(SPH)で、第6クワドレット以降がデータ領域である。そして、最後のクワドレットがデータCRC(Data-CRC)である。
【0013】
1394ヘッダは、データ長を表すdata-length 、このパケット転送されるチャネルの番号(0〜63のいずれか)を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードsyにより構成されている。
ヘッダCRCは、パケットヘッダの誤り検出符号である。
【0014】
CIPヘッダ1は、送信ノード番号のためのSID(Source node ID)領域、データブロックの長さのためのDBS(Data Block Size) 領域、パケット化におけるデータの分割数のためのFN(Fraction Number) 領域、パディングデータのクワドレット数のためのQPC(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのSPH領域、アイソクロナスパケットの数を検出するカウンタのためのDBC(Data Block Continuty Counter)領域により構成されている。
なお、DBS領域は、1アイソクロナスパケットで転送するクワドレット数を表す。
【0015】
CIPヘッダ2は、転送されるデータの種類を表す信号フォーマットのためのFMT領域、および信号フォーマットに対応して利用されるFDF(Format Dependent Field)領域により構成されている。
【0016】
SPHヘッダは、トランスポートストリームパケットが到着した順に固定の遅延値を加えた値が設定されるタイムスタンプ領域を有している。
また、データCRCは、データフィールドの誤り検出符号である。
【0017】
上述した構成を有するパケットの送受信を行うIEEE1394シリアルインタフェースの信号処理回路は、主としてIEEE1394シリアルバスを直接ドライブするフィジカル・レイヤ回路と、フィジカル・レイヤ回路のデータ転送をコントロールするリンク・レイヤ回路とにより構成される。
【0018】
【発明が解決しようとする課題】
上述したIEEE1394シリアルインタフェースにおけるアイソクロナス通信系では、たとえば図12に示すように、アプリケーション側であるMPEGトランスポータ(Transporter) 1にリンク・レイヤ回路2が接続され、リンク・レイヤ回路2はフィジカル・レイヤ回路3を介してシリアルインタフェースバスBSに接続されている。
そして、IEEE1394シリアルインタフェースのデータ転送では、送信データおよび受信データは一旦リンク・レイヤ回路2に設けられたFIFO(First-In First-Out)メモリ(以下、単にFIFOという)等の記憶装置に格納される。実際には、アシンクロナスパケット用FIFOとアイソクロナスパケット用FIFOとは別個に設けられる。
【0019】
ところで、上述したように通常のMPEGのトランスポートストリームデータの1ソースパケットを分割して送信することがある。
しかし、現在のIEEE1394シリアルインタフェースの信号処理回路では、1ソースパケットを分割あるいは複数のソースパケットを連結して送信する処理系システムが確立されていない。
【0020】
たとえば、現在のシステムでは、図13に示すように、送信データがある場合にはデータの送信を行うが、送信データがない場合には送信側はシリアルバスに対してアイドル(Idle)状態になる。
ただし、送信側がアイドル状態にあったとしても最大ピーク時の帯域を確保しなければならないため、他のノードの送信系が使用することができない。
【0021】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、シリアルインタフェースバスを効率良く使用することができる信号処理回路を提供することにある。
【0022】
【課題を解決するための手段】
上記目的を達成するため、本発明は、自ノードとシリアルインタフェースバスを介して接続された他ノード間でパケットの送信を行う信号処理回路であって、入力されるトランスポートストリームパケットを入力レートに応じて、分割したものをアイソクロナスパケットとして送信するために、あらかじめストリームのレートに応じて設定されている分割数がセットされるコンフィギュレーションレジスタと、トランスポートストリームデータを受けて、アイソクロナス通信用にデータ長を調整し、かつタイムスタンプを設定したソースパケットヘッダを付加し、上記コンフィギュレーションレジスタに設定された分割数に基づき分割したストリームパケットを上記シリアルインタフェースバスに送出する送信系処理回路と、シリアルインタフェースバスを、分割されて伝送されてきたアイソクロナス通信用パケットを受けて、ヘッダの内容を解析し、データを復元し、受信パケットのソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータとサイクルタイマによるサイクルタイムを比較し、サイクルタイムがタイムスタンプデータより大きい場合にはソースパケットヘッダを除くデータをトランスポートストリームデータとして出力し、エラービットがセットされていて、DBC不連続マークがセットされているパケットを出力する場合には、エラービットをリセットし、エラーパケットを1つ出力する受信系処理回路とを有する。
【0023】
また、本発明は、自ノードとシリアルインタフェースバスを介して接続された他ノード間でパケットの送信を行う信号処理回路であって、入力されるトランスポートストリームパケットを入力レートに応じて、合成したものをアイソクロナスパケットとして送信するために、あらかじめストリームのレートに応じて設定されている合成数がセットされるコンフィギュレーションレジスタと、トランスポートストリームデータを受けて、アイソクロナス通信用にデータ長を調整し、かつタイムスタンプを設定したソースパケットヘッダを付加し、上記コンフィギュレーションレジスタに設定された合成数に基づき合成したストリームパケットを上記シリアルインタフェースバスに送出する送信系処理回路と、シリアルインタフェースバスを、合成されて伝送されてきたアイソクロナス通信用パケットを受けて、ヘッダの内容を解析し、データを復元し、受信パケットのソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータとサイクルタイマによるサイクルタイムを比較し、サイクルタイムがタイムスタンプデータより大きい場合にはソースパケットヘッダを除くデータをトランスポートストリームデータとして出力し、エラービットがセットされていて、DBC不連続マークがセットされているパケットを出力する場合には、エラービットをリセットし、エラーパケットを1つ出力する受信系処理回路とを有する。
【0024】
また、本発明は、自ノードとシリアルインタフェースバスを介して接続された他ノード間でパケットの送信を行う信号処理回路であって、入力されるトランスポートストリームパケットを入力レートに応じて、分割または合成したものをアイソクロナスパケットとして送信するために、あらかじめストリームのレートに応じて設定されている分割数または合成数がセットされるコンフィギュレーションレジスタと、トランスポートストリームデータを受けて、アイソクロナス通信用にデータ長を調整し、かつタイムスタンプを設定したソースパケットヘッダを付加し、上記コンフィギュレーションレジスタに設定された分割数または合成数に基づき分割または合成したストリームパケットを上記シリアルインタフェースバスに送出する送信系処理回路と、シリアルインタフェースバスを、合成されて伝送されてきたアイソクロナス通信用パケットを受けて、ヘッダの内容を解析し、データを復元し、受信パケットのソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータとサイクルタイマによるサイクルタイムを比較し、サイクルタイムがタイムスタンプデータより大きい場合にはソースパケットヘッダを除くデータをトランスポートストリームデータとして出力し、エラービットがセットされていて、DBC不連続マークがセットされているパケットを出力する場合には、エラービットをリセットし、エラーパケットを1つ出力する受信系処理回路とを有する。
【0025】
また、本発明では、各送信パケットに、シリアルインタフェースバスにおけるジッタを抑制し、受信側のデータ出力時間を決定するタイムスタンプを付加する手段を有する。
【0026】
本発明によれば、データ処理回路において、たとえばトランスポートストリームパケットを送信する場合には、入力されるストリームパケットが入力レートに応じてあらかじめ設定された分割数、または合成数に基づいて分割または合成されてシリアルインタフェースバスに送出される。
これらの分割数、または合成数は、ストリームのピークレートに応じて設定される。
また、シリアルインタフェースバスに送出される各パケットには、シリアルインタフェースバスにおけるジッタを抑制し、受信側のデータ出力時間を決定するタイムスタンプが付加される。
【0027】
【発明の実施の形態】
第1実施形態
図1は、IEEE1394シリアルインタフェースに適用される本発明に係るMPEG用信号処理回路の一実施形態を示すブロック構成図である。
【0028】
この信号処理回路は、リンク・レイヤ回路10、フィジカル・レイヤ回路20、ホストコンピュータとしてのCPU30により構成されている。また、40はMPEGトランスポータを示している。
【0029】
リンク・レイヤ回路10は、CPU30の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路20の制御を行う。
具体的には、図1に示すように、リンクコア(Link Core))101、ホストインタフェース回路(Host I/F)102、アプリケーションインタフェース回路(AP I/F) 103、送信用FIFO(AT-FIFO)104a、受信用FIFO(AR-FIFO)104bからなるアシンクロナス通信用FIFO104、セルフID用リゾルバ(Resolver)105、アイソクロナス通信用送信前処理回路(TXPRE) 106、アイソクロナス通信用送信後処理回路(TXPRO) 107、アイソクロナス通信用受信前処理回路(RXIPRE)108、アイソクロナス通信用受信後処理回路(RXIPRO)109、アイソクロナス通信用FIFO(I-FIFO)110、およびコンフィギュレーションレジスタ(Configuration Register、以下CFRという)111により構成されている。
【0030】
図1の回路おいて、ホストインタフェース回路102、アシンクロナス通信の送信用FIFO104a、受信用FIFO104bおよびリンクコア101によりアシンクロナス通信系回路が構成される。
そして、アプリケーションインタフェース回路103、送信前処理回路106、送信後処理回路107、受信前処理回路108、受信後処理回路109、FIFO110およびリンクコア101によりアイソクロナス通信系回路が構成される。
【0031】
リンクコア101は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのIEEE1394シリアルバスBSを直接ドライブするフィジカル・レイヤ回路20とのインタフェース回路、125μs毎にリセットされるサイクルタイマ、サイクルモニタやCRC回路から構成されている。そして、たとえばサイクルタイマ等の時間データ等はCFR111を通してアイソクロナス通信系処理回路に供給される。
【0032】
ホストインタフェース回路102は、主としてホストコンピュータとしてのCPU30と送信用FIFO104a、受信用FIFO104bとのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、CPU30とCFR111との各種データの送受信の調停を行う。
たとえばCPU30からは、アイソクロナス通信用パケットのSPH(ソースパケットヘッダ)に設定されるタイムスタンプ用遅延時間Txdelay がホストインタフェース回路102を通してCFR111にセットされる。
【0033】
さらに、CPU30からは入力されるトランスポートストリームパケットを入力レートに応じて、分割または合成したものをアイソクロナスパケットとして送信するために、あらかじめストリームのピークレートに応じて設定されている分割数、または合成数がホストインタフェース回路102を通してCFR111にセットされる。
【0034】
具体的には、CFR111のNODBレジスタに分割数が設定され、NOSPレジスタに合成数が設定される。
図2は、DVB仕様時の送信可能なトランスポートストリームデータのデータレートとNODBレジスタに設定される分割数およびNOSPレジスタに設定される合成数、並びに送信データ数(ブロックまたはパケット数)との対応関係を示す図である。
また、図3は、DSS仕様時の送信可能なトランスポートストリームデータのデータレートとNODBレジスタに設定される分割数およびNOSPレジスタに設定される合成数、並びに送信データ数(ブロックまたはパケット数)との対応関係を示す図である。
【0035】
CPU30からは、仕様に応じて、たとえば図2または図3に示すように入力されるトランスポートストリームパケットの入力レートが低レート、たとえば1.5Mbps〜6.0Mbpsの場合には、NODBレジスタにレートに応じた分割数が設定され、高レート、たとえば16.6Mbps以上の場合にはNOSPレジスタにレートに応じた合成数が設定される。
【0036】
なお、分割できる最低の大きさは1データブロックである。
DVB仕様時、1データブロックは24バイトで構成されることから、結果的に1パケットを1/8に分割して送信することができる。
また、合成できる最高の大きさはたとえば15パケットである。ただし、そのサイクルで送信可能なパケットが合成数より少ないときは、FIFO110に格納された全てのパケットを合成して送信することが可能である。
【0037】
図4に、低レートの場合に、トランスポートストリームデータを分割なしで送信した場合と、2分割して1/2パケットで送信した場合のバスにおける転送形態を示し、図5に、高レートの場合に、トランスポートストリームデータを分割なしで送信した場合と、合成して2パケットで送信した場合のバスにおける転送形態を示す。
図に示すように、分割または合成して転送する機能を有していることから、バスの帯域が有効に使用される。
【0038】
送信用FIFO104aには、IEEE1394シリアルバスBSに伝送させるアシンクロナス通信用パケットが格納され、受信用FIFO104bにはIEEE1394シリアルバスBSを伝送されてきたアシンクロナス通信用パケットが格納される。
【0039】
アプリケーションインタフェース回路103は、MPEGトランスポータ40とアイソクロナス通信用送信前処理回路106およびアイソクロナス通信用受信後処理回路109とのクロック信号や制御信号等を含むMPEGトランスポートストリームデータの送受信の調停を行う。
【0040】
リゾルバ105は、IEEE1394シリアルバスBSを伝送されてきたセルフIDパケットを解析し、CFR111に格納する。
【0041】
送信前処理回路106、アプリケーションインタフェース回路103を介してMPEGトランスポータ40によるMPEGトランスポートストリームデータを受けて、IEEE1394規格のアイソクロナス通信用としてクワドレット(4バイト)単位にデータ長を調整し、かつ4バイトのソースパケットヘッダ(SPH)を付加し、FIFO110に格納する。
【0042】
ソースパケットヘッダを付加するときに、アイソクロナス通信で送信するときにジッタを抑制するために利用され、受信側のデータ出力時間を決定するタイムスタンプを設定するが、この設定は以下のように行われる。
まず、MPEGトランスポータ40からパケットの最終データを受け取ったタイミングで内部のサイクルレジスタの値をラッチする。
次に、CPU30からホストインタフェース回路102を介してCFR111にセットされた遅延時間Txdelay を上記サイクルレジスタの値に加算する。
そして、加算した値をタイムスタンプとして、受け取ったパケットのソースパケットヘッダに挿入(設定)する。
【0043】
図6は、ソースパケットヘッダにおけるタイムスタンプの具体的な構成を説明するための図である。
図6に示すように、受信側のデータ出力時間を決定するためのタイムスタンプは、25ビットで現時刻を表す。
すなわち、タイムスタンプは25ビットで構成され、下位12ビットがサイクルオフセットCO(cycle-offset)領域、上位13ビットがサイクルカウントCC(cycle-count) 領域として割り当てられている。
サイクルオフセットは0〜3071(12b 101111111111)の125μsをカウントし(クロックCLK=24.576MHz)、サイクルカウントは0〜7999(13b 1111100111111)の1秒をカウントするものである。
したがって、原則として、タイムスタンプの下位12ビットは3072以上を示すことはなく、上位13ビットは8000以上を示すことはない。
【0044】
送信後処理回路107は、FIFO110に格納されたソースパケットヘッダを含むデータに対して図11に示すように、1394ヘッダ、CIPヘッダ1,2を付加してリンクコア101の送信回路に出力する。
たとえば図2または図3に示すように、DVBまたはDSS仕様のいずれかに応じて、CFR111のNODBレジスタに設定された分割数、あるいは、NOSPレジスタに設定された合成数に基づき、FIFO110に格納さているデータを分割または合成してリンクコア101に出力する。
なお、送信可能なパケットが合成数より少ないときは、FIFO110に格納された全てのパケットを合成して送信する。
【0045】
送信フォーマットは、具体的には、たとえば図11に示すように、データ長を表すdata-length 、このパケット転送されるチャネルの番号(0〜63のいずれか)を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードsyにより構成した1394ヘッダ、送信ノード番号のためのSID(Source node ID)領域、データブロックの長さのためのDBS(Data Block Size) 領域、パケット化におけるデータの分割数のためのFN(Fraction Number) 領域、パディングデータのクワドレット数のためのQPC(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのSPH領域、アイソクロナスパケットの数を検出するカウンタのためのDBC(Data Block Continuty Counter)領域により構成したCIPヘッダ1、並びに転送されるデータの種類を表す信号フォーマットのためのFMT領域、および信号フォーマットに対応して利用されるFDF(Format Dependent Field)領域により構成したCIPヘッダ2を付加する。
【0046】
なお、以上のヘッダの各内容の中で、データブロックの長さのためのデータブロックサイズDBSと、パケット化におけるデータの分割数のためのフラクションナンバーと、1つのソースパケットサイズSPSとは、次の関係式を満足する。
【数1】
SPS=DBS×FN …(1)
【0047】
また、アイソクロナスパケットの数を検出するカウンタのためのDBCは、データブロックを1つ送る毎に1カウントアップして送信される。
【0048】
受信前処理回路108は、リンクコア101を介してIEEE1394シリアルバスBSを、たとえば分割されて伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの1394ヘッダ、CIPヘッダ1,2等の内容を解析し、データを復元してソースパケットヘッダとデータをFIFO110に格納する。
そして、ヘッダの解析処理を行って、たとえば分割パケットのCIPヘッダ1の第1クワドレットに設定されているDBCの値とFNの値とDBSとの値を用いて、先頭パケットの判断、パケット抜けが生じ途中パケットがこない場合にそのパケット抜けを判断し、正常パケットのFIFO110への格納処理を行う。
【0049】
受信後処理回路109は、FIFO110に格納されたソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータ(TS)とリンクコア101内にあるサイクルタイマによるサイクルタイム(CT)を比較し、サイクルタイムCTがタイムスタンプデータTSより大きい場合には、FIFO110に格納されているソースパケットヘッダを除くデータをアプリケーションインタフェース回路103を介し、MPEG用トランスポートストリームデータとしてMPEGトランスポータ40に出力する。
そして、たとえばFIFO110の読み出し時に、エラービットERMが「1」にセットされている場合には、すなわちDBC不連続マークがセットされているパケットを出力する場合には、まずエラービットをリセットし、たとえばダミーのエラーパケットを1つ出力する。なお、このエラーパケットはDBCの不連続を示すために、FIFOにないパケットを挿入するものである。
なお、次のデータ読み出しは、もはやDBC不連続マークはセットされていないことから、FIFO110から通常通り行う。
【0050】
次に、アイソクロナス通信用パケットをIEEE1394シリアルバスBSに送信する場合の動作を説明する。
【0051】
送信時には、CPU30によりタイムスタンプとして加算すべき遅延時間Txdelay がホストインタフェース回路102を通してCFR111にセットされる。また、CPU30からは入力されるトランスポートストリームパケットを入力レートに応じて、分割または合成したものをアイソクロナスパケットとして送信するために、あらかじめストリームのピークレートに応じて設定されている分割数、または合成数がホストインタフェース102を通してCFR111にセットされる。
【0052】
送信前処理回路106においては、受信側のデータ出力時間を決定するタイムスタンプが、MPEGトランスポータ40からパケットの最終データを受け取ったタイミングで内部のサイクルレジスタの値に、CPU30からホストインタフェース102を介してCFR111にセットされた遅延時間Txdelay が加算されて、加算した値がタイムスタンプとして、受け取ったパケットのソースパケットヘッダに挿入される。
【0053】
そして、送信後処理回路107において、CFR111にセットされているDVBまたはDSS仕様のいずれかに応じて、CFR111のNODBレジスタに設定された分割数、あるいは、NOSPレジスタに設定された合成数に基づき、FIFO110に格納さているデータが分割または合成されて、図11に示すように、1394ヘッダ、CIPヘッダ1,2が付加されてリンクコア101の送信回路に出力される。
これにより、分割あるいは合成され、また1ソースパケットで、リンクコア回路101、さらにはフィジカル・レイヤ回路20を通してシリアルインタフェースバスBSに転送される。
【0054】
図7は、DVB仕様時に4分割して1/4パケットで送信した場合のバスにおける転送形態例を示す図である。
図7に示すように、データを1/4分割して取り扱っていることから、1回の送信における送信量が少なくなり、通信に必要な帯域が抑えられている。
【0055】
また、分割する場合だけでなく、合成したデータを送信する場合には、送信するデータの平均レートが高いことからシリアルバスの帯域を使用してデータ転送が行われる。
【0056】
以上説明したように、本実施形態によれば、トランスポートストリームパケットを送信する場合には、入力されるストリームパケットが入力レートに応じてあらかじめ設定された分割数、または合成数に基づいて分割または合成するとともにシリアルインタフェースバスにおけるジッタを抑制し、受信側のデータ出力時間を決定するタイムスタンプを付加してシリアルインタフェースバスBSに送出する送信処理回路106,107、リンクコア101を設けたので、低レートの場合には1回の送信における送信量が少なくなり、通信に必要な帯域を抑えることができ、シリアルバスBSの帯域を効率良く使用することができる。
また、分割する場合だけでなく、合成したデータを送信する場合には、送信するデータの平均レートが高いことからシリアルバスの帯域を使用してデータ転送することができる。
【0057】
【発明の効果】
以上説明したように、本発明によれば、低レート、高レートにかかわらず、シリアルバスの帯域を効率良く使用することができる。
【図面の簡単な説明】
【図1】IEEE1394シリアルインタフェースに適用される本発明に係るMPEG用信号処理回路の一実施形態を示すブロック構成図である。
【図2】DVB仕様時の送信可能なトランスポートストリームデータのデータレートとNODBレジスタに設定される分割数およびNOSPレジスタに設定される合成数、並びに送信データ数(ブロックまたはパケット数)との対応関係を示す図である。
【図3】DSS仕様時の送信可能なトランスポートストリームデータのデータレートとNODBレジスタに設定される分割数およびNOSPレジスタに設定される合成数、並びに送信データ数(ブロックまたはパケット数)との対応関係を示す図である。
【図4】低レートの場合に、トランスポートストリームデータを分割なしで送信した場合と、2分割して1/2パケットで送信した場合のバスにおける転送形態例を示す図である。
【図5】高レートの場合に、トランスポートストリームデータを分割なしで送信した場合と、合成して2パケットで送信した場合のバスにおける転送形態例を示す図である。
【図6】タイムスタンプの具体的な構成を説明するための図である。
【図7】低レートの場合に、4分割して1/4パケットで送信した場合のバスにおける転送形態例を示す図である。
【図8】アイソクロナス通信における1ソースパケットのバイトサイズを示す図であって、(A)はDVB仕様時、(B)はDSS仕様時のパケットサイズを示す図である。
【図9】IEEE1394規格のアイソクロナス通信でデータを送信させるときの元のデータと、実際に送信されるパケットとの対応関係の一例を示す図である。
【図10】ソースパケットヘッダのフォーマットを示す図である。
【図11】アイソクロナス通信用パケットの基本構成例を示す図である。
【図12】IEEE1394シリアルインタフェースにおけるアイソクロナス通信系回路の基本構成を示すブロック図である。
【図13】低レートの場合に、トランスポートストリームデータを分割なしで送信した場合のバスにおける転送形態を示す図である。
【符号の説明】
10…リンク・レイヤ回路、101…リンクコア(Link Core))、102…ホストインタフェース回路(Host I/F)、103…アプリケーションインタフェース回路(AP I/F) 、104…アシンクロナス通信用FIFO、送信用FIFO(AT-FIFO)、104b…受信用FIFO(AR-FIFO)、105…セルフID用リゾルバ(Resolver)、106…アイソクロナス通信用送信前処理回路(TXPRE) 、107…アイソクロナス通信用送信後処理回路(TXPRO) 、108…アイソクロナス通信用受信前処理回路(RXIPRE)、109…アイソクロナス通信用受信後処理回路(RXIPRO)、110…アイソクロナス通信用FIFO(I-FIFO)、111…コンフィギュレーションレジスタ(CFR)、20…フィジカル・レイヤ回路、30…CPU、40…MPEGトランスポータ。
Claims (12)
- 自ノードとシリアルインタフェースバスを介して接続された他ノード間でパケットの送信を行う信号処理回路であって、
入力されるトランスポートストリームパケットを入力レートに応じて、分割したものをアイソクロナスパケットとして送信するために、あらかじめストリームのレートに応じて設定されている分割数がセットされるコンフィギュレーションレジスタと、
トランスポートストリームデータを受けて、アイソクロナス通信用にデータ長を調整し、かつタイムスタンプを設定したソースパケットヘッダを付加し、上記コンフィギュレーションレジスタに設定された分割数に基づき分割したストリームパケットを上記シリアルインタフェースバスに送出する送信系処理回路と、
シリアルインタフェースバスを、分割されて伝送されてきたアイソクロナス通信用パケットを受けて、ヘッダの内容を解析し、データを復元し、受信パケットのソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータとサイクルタイマによるサイクルタイムを比較し、サイクルタイムがタイムスタンプデータより大きい場合にはソースパケットヘッダを除くデータをトランスポートストリームデータとして出力し、エラービットがセットされていて、DBC不連続マークがセットされているパケットを出力する場合には、エラービットをリセットし、エラーパケットを1つ出力する受信系処理回路と
を有する信号処理回路。 - 上記分割数は、ストリームのピークレートに応じて設定されている
請求項1記載の信号処理回路。 - 上記ストリームパケットは、基準レートより低レートの場合に分割転送される
請求項1記載の信号処理回路。 - 各送信パケットに、シリアルインタフェースバスにおけるジッタを抑制し、受信側のデータ出力時間を決定するタイムスタンプを付加する手段
を有する請求項1記載の信号処理回路。 - 自ノードとシリアルインタフェースバスを介して接続された他ノード間でパケットの送信を行う信号処理回路であって、
入力されるトランスポートストリームパケットを入力レートに応じて、合成したものをアイソクロナスパケットとして送信するために、あらかじめストリームのレートに応じて設定されている合成数がセットされるコンフィギュレーションレジスタと、
トランスポートストリームデータを受けて、アイソクロナス通信用にデータ長を調整し、かつタイムスタンプを設定したソースパケットヘッダを付加し、上記コンフィギュレーションレジスタに設定された合成数に基づき合成したストリームパケットを上記シリアルインタフェースバスに送出する送信系処理回路と、
シリアルインタフェースバスを、合成されて伝送されてきたアイソクロナス通信用パケットを受けて、ヘッダの内容を解析し、データを復元し、受信パケットのソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータとサイクルタイマによるサイクルタイムを比較し、サイクルタイムがタイムスタンプデータより大きい場合にはソースパケットヘッダを除くデータをトランスポートストリームデータとして出力し、エラービットがセットされていて、DBC不連続マークがセットされているパケットを出力する場合には、エラービットをリセットし、エラーパケットを1つ出力する受信系処理回路と
を有する信号処理回路。 - 上記合成数は、ストリームのピークレートに応じて設定されている
請求項5記載の信号処理回路。 - 上記ストリームパケットは、基準レートより高レートの場合に合成転送される
請求項7記載の信号処理回路。 - 各送信パケットに、シリアルインタフェースバスにおけるジッタを抑制し、受信側のデータ出力時間を決定するタイムスタンプを付加する手段
を有する請求項5記載の信号処理回路。 - 自ノードとシリアルインタフェースバスを介して接続された他ノード間でパケットの送信を行う信号処理回路であって、
入力されるトランスポートストリームパケットを入力レートに応じて、分割または合成したものをアイソクロナスパケットとして送信するために、あらかじめストリームのレートに応じて設定されている分割数または合成数がセットされるコンフィギュレーションレジスタと、
トランスポートストリームデータを受けて、アイソクロナス通信用にデータ長を調整し、かつタイムスタンプを設定したソースパケットヘッダを付加し、上記コンフィギュレーションレジスタに設定された分割数または合成数に基づき分割または合成したストリームパケットを上記シリアルインタフェースバスに送出する送信系処理回路と、
シリアルインタフェースバスを、合成されて伝送されてきたアイソクロナス通信用パケットを受けて、ヘッダの内容を解析し、データを復元し、受信パケットのソースパケットヘッダのタイムスタンプの時間データを読み出し、読み出したタイムスタンプデータとサイクルタイマによるサイクルタイムを比較し、サイクルタイムがタイムスタンプデータより大きい場合にはソースパケットヘッダを除くデータをトランスポートストリームデータとして出力し、エラービットがセットされていて、DBC不連続マークがセットされているパケットを出力する場合には、エラービットをリセットし、エラーパケットを1つ出力する受信系処理回路と
を有する信号処理回路。 - 上記分割数、または合成数は、ストリームのピークレートに応じて設定されている
請求項9記載の信号処理回路。 - 上記ストリームパケットは、基準レートより低レートの場合には分割転送され、高レートの場合には合成転送される
請求項9記載の信号処理回路。 - 各送信パケットに、シリアルインタフェースバスにおけるジッタを抑制し、受信側のデータ出力時間を決定するタイムスタンプを付加する手段
を有する請求項9記載の信号処理回路。
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