JP2000183995A - データ処理回路 - Google Patents

データ処理回路

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JP2000183995A
JP2000183995A JP35473598A JP35473598A JP2000183995A JP 2000183995 A JP2000183995 A JP 2000183995A JP 35473598 A JP35473598 A JP 35473598A JP 35473598 A JP35473598 A JP 35473598A JP 2000183995 A JP2000183995 A JP 2000183995A
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Hisashi Tachibana
久 立花
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Sony Corp
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Abstract

(57)【要約】 【課題】 チャンネル選択用の外付け回路を用いること
なく、特定のチャンネルのデータを選択してデータ伝送
路に送出できるデータ処理回路を提供する。 【解決手段】 アプリケーションインタフェース回路１
０３において、ＭＰＥＧトランスポータ４１から入力し
たパケットイネーブル信号ＰＥＮ＿ＩＮに基づいて、デ
ータＤａｔａ＿ＩＮを構成する各パケットデータ内のチ
ャンネル識別データを抽出し、当該抽出したチャンネル
識別データとチャンネル指定データとを比較し、比較の
結果が一致を示す場合に、パケットイネーブル信号ＰＥ
Ｎ＿ＩＮをパケットイネーブル信号ＰＥＮ＿ＯＵＴ1 と
して送信前処理回路１０８に出力し、比較の結果が不一
致を示す場合に、無効を示すパケットイネーブル信号Ｐ
ＥＮ＿ＯＵＴ1 を送信前処理回路１０８に出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタルシリアル
インタフェースなどに用いられるデータ処理回路に関す
るものである。
【０００２】
【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規
格化された。
【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknowledge の
要求、受信確認を行うアシンクロナス（Asynchronous)
転送と、１２５μｓに１回必ずデータが送られるアイソ
クロナス(Isochronous) 転送がある。
【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。
【０００５】このようなＩＥＥＥ１３９４シリアルイン
タフェースに用いられるデータ処理回路は、図８に示す
ように、主としてＩＥＥＥ１３９４シリアルバスＢＵＳ
を直接ドライブするフィジカル・レイヤ回路１と、フィ
ジカル・レイヤ回路１のデータ転送をコントロールする
リンク・レイヤ回路２とにより構成される。
【０００６】上述したＩＥＥＥ１３９４シリアルインタ
フェースにおけるアイソクロナス通信系では、例えば図
８に示すように、リンク・レイヤ回路２はフィジカル・
レイヤ回路３を介してＩＥＥＥ１３９４シリアルバスＢ
ＵＳに接続されている。そして、リンク・レイヤ回路２
には、ＭＰＥＧ(Moving Picture coding Experts Grou
p) ２トランスポータやＤＶＣＲ(Digital Video Casset
te Recorder) などのアプリケーション３が接続され
る。
【０００７】
【発明が解決しようとする課題】ところで、例えば、デ
ジタル衛星放送などのデータは、デジタル衛星放送用の
セット・トップ・ボックスを介してリンク・レイヤ回路
２に供給されるが、セット・トップ・ボックスに供給さ
れるデータには複数のチャンネルが多重化されている。
【０００８】しがしながら、従来のＩＥＥＥ１３９４シ
リアルインタフェースのデータ処理回路は、複数のチャ
ンネルが多重化されたデータから特定のチャンネルだけ
を選択して出力することができない。したがって、チャ
ンネル選択用の外付けの回路を設け、ここで特定のチャ
ンネルのデータを抽出してリンク・レイヤ回路２に入力
させる必要があった。また、特定のチャンネルを選択し
た場合には、その選択したチャンネルに関する情報を付
加してシリアルインタフェースバスに送信したい場合が
あるが、ＩＥＥＥ１３９４シリアルインタフェースのデ
ータ処理回路では、チャンネルを選択し、当該選択した
チャンネルのデータに、当該チャンネルに関する情報を
付加するという機能を備えた構成は未だ実現されていな
い。
【０００９】本発明は、上述した従来技術に鑑みてなさ
れたものであり、チャンネル選択用の外付け回路を用い
ることなく、複数のチャンネルが多重化されたデータか
ら特定のチャンネルのデータを選択してデータ伝送路に
送出できるデータ処理回路を提供することを目的とす
る。また、本発明は、選択したチャンネルのデータと共
に、当該選択したチャンネルのデータに関する情報デー
タをデータ伝送路に送出できるデータ処理回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上述した目的を達成する
ために、本発明のデータ処理回路は、少なくとも一のチ
ャンネルのパケットデータを含む複数のパケットデータ
をアプリケーション側から入力し、当該入力した複数の
パケットデータのなかから、所望のチャンネルのパケッ
トデータを選択し、当該選択したパケットデータをデー
タ伝送路に送出するデータ処理回路であって、前記アプ
リケーション側から有効な前記パケットデータが入力さ
れているタイミングを特定する第１のパケットデータ有
効性指示信号に基づいて、前記入力したパケットデータ
内のチャンネル識別データを抽出するチャンネル識別デ
ータ抽出回路と、前記抽出した前記チャンネル識別デー
タと、予め決定された選択するチャンネルを指定するチ
ャンネル指定データとを比較する比較回路と、前記比較
の結果が一致を示す場合に、前記第１のパケットデータ
有効性指示信号を第２のパケットデータ有効性指示信号
として出力し、前記比較の結果が不一致を示す場合に、
無効を示す前記第２のパケットデータ有効性指示信号を
出力するパケットデータ有効性指示信号生成回路と、前
記第２のパケットデータ有効性指示信号と前記パケット
データとを対応したタイミングで入力し、前記第２のパ
ケットデータ有効性指示信号が有効であることを示すタ
イミングで入力した前記パケットデータを選択して前記
データ伝送路に送出する送信回路とを有する。
【００１１】本発明のデータ処理回路では、アプリケー
ション側からパケットデータが入力される。そして、チ
ャンネル指示データ抽出回路において、第１のパケット
データ有効性指示信号に基づいて、前記入力したパケッ
トデータ内のチャンネル識別データが抽出される。そし
て、比較回路において、当該抽出した前記チャンネル識
別データと、チャンネル指定データとが比較される。そ
して、パケットデータ有効性指示信号生成回路におい
て、前記比較の結果が一致を示す場合に、前記第１のパ
ケットデータ有効性指示信号が第２のパケットデータ有
効性指示信号として出力され、前記比較の結果が不一致
を示す場合に、無効を示す前記第２のパケットデータ有
効性指示信号が出力される。そして、送信回路におい
て、前記第２のパケットデータ有効性指示信号が有効で
あることを示すタイミングで入力された前記パケットデ
ータが選択され、前記データ伝送路に送出される。
【００１２】また、本発明のデータ処理回路は、好まし
くは、前記送信回路は、前記第２のパケットデータ有効
性指示信号が無効であることを示すタイミングで、挿入
データを前記データ伝送路に送出する。
【００１３】また、本発明のデータ処理回路は、好まし
くは、前記挿入データは、前記選択されたパケットデー
タに関する情報データである。
【００１４】また、本発明のデータ処理回路は、好まし
くは、前記予め決定された選択するチャンネルを指定す
る前記チャンネル指定データを記憶する記憶回路をさら
に有する。
【００１５】また、本発明のデータ処理回路は、好まし
くは、前記記憶回路に前記チャンネル指定データを書き
込むコンピュータをさらに有する。
【００１６】
【発明の実施の形態】図１は、ＩＥＥＥ１３９４シリア
ルインタフェースに適用される本発明に係るデータ処理
回路の一実施形態を示すブロック構成図である。
【００１７】このデータ処理回路は、リンク・レイヤ回
路１０、フィジカル・レイヤ回路２０、ホストコンピュ
ータとしてのＣＰＵ３０により構成されている。また、
リンクレイヤ回路１０には、アプリケーション４０が接
続されている。アプリケーション４０は、図１に示すよ
うに、例えば、ＭＰＥＧ２トランスポータ(Transporte
r) ４１、Ｄ／Ａ(Digital/Analog)コンバータ４２、Ｉ
ＥＣ９５８デジタルオーディオ回路４３およびＰＬＬ回
路４４を有している。
【００１８】リンク・レイヤ回路１０は、ＣＰＵ３０の
制御の下、アシンクロナス転送およびアイソクロナス転
送の制御、並びにフィジカル・レイヤ回路２０の制御を
行う。具体的には、リンク・レイヤ回路１０は、図１に
示すように、例えば、リンクコア回路(Link Core) １０
１、ホストインタフェース回路（HOST I/F）１０２、ア
プリケーションインタフェース回路（AP I/F) １０３、
アシンクロナス通信の送信用ＦＩＦＯ回路（AT-FIFO)１
０４、アシンクロナス通信の受信用ＦＩＦＯ回路（AR-F
IFO)１０５、インサートパケットバッファ（ＩＰＢ）１
０６、アイソクロナス通信用送信前処理回路(TXOPRE)１
０８、アイソクロナス通信用送信後処理回路(TXOPRO)１
０９、アイソクロナス通信用受信前処理回路(TXIPRE)１
１０、アイソクロナス通信用受信後処理回路(TXIPRO)１
１１、アイソクロナス通信の送信用ＦＩＦＯ回路(IT-FI
FO) １１２、アイソクロナス通信の送受信用ＦＩＦＯ回
路(IR-FIFO) １１３およびコンフィギュレーションレジ
スタ（Configuration Register、以下ＣＦＲという）１
１４により構成されている。
【００１９】図１に示すリンク・レイヤ回路１０では、
ホストインタフェース回路１０２、送信用ＦＩＦＯ回路
１０４、受信用ＦＩＦＯ回路１０５およびリンクコア回
路１０１によりアシンクロナス通信系回路が構成され
る。そして、アプリケーションインタフェース回路１０
３、送信前処理回路１０８、送信後処理回路１０９、受
信前処理回路１１０、受信後処理回路１１１、送信用Ｆ
ＩＦＯ回路１１２、送受信用ＦＩＦＯ回路１１３および
リンクコア回路１０１によりアイソクロナス通信系回路
が構成される。
【００２０】リンクコア回路１０１ リンクコア回路１０１は、アシンクロナス通信用パケッ
トデータおよびアイソクロナス通信用パケットデータの
送信回路、受信回路、これらパケットデータのＩＥＥＥ
１３９４シリアルバスＢＳを直接ドライブするフィジカ
ル・レイヤ回路２０とのインタフェース回路、１２５μ
ｓ毎にリセットされるサイクルタイマ、サイクルモニタ
やＣＲＣ回路から構成されている。そして、例えばサイ
クルタイマ等の時間データ等はＣＦＲ１１１を通してア
イソクロナス通信系処理回路に供給される。
【００２１】ホストインタフェース回路１０２ ホストインタフェース回路１０２は、主として、ＣＰＵ
３０と送信用ＦＩＦＯ回路１０４および受信用ＦＩＦＯ
回路１０５との間でのアシンクロナス通信用パケットデ
ータの書き込み、読み出し等の調停、並びに、ＣＰＵ３
０とＣＦＲ１１４との間での各種データの送受信の調停
を行う。例えば、ＭＰＥＧ２トランスポータ４１から入
力したデジタル衛星放送の複数のチャンネルが多重化さ
れたＴＳストリームの中から任意のチャンネルのＴＳパ
ケットデータを抽出する場合には、ホストインタフェー
ス回路１０２を介して、ＣＰＵ３０からＣＦＲ１１４内
のＰＩＤ(Partial IDentifier)レジスタＲｅｇ1，ＰＩ
ＤレジスタＲｅｇ2 の少なくとも一方に、抽出しようと
するＴＳパケットデータのチャンネル識別データＰＩＤ
を示すチャンネル指定データＣＰＩＤが設定される。こ
こで、２個のＰＩＤレジスタＲｅｇ1 ，Ｒｅｇ2 に合計
２チャンネル分のチャンネル指定データＣＰＩＤを設定
可能なのは、本実施形態では、同時に２チャンネルのア
イソクロナス送信が可能であるため、２チャンネル分の
ＴＳパケットデータを同時に抽出できるようにするため
である。
【００２２】また、ホストインタフェース回路１０２を
介して、ＣＰＵ３０からＣＦＲ１１４のレジスタＩＰＴ
ｘＧｏには、例えば、ＭＰＥＧ２トランスポータ４１か
らのＴＳストリームから抽出したＴＳパケットデータに
よって提供される番組の情報として付加すべき挿入用パ
ケットデータであるインサートパケット(Insert Packe
t) データＩＰＤを挿入する必要が生じたとき、論理値
「１」が設定される。
【００２３】また、ホストインタフェース回路１０２を
介して、ＣＰＵ３０からＣＦＲ１１４のＰＩＤオン・オ
フレジスタには、アプリケーションインタフェース回路
１０３においてチャンネル選択を行うか否かを示すＰＩ
Ｄオン・オフ信号ＳＷが設定される。
【００２４】送信用ＦＩＦＯ１０４および受信用ＦＩＦ
Ｏ１０５ 送信用ＦＩＦＯ１０４には、ＩＥＥＥ１３９４シリアル
バスＢＵＳに伝送させるアシンクロナス通信用パケット
データが格納される。また、受信用ＦＩＦＯ１０５には
ＩＥＥＥ１３９４シリアルインタフェースバスＢＵＳを
伝送されてきたアシンクロナス通信用パケットデータが
格納される。
【００２５】アプリケーションインタフェース回路１０
３ アプリケーションインタフェース回路１０３は、アプリ
ケーション４０と送信前処理回路１０８および受信後処
理回路１１１との間のデータの送受信の調停を行う。そ
して、例えばＭＰＥＧ２トランスポータ４１から送られ
てくるデジタル衛星放送の複数のチャンネルが多重化さ
れたＴＳデータから、任意のチャンネルのＴＳパケット
データを選択してＩＥＥＥ１３９４シリアルバスＢＵＳ
に送信する場合には、前述したように、ＣＦＲ１１４内
のＰＩＤレジスタＲｅｇ1 ，ＰＩＤレジスタＲｅｇ2 に
設定されたチャンネル指定データＣＰＩＤタと一致する
チャンネル識別データＰＩＤを持つＴＳパケットデータ
を抽出するためのパケットイネーブル信号ＰＥＮ＿ＯＵ
Ｔ1 ，ＰＥＮ＿ＯＵＴ2 を生成する。また、アプリケー
ションインタフェース回路１０３は、抽出されたＴＳパ
ケットデータによって提供される番組に関する情報をイ
ンサートパケットデータとして送信する場合に、当該イ
ンサートパケットデータを送信するタイミングを決定す
るためのインサートイネーブル信号ＩＰＥＮ＿ＯＵＴを
生成する。
【００２６】図２および図３はアプリケーションインタ
フェース回路１０３のチャンネル選択回路２００の構成
例を示すブロック図、図４は図２および図３に示す各信
号のタイミングチャートである。図２および図３に示す
ように、チャンネル選択回路２００は、ＰＩＤ抽出回路
２０２、ＰＩＤロード信号生成回路２０４、ＰＩＤ比較
回路２０６，２０８、遅延回路２１０、イネーブル信号
生成回路２１２、遅延回路２１４、Ｄ−ＦＦ回路２１６
1 を有する。なお、これらの構成要素は、図示しないク
ロック信号生成回路が出力するクロック信号ＣＫを基準
として動作する。
【００２７】チャンネル選択回路２００は、デジタル衛
星放送の複数のチャンネルが多重化されたＴＳデータの
データＤａｔａ＿ＩＮと、パケットイネーブル信号ＰＥ
Ｎ＿ＩＮとをＭＰＥＧ２トランスポータ４１から入力す
る。また、チャンネル選択回路２００は、データＤａｔ
ａ＿ＯＵＴおよびパケットイネーブル信号ＰＥＮ＿ＯＵ
Ｔ1 ，ＰＥＮ＿ＯＵＴ2 を送信前処理回路１０８に出力
し、インサートイネーブル信号ＩＰＥＮ＿ＯＵＴをイン
サートパケットバッファ１０６に出力する。
【００２８】以下、チャンネル選択回路２００の構成要
素について、図２〜４を参照しながら詳細に説明する。 〔ＰＩＤ抽出回路２０２〕ＰＩＤ抽出回路２０２は、Ｐ
ＩＤロード信号生成回路２０４から入力したＰＩＤロー
ド信号Ｓ２０４に基づいて、図１に示すＭＰＥＧ２トラ
ンスポータ４１から入力したＴＳデータを構成する各々
１８８バイトのＴＳパケットデータから、１３ビットの
チャンネル識別データＰＩＤを抽出する。
【００２９】図２に示すように、ＰＩＤ抽出回路２０２
は、Ｄ−ＦＦ回路２１６6 ，２１６7 、２１６8 および
スイッチ回路２２０を有する。ＰＩＤ抽出回路２０２で
は、Ｄ−ＦＦ回路２１６6 のＤ端子に、ＴＳ(Transport
Stream)データが入力される。具体的には、図２に示す
ように、Ｄ−ＦＦ回路２１６6 のＤ端子に、ＴＳデータ
を構成する、図４（Ｃ）に示すように各クロックサイク
ル毎に８ビットを持つデータＤａｔａ＿ＩＮが入力され
る。
【００３０】Ｄ−ＦＦ回路２１６6 のＱ端子には、遅延
回路２１０とＤ−ＦＦ回路２１６7のＤ端子およびＱ端
子とが接続されている。また、Ｄ−ＦＦ回路２１６7 の
Ｑ端子は、スイッチ回路２２０のＨ端子にも接続されて
いる。また、スイッチ回路２２０のＡ端子はＤ−ＦＦ回
路２１６8 のＤ端子に接続され、Ｌ端子はＤ−ＦＦ回路
２１６8 のＱ端子に接続されている。スイッチ回路２２
０は、ＰＩＤロード信号生成回路２０４からのＰＩＤロ
ード信号Ｓ２０４が論理値「１」のときにＡ端子とＨ端
子とを接続し、ＰＩＤロード信号Ｓ２０４が論理値
「０」のときにＡ端子とＬ端子とを接続する。また、Ｄ
−ＦＦ回路２１６8 のＱ端子はＰＩＤ比較回路２０６お
よび２０８に接続されている。
【００３１】ＰＩＤ抽出回路２０２の動作例について説
明する。ＰＩＤ抽出回路２０２では、例えば、図４
（Ａ）に示すクロック信号ＣＫの１クロックサイクル毎
に、８ビットを単位として、図１に示すＭＰＥＧ２トラ
ンスポータ４１が出力した図４（Ｃ）に示すデータＤａ
ｔａ＿ＩＮがＤ−ＦＦ回路２１６6 のＤ端子に入力され
る。ここで、データＤａｔａ＿ＩＮは、前述したよう
に、１８８バイトで１パケットデータを構成するＴＳデ
ータであり、最初の８ビットにパケットデータの先頭を
識別するためのデータｓｔａｒｔ＿ｂｙｔｅを格納し、
次の８ビットのうちＬＳＢ側の４ビット〔１２：８〕が
チャンネル識別データＰＩＤのＭＳＢ側の４ビットを格
納し、次の８ビットがチャンネル識別データＰＩＤのＬ
ＳＢ側の８ビットを格納し、次の８ビット以降がデータ
（ペイロード）を格納している。
【００３２】そして、図４（Ｂ）に示すデータＤａｔａ
＿ＩＮをＤ−ＦＦ回路２１６6 で１クロックサイクルだ
け遅延した図４（Ｄ）に示す８ビットのデータＤａｔａ
1 が、遅延回路２１０と、Ｄ−ＦＦ回路２１６7 のＤ端
子と、Ｄ−ＦＦ回路２１６7のＱ端子側とに出力され
る。そして、データＤａｔａ1 をＤ−ＦＦ回路２１６7
で１クロックサイクルだけ遅延した図４（Ｅ）に示すデ
ータＤａｔａ2 が、Ｄ−ＦＦ回路２１６7 のＱ端子から
出力される。そして、図４（Ｄ）に示すデータＤａｔａ
1 と、図４（Ｅ）に示すデータＤａｔａ2 のＬＳＢ側の
４ビットとから構成される１３ビットのデータＤａｔａ
3 が、スイッチ回路２２０のＨ端子に出力される。
【００３３】そして、図４（Ｄ），（Ｅ），（Ｈ）に示
すように、ＰＩＤロード信号Ｓ２０４が論理値「１」と
なっている１クロックサイクルの間に、図４（Ｉ）に示
すように、データＤａｔａ3 がチャンネル識別データＰ
ＩＤ1 となり、スイッチ回路２２０のＨ端子とＡ端子と
が接続され、チャンネル識別データＰＩＤ1 がＤ−ＦＦ
回路２１６8 のＤ端子に入力される。そして、図４
（Ｉ）に示すチャンネルチャンネル識別データＰＩＤ1
をＤ−ＦＦ回路２１６8 で１クロックサイクルだけ遅延
した図４（Ｊ）に示すチャンネル識別データＰＩＤ
2 が、スイッチ回路２２０のＬ端子およびＰＩＤ比較回
路２０６，２０８に出力される。ＰＩＤロード信号Ｓ２
０４は、以後、論理値「０」になり、スイッチ回路２２
０において端子Ｌと端子Ａとが接続され、チャンネル識
別データＰＩＤ2 の論理値が保持される。
【００３４】なお、ＰＩＤロード信号Ｓ２０４は、図４
（Ｄ），（Ｅ），（Ｈ）に示すように、データＤａｔａ
1 とＤａｔａ2 とに含まれる合計１３ビットのＰＩＤデ
ータがデータＤａｔａ3 に生じたタイミングで論理値
「１」になり、当該タイミングは、ＰＩＤロード信号生
成回路２０４によって後述するように決定される。
【００３５】〔ＰＩＤロード信号生成回路２０４〕ＰＩ
Ｄロード信号生成回路２０４は、図１に示すＭＰＥＧ２
トランスポータ４１から入力したパケットイネーブル信
号ＰＥＮ＿ＩＮに基づいて、ＰＩＤ抽出回路２０２にお
いてチャンネル識別データＰＩＤを抽出するタイミング
を決定するために用いられるＰＩＤロード信号Ｓ２０４
を生成する。
【００３６】図２に示すように、ＰＩＤロード信号生成
回路２０４は、Ｄ−ＦＦ回路２１６2 ，２１６3 ，２１
６4 ，２１６5 およびＡＮＤ回路２１８を有する。Ｄ−
ＦＦ回路２１６2 のＤ端子には、図４（Ｂ）に示すパケ
ットイネーブル(Packet Enable) 信号ＰＥＮ＿ＩＮが入
力される。Ｄ−ＦＦ回路２１６2 のＱ端子は、Ｄ−ＦＦ
回路２１６3 のＤ端子およびＡＮＤ回路２１８の一方の
入力端子に接続されている。Ｄ−ＦＦ回路２１６3 のＱ
￣端子は、ＡＮＤ回路２１８の他方の入力端子に接続さ
れている。ＡＮＤ回路２１８の出力端子はＤ−ＦＦ回路
２１６4 のＤ端子に接続され、Ｄ−ＦＦ回路２１６4 の
Ｑ端子はＤ−ＦＦ回路２１６5 のＤ端子に接続されてい
る。Ｄ−ＦＦ回路２１６5 のＱ端子からは、前述したＰ
ＩＤロード信号Ｓ２０４が、スイッチ回路２２０に向け
て出力される。
【００３７】ＰＩＤロード信号生成回路２０４の動作に
ついて説明する。図４（Ｂ）に示すパケットイネーブル
信号ＰＥＮ＿ＩＮが、図１に示すＭＰＥＧ２トランスポ
ータ４１からＤ−ＦＦ回路２１６2 のＤ端子に入力さ
れ、パケットイネーブル信号ＰＥＮ＿ＩＮを１クロック
サイクルだけ遅延した図４（Ｃ）に示すパケットイネー
ブル信号ＰＥＮ1 がＤ−ＦＦ回路２１６3 のＤ端子およ
びＡＮＤ回路２１８の一方の入力端子に出力される。そ
して、パケットイネーブル信号ＰＥＮ1 が論理値「１」
に切り換わると、当該切り換わりから１クロックサイク
ルの間、Ｄ−ＦＦ回路２１６3 のＱ￣端子から出力され
る信号が論理値「１」となり、ＡＮＤ回路２１８の２入
力の双方が論理値「１」になり、ＡＮＤ回路２１８の出
力端子から出力されるエッジ検出信号ＥＤＧＥ1 に図４
（Ｆ）に示すようにパルスが発生する。
【００３８】そして、図４（Ｆ）に示すエッジ検出信号
ＥＤＧＥ1 を１クロックサイクルだけ遅延した図４
（Ｇ）に示すエッジ検出信号ＥＤＧＥ2 がＤ−ＦＦ回路
２１６5のＤ端子に出力される。
【００３９】そして、図４（Ｇ）に示すエッジ検出信号
ＥＤＧＥ2 を１クロックサイクルだけ遅延した図４
（Ｈ）に示すＰＩＤロード信号Ｓ２０４がスイッチ回路
２２０に出力される。
【００４０】〔遅延回路２１０およびＤ−ＦＦ回路２１
６1 〕遅延回路２１０は、データＤａｔａ＿ＯＵＴとパ
ケットイネーブル信号ＰＥＮ＿ＯＵＴ1 ，ＰＥＮ＿ＯＵ
Ｔ2 との間のタイミングを調整するために、Ｄ−ＦＦ回
路２１６6 のＱ端子から出力された図４（Ｄ）に示すデ
ータＤａｔａ1 を、３クロックサイクルだけ遅延したデ
ータＤａｔａ4 をＤ−ＦＦ回路２１６1 に出力する。Ｄ
−ＦＦ回路２１６1 は、遅延回路２１０から入力したデ
ータＤａｔａ4 を１クロックサイクルだけ遅延した図４
（Ｏ）に示すデータＤａｔａ＿ＯＵＴを図１に示す送信
前処理回路１０８に出力する。
【００４１】〔ＰＩＤ比較回路２０６〕ＰＩＤ比較回路
２０６は、ＣＦＲ１１４内のＰＩＤレジスタＲｅｇ1 か
ら読み出した１３ビットのチャンネル指定データＣＰＩ
Ｄ1
〔０〕〜〔１２〕と、Ｄ−ＦＦ回路２１６8 のＱ端
子から入力した１３ビットのチャンネル識別データＰＩ
Ｄ2
〔０〕〜〔１２〕とをビット毎に比較し、全てのビ
ットが一致している場合に論理値「１」となり、そうで
ない場合に論理値「０」となるＰＩＤ比較結果信号Ｓ２
０６を生成し、ＰＩＤ比較結果信号Ｓ２０６を図３に示
すＯＲ回路２３２1 に出力する。
【００４２】図５は、ＰＩＤ比較回路２０６の構成図で
ある。図５に示すように、ＰＩＤ比較回路２０６は、２
入力１出力のＥｘ(Exclusive) ＮＯＲ回路３００0 〜３
００12および１３入力１出力のＡＮＤ回路３０２を有す
る。ここで、２入力１出力のＥｘＮＯＲ回路は、排他的
論理和の反転を演算し、入力のデータが同じ論理値のと
き（すなわち、論理値「１」と「１」、あるいは、論理
値「０」と「０」のとき）に出力を論理値「１」にし、
それ以外のときに、出力を論理値「０」にする。
【００４３】図５に示すように、ＰＩＤ比較回路２０６
は、ＣＦＲ１１４内のＰＩＤレジスタＲｅｇ1 から読み
出した１３ビットのチャンネル指定データＣＰＩＤ
1
〔０〕〜〔１２〕の各々をＥｘＮＯＲ回路３００0 〜
３００12の一方の入力端子にそれぞれ入力し、Ｄ−ＦＦ
回路２１６8 のＱ端子から入力した１３ビットのチャン
ネル識別データＰＩＤ2
〔０〕〜〔１２〕の各々をＥｘ
ＮＯＲ回路３００0 〜３００12の他方の入力端子にそれ
ぞれ入力する。また、ＥｘＮＯＲ回路３００0 〜３００
12の出力端子は、ＡＮＤ回路３０２の入力端子に接続さ
れている。
【００４４】ＰＩＤ比較回路２０６の動作について説明
する。ＰＩＤ比較回路２０６は、ｎを０以上１２以下の
整数とした場合に、ＥｘＮＯＲ回路３００n において、
チャンネル指定データＣＰＩＤ1 〔ｎ〕とチャンネル識
別データＰＩＤ2 〔ｎ〕との排他的論理和の反転が演算
され、その演算結果を示す演算結果信号がＡＮＤ回路３
０２に出力される。そして、ＡＮＤ回路３０２におい
て、ＥｘＮＯＲ回路３００0 〜３００12から入力した演
算結果信号が全て論理値「１」のとき、すなわちチャン
ネル指定データＣＰＩＤ1 とチャンネル識別データＰＩ
Ｄ2 とが一致しているときに論理値「１」となり、そう
でないときに論理値「０」となるＰＩＤ比較結果信号Ｓ
２０６が生成される。ＰＩＤ比較結果信号Ｓ２０６は、
図３に示すＯＲ回路２３２1 に出力される。
【００４５】〔ＰＩＤ比較回路２０８〕ＰＩＤ比較回路
２０８は、ＣＦＲ１１４内のＰＩＤレジスタＲｅｇ2 か
ら読み出した１３ビットのチャンネル指定データＣＰＩ
Ｄ2
〔０〕〜〔１２〕と、Ｄ−ＦＦ回路２１６8 のＱ端
子から入力した１３ビットのチャンネル識別データＰＩ
Ｄ2
〔０〕〜〔１２〕とをビット毎に比較し、全てのビ
ットが一致している場合に論理値「１」となり、そうで
ない場合に論理値「０」となるＰＩＤ比較結果信号Ｓ２
０８を生成し、ＰＩＤ比較結果信号Ｓ２０８を図３に示
すＯＲ回路２３２2 に出力する。
【００４６】図６は、ＰＩＤ比較回路２０８の構成図で
ある。図６に示すように、ＰＩＤ比較回路２０８は、図
５に示すＰＩＤ比較回路２０６と同じ構成をしており、
２入力１出力のＥｘＮＯＲ回路３１０0 〜３１０12およ
び１３入力１出力のＡＮＤ回路３１２を有する。
【００４７】図６に示すように、ＰＩＤ比較回路２０８
は、ＣＦＲ１１４内のＰＩＤレジスタＲｅｇ2 から読み
出した１３ビットのチャンネル指定データＣＰＩＤ
2
〔０〕〜〔１２〕の各々をＥｘＮＯＲ回路３１０0 〜
３１０12の一方の入力端子にそれぞれ入力し、Ｄ−ＦＦ
回路２１６8 のＱ端子から入力した１３ビットのチャン
ネル識別データＰＩＤ2
〔０〕〜〔１２〕の各々をＥｘ
ＮＯＲ回路３１０0 〜３１０12の他方の入力端子にそれ
ぞれ入力する。また、ＥｘＮＯＲ回路３１０0 〜３１０
12の出力端子は、ＡＮＤ回路３１２の入力端子に接続さ
れている。
【００４８】ＰＩＤ比較回路２０８の動作について説明
する。ＰＩＤ比較回路２０８は、ｎを０以上１２以下の
整数とした場合に、ＥｘＮＯＲ回路３１０n において、
チャンネル指定データＣＰＩＤ2 〔ｎ〕とチャンネル識
別データＰＩＤ2 〔ｎ〕との排他的論理和の反転が演算
され、その演算結果を示す演算結果信号がＡＮＤ回路３
１２に出力される。そして、ＡＮＤ回路３１２におい
て、ＥｘＮＯＲ回路３１０0 〜３１０12から入力した演
算結果信号が全て論理値「１」のとき、すなわちチャン
ネル指定データＣＰＩＤ2 とチャンネル識別データＰＩ
Ｄ2 とが一致しているときに論理値「１」となり、そう
でないときに論理値「０」となるＰＩＤ比較結果信号Ｓ
２０８が生成される。ＰＩＤ比較結果信号Ｓ２０８は、
図３に示すＯＲ回路２３２2 に出力される。
【００４９】〔遅延回路２１４〕遅延回路２１４は、図
２に示すＤ−ＦＦ回路２１６2 のＱ端子から出力された
図４（Ｃ）に示すパケットイネーブル信号ＰＥＮ1 を入
力し、当該入力したパケットイネーブル信号ＰＥＮ1 を
３クロックサイクルだけ遅延した図４（Ｑ）に示すパケ
ットイネーブル信号ＰＥＮ2 を生成し、当該生成したパ
ケットイネーブル信号ＰＥＮ2 をＡＮＤ回路２３６1 〜
２３６3 の一方の入力端子に出力する。
【００５０】〔イネーブル信号生成回路２１２〕図３に
示すように、イネーブル信号生成回路２１２は、ＮＯＴ
回路２３０、ＯＲ回路２３２1 ，２３２2 、ＮＯＲ回路
２３４、ＡＮＤ回路２３６1 〜２３６3およびＤ−ＦＦ
回路２１６9 ，２１６10，２１６11を有する。
【００５１】イネーブル信号生成回路２１２は、遅延回
路２１４から入力したパケットイネーブル信号ＰＥＮ2
と、図２に示すＰＩＤ比較回路２０６，２０８から入力
したＰＩＤ比較結果信号Ｓ２０６，Ｓ２０８と、図１に
示すＣＦＲ１１４内のＰＩＤオン・オフレジスタから読
み込んだＰＩＤオン・オフ信号ＳＷとから、パケットイ
ネーブル信号ＰＥＮ＿ＯＵＴ1 ，ＰＥＮ＿ＯＵＴ2 およ
びインサートイネーブル信号ＩＰＥＮ＿ＯＵＴを生成す
る。
【００５２】図３に示すように、イネーブル信号生成回
路２１２は、ＮＯＴ回路２３０の入力端子にＰＩＤオン
・オフ信号ＳＷが入力され、ＮＯＴ回路２３０の出力端
子はＯＲ回路２３２1 ，２３２2 の一方の入力端子に接
続されている。また、ＯＲ回路２３２1 の他方の入力端
子には、図２に示すＰＩＤ比較回路２０６からのＰＩＤ
比較結果信号Ｓ２０６が入力される。また、ＯＲ回路２
３２1 の出力端子は、ＡＮＤ回路２３６1 の一方の入力
端子に接続されている。また、ＯＲ回路２３２2 の他方
の入力端子には、図２に示すＰＩＤ比較回路２０８から
のＰＩＤ比較結果信号Ｓ２０８が入力される。また、Ｏ
Ｒ回路２３２2 の出力端子は、ＡＮＤ回路２３６2 の一
方の入力端子に接続されている。また、ＮＯＲ回路２３
４の入力端子にはＰＩＤ比較結果信号Ｓ２０６，Ｓ２０
８が入力され、ＮＯＲ回路２３４の出力端子はＡＮＤ回
路２３６4 の一方の入力端子に接続されている。ＡＮＤ
回路２３６4 の他方の入力端子には、ＰＩＤオン・オフ
信号ＳＷが入力される。また、ＡＮＤ回路２３６4 の出
力端子は、ＡＮＤ回路２３６3 の一方の入力端子に接続
されている。
【００５３】また、ＡＮＤ回路２３６1 ，２３６2 ，２
３６3 の他方の入力端子には、遅延回路２１４からのパ
ケットイネーブル信号ＰＥＮ2 が入力される。また、Ａ
ＮＤ回路２３６1 ，２３６2 ，２３６3 の出力端子は、
それぞれＤ−ＦＦ回路２１６9 ，２１６10，２１６11の
Ｄ端子に接続される。また、Ｄ−ＦＦ回路２１６9 ，２
１６10，２１６11のＱ端子からは、それぞれパケットイ
ネーブル信号ＰＥＮ＿ＯＵＴ1 ，ＰＥＮ＿ＯＵＴ2 ，Ｉ
ＰＥＮ＿ＯＵＴが出力される。
【００５４】以下、図３に示すイネーブル信号生成回路
２１２の動作について説明する。イネーブル信号生成回
路２１２では、ＰＩＤオン・オフ信号ＳＷが論理値
「１」の場合、すなわち、チャンネル識別データＰＩＤ
を用いたチャンネル選択がアプリケーションインタフェ
ース回路１０３において行われる場合であって、パケッ
トイネーブル信号ＰＥＮ1 を３クロックサイクルだけ遅
延したパケットイネーブル信号ＰＥＮ2 が論理値「１」
の場合に、ＰＩＤ比較結果信号Ｓ２０６およびＳ２０８
が、それぞれＤ−ＦＦ回路２１６9 および２１６10にお
いて、１クロックサイクルだけ遅延された後に、それぞ
れパケットイネーブル信号ＰＥＮ＿ＯＵＴ1 およびＰＥ
Ｎ＿ＯＵＴ2 として図１に示す送信前処理回路１０８に
出力される。
【００５５】また、このとき、ＰＩＤ比較結果信号Ｓ２
０６およびＳ２０８の双方が論理値「０」であることを
条件に、ＮＯＲ回路２３４の出力が論理値「１」にな
り、１クロックサイクル遅れて、Ｄ−ＦＦ回路２１６11
のＱ端子から出力されるインサートイネーブル信号ＩＰ
ＥＮ＿ＯＵＴが論理値「１」になる。すなわち、ＭＰＥ
Ｇ２トランスポータ４１から入力したパケットデータに
含まれるチャンネル識別データＰＩＤが、ＣＦＲ１１４
内のＰＩＤレジスタＲｅｇ1，Ｒｅｇ2 に記憶されてい
る選択しようとするチャンネルを示すチャンネル指定デ
ータＣＰＩＤ1 およびＣＰＩＤ2 のいずれとも一致しな
い場合に、インサートイネーブル信号ＩＰＥＮ＿ＯＵＴ
が論理値「１」になる。
【００５６】以下、図４を参照して、図４（Ｐ）に示す
ようにＰＩＤオン・オフ信号ＳＷが論理値「１」の場
合、すなわち、チャンネル識別データＰＩＤを用いたチ
ャンネル選択がアプリケーションインタフェース回路１
０３において行われる場合であって、パケットイネーブ
ル信号ＰＥＮ1 およびＰＩＤ比較結果信号Ｓ２０６の論
理値がそれぞれ図４（Ｃ），（Ｋ）のようになり、図４
（Ｍ）に示すようにＰＩＤ比較結果信号Ｓ２０８が論理
値「０」の場合の動作を例示して説明する。この場合に
は、図４（Ｋ）に示すＰＩＤ比較結果信号Ｓ２０６を１
クロックサイクルだけ遅延した図４（Ｌ）パケットイネ
ーブル信号ＰＥＮ＿ＯＵＴ1 がＤ−ＦＦ回路２１６9 の
Ｑ端子から図１に示す送信前処理回路１０８に出力され
る。また、パケットイネーブル信号ＰＥＮ＿ＯＵＴ
2 は、図４（Ｎ）に示すように論理値「０」となる。
【００５７】インサートパケットバッファ１０６ インサートパケットバッファ１０６には、所望のインサ
ートパケットデータＩＰＤがＣＰＵ３０から書き込まれ
る。また例えば、アプリケーションインタフェース回路
１０３において、ＭＰＥＧ２トランスポータ４１から送
られてくるデジタル衛星放送のＴＳデータから任意の番
組のＴＳパケットデータを抽出してＩＥＥＥ１３９４シ
リアルバスＢＵＳに出力する場合には、抽出したＴＳパ
ケットデータによって提供される番組に関する情報がイ
ンサートパケットデータＩＰＤとしてインサートパケッ
トバッファ１０６に書き込まれる。
【００５８】また、インサートパケットバッファ１０６
の容量は、例えば１８８バイトであり、１８８バイトま
でのデータが有効で、この容量を超えたデータに関して
は送信されない。送信するデータが１８８バイト以下の
場合は、書き込まれたデータ以外が「１」にセットされ
て送信される。インサートパケットバッファ１０６に一
度書き込まれたインサートパケットデータＩＰＤは、再
び書き込みが行われるまで、その値を保持される。イン
サートパケットバッファ１０６に書き込まれたインサー
トパケットデータＩＰＤは、図３に示すインサートイネ
ーブル信号ＩＰＥＮ＿ＯＵＴが論理値「１」になってい
るタイミングで、アプリケーションインタフェース回路
１０３および送信前処理回路１０８を介して、送信用Ｆ
ＩＦＯ回路１１２および送受信用ＦＩＦＯ１１３の少な
くとも一方に転送される。当該転送時には、上述したＣ
ＦＲ１１４のレジスタＩＰＴｘＧｏが「１」に設定さ
れ、転送が終了した場合には自動的に「０」に設定さ
れ、ＣＰＵ３０はこれを確認することで転送終了を確認
する。
【００５９】送信前処理回路１０８ 送信前処理回路１０８は、アプリケーションインタフェ
ース回路１０３から、ＴＳパケットデータを構成する図
２に示すデータＤａｔａ＿ＯＵＴおよびパケットイネー
ブル信号ＰＥＮ＿ＯＵＴ1 ，ＰＥＮ＿ＯＵＴ2 を入力す
る。また、送信前処理回路１０８は、パケットイネーブ
ル信号ＰＥＮ＿ＯＵＴ1 が論理値「１」のときに、デー
タＤａｔａ＿ＯＵＴを、ＩＥＥＥ１３９４規格のアイソ
クロナス通信用としてクワドレット（４バイト）単位に
データ長を調整した後に送信用ＦＩＦＯ１１２に書き込
む。また、送信前処理回路１０８は、パケットイネーブ
ル信号ＰＥＮ＿ＯＵＴ2 が論理値「１」のときに、デー
タＤａｔａ＿ＯＵＴを、ＩＥＥＥ１３９４規格のアイソ
クロナス通信用としてクワドレット（４バイト）単位に
データ長を調整した後に送受信用ＦＩＦＯ１１３に書き
込む。また、送信前処理回路１０６は、必要に応じて、
送信用ＦＩＦＯ１１２および送受信用ＦＩＦＯ１１３に
書き込むデータＤａｔａ＿ＯＵＴを暗号化する。
【００６０】送信後処理回路１０９ 送信後処理回路１０９は、送信用ＦＩＦＯ１１２および
送受信用ＦＩＦＯ１１３に格納された選択されたチャン
ネルのデータ(Data)に対して図７に示すように、１３９
４ヘッダ、ヘッダＣＲＣ、ＣＩＰヘッダ(Header)１，２
およびデータＣＲＣを付加してリンクコア回路１０１の
送信回路に出力する。具体的には、図７に示すように、
データ長を表すdata-length 、このパケット転送される
チャネルの番号（０〜６３のいずれか）を示すchannel
、処理のコードを表すtcode 、および各アプリケーシ
ョンで規定される同期コードｓｙにより構成した１３９
４ヘッダ、送信ノード番号のためのＳＩＤ(Source node
ID)領域、データブロックの長さのためのＤＢＳ(Data
Block Size) 領域、パケット化におけるデータの分割数
のためのＦＮ(Fraction Number) 領域、パディングデー
タのクワドレット数のためのＱＰＣ(Quadlet Padding C
ount) 領域、ソースパケットヘッダの有無を表すフラグ
のためのＳＰＨ領域、アイソクロナスパケットデータの
数を検出するカウンタのためのＤＢＣ領域により構成し
たＣＩＰヘッダ１、並びに転送されるデータの種類を表
す信号フォーマットのためのＦＭＴ領域、信号フォーマ
ットに対応して利用されるＦＤＦ(Format Dependent Fi
eld)領域およびタイムスタンプ情報のためのＳｙｎｃＴ
ｉｍｅ領域により構成したＣＩＰヘッダ２を付加する。
【００６１】受信前処理回路１１０ 受信前処理回路１１０は、リンクコア回路１０１を介し
てＩＥＥＥ１３９４シリアルバスＢＵＳを伝送されてき
たアイソクロナス通信用パケットデータを受信し、当該
受信パケットデータの１３９４ヘッダ、ＣＩＰヘッダ
１，２などの内容を解析し、当該パケットデータに含ま
れるデータを復元し、当該復元したデータを送受信用Ｆ
ＩＦＯ１１３に格納する。
【００６２】送受信用ＦＩＦＯ１１３ 受信後処理回路１１３は、送受信用ＦＩＦＯ１１３から
読み出したデータをアプリケーションインタフェース回
路１０３に出力し、このとき、データが暗号化されてい
る場合には、当該データを解読する。
【００６３】以下、ＭＰＥＧ２トランスポータ４１から
出力された複数のチャンネルが多重化されたＴＳデータ
から所望のチャンネルのＴＳパケットデータを抽出し、
当該抽出したＴＳパケットデータを含むアイソクロナス
通信用パケットデータを、ＩＥＥＥ１３９４シリアルバ
スＢＵＳに送出する場合の動作を説明する。
【００６４】この場合には、先ず、ＣＰＵ３０からＣＦ
Ｒ１１４内のＰＩＤレジスタＲｅｇ1 ，Ｒｅｇ2 に、デ
ジタル衛星放送の複数のチャンネルが多重化されたＴＳ
ストリームから抽出しようとするチャンネルの特定する
チャンネル指定データＣＰＩＤ1 ，ＣＰＩＤ2 がそれぞ
れ設定される。また、例えば抽出したチャンネルのＴＳ
ストリームに、当該チャンネル（番組）の情報として付
加すべき挿入用パケットデータであるインサートパケッ
トデータＩＰＤを挿入する必要が生じたとき、ＣＰＵ３
０からＣＦＲ１１４のレジスタＩＰＴｘＧｏに論理
「１」がセットされる。
【００６５】そして、ＣＦＲ１１４内のＰＩＤレジスタ
Ｒｅｇ1 ，Ｒｅｇ2 に設定されたチャンネル指定データ
ＣＰＩＤ1 ，ＣＰＩＤ2 が、アプリケーションインタフ
ェース回路１０３のチャンネル選択回路２００に読み込
まれる。
【００６６】アプリケーションインタフェース回路１０
３のチャンネル選択回路２００では、デジタル衛星放送
の複数のチャンネルが多重化されたＴＳデータを構成す
る複数のＴＳパケットデータが、図４（Ｃ）に示すデー
タＤａｔａ＿ＩＮとして入力され、５クロックサイクル
だけ遅延された後に、図４（Ｏ）に示すデータＤａｔａ
＿ＯＵＴとして後段の送信前処理回路１０８に出力され
る。
【００６７】また、チャンネル選択回路２００では、Ｔ
Ｓデータを構成する複数のＴＳパケットデータのうち、
チャンネル識別データＰＩＤ2 がチャンネル指定データ
ＣＰＩＤ1 と一致するＴＳパケットデータがデータＤａ
ｔａ＿ＯＵＴとしてアプリケーションインタフェース回
路１０３から送信前処理回路１０８に出力されるタイミ
ングで論理値「１」になり、それ以外のタイミングで論
理値「０」となるパケットイネーブル信号ＰＥＮ＿ＯＵ
Ｔ1 が生成され、パケットイネーブル信号ＰＥＮ＿ＯＵ
Ｔ1 が送信前処理回路１０８に出力される。
【００６８】チャンネル選択回路２００では、ＴＳデー
タを構成する複数のＴＳパケットデータのうち、チャン
ネル識別データＰＩＤ2 がチャンネル指定データＣＰＩ
Ｄ2と一致するＴＳパケットデータがデータＤａｔａ＿
ＯＵＴとしてアプリケーションインタフェース回路１０
３から送信前処理回路１０８に出力されるタイミングで
論理値「１」になり、それ以外のタイミングで論理値
「０」となるパケットイネーブル信号ＰＥＮ＿ＯＵＴ2
が生成され、パケットイネーブル信号ＰＥＮ＿ＯＵＴ2
が送信前処理回路１０８に出力される。
【００６９】また、チャンネル選択回路２００におい
て、ＴＳデータに含まれる複数のＴＳパケットデータの
うち、チャンネル識別データＰＩＤ2 がチャンネル指定
データＣＰＩＤ1 およびＣＰＩＤ2 のどちらも一致しな
いＴＳパケットデータ（選択されないＴＳパケットデー
タ）がデータＤａｔａ＿ＯＵＴとしてアプリケーション
インタフェース回路１０３からインサートパケットバッ
ファ１０６に出力されるタイミングで論理値「１」にな
り、それ以外のときに論理値「０」になるインサートイ
ネーブル信号ＩＰＥＮ＿ＯＵＴが生成され、インサート
イネーブル信号ＩＰＥＮ＿ＯＵＴがインサートパケット
バッファ１０６に出力される。
【００７０】そして、インサートイネーブル信号ＩＰＥ
Ｎ＿ＯＵＴが論理値「１」のときに、インサートパケッ
トバッファ１０６に記憶されている１８８バイトのイン
サートパケットデータＩＰＤが、アプリケーションイン
タフェース回路１０３を介して送信前処理回路１０８に
出力される。なお、当該インサートパケットデータＩＰ
Ｄは、ホストインタフェース回路１０２を介して、ＣＰ
Ｕ３０からインサートパケットバッファ１０６に予め書
き込まれている。
【００７１】そして、送信前処理回路１０８において、
インサートパケットバッファ１０６から入力したインサ
ートパケットデータＩＰＤが、アイソクロナス通信用と
してクワドレット（４バイト）単位にデータ長が調整さ
れた後に、送信用ＦＩＦＯ１１２あるいは送受信用ＦＩ
ＦＯ１１３に書き込まれる。具体的には、ＣＦＲ１１４
内の所定のレジスタの内容に基づいて、送信前処理回路
１０８に入力されたインサートパケットデータＩＰＤ
が、送信用ＦＩＦＯ１１２を介して送信されるチャンネ
ルのＴＳパケットデータに関しての情報を示すものであ
れば、当該インサートパケットデータＩＰＤは送信用Ｆ
ＩＦＯ１１２に書き込まれ、一方、送受信用ＦＩＦＯ１
１３を介して送信されるチャンネルのＴＳパケットデー
タに関しての情報を示すものであれば、当該インサート
パケットデータＩＰＤは送受信用ＦＩＦＯ１１３に書き
込まれる。
【００７２】なお、インサートパケットデータＩＰＤが
インサートパケットバッファ１０６から送信前処理回路
１０８に出力されるときには、アプリケーションインタ
フェース回路１０３から送信前処理回路１０８に出力さ
れるパケットイネーブル信号ＰＥＮ＿ＯＵＴ1 およびＰ
ＥＮ＿ＯＵＴ2 は論理値「０」になっており、アプリケ
ーションインタフェース回路１０３から送信前処理回路
１０８に出力されるデータＤａｔａ＿ＯＵＴは、送信用
ＦＩＦＯ１１２および送受信用ＦＩＦＯ１１３に書き込
まれない。
【００７３】一方、送信前処理回路１０８では、アプリ
ケーションインタフェース回路１０３から入力したパケ
ットイネーブル信号ＰＥＮ＿ＯＵＴ1 が論理値「１」の
場合に、アプリケーションインタフェース回路１０３か
ら入力したデータＤａｔａ＿ＯＵＴが、アイソクロナス
通信用としてクワドレット（４バイト）単位にデータ長
が調整された後に送信用ＦＩＦＯ１１２に書き込まれ
る。また、送信前処理回路１０８では、アプリケーショ
ンインタフェース回路１０３から入力したパケットイネ
ーブル信号ＰＥＮ＿ＯＵＴ2 が論理値「１」の場合に、
アプリケーションインタフェース回路１０３から入力し
たデータＤａｔａ＿ＯＵＴが、アイソクロナス通信用と
してクワドレット（４バイト）単位にデータ長が調整さ
れた後に送受信用ＦＩＦＯ１１３に書き込まれる。この
とき、パケットイネーブル信号ＰＥＮ＿ＯＵＴ1 および
ＰＥＮ＿ＯＵＴ2が、同時に論理値「１」になることは
ないため、送信用ＦＩＦＯ１１２および送受信用ＦＩＦ
Ｏ１１３への書き込みは同時には発生しない。
【００７４】次に、送信用ＦＩＦＯ１１２あるいは送受
信用ＦＩＦＯ１１３に格納されたデータが、送信後処理
回路１０９に読み出され、これに図７に示す１３９４ヘ
ッダ、ＣＩＰヘッダ(Header)１，２などが付加されてア
イソクロナス通信用のパケットデータが生成され、当該
パケットデータがリンクコア回路１０１に出力される。
【００７５】次に、送信後処理回路１０９からリンクコ
ア回路１０１に出力されたパケットデータが、１２５μ
ｓ毎に、フィジカル・レイヤ回路２０に出力され、フィ
ジカル・レイヤ回路２０においてエンコード等された
後、ＩＥＥＥ１３９４シリアルバスＢＵＳに出力され
る。
【００７６】次に、ＩＥＥＥ１３９４シリアルバスＢＵ
Ｓを介してアイソクロナス通信用のパケットデータを受
信する場合の動作を説明する。先ず、ＩＥＥＥ１３９４
シリアルバスＢＵＳを伝送するアイソクロナス通信用の
パケットデータが、フィジカル・レイヤ回路２０および
リンクコア１０１を介して、受信前処理回路１１０に出
力され、受信前処理回路１１０において、当該受信パケ
ットデータに含まれる１３９４ヘッダ、ＣＩＰヘッダ
１，２などの内容が解析された後に、当該受信パケット
データに含まれるデータが復元され、当該復元されたデ
ータが送受信用ＦＩＦＯ１１３に書き込まれる。
【００７７】次に、送受信用ＦＩＦＯ１１３から受信後
処理回路１１１にデータが読み出され、受信後処理回路
１１１において、当該データが暗号化されている場合に
はその解読が行われた後に、アプリケーションインタフ
ェース回路１０３に出力される。そして、当該データ
が、アプリケーションインタフェース回路１０３を介し
て、Ｄ／Ａコンバータ４３あるいはＩＥＣ９５８に出力
される。
【００７８】以上説明したように、本実施形態によれ
ば、デジタル衛星放送の複数のチャンネルが多重化され
たＴＳデータをＭＰＥＧ２トランスポータ４１から入力
したときに、図２および図３に示すチャンネル選択回路
２００において、ＣＦＲ１１４内のＰＩＤレジスタＲｅ
ｇ1 ，Ｒｅｇ2 に予め設定された選択を行おうとするチ
ャンネルのチャンネル識別データＰＩＤ2 を示すチャン
ネル指定データＣＰＩＤ1 ，ＣＰＩＤ2 と、入力したＴ
Ｓパケットデータに含まれるチャンネル識別データＰＩ
Ｄ2 とを比較することで、当該ＴＳパケットデータをＩ
ＥＥＥ１３９４シリアルバスＢＵＳを介して送信するか
否かを判断する基準となるパケットイネーブル信号ＰＥ
Ｎ＿ＯＵＴ1 ，ＰＥＮ＿ＯＵＴ2 を生成する。そして、
後段の送信前処理回路１０８において、パケットイネー
ブル信号ＰＥＮ＿ＯＵＴ1 ，ＰＥＮ＿ＯＵＴ2 に基づい
て、当該入力したＴＳパケットデータを送信用ＦＩＦＯ
１１２および送受信用ＦＩＦＯ１１３に書き込むか否か
を決定することで、デジタル衛星放送の複数のチャンネ
ルが多重化されたＴＳデータから、ＩＥＥＥ１３９４シ
リアルバスＢＵＳを介して送信する最大２チャンネル分
のＴＳパケットデータを選択できる。
【００７９】また、本実施形態によれば、図３に示すチ
ャンネル選択回路２００のイネーブル信号生成回路２１
２において、複数のチャンネルが多重化されたＴＳデー
タに含まれる、選択を行わないチャンネルのＴＳパケッ
トデータをアプリケーションインタフェース回路１０３
から送信前処理回路１０８に出力するタイミングで論理
値「１」となるインサートイネーブル信号ＩＰＥＮ＿Ｏ
ＵＴを生成する。そのため、インサートイネーブル信号
ＩＰＥＮ＿ＯＵＴが論理値「１」となっているタイミン
グで、インサートパケットバッファ１０６に記憶されて
いるインサートパケットデータＩＰＤをアプリケーショ
ンインタフェース回路１０３を介して送信前処理回路１
０８に出力することで、ＩＥＥＥ１３９４シリアルバス
ＢＵＳ上をＴＳパケットデータが送信されていない時間
帯に、当該ＴＳパケットデータが提供する番組に関して
の情報を示すインサートパケットデータＩＰＤを送信で
きる。
【００８０】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、フィジカル・レイ
ヤ回路２０を介して、リンク・レイヤ回路１０からＩＥ
ＥＥ１３９４シリアルバスＢＵＳに、２チャンネル分の
ＴＳパケットデータをアイソクロナス転送する場合を例
示したが、本発明は、１チャンネル分のＴＳパケットデ
ータをアイソクロナス転送する場合にも同様に適用でき
る。この場合には、図２に示すＰＩＤ比較回路２０８
と、図３に示すＯＲ回路２３２2 ，ＡＮＤ回路２３６2
およびＤ−ＦＦ回路２１６10は不要であり、図３に示す
ＮＯＲ回路２３４の代わりに、ＮＯＴ回路を用いる。
【００８１】また、上述した実施形態では、ＭＰＥＧ２
トランスポータ４１から入力した複数のチャンネルが多
重化されたＴＳデータから、所望のチャンネルのＴＳパ
ケットデータを選択して送信する場合を例示したが、複
数のチャンネルが多重化されデータを出力するものであ
れば、ＭＰＥＧ２トランスポータ４１以外のアプリケー
ションからデータを入力する場合にも本発明を適用でき
る。
【００８２】
【発明の効果】以上説明したように、本発明のデータ処
理回路によれば、チャンネル選択用の外付け回路を用い
ることなく、複数のチャンネルが多重化されたデータか
ら特定のチャンネルのパケットデータを選択してデータ
伝送路に送出できる。また、本発明のデータ処理回路に
よれば、選択したチャンネルのパケットデータの他に、
当該選択したチャンネルのパケットデータに関する情報
データをデータ伝送路に送出できる。
【図面の簡単な説明】
【図１】ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用データ処理回路の一実
施形態を示すブロック構成図である。
【図２】図２は、図１に示すアプリケーションインタフ
ェース回路に内蔵されているチャンネル選択回路の部分
構成図である。
【図３】図３は、図１に示すアプリケーションインタフ
ェース回路に内蔵されているチャンネル選択回路の部分
構成図である。
【図４】図４は、図２および図３に示す各信号のタイミ
ングチャートである。
【図５】図５は、図２に示す第１のＰＩＤ比較回路の構
成図である。
【図６】図６は、図２に示す第２のＰＩＤ比較回路の構
成図である。
【図７】図７は、アイソクロナス通信用パケットデータ
の基本構成例を示す図である。
【図８】図８は、ＩＥＥＥ１３９４シリアルインタフェ
ースにおけるアイソクロナス通信系回路の基本構成を示
すブロック図である。
【符号の説明】
１０…リンク・レイヤ回路、１０１…リンクコア回路(L
ink Core))、１０２…ホストインタフェース回路（Host
I/F）、１０３…アプリケーションインタフェース回路
（AP I/F) 、１０４…アシンクロナス通信の送信用ＦＩ
ＦＯ回路（AT-FIFO)、１０５…アシンクロナス通信の受
信用ＦＩＦＯ回路(AR-FIFO) 、１０６…インサートパケ
ットバッファ（ＩＰＢ）、１０８…アイソクロナス通信
用送信前処理回路(TXOPRE)、１０９…アイソクロナス通
信用送信後処理回路(TXOPRO)、１１０…アイソクロナス
通信用受信前処理回路(TXPRE) 、１１１…アイソクロナ
ス通信用受信後処理回路(TXIPRO 、１１２…アイソクロ
ナス通信の送信用ＦＩＦＯ回路(IT-FIFO) 、１１３…ア
イソクロナス通信の送受信用ＦＩＦＯ回路(IR-FIFO) 、
１１４…コンフィギュレーションレジスタ（ＣＦＲ）、
２０…フィジカル・レイヤ回路、３０…ＣＰＵ、４０…
アプリケーション、４１…ＭＰＥＧトランスポータ、４
２…Ｄ／Ａコンバータ、４３…ＩＥＣ９５８デジタルオ
ーディオ回路、４４…ＰＬＬ回路、２００…チャンネル
選択回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 12/56 Ｈ０４Ｌ 11/20 １０２Ａ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】少なくとも一のチャンネルのパケットデー
    タを含む複数のパケットデータをアプリケーション側か
    ら入力し、当該入力した複数のパケットデータのなかか
    ら、所望のチャンネルのパケットデータを選択し、当該
    選択したパケットデータをデータ伝送路に送出するデー
    タ処理回路であって、 前記アプリケーション側から有効な前記パケットデータ
    が入力されているタイミングを特定する第１のパケット
    データ有効性指示信号に基づいて、前記入力したパケッ
    トデータ内のチャンネル識別データを抽出するチャンネ
    ル識別データ抽出回路と、 前記抽出した前記チャンネル識別データと、予め決定さ
    れた選択するチャンネルを指定するチャンネル指定デー
    タとを比較する比較回路と、 前記比較の結果が一致を示す場合に、前記第１のパケッ
    トデータ有効性指示信号を第２のパケットデータ有効性
    指示信号として出力し、前記比較の結果が不一致を示す
    場合に、無効を示す前記第２のパケットデータ有効性指
    示信号を出力するパケットデータ有効性指示信号生成回
    路と、 前記第２のパケットデータ有効性指示信号と前記パケッ
    トデータとを対応したタイミングで入力し、前記第２の
    パケットデータ有効性指示信号が有効であることを示す
    タイミングで入力した前記パケットデータを選択して前
    記データ伝送路に送出する送信回路とを有するデータ処
    理回路。
  2. 【請求項２】前記チャンネル識別データ抽出回路は、前
    記第１のパケットデータ有効性指示信号を前記アプリケ
    ーション側から入力する請求項１に記載のデータ処理回
    路。
  3. 【請求項３】前記送信回路は、前記第２のパケットデー
    タ有効性指示信号が無効であることを示すタイミング
    で、挿入データを前記データ伝送路に送出する請求項１
    に記載のデータ処理回路。
  4. 【請求項４】前記挿入データは、前記選択されたパケッ
    トデータに関する情報データである請求項２記載のデー
    タ処理回路。
  5. 【請求項５】前記チャンネル指定データを記憶する記憶
    回路をさらに有する請求項１に記載のデータ処理回路。
  6. 【請求項６】前記記憶回路に前記チャンネル指定データ
    を書き込むコンピュータをさらに有する請求項５に記載
    のデータ処理回路。
  7. 【請求項７】前記データ伝送路に送出するパケットデー
    タを記憶する送出パケットデータ記憶回路をさらに有
    し、 前記送信回路は、前記第２のパケットデータ有効性指示
    信号が有効であることを示すタイミングで入力した前記
    パケットデータを選択して送出パケットデータ記憶回路
    に書き込む請求項１に記載のデータ処理回路。
  8. 【請求項８】前記送信回路は、予め決められた時間間隔
    で前記選択したパケットデータを前記データ伝送路に送
    出する請求項１に記載のデータ処理回路。
  9. 【請求項９】前記データ伝送路は、シリアルバスである
    請求項１に記載のデータ処理回路。
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