JP2000183995A - データ処理回路 - Google Patents
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- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
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- H04N21/426—Internal components of the client ; Characteristics thereof
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- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
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- Time-Division Multiplex Systems (AREA)
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- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 チャンネル選択用の外付け回路を用いること
なく、特定のチャンネルのデータを選択してデータ伝送
路に送出できるデータ処理回路を提供する。 【解決手段】 アプリケーションインタフェース回路1
03において、MPEGトランスポータ41から入力し
たパケットイネーブル信号PEN_INに基づいて、デ
ータData_INを構成する各パケットデータ内のチ
ャンネル識別データを抽出し、当該抽出したチャンネル
識別データとチャンネル指定データとを比較し、比較の
結果が一致を示す場合に、パケットイネーブル信号PE
N_INをパケットイネーブル信号PEN_OUT1 と
して送信前処理回路108に出力し、比較の結果が不一
致を示す場合に、無効を示すパケットイネーブル信号P
EN_OUT1 を送信前処理回路108に出力する。
なく、特定のチャンネルのデータを選択してデータ伝送
路に送出できるデータ処理回路を提供する。 【解決手段】 アプリケーションインタフェース回路1
03において、MPEGトランスポータ41から入力し
たパケットイネーブル信号PEN_INに基づいて、デ
ータData_INを構成する各パケットデータ内のチ
ャンネル識別データを抽出し、当該抽出したチャンネル
識別データとチャンネル指定データとを比較し、比較の
結果が一致を示す場合に、パケットイネーブル信号PE
N_INをパケットイネーブル信号PEN_OUT1 と
して送信前処理回路108に出力し、比較の結果が不一
致を示す場合に、無効を示すパケットイネーブル信号P
EN_OUT1 を送信前処理回路108に出力する。
Description
【0001】
【発明の属する技術分野】本発明は、デジタルシリアル
インタフェースなどに用いられるデータ処理回路に関す
るものである。
インタフェースなどに用いられるデータ処理回路に関す
るものである。
【0002】
【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するIEEE(The Institute of Elect
ricaland Electronic Engineers) 1394、High
Performance Sirial Busが規
格化された。
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するIEEE(The Institute of Elect
ricaland Electronic Engineers) 1394、High
Performance Sirial Busが規
格化された。
【0003】このIEEE1394シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknowledge の
要求、受信確認を行うアシンクロナス(Asynchronous)
転送と、125μsに1回必ずデータが送られるアイソ
クロナス(Isochronous) 転送がある。
ースのデータ転送には、従来のRequest,Acknowledge の
要求、受信確認を行うアシンクロナス(Asynchronous)
転送と、125μsに1回必ずデータが送られるアイソ
クロナス(Isochronous) 転送がある。
【0004】このように、2つの転送モードを有するI
EEE1394シリアルインタフェースでのデータは、
パケット単位で転送が行われる。
EEE1394シリアルインタフェースでのデータは、
パケット単位で転送が行われる。
【0005】このようなIEEE1394シリアルイン
タフェースに用いられるデータ処理回路は、図8に示す
ように、主としてIEEE1394シリアルバスBUS
を直接ドライブするフィジカル・レイヤ回路1と、フィ
ジカル・レイヤ回路1のデータ転送をコントロールする
リンク・レイヤ回路2とにより構成される。
タフェースに用いられるデータ処理回路は、図8に示す
ように、主としてIEEE1394シリアルバスBUS
を直接ドライブするフィジカル・レイヤ回路1と、フィ
ジカル・レイヤ回路1のデータ転送をコントロールする
リンク・レイヤ回路2とにより構成される。
【0006】上述したIEEE1394シリアルインタ
フェースにおけるアイソクロナス通信系では、例えば図
8に示すように、リンク・レイヤ回路2はフィジカル・
レイヤ回路3を介してIEEE1394シリアルバスB
USに接続されている。そして、リンク・レイヤ回路2
には、MPEG(Moving Picture coding Experts Grou
p) 2トランスポータやDVCR(Digital Video Casset
te Recorder) などのアプリケーション3が接続され
る。
フェースにおけるアイソクロナス通信系では、例えば図
8に示すように、リンク・レイヤ回路2はフィジカル・
レイヤ回路3を介してIEEE1394シリアルバスB
USに接続されている。そして、リンク・レイヤ回路2
には、MPEG(Moving Picture coding Experts Grou
p) 2トランスポータやDVCR(Digital Video Casset
te Recorder) などのアプリケーション3が接続され
る。
【0007】
【発明が解決しようとする課題】ところで、例えば、デ
ジタル衛星放送などのデータは、デジタル衛星放送用の
セット・トップ・ボックスを介してリンク・レイヤ回路
2に供給されるが、セット・トップ・ボックスに供給さ
れるデータには複数のチャンネルが多重化されている。
ジタル衛星放送などのデータは、デジタル衛星放送用の
セット・トップ・ボックスを介してリンク・レイヤ回路
2に供給されるが、セット・トップ・ボックスに供給さ
れるデータには複数のチャンネルが多重化されている。
【0008】しがしながら、従来のIEEE1394シ
リアルインタフェースのデータ処理回路は、複数のチャ
ンネルが多重化されたデータから特定のチャンネルだけ
を選択して出力することができない。したがって、チャ
ンネル選択用の外付けの回路を設け、ここで特定のチャ
ンネルのデータを抽出してリンク・レイヤ回路2に入力
させる必要があった。また、特定のチャンネルを選択し
た場合には、その選択したチャンネルに関する情報を付
加してシリアルインタフェースバスに送信したい場合が
あるが、IEEE1394シリアルインタフェースのデ
ータ処理回路では、チャンネルを選択し、当該選択した
チャンネルのデータに、当該チャンネルに関する情報を
付加するという機能を備えた構成は未だ実現されていな
い。
リアルインタフェースのデータ処理回路は、複数のチャ
ンネルが多重化されたデータから特定のチャンネルだけ
を選択して出力することができない。したがって、チャ
ンネル選択用の外付けの回路を設け、ここで特定のチャ
ンネルのデータを抽出してリンク・レイヤ回路2に入力
させる必要があった。また、特定のチャンネルを選択し
た場合には、その選択したチャンネルに関する情報を付
加してシリアルインタフェースバスに送信したい場合が
あるが、IEEE1394シリアルインタフェースのデ
ータ処理回路では、チャンネルを選択し、当該選択した
チャンネルのデータに、当該チャンネルに関する情報を
付加するという機能を備えた構成は未だ実現されていな
い。
【0009】本発明は、上述した従来技術に鑑みてなさ
れたものであり、チャンネル選択用の外付け回路を用い
ることなく、複数のチャンネルが多重化されたデータか
ら特定のチャンネルのデータを選択してデータ伝送路に
送出できるデータ処理回路を提供することを目的とす
る。また、本発明は、選択したチャンネルのデータと共
に、当該選択したチャンネルのデータに関する情報デー
タをデータ伝送路に送出できるデータ処理回路を提供す
ることを目的とする。
れたものであり、チャンネル選択用の外付け回路を用い
ることなく、複数のチャンネルが多重化されたデータか
ら特定のチャンネルのデータを選択してデータ伝送路に
送出できるデータ処理回路を提供することを目的とす
る。また、本発明は、選択したチャンネルのデータと共
に、当該選択したチャンネルのデータに関する情報デー
タをデータ伝送路に送出できるデータ処理回路を提供す
ることを目的とする。
【0010】
【課題を解決するための手段】上述した目的を達成する
ために、本発明のデータ処理回路は、少なくとも一のチ
ャンネルのパケットデータを含む複数のパケットデータ
をアプリケーション側から入力し、当該入力した複数の
パケットデータのなかから、所望のチャンネルのパケッ
トデータを選択し、当該選択したパケットデータをデー
タ伝送路に送出するデータ処理回路であって、前記アプ
リケーション側から有効な前記パケットデータが入力さ
れているタイミングを特定する第1のパケットデータ有
効性指示信号に基づいて、前記入力したパケットデータ
内のチャンネル識別データを抽出するチャンネル識別デ
ータ抽出回路と、前記抽出した前記チャンネル識別デー
タと、予め決定された選択するチャンネルを指定するチ
ャンネル指定データとを比較する比較回路と、前記比較
の結果が一致を示す場合に、前記第1のパケットデータ
有効性指示信号を第2のパケットデータ有効性指示信号
として出力し、前記比較の結果が不一致を示す場合に、
無効を示す前記第2のパケットデータ有効性指示信号を
出力するパケットデータ有効性指示信号生成回路と、前
記第2のパケットデータ有効性指示信号と前記パケット
データとを対応したタイミングで入力し、前記第2のパ
ケットデータ有効性指示信号が有効であることを示すタ
イミングで入力した前記パケットデータを選択して前記
データ伝送路に送出する送信回路とを有する。
ために、本発明のデータ処理回路は、少なくとも一のチ
ャンネルのパケットデータを含む複数のパケットデータ
をアプリケーション側から入力し、当該入力した複数の
パケットデータのなかから、所望のチャンネルのパケッ
トデータを選択し、当該選択したパケットデータをデー
タ伝送路に送出するデータ処理回路であって、前記アプ
リケーション側から有効な前記パケットデータが入力さ
れているタイミングを特定する第1のパケットデータ有
効性指示信号に基づいて、前記入力したパケットデータ
内のチャンネル識別データを抽出するチャンネル識別デ
ータ抽出回路と、前記抽出した前記チャンネル識別デー
タと、予め決定された選択するチャンネルを指定するチ
ャンネル指定データとを比較する比較回路と、前記比較
の結果が一致を示す場合に、前記第1のパケットデータ
有効性指示信号を第2のパケットデータ有効性指示信号
として出力し、前記比較の結果が不一致を示す場合に、
無効を示す前記第2のパケットデータ有効性指示信号を
出力するパケットデータ有効性指示信号生成回路と、前
記第2のパケットデータ有効性指示信号と前記パケット
データとを対応したタイミングで入力し、前記第2のパ
ケットデータ有効性指示信号が有効であることを示すタ
イミングで入力した前記パケットデータを選択して前記
データ伝送路に送出する送信回路とを有する。
【0011】本発明のデータ処理回路では、アプリケー
ション側からパケットデータが入力される。そして、チ
ャンネル指示データ抽出回路において、第1のパケット
データ有効性指示信号に基づいて、前記入力したパケッ
トデータ内のチャンネル識別データが抽出される。そし
て、比較回路において、当該抽出した前記チャンネル識
別データと、チャンネル指定データとが比較される。そ
して、パケットデータ有効性指示信号生成回路におい
て、前記比較の結果が一致を示す場合に、前記第1のパ
ケットデータ有効性指示信号が第2のパケットデータ有
効性指示信号として出力され、前記比較の結果が不一致
を示す場合に、無効を示す前記第2のパケットデータ有
効性指示信号が出力される。そして、送信回路におい
て、前記第2のパケットデータ有効性指示信号が有効で
あることを示すタイミングで入力された前記パケットデ
ータが選択され、前記データ伝送路に送出される。
ション側からパケットデータが入力される。そして、チ
ャンネル指示データ抽出回路において、第1のパケット
データ有効性指示信号に基づいて、前記入力したパケッ
トデータ内のチャンネル識別データが抽出される。そし
て、比較回路において、当該抽出した前記チャンネル識
別データと、チャンネル指定データとが比較される。そ
して、パケットデータ有効性指示信号生成回路におい
て、前記比較の結果が一致を示す場合に、前記第1のパ
ケットデータ有効性指示信号が第2のパケットデータ有
効性指示信号として出力され、前記比較の結果が不一致
を示す場合に、無効を示す前記第2のパケットデータ有
効性指示信号が出力される。そして、送信回路におい
て、前記第2のパケットデータ有効性指示信号が有効で
あることを示すタイミングで入力された前記パケットデ
ータが選択され、前記データ伝送路に送出される。
【0012】また、本発明のデータ処理回路は、好まし
くは、前記送信回路は、前記第2のパケットデータ有効
性指示信号が無効であることを示すタイミングで、挿入
データを前記データ伝送路に送出する。
くは、前記送信回路は、前記第2のパケットデータ有効
性指示信号が無効であることを示すタイミングで、挿入
データを前記データ伝送路に送出する。
【0013】また、本発明のデータ処理回路は、好まし
くは、前記挿入データは、前記選択されたパケットデー
タに関する情報データである。
くは、前記挿入データは、前記選択されたパケットデー
タに関する情報データである。
【0014】また、本発明のデータ処理回路は、好まし
くは、前記予め決定された選択するチャンネルを指定す
る前記チャンネル指定データを記憶する記憶回路をさら
に有する。
くは、前記予め決定された選択するチャンネルを指定す
る前記チャンネル指定データを記憶する記憶回路をさら
に有する。
【0015】また、本発明のデータ処理回路は、好まし
くは、前記記憶回路に前記チャンネル指定データを書き
込むコンピュータをさらに有する。
くは、前記記憶回路に前記チャンネル指定データを書き
込むコンピュータをさらに有する。
【0016】
【発明の実施の形態】図1は、IEEE1394シリア
ルインタフェースに適用される本発明に係るデータ処理
回路の一実施形態を示すブロック構成図である。
ルインタフェースに適用される本発明に係るデータ処理
回路の一実施形態を示すブロック構成図である。
【0017】このデータ処理回路は、リンク・レイヤ回
路10、フィジカル・レイヤ回路20、ホストコンピュ
ータとしてのCPU30により構成されている。また、
リンクレイヤ回路10には、アプリケーション40が接
続されている。アプリケーション40は、図1に示すよ
うに、例えば、MPEG2トランスポータ(Transporte
r) 41、D/A(Digital/Analog)コンバータ42、I
EC958デジタルオーディオ回路43およびPLL回
路44を有している。
路10、フィジカル・レイヤ回路20、ホストコンピュ
ータとしてのCPU30により構成されている。また、
リンクレイヤ回路10には、アプリケーション40が接
続されている。アプリケーション40は、図1に示すよ
うに、例えば、MPEG2トランスポータ(Transporte
r) 41、D/A(Digital/Analog)コンバータ42、I
EC958デジタルオーディオ回路43およびPLL回
路44を有している。
【0018】リンク・レイヤ回路10は、CPU30の
制御の下、アシンクロナス転送およびアイソクロナス転
送の制御、並びにフィジカル・レイヤ回路20の制御を
行う。具体的には、リンク・レイヤ回路10は、図1に
示すように、例えば、リンクコア回路(Link Core) 10
1、ホストインタフェース回路(HOST I/F)102、ア
プリケーションインタフェース回路(AP I/F) 103、
アシンクロナス通信の送信用FIFO回路(AT-FIFO)1
04、アシンクロナス通信の受信用FIFO回路(AR-F
IFO)105、インサートパケットバッファ(IPB)1
06、アイソクロナス通信用送信前処理回路(TXOPRE)1
08、アイソクロナス通信用送信後処理回路(TXOPRO)1
09、アイソクロナス通信用受信前処理回路(TXIPRE)1
10、アイソクロナス通信用受信後処理回路(TXIPRO)1
11、アイソクロナス通信の送信用FIFO回路(IT-FI
FO) 112、アイソクロナス通信の送受信用FIFO回
路(IR-FIFO) 113およびコンフィギュレーションレジ
スタ(Configuration Register、以下CFRという)1
14により構成されている。
制御の下、アシンクロナス転送およびアイソクロナス転
送の制御、並びにフィジカル・レイヤ回路20の制御を
行う。具体的には、リンク・レイヤ回路10は、図1に
示すように、例えば、リンクコア回路(Link Core) 10
1、ホストインタフェース回路(HOST I/F)102、ア
プリケーションインタフェース回路(AP I/F) 103、
アシンクロナス通信の送信用FIFO回路(AT-FIFO)1
04、アシンクロナス通信の受信用FIFO回路(AR-F
IFO)105、インサートパケットバッファ(IPB)1
06、アイソクロナス通信用送信前処理回路(TXOPRE)1
08、アイソクロナス通信用送信後処理回路(TXOPRO)1
09、アイソクロナス通信用受信前処理回路(TXIPRE)1
10、アイソクロナス通信用受信後処理回路(TXIPRO)1
11、アイソクロナス通信の送信用FIFO回路(IT-FI
FO) 112、アイソクロナス通信の送受信用FIFO回
路(IR-FIFO) 113およびコンフィギュレーションレジ
スタ(Configuration Register、以下CFRという)1
14により構成されている。
【0019】図1に示すリンク・レイヤ回路10では、
ホストインタフェース回路102、送信用FIFO回路
104、受信用FIFO回路105およびリンクコア回
路101によりアシンクロナス通信系回路が構成され
る。そして、アプリケーションインタフェース回路10
3、送信前処理回路108、送信後処理回路109、受
信前処理回路110、受信後処理回路111、送信用F
IFO回路112、送受信用FIFO回路113および
リンクコア回路101によりアイソクロナス通信系回路
が構成される。
ホストインタフェース回路102、送信用FIFO回路
104、受信用FIFO回路105およびリンクコア回
路101によりアシンクロナス通信系回路が構成され
る。そして、アプリケーションインタフェース回路10
3、送信前処理回路108、送信後処理回路109、受
信前処理回路110、受信後処理回路111、送信用F
IFO回路112、送受信用FIFO回路113および
リンクコア回路101によりアイソクロナス通信系回路
が構成される。
【0020】リンクコア回路101 リンクコア回路101は、アシンクロナス通信用パケッ
トデータおよびアイソクロナス通信用パケットデータの
送信回路、受信回路、これらパケットデータのIEEE
1394シリアルバスBSを直接ドライブするフィジカ
ル・レイヤ回路20とのインタフェース回路、125μ
s毎にリセットされるサイクルタイマ、サイクルモニタ
やCRC回路から構成されている。そして、例えばサイ
クルタイマ等の時間データ等はCFR111を通してア
イソクロナス通信系処理回路に供給される。
トデータおよびアイソクロナス通信用パケットデータの
送信回路、受信回路、これらパケットデータのIEEE
1394シリアルバスBSを直接ドライブするフィジカ
ル・レイヤ回路20とのインタフェース回路、125μ
s毎にリセットされるサイクルタイマ、サイクルモニタ
やCRC回路から構成されている。そして、例えばサイ
クルタイマ等の時間データ等はCFR111を通してア
イソクロナス通信系処理回路に供給される。
【0021】ホストインタフェース回路102 ホストインタフェース回路102は、主として、CPU
30と送信用FIFO回路104および受信用FIFO
回路105との間でのアシンクロナス通信用パケットデ
ータの書き込み、読み出し等の調停、並びに、CPU3
0とCFR114との間での各種データの送受信の調停
を行う。例えば、MPEG2トランスポータ41から入
力したデジタル衛星放送の複数のチャンネルが多重化さ
れたTSストリームの中から任意のチャンネルのTSパ
ケットデータを抽出する場合には、ホストインタフェー
ス回路102を介して、CPU30からCFR114内
のPID(Partial IDentifier)レジスタReg1,PI
DレジスタReg2 の少なくとも一方に、抽出しようと
するTSパケットデータのチャンネル識別データPID
を示すチャンネル指定データCPIDが設定される。こ
こで、2個のPIDレジスタReg1 ,Reg2 に合計
2チャンネル分のチャンネル指定データCPIDを設定
可能なのは、本実施形態では、同時に2チャンネルのア
イソクロナス送信が可能であるため、2チャンネル分の
TSパケットデータを同時に抽出できるようにするため
である。
30と送信用FIFO回路104および受信用FIFO
回路105との間でのアシンクロナス通信用パケットデ
ータの書き込み、読み出し等の調停、並びに、CPU3
0とCFR114との間での各種データの送受信の調停
を行う。例えば、MPEG2トランスポータ41から入
力したデジタル衛星放送の複数のチャンネルが多重化さ
れたTSストリームの中から任意のチャンネルのTSパ
ケットデータを抽出する場合には、ホストインタフェー
ス回路102を介して、CPU30からCFR114内
のPID(Partial IDentifier)レジスタReg1,PI
DレジスタReg2 の少なくとも一方に、抽出しようと
するTSパケットデータのチャンネル識別データPID
を示すチャンネル指定データCPIDが設定される。こ
こで、2個のPIDレジスタReg1 ,Reg2 に合計
2チャンネル分のチャンネル指定データCPIDを設定
可能なのは、本実施形態では、同時に2チャンネルのア
イソクロナス送信が可能であるため、2チャンネル分の
TSパケットデータを同時に抽出できるようにするため
である。
【0022】また、ホストインタフェース回路102を
介して、CPU30からCFR114のレジスタIPT
xGoには、例えば、MPEG2トランスポータ41か
らのTSストリームから抽出したTSパケットデータに
よって提供される番組の情報として付加すべき挿入用パ
ケットデータであるインサートパケット(Insert Packe
t) データIPDを挿入する必要が生じたとき、論理値
「1」が設定される。
介して、CPU30からCFR114のレジスタIPT
xGoには、例えば、MPEG2トランスポータ41か
らのTSストリームから抽出したTSパケットデータに
よって提供される番組の情報として付加すべき挿入用パ
ケットデータであるインサートパケット(Insert Packe
t) データIPDを挿入する必要が生じたとき、論理値
「1」が設定される。
【0023】また、ホストインタフェース回路102を
介して、CPU30からCFR114のPIDオン・オ
フレジスタには、アプリケーションインタフェース回路
103においてチャンネル選択を行うか否かを示すPI
Dオン・オフ信号SWが設定される。
介して、CPU30からCFR114のPIDオン・オ
フレジスタには、アプリケーションインタフェース回路
103においてチャンネル選択を行うか否かを示すPI
Dオン・オフ信号SWが設定される。
【0024】送信用FIFO104および受信用FIF
O105 送信用FIFO104には、IEEE1394シリアル
バスBUSに伝送させるアシンクロナス通信用パケット
データが格納される。また、受信用FIFO105には
IEEE1394シリアルインタフェースバスBUSを
伝送されてきたアシンクロナス通信用パケットデータが
格納される。
O105 送信用FIFO104には、IEEE1394シリアル
バスBUSに伝送させるアシンクロナス通信用パケット
データが格納される。また、受信用FIFO105には
IEEE1394シリアルインタフェースバスBUSを
伝送されてきたアシンクロナス通信用パケットデータが
格納される。
【0025】アプリケーションインタフェース回路10
3 アプリケーションインタフェース回路103は、アプリ
ケーション40と送信前処理回路108および受信後処
理回路111との間のデータの送受信の調停を行う。そ
して、例えばMPEG2トランスポータ41から送られ
てくるデジタル衛星放送の複数のチャンネルが多重化さ
れたTSデータから、任意のチャンネルのTSパケット
データを選択してIEEE1394シリアルバスBUS
に送信する場合には、前述したように、CFR114内
のPIDレジスタReg1 ,PIDレジスタReg2 に
設定されたチャンネル指定データCPIDタと一致する
チャンネル識別データPIDを持つTSパケットデータ
を抽出するためのパケットイネーブル信号PEN_OU
T1 ,PEN_OUT2 を生成する。また、アプリケー
ションインタフェース回路103は、抽出されたTSパ
ケットデータによって提供される番組に関する情報をイ
ンサートパケットデータとして送信する場合に、当該イ
ンサートパケットデータを送信するタイミングを決定す
るためのインサートイネーブル信号IPEN_OUTを
生成する。
3 アプリケーションインタフェース回路103は、アプリ
ケーション40と送信前処理回路108および受信後処
理回路111との間のデータの送受信の調停を行う。そ
して、例えばMPEG2トランスポータ41から送られ
てくるデジタル衛星放送の複数のチャンネルが多重化さ
れたTSデータから、任意のチャンネルのTSパケット
データを選択してIEEE1394シリアルバスBUS
に送信する場合には、前述したように、CFR114内
のPIDレジスタReg1 ,PIDレジスタReg2 に
設定されたチャンネル指定データCPIDタと一致する
チャンネル識別データPIDを持つTSパケットデータ
を抽出するためのパケットイネーブル信号PEN_OU
T1 ,PEN_OUT2 を生成する。また、アプリケー
ションインタフェース回路103は、抽出されたTSパ
ケットデータによって提供される番組に関する情報をイ
ンサートパケットデータとして送信する場合に、当該イ
ンサートパケットデータを送信するタイミングを決定す
るためのインサートイネーブル信号IPEN_OUTを
生成する。
【0026】図2および図3はアプリケーションインタ
フェース回路103のチャンネル選択回路200の構成
例を示すブロック図、図4は図2および図3に示す各信
号のタイミングチャートである。図2および図3に示す
ように、チャンネル選択回路200は、PID抽出回路
202、PIDロード信号生成回路204、PID比較
回路206,208、遅延回路210、イネーブル信号
生成回路212、遅延回路214、D−FF回路216
1 を有する。なお、これらの構成要素は、図示しないク
ロック信号生成回路が出力するクロック信号CKを基準
として動作する。
フェース回路103のチャンネル選択回路200の構成
例を示すブロック図、図4は図2および図3に示す各信
号のタイミングチャートである。図2および図3に示す
ように、チャンネル選択回路200は、PID抽出回路
202、PIDロード信号生成回路204、PID比較
回路206,208、遅延回路210、イネーブル信号
生成回路212、遅延回路214、D−FF回路216
1 を有する。なお、これらの構成要素は、図示しないク
ロック信号生成回路が出力するクロック信号CKを基準
として動作する。
【0027】チャンネル選択回路200は、デジタル衛
星放送の複数のチャンネルが多重化されたTSデータの
データData_INと、パケットイネーブル信号PE
N_INとをMPEG2トランスポータ41から入力す
る。また、チャンネル選択回路200は、データDat
a_OUTおよびパケットイネーブル信号PEN_OU
T1 ,PEN_OUT2 を送信前処理回路108に出力
し、インサートイネーブル信号IPEN_OUTをイン
サートパケットバッファ106に出力する。
星放送の複数のチャンネルが多重化されたTSデータの
データData_INと、パケットイネーブル信号PE
N_INとをMPEG2トランスポータ41から入力す
る。また、チャンネル選択回路200は、データDat
a_OUTおよびパケットイネーブル信号PEN_OU
T1 ,PEN_OUT2 を送信前処理回路108に出力
し、インサートイネーブル信号IPEN_OUTをイン
サートパケットバッファ106に出力する。
【0028】以下、チャンネル選択回路200の構成要
素について、図2〜4を参照しながら詳細に説明する。 〔PID抽出回路202〕PID抽出回路202は、P
IDロード信号生成回路204から入力したPIDロー
ド信号S204に基づいて、図1に示すMPEG2トラ
ンスポータ41から入力したTSデータを構成する各々
188バイトのTSパケットデータから、13ビットの
チャンネル識別データPIDを抽出する。
素について、図2〜4を参照しながら詳細に説明する。 〔PID抽出回路202〕PID抽出回路202は、P
IDロード信号生成回路204から入力したPIDロー
ド信号S204に基づいて、図1に示すMPEG2トラ
ンスポータ41から入力したTSデータを構成する各々
188バイトのTSパケットデータから、13ビットの
チャンネル識別データPIDを抽出する。
【0029】図2に示すように、PID抽出回路202
は、D−FF回路2166 ,2167 、2168 および
スイッチ回路220を有する。PID抽出回路202で
は、D−FF回路2166 のD端子に、TS(Transport
Stream)データが入力される。具体的には、図2に示す
ように、D−FF回路2166 のD端子に、TSデータ
を構成する、図4(C)に示すように各クロックサイク
ル毎に8ビットを持つデータData_INが入力され
る。
は、D−FF回路2166 ,2167 、2168 および
スイッチ回路220を有する。PID抽出回路202で
は、D−FF回路2166 のD端子に、TS(Transport
Stream)データが入力される。具体的には、図2に示す
ように、D−FF回路2166 のD端子に、TSデータ
を構成する、図4(C)に示すように各クロックサイク
ル毎に8ビットを持つデータData_INが入力され
る。
【0030】D−FF回路2166 のQ端子には、遅延
回路210とD−FF回路2167のD端子およびQ端
子とが接続されている。また、D−FF回路2167 の
Q端子は、スイッチ回路220のH端子にも接続されて
いる。また、スイッチ回路220のA端子はD−FF回
路2168 のD端子に接続され、L端子はD−FF回路
2168 のQ端子に接続されている。スイッチ回路22
0は、PIDロード信号生成回路204からのPIDロ
ード信号S204が論理値「1」のときにA端子とH端
子とを接続し、PIDロード信号S204が論理値
「0」のときにA端子とL端子とを接続する。また、D
−FF回路2168 のQ端子はPID比較回路206お
よび208に接続されている。
回路210とD−FF回路2167のD端子およびQ端
子とが接続されている。また、D−FF回路2167 の
Q端子は、スイッチ回路220のH端子にも接続されて
いる。また、スイッチ回路220のA端子はD−FF回
路2168 のD端子に接続され、L端子はD−FF回路
2168 のQ端子に接続されている。スイッチ回路22
0は、PIDロード信号生成回路204からのPIDロ
ード信号S204が論理値「1」のときにA端子とH端
子とを接続し、PIDロード信号S204が論理値
「0」のときにA端子とL端子とを接続する。また、D
−FF回路2168 のQ端子はPID比較回路206お
よび208に接続されている。
【0031】PID抽出回路202の動作例について説
明する。PID抽出回路202では、例えば、図4
(A)に示すクロック信号CKの1クロックサイクル毎
に、8ビットを単位として、図1に示すMPEG2トラ
ンスポータ41が出力した図4(C)に示すデータDa
ta_INがD−FF回路2166 のD端子に入力され
る。ここで、データData_INは、前述したよう
に、188バイトで1パケットデータを構成するTSデ
ータであり、最初の8ビットにパケットデータの先頭を
識別するためのデータstart_byteを格納し、
次の8ビットのうちLSB側の4ビット〔12:8〕が
チャンネル識別データPIDのMSB側の4ビットを格
納し、次の8ビットがチャンネル識別データPIDのL
SB側の8ビットを格納し、次の8ビット以降がデータ
(ペイロード)を格納している。
明する。PID抽出回路202では、例えば、図4
(A)に示すクロック信号CKの1クロックサイクル毎
に、8ビットを単位として、図1に示すMPEG2トラ
ンスポータ41が出力した図4(C)に示すデータDa
ta_INがD−FF回路2166 のD端子に入力され
る。ここで、データData_INは、前述したよう
に、188バイトで1パケットデータを構成するTSデ
ータであり、最初の8ビットにパケットデータの先頭を
識別するためのデータstart_byteを格納し、
次の8ビットのうちLSB側の4ビット〔12:8〕が
チャンネル識別データPIDのMSB側の4ビットを格
納し、次の8ビットがチャンネル識別データPIDのL
SB側の8ビットを格納し、次の8ビット以降がデータ
(ペイロード)を格納している。
【0032】そして、図4(B)に示すデータData
_INをD−FF回路2166 で1クロックサイクルだ
け遅延した図4(D)に示す8ビットのデータData
1 が、遅延回路210と、D−FF回路2167 のD端
子と、D−FF回路2167のQ端子側とに出力され
る。そして、データData1 をD−FF回路2167
で1クロックサイクルだけ遅延した図4(E)に示すデ
ータData2 が、D−FF回路2167 のQ端子から
出力される。そして、図4(D)に示すデータData
1 と、図4(E)に示すデータData2 のLSB側の
4ビットとから構成される13ビットのデータData
3 が、スイッチ回路220のH端子に出力される。
_INをD−FF回路2166 で1クロックサイクルだ
け遅延した図4(D)に示す8ビットのデータData
1 が、遅延回路210と、D−FF回路2167 のD端
子と、D−FF回路2167のQ端子側とに出力され
る。そして、データData1 をD−FF回路2167
で1クロックサイクルだけ遅延した図4(E)に示すデ
ータData2 が、D−FF回路2167 のQ端子から
出力される。そして、図4(D)に示すデータData
1 と、図4(E)に示すデータData2 のLSB側の
4ビットとから構成される13ビットのデータData
3 が、スイッチ回路220のH端子に出力される。
【0033】そして、図4(D),(E),(H)に示
すように、PIDロード信号S204が論理値「1」と
なっている1クロックサイクルの間に、図4(I)に示
すように、データData3 がチャンネル識別データP
ID1 となり、スイッチ回路220のH端子とA端子と
が接続され、チャンネル識別データPID1 がD−FF
回路2168 のD端子に入力される。そして、図4
(I)に示すチャンネルチャンネル識別データPID1
をD−FF回路2168 で1クロックサイクルだけ遅延
した図4(J)に示すチャンネル識別データPID
2 が、スイッチ回路220のL端子およびPID比較回
路206,208に出力される。PIDロード信号S2
04は、以後、論理値「0」になり、スイッチ回路22
0において端子Lと端子Aとが接続され、チャンネル識
別データPID2 の論理値が保持される。
すように、PIDロード信号S204が論理値「1」と
なっている1クロックサイクルの間に、図4(I)に示
すように、データData3 がチャンネル識別データP
ID1 となり、スイッチ回路220のH端子とA端子と
が接続され、チャンネル識別データPID1 がD−FF
回路2168 のD端子に入力される。そして、図4
(I)に示すチャンネルチャンネル識別データPID1
をD−FF回路2168 で1クロックサイクルだけ遅延
した図4(J)に示すチャンネル識別データPID
2 が、スイッチ回路220のL端子およびPID比較回
路206,208に出力される。PIDロード信号S2
04は、以後、論理値「0」になり、スイッチ回路22
0において端子Lと端子Aとが接続され、チャンネル識
別データPID2 の論理値が保持される。
【0034】なお、PIDロード信号S204は、図4
(D),(E),(H)に示すように、データData
1 とData2 とに含まれる合計13ビットのPIDデ
ータがデータData3 に生じたタイミングで論理値
「1」になり、当該タイミングは、PIDロード信号生
成回路204によって後述するように決定される。
(D),(E),(H)に示すように、データData
1 とData2 とに含まれる合計13ビットのPIDデ
ータがデータData3 に生じたタイミングで論理値
「1」になり、当該タイミングは、PIDロード信号生
成回路204によって後述するように決定される。
【0035】〔PIDロード信号生成回路204〕PI
Dロード信号生成回路204は、図1に示すMPEG2
トランスポータ41から入力したパケットイネーブル信
号PEN_INに基づいて、PID抽出回路202にお
いてチャンネル識別データPIDを抽出するタイミング
を決定するために用いられるPIDロード信号S204
を生成する。
Dロード信号生成回路204は、図1に示すMPEG2
トランスポータ41から入力したパケットイネーブル信
号PEN_INに基づいて、PID抽出回路202にお
いてチャンネル識別データPIDを抽出するタイミング
を決定するために用いられるPIDロード信号S204
を生成する。
【0036】図2に示すように、PIDロード信号生成
回路204は、D−FF回路2162 ,2163 ,21
64 ,2165 およびAND回路218を有する。D−
FF回路2162 のD端子には、図4(B)に示すパケ
ットイネーブル(Packet Enable) 信号PEN_INが入
力される。D−FF回路2162 のQ端子は、D−FF
回路2163 のD端子およびAND回路218の一方の
入力端子に接続されている。D−FF回路2163 のQ
 ̄端子は、AND回路218の他方の入力端子に接続さ
れている。AND回路218の出力端子はD−FF回路
2164 のD端子に接続され、D−FF回路2164 の
Q端子はD−FF回路2165 のD端子に接続されてい
る。D−FF回路2165 のQ端子からは、前述したP
IDロード信号S204が、スイッチ回路220に向け
て出力される。
回路204は、D−FF回路2162 ,2163 ,21
64 ,2165 およびAND回路218を有する。D−
FF回路2162 のD端子には、図4(B)に示すパケ
ットイネーブル(Packet Enable) 信号PEN_INが入
力される。D−FF回路2162 のQ端子は、D−FF
回路2163 のD端子およびAND回路218の一方の
入力端子に接続されている。D−FF回路2163 のQ
 ̄端子は、AND回路218の他方の入力端子に接続さ
れている。AND回路218の出力端子はD−FF回路
2164 のD端子に接続され、D−FF回路2164 の
Q端子はD−FF回路2165 のD端子に接続されてい
る。D−FF回路2165 のQ端子からは、前述したP
IDロード信号S204が、スイッチ回路220に向け
て出力される。
【0037】PIDロード信号生成回路204の動作に
ついて説明する。図4(B)に示すパケットイネーブル
信号PEN_INが、図1に示すMPEG2トランスポ
ータ41からD−FF回路2162 のD端子に入力さ
れ、パケットイネーブル信号PEN_INを1クロック
サイクルだけ遅延した図4(C)に示すパケットイネー
ブル信号PEN1 がD−FF回路2163 のD端子およ
びAND回路218の一方の入力端子に出力される。そ
して、パケットイネーブル信号PEN1 が論理値「1」
に切り換わると、当該切り換わりから1クロックサイク
ルの間、D−FF回路2163 のQ ̄端子から出力され
る信号が論理値「1」となり、AND回路218の2入
力の双方が論理値「1」になり、AND回路218の出
力端子から出力されるエッジ検出信号EDGE1 に図4
(F)に示すようにパルスが発生する。
ついて説明する。図4(B)に示すパケットイネーブル
信号PEN_INが、図1に示すMPEG2トランスポ
ータ41からD−FF回路2162 のD端子に入力さ
れ、パケットイネーブル信号PEN_INを1クロック
サイクルだけ遅延した図4(C)に示すパケットイネー
ブル信号PEN1 がD−FF回路2163 のD端子およ
びAND回路218の一方の入力端子に出力される。そ
して、パケットイネーブル信号PEN1 が論理値「1」
に切り換わると、当該切り換わりから1クロックサイク
ルの間、D−FF回路2163 のQ ̄端子から出力され
る信号が論理値「1」となり、AND回路218の2入
力の双方が論理値「1」になり、AND回路218の出
力端子から出力されるエッジ検出信号EDGE1 に図4
(F)に示すようにパルスが発生する。
【0038】そして、図4(F)に示すエッジ検出信号
EDGE1 を1クロックサイクルだけ遅延した図4
(G)に示すエッジ検出信号EDGE2 がD−FF回路
2165のD端子に出力される。
EDGE1 を1クロックサイクルだけ遅延した図4
(G)に示すエッジ検出信号EDGE2 がD−FF回路
2165のD端子に出力される。
【0039】そして、図4(G)に示すエッジ検出信号
EDGE2 を1クロックサイクルだけ遅延した図4
(H)に示すPIDロード信号S204がスイッチ回路
220に出力される。
EDGE2 を1クロックサイクルだけ遅延した図4
(H)に示すPIDロード信号S204がスイッチ回路
220に出力される。
【0040】〔遅延回路210およびD−FF回路21
61 〕遅延回路210は、データData_OUTとパ
ケットイネーブル信号PEN_OUT1 ,PEN_OU
T2 との間のタイミングを調整するために、D−FF回
路2166 のQ端子から出力された図4(D)に示すデ
ータData1 を、3クロックサイクルだけ遅延したデ
ータData4 をD−FF回路2161 に出力する。D
−FF回路2161 は、遅延回路210から入力したデ
ータData4 を1クロックサイクルだけ遅延した図4
(O)に示すデータData_OUTを図1に示す送信
前処理回路108に出力する。
61 〕遅延回路210は、データData_OUTとパ
ケットイネーブル信号PEN_OUT1 ,PEN_OU
T2 との間のタイミングを調整するために、D−FF回
路2166 のQ端子から出力された図4(D)に示すデ
ータData1 を、3クロックサイクルだけ遅延したデ
ータData4 をD−FF回路2161 に出力する。D
−FF回路2161 は、遅延回路210から入力したデ
ータData4 を1クロックサイクルだけ遅延した図4
(O)に示すデータData_OUTを図1に示す送信
前処理回路108に出力する。
【0041】〔PID比較回路206〕PID比較回路
206は、CFR114内のPIDレジスタReg1 か
ら読み出した13ビットのチャンネル指定データCPI
D1
206は、CFR114内のPIDレジスタReg1 か
ら読み出した13ビットのチャンネル指定データCPI
D1
〔0〕〜〔12〕と、D−FF回路2168 のQ端
子から入力した13ビットのチャンネル識別データPI
D2
子から入力した13ビットのチャンネル識別データPI
D2
〔0〕〜〔12〕とをビット毎に比較し、全てのビ
ットが一致している場合に論理値「1」となり、そうで
ない場合に論理値「0」となるPID比較結果信号S2
06を生成し、PID比較結果信号S206を図3に示
すOR回路2321 に出力する。
ットが一致している場合に論理値「1」となり、そうで
ない場合に論理値「0」となるPID比較結果信号S2
06を生成し、PID比較結果信号S206を図3に示
すOR回路2321 に出力する。
【0042】図5は、PID比較回路206の構成図で
ある。図5に示すように、PID比較回路206は、2
入力1出力のEx(Exclusive) NOR回路3000 〜3
0012および13入力1出力のAND回路302を有す
る。ここで、2入力1出力のExNOR回路は、排他的
論理和の反転を演算し、入力のデータが同じ論理値のと
き(すなわち、論理値「1」と「1」、あるいは、論理
値「0」と「0」のとき)に出力を論理値「1」にし、
それ以外のときに、出力を論理値「0」にする。
ある。図5に示すように、PID比較回路206は、2
入力1出力のEx(Exclusive) NOR回路3000 〜3
0012および13入力1出力のAND回路302を有す
る。ここで、2入力1出力のExNOR回路は、排他的
論理和の反転を演算し、入力のデータが同じ論理値のと
き(すなわち、論理値「1」と「1」、あるいは、論理
値「0」と「0」のとき)に出力を論理値「1」にし、
それ以外のときに、出力を論理値「0」にする。
【0043】図5に示すように、PID比較回路206
は、CFR114内のPIDレジスタReg1 から読み
出した13ビットのチャンネル指定データCPID
1
は、CFR114内のPIDレジスタReg1 から読み
出した13ビットのチャンネル指定データCPID
1
〔0〕〜〔12〕の各々をExNOR回路3000 〜
30012の一方の入力端子にそれぞれ入力し、D−FF
回路2168 のQ端子から入力した13ビットのチャン
ネル識別データPID2
30012の一方の入力端子にそれぞれ入力し、D−FF
回路2168 のQ端子から入力した13ビットのチャン
ネル識別データPID2
〔0〕〜〔12〕の各々をEx
NOR回路3000 〜30012の他方の入力端子にそれ
ぞれ入力する。また、ExNOR回路3000 〜300
12の出力端子は、AND回路302の入力端子に接続さ
れている。
NOR回路3000 〜30012の他方の入力端子にそれ
ぞれ入力する。また、ExNOR回路3000 〜300
12の出力端子は、AND回路302の入力端子に接続さ
れている。
【0044】PID比較回路206の動作について説明
する。PID比較回路206は、nを0以上12以下の
整数とした場合に、ExNOR回路300n において、
チャンネル指定データCPID1 〔n〕とチャンネル識
別データPID2 〔n〕との排他的論理和の反転が演算
され、その演算結果を示す演算結果信号がAND回路3
02に出力される。そして、AND回路302におい
て、ExNOR回路3000 〜30012から入力した演
算結果信号が全て論理値「1」のとき、すなわちチャン
ネル指定データCPID1 とチャンネル識別データPI
D2 とが一致しているときに論理値「1」となり、そう
でないときに論理値「0」となるPID比較結果信号S
206が生成される。PID比較結果信号S206は、
図3に示すOR回路2321 に出力される。
する。PID比較回路206は、nを0以上12以下の
整数とした場合に、ExNOR回路300n において、
チャンネル指定データCPID1 〔n〕とチャンネル識
別データPID2 〔n〕との排他的論理和の反転が演算
され、その演算結果を示す演算結果信号がAND回路3
02に出力される。そして、AND回路302におい
て、ExNOR回路3000 〜30012から入力した演
算結果信号が全て論理値「1」のとき、すなわちチャン
ネル指定データCPID1 とチャンネル識別データPI
D2 とが一致しているときに論理値「1」となり、そう
でないときに論理値「0」となるPID比較結果信号S
206が生成される。PID比較結果信号S206は、
図3に示すOR回路2321 に出力される。
【0045】〔PID比較回路208〕PID比較回路
208は、CFR114内のPIDレジスタReg2 か
ら読み出した13ビットのチャンネル指定データCPI
D2
208は、CFR114内のPIDレジスタReg2 か
ら読み出した13ビットのチャンネル指定データCPI
D2
〔0〕〜〔12〕と、D−FF回路2168 のQ端
子から入力した13ビットのチャンネル識別データPI
D2
子から入力した13ビットのチャンネル識別データPI
D2
〔0〕〜〔12〕とをビット毎に比較し、全てのビ
ットが一致している場合に論理値「1」となり、そうで
ない場合に論理値「0」となるPID比較結果信号S2
08を生成し、PID比較結果信号S208を図3に示
すOR回路2322 に出力する。
ットが一致している場合に論理値「1」となり、そうで
ない場合に論理値「0」となるPID比較結果信号S2
08を生成し、PID比較結果信号S208を図3に示
すOR回路2322 に出力する。
【0046】図6は、PID比較回路208の構成図で
ある。図6に示すように、PID比較回路208は、図
5に示すPID比較回路206と同じ構成をしており、
2入力1出力のExNOR回路3100 〜31012およ
び13入力1出力のAND回路312を有する。
ある。図6に示すように、PID比較回路208は、図
5に示すPID比較回路206と同じ構成をしており、
2入力1出力のExNOR回路3100 〜31012およ
び13入力1出力のAND回路312を有する。
【0047】図6に示すように、PID比較回路208
は、CFR114内のPIDレジスタReg2 から読み
出した13ビットのチャンネル指定データCPID
2
は、CFR114内のPIDレジスタReg2 から読み
出した13ビットのチャンネル指定データCPID
2
〔0〕〜〔12〕の各々をExNOR回路3100 〜
31012の一方の入力端子にそれぞれ入力し、D−FF
回路2168 のQ端子から入力した13ビットのチャン
ネル識別データPID2
31012の一方の入力端子にそれぞれ入力し、D−FF
回路2168 のQ端子から入力した13ビットのチャン
ネル識別データPID2
〔0〕〜〔12〕の各々をEx
NOR回路3100 〜31012の他方の入力端子にそれ
ぞれ入力する。また、ExNOR回路3100 〜310
12の出力端子は、AND回路312の入力端子に接続さ
れている。
NOR回路3100 〜31012の他方の入力端子にそれ
ぞれ入力する。また、ExNOR回路3100 〜310
12の出力端子は、AND回路312の入力端子に接続さ
れている。
【0048】PID比較回路208の動作について説明
する。PID比較回路208は、nを0以上12以下の
整数とした場合に、ExNOR回路310n において、
チャンネル指定データCPID2 〔n〕とチャンネル識
別データPID2 〔n〕との排他的論理和の反転が演算
され、その演算結果を示す演算結果信号がAND回路3
12に出力される。そして、AND回路312におい
て、ExNOR回路3100 〜31012から入力した演
算結果信号が全て論理値「1」のとき、すなわちチャン
ネル指定データCPID2 とチャンネル識別データPI
D2 とが一致しているときに論理値「1」となり、そう
でないときに論理値「0」となるPID比較結果信号S
208が生成される。PID比較結果信号S208は、
図3に示すOR回路2322 に出力される。
する。PID比較回路208は、nを0以上12以下の
整数とした場合に、ExNOR回路310n において、
チャンネル指定データCPID2 〔n〕とチャンネル識
別データPID2 〔n〕との排他的論理和の反転が演算
され、その演算結果を示す演算結果信号がAND回路3
12に出力される。そして、AND回路312におい
て、ExNOR回路3100 〜31012から入力した演
算結果信号が全て論理値「1」のとき、すなわちチャン
ネル指定データCPID2 とチャンネル識別データPI
D2 とが一致しているときに論理値「1」となり、そう
でないときに論理値「0」となるPID比較結果信号S
208が生成される。PID比較結果信号S208は、
図3に示すOR回路2322 に出力される。
【0049】〔遅延回路214〕遅延回路214は、図
2に示すD−FF回路2162 のQ端子から出力された
図4(C)に示すパケットイネーブル信号PEN1 を入
力し、当該入力したパケットイネーブル信号PEN1 を
3クロックサイクルだけ遅延した図4(Q)に示すパケ
ットイネーブル信号PEN2 を生成し、当該生成したパ
ケットイネーブル信号PEN2 をAND回路2361 〜
2363 の一方の入力端子に出力する。
2に示すD−FF回路2162 のQ端子から出力された
図4(C)に示すパケットイネーブル信号PEN1 を入
力し、当該入力したパケットイネーブル信号PEN1 を
3クロックサイクルだけ遅延した図4(Q)に示すパケ
ットイネーブル信号PEN2 を生成し、当該生成したパ
ケットイネーブル信号PEN2 をAND回路2361 〜
2363 の一方の入力端子に出力する。
【0050】〔イネーブル信号生成回路212〕図3に
示すように、イネーブル信号生成回路212は、NOT
回路230、OR回路2321 ,2322 、NOR回路
234、AND回路2361 〜2363およびD−FF
回路2169 ,21610,21611を有する。
示すように、イネーブル信号生成回路212は、NOT
回路230、OR回路2321 ,2322 、NOR回路
234、AND回路2361 〜2363およびD−FF
回路2169 ,21610,21611を有する。
【0051】イネーブル信号生成回路212は、遅延回
路214から入力したパケットイネーブル信号PEN2
と、図2に示すPID比較回路206,208から入力
したPID比較結果信号S206,S208と、図1に
示すCFR114内のPIDオン・オフレジスタから読
み込んだPIDオン・オフ信号SWとから、パケットイ
ネーブル信号PEN_OUT1 ,PEN_OUT2 およ
びインサートイネーブル信号IPEN_OUTを生成す
る。
路214から入力したパケットイネーブル信号PEN2
と、図2に示すPID比較回路206,208から入力
したPID比較結果信号S206,S208と、図1に
示すCFR114内のPIDオン・オフレジスタから読
み込んだPIDオン・オフ信号SWとから、パケットイ
ネーブル信号PEN_OUT1 ,PEN_OUT2 およ
びインサートイネーブル信号IPEN_OUTを生成す
る。
【0052】図3に示すように、イネーブル信号生成回
路212は、NOT回路230の入力端子にPIDオン
・オフ信号SWが入力され、NOT回路230の出力端
子はOR回路2321 ,2322 の一方の入力端子に接
続されている。また、OR回路2321 の他方の入力端
子には、図2に示すPID比較回路206からのPID
比較結果信号S206が入力される。また、OR回路2
321 の出力端子は、AND回路2361 の一方の入力
端子に接続されている。また、OR回路2322 の他方
の入力端子には、図2に示すPID比較回路208から
のPID比較結果信号S208が入力される。また、O
R回路2322 の出力端子は、AND回路2362 の一
方の入力端子に接続されている。また、NOR回路23
4の入力端子にはPID比較結果信号S206,S20
8が入力され、NOR回路234の出力端子はAND回
路2364 の一方の入力端子に接続されている。AND
回路2364 の他方の入力端子には、PIDオン・オフ
信号SWが入力される。また、AND回路2364 の出
力端子は、AND回路2363 の一方の入力端子に接続
されている。
路212は、NOT回路230の入力端子にPIDオン
・オフ信号SWが入力され、NOT回路230の出力端
子はOR回路2321 ,2322 の一方の入力端子に接
続されている。また、OR回路2321 の他方の入力端
子には、図2に示すPID比較回路206からのPID
比較結果信号S206が入力される。また、OR回路2
321 の出力端子は、AND回路2361 の一方の入力
端子に接続されている。また、OR回路2322 の他方
の入力端子には、図2に示すPID比較回路208から
のPID比較結果信号S208が入力される。また、O
R回路2322 の出力端子は、AND回路2362 の一
方の入力端子に接続されている。また、NOR回路23
4の入力端子にはPID比較結果信号S206,S20
8が入力され、NOR回路234の出力端子はAND回
路2364 の一方の入力端子に接続されている。AND
回路2364 の他方の入力端子には、PIDオン・オフ
信号SWが入力される。また、AND回路2364 の出
力端子は、AND回路2363 の一方の入力端子に接続
されている。
【0053】また、AND回路2361 ,2362 ,2
363 の他方の入力端子には、遅延回路214からのパ
ケットイネーブル信号PEN2 が入力される。また、A
ND回路2361 ,2362 ,2363 の出力端子は、
それぞれD−FF回路2169 ,21610,21611の
D端子に接続される。また、D−FF回路2169 ,2
1610,21611のQ端子からは、それぞれパケットイ
ネーブル信号PEN_OUT1 ,PEN_OUT2 ,I
PEN_OUTが出力される。
363 の他方の入力端子には、遅延回路214からのパ
ケットイネーブル信号PEN2 が入力される。また、A
ND回路2361 ,2362 ,2363 の出力端子は、
それぞれD−FF回路2169 ,21610,21611の
D端子に接続される。また、D−FF回路2169 ,2
1610,21611のQ端子からは、それぞれパケットイ
ネーブル信号PEN_OUT1 ,PEN_OUT2 ,I
PEN_OUTが出力される。
【0054】以下、図3に示すイネーブル信号生成回路
212の動作について説明する。イネーブル信号生成回
路212では、PIDオン・オフ信号SWが論理値
「1」の場合、すなわち、チャンネル識別データPID
を用いたチャンネル選択がアプリケーションインタフェ
ース回路103において行われる場合であって、パケッ
トイネーブル信号PEN1 を3クロックサイクルだけ遅
延したパケットイネーブル信号PEN2 が論理値「1」
の場合に、PID比較結果信号S206およびS208
が、それぞれD−FF回路2169 および21610にお
いて、1クロックサイクルだけ遅延された後に、それぞ
れパケットイネーブル信号PEN_OUT1 およびPE
N_OUT2 として図1に示す送信前処理回路108に
出力される。
212の動作について説明する。イネーブル信号生成回
路212では、PIDオン・オフ信号SWが論理値
「1」の場合、すなわち、チャンネル識別データPID
を用いたチャンネル選択がアプリケーションインタフェ
ース回路103において行われる場合であって、パケッ
トイネーブル信号PEN1 を3クロックサイクルだけ遅
延したパケットイネーブル信号PEN2 が論理値「1」
の場合に、PID比較結果信号S206およびS208
が、それぞれD−FF回路2169 および21610にお
いて、1クロックサイクルだけ遅延された後に、それぞ
れパケットイネーブル信号PEN_OUT1 およびPE
N_OUT2 として図1に示す送信前処理回路108に
出力される。
【0055】また、このとき、PID比較結果信号S2
06およびS208の双方が論理値「0」であることを
条件に、NOR回路234の出力が論理値「1」にな
り、1クロックサイクル遅れて、D−FF回路21611
のQ端子から出力されるインサートイネーブル信号IP
EN_OUTが論理値「1」になる。すなわち、MPE
G2トランスポータ41から入力したパケットデータに
含まれるチャンネル識別データPIDが、CFR114
内のPIDレジスタReg1,Reg2 に記憶されてい
る選択しようとするチャンネルを示すチャンネル指定デ
ータCPID1 およびCPID2 のいずれとも一致しな
い場合に、インサートイネーブル信号IPEN_OUT
が論理値「1」になる。
06およびS208の双方が論理値「0」であることを
条件に、NOR回路234の出力が論理値「1」にな
り、1クロックサイクル遅れて、D−FF回路21611
のQ端子から出力されるインサートイネーブル信号IP
EN_OUTが論理値「1」になる。すなわち、MPE
G2トランスポータ41から入力したパケットデータに
含まれるチャンネル識別データPIDが、CFR114
内のPIDレジスタReg1,Reg2 に記憶されてい
る選択しようとするチャンネルを示すチャンネル指定デ
ータCPID1 およびCPID2 のいずれとも一致しな
い場合に、インサートイネーブル信号IPEN_OUT
が論理値「1」になる。
【0056】以下、図4を参照して、図4(P)に示す
ようにPIDオン・オフ信号SWが論理値「1」の場
合、すなわち、チャンネル識別データPIDを用いたチ
ャンネル選択がアプリケーションインタフェース回路1
03において行われる場合であって、パケットイネーブ
ル信号PEN1 およびPID比較結果信号S206の論
理値がそれぞれ図4(C),(K)のようになり、図4
(M)に示すようにPID比較結果信号S208が論理
値「0」の場合の動作を例示して説明する。この場合に
は、図4(K)に示すPID比較結果信号S206を1
クロックサイクルだけ遅延した図4(L)パケットイネ
ーブル信号PEN_OUT1 がD−FF回路2169 の
Q端子から図1に示す送信前処理回路108に出力され
る。また、パケットイネーブル信号PEN_OUT
2 は、図4(N)に示すように論理値「0」となる。
ようにPIDオン・オフ信号SWが論理値「1」の場
合、すなわち、チャンネル識別データPIDを用いたチ
ャンネル選択がアプリケーションインタフェース回路1
03において行われる場合であって、パケットイネーブ
ル信号PEN1 およびPID比較結果信号S206の論
理値がそれぞれ図4(C),(K)のようになり、図4
(M)に示すようにPID比較結果信号S208が論理
値「0」の場合の動作を例示して説明する。この場合に
は、図4(K)に示すPID比較結果信号S206を1
クロックサイクルだけ遅延した図4(L)パケットイネ
ーブル信号PEN_OUT1 がD−FF回路2169 の
Q端子から図1に示す送信前処理回路108に出力され
る。また、パケットイネーブル信号PEN_OUT
2 は、図4(N)に示すように論理値「0」となる。
【0057】インサートパケットバッファ106 インサートパケットバッファ106には、所望のインサ
ートパケットデータIPDがCPU30から書き込まれ
る。また例えば、アプリケーションインタフェース回路
103において、MPEG2トランスポータ41から送
られてくるデジタル衛星放送のTSデータから任意の番
組のTSパケットデータを抽出してIEEE1394シ
リアルバスBUSに出力する場合には、抽出したTSパ
ケットデータによって提供される番組に関する情報がイ
ンサートパケットデータIPDとしてインサートパケッ
トバッファ106に書き込まれる。
ートパケットデータIPDがCPU30から書き込まれ
る。また例えば、アプリケーションインタフェース回路
103において、MPEG2トランスポータ41から送
られてくるデジタル衛星放送のTSデータから任意の番
組のTSパケットデータを抽出してIEEE1394シ
リアルバスBUSに出力する場合には、抽出したTSパ
ケットデータによって提供される番組に関する情報がイ
ンサートパケットデータIPDとしてインサートパケッ
トバッファ106に書き込まれる。
【0058】また、インサートパケットバッファ106
の容量は、例えば188バイトであり、188バイトま
でのデータが有効で、この容量を超えたデータに関して
は送信されない。送信するデータが188バイト以下の
場合は、書き込まれたデータ以外が「1」にセットされ
て送信される。インサートパケットバッファ106に一
度書き込まれたインサートパケットデータIPDは、再
び書き込みが行われるまで、その値を保持される。イン
サートパケットバッファ106に書き込まれたインサー
トパケットデータIPDは、図3に示すインサートイネ
ーブル信号IPEN_OUTが論理値「1」になってい
るタイミングで、アプリケーションインタフェース回路
103および送信前処理回路108を介して、送信用F
IFO回路112および送受信用FIFO113の少な
くとも一方に転送される。当該転送時には、上述したC
FR114のレジスタIPTxGoが「1」に設定さ
れ、転送が終了した場合には自動的に「0」に設定さ
れ、CPU30はこれを確認することで転送終了を確認
する。
の容量は、例えば188バイトであり、188バイトま
でのデータが有効で、この容量を超えたデータに関して
は送信されない。送信するデータが188バイト以下の
場合は、書き込まれたデータ以外が「1」にセットされ
て送信される。インサートパケットバッファ106に一
度書き込まれたインサートパケットデータIPDは、再
び書き込みが行われるまで、その値を保持される。イン
サートパケットバッファ106に書き込まれたインサー
トパケットデータIPDは、図3に示すインサートイネ
ーブル信号IPEN_OUTが論理値「1」になってい
るタイミングで、アプリケーションインタフェース回路
103および送信前処理回路108を介して、送信用F
IFO回路112および送受信用FIFO113の少な
くとも一方に転送される。当該転送時には、上述したC
FR114のレジスタIPTxGoが「1」に設定さ
れ、転送が終了した場合には自動的に「0」に設定さ
れ、CPU30はこれを確認することで転送終了を確認
する。
【0059】送信前処理回路108 送信前処理回路108は、アプリケーションインタフェ
ース回路103から、TSパケットデータを構成する図
2に示すデータData_OUTおよびパケットイネー
ブル信号PEN_OUT1 ,PEN_OUT2 を入力す
る。また、送信前処理回路108は、パケットイネーブ
ル信号PEN_OUT1 が論理値「1」のときに、デー
タData_OUTを、IEEE1394規格のアイソ
クロナス通信用としてクワドレット(4バイト)単位に
データ長を調整した後に送信用FIFO112に書き込
む。また、送信前処理回路108は、パケットイネーブ
ル信号PEN_OUT2 が論理値「1」のときに、デー
タData_OUTを、IEEE1394規格のアイソ
クロナス通信用としてクワドレット(4バイト)単位に
データ長を調整した後に送受信用FIFO113に書き
込む。また、送信前処理回路106は、必要に応じて、
送信用FIFO112および送受信用FIFO113に
書き込むデータData_OUTを暗号化する。
ース回路103から、TSパケットデータを構成する図
2に示すデータData_OUTおよびパケットイネー
ブル信号PEN_OUT1 ,PEN_OUT2 を入力す
る。また、送信前処理回路108は、パケットイネーブ
ル信号PEN_OUT1 が論理値「1」のときに、デー
タData_OUTを、IEEE1394規格のアイソ
クロナス通信用としてクワドレット(4バイト)単位に
データ長を調整した後に送信用FIFO112に書き込
む。また、送信前処理回路108は、パケットイネーブ
ル信号PEN_OUT2 が論理値「1」のときに、デー
タData_OUTを、IEEE1394規格のアイソ
クロナス通信用としてクワドレット(4バイト)単位に
データ長を調整した後に送受信用FIFO113に書き
込む。また、送信前処理回路106は、必要に応じて、
送信用FIFO112および送受信用FIFO113に
書き込むデータData_OUTを暗号化する。
【0060】送信後処理回路109 送信後処理回路109は、送信用FIFO112および
送受信用FIFO113に格納された選択されたチャン
ネルのデータ(Data)に対して図7に示すように、139
4ヘッダ、ヘッダCRC、CIPヘッダ(Header)1,2
およびデータCRCを付加してリンクコア回路101の
送信回路に出力する。具体的には、図7に示すように、
データ長を表すdata-length 、このパケット転送される
チャネルの番号(0〜63のいずれか)を示すchannel
、処理のコードを表すtcode 、および各アプリケーシ
ョンで規定される同期コードsyにより構成した139
4ヘッダ、送信ノード番号のためのSID(Source node
ID)領域、データブロックの長さのためのDBS(Data
Block Size) 領域、パケット化におけるデータの分割数
のためのFN(Fraction Number) 領域、パディングデー
タのクワドレット数のためのQPC(Quadlet Padding C
ount) 領域、ソースパケットヘッダの有無を表すフラグ
のためのSPH領域、アイソクロナスパケットデータの
数を検出するカウンタのためのDBC領域により構成し
たCIPヘッダ1、並びに転送されるデータの種類を表
す信号フォーマットのためのFMT領域、信号フォーマ
ットに対応して利用されるFDF(Format Dependent Fi
eld)領域およびタイムスタンプ情報のためのSyncT
ime領域により構成したCIPヘッダ2を付加する。
送受信用FIFO113に格納された選択されたチャン
ネルのデータ(Data)に対して図7に示すように、139
4ヘッダ、ヘッダCRC、CIPヘッダ(Header)1,2
およびデータCRCを付加してリンクコア回路101の
送信回路に出力する。具体的には、図7に示すように、
データ長を表すdata-length 、このパケット転送される
チャネルの番号(0〜63のいずれか)を示すchannel
、処理のコードを表すtcode 、および各アプリケーシ
ョンで規定される同期コードsyにより構成した139
4ヘッダ、送信ノード番号のためのSID(Source node
ID)領域、データブロックの長さのためのDBS(Data
Block Size) 領域、パケット化におけるデータの分割数
のためのFN(Fraction Number) 領域、パディングデー
タのクワドレット数のためのQPC(Quadlet Padding C
ount) 領域、ソースパケットヘッダの有無を表すフラグ
のためのSPH領域、アイソクロナスパケットデータの
数を検出するカウンタのためのDBC領域により構成し
たCIPヘッダ1、並びに転送されるデータの種類を表
す信号フォーマットのためのFMT領域、信号フォーマ
ットに対応して利用されるFDF(Format Dependent Fi
eld)領域およびタイムスタンプ情報のためのSyncT
ime領域により構成したCIPヘッダ2を付加する。
【0061】受信前処理回路110 受信前処理回路110は、リンクコア回路101を介し
てIEEE1394シリアルバスBUSを伝送されてき
たアイソクロナス通信用パケットデータを受信し、当該
受信パケットデータの1394ヘッダ、CIPヘッダ
1,2などの内容を解析し、当該パケットデータに含ま
れるデータを復元し、当該復元したデータを送受信用F
IFO113に格納する。
てIEEE1394シリアルバスBUSを伝送されてき
たアイソクロナス通信用パケットデータを受信し、当該
受信パケットデータの1394ヘッダ、CIPヘッダ
1,2などの内容を解析し、当該パケットデータに含ま
れるデータを復元し、当該復元したデータを送受信用F
IFO113に格納する。
【0062】送受信用FIFO113 受信後処理回路113は、送受信用FIFO113から
読み出したデータをアプリケーションインタフェース回
路103に出力し、このとき、データが暗号化されてい
る場合には、当該データを解読する。
読み出したデータをアプリケーションインタフェース回
路103に出力し、このとき、データが暗号化されてい
る場合には、当該データを解読する。
【0063】以下、MPEG2トランスポータ41から
出力された複数のチャンネルが多重化されたTSデータ
から所望のチャンネルのTSパケットデータを抽出し、
当該抽出したTSパケットデータを含むアイソクロナス
通信用パケットデータを、IEEE1394シリアルバ
スBUSに送出する場合の動作を説明する。
出力された複数のチャンネルが多重化されたTSデータ
から所望のチャンネルのTSパケットデータを抽出し、
当該抽出したTSパケットデータを含むアイソクロナス
通信用パケットデータを、IEEE1394シリアルバ
スBUSに送出する場合の動作を説明する。
【0064】この場合には、先ず、CPU30からCF
R114内のPIDレジスタReg1 ,Reg2 に、デ
ジタル衛星放送の複数のチャンネルが多重化されたTS
ストリームから抽出しようとするチャンネルの特定する
チャンネル指定データCPID1 ,CPID2 がそれぞ
れ設定される。また、例えば抽出したチャンネルのTS
ストリームに、当該チャンネル(番組)の情報として付
加すべき挿入用パケットデータであるインサートパケッ
トデータIPDを挿入する必要が生じたとき、CPU3
0からCFR114のレジスタIPTxGoに論理
「1」がセットされる。
R114内のPIDレジスタReg1 ,Reg2 に、デ
ジタル衛星放送の複数のチャンネルが多重化されたTS
ストリームから抽出しようとするチャンネルの特定する
チャンネル指定データCPID1 ,CPID2 がそれぞ
れ設定される。また、例えば抽出したチャンネルのTS
ストリームに、当該チャンネル(番組)の情報として付
加すべき挿入用パケットデータであるインサートパケッ
トデータIPDを挿入する必要が生じたとき、CPU3
0からCFR114のレジスタIPTxGoに論理
「1」がセットされる。
【0065】そして、CFR114内のPIDレジスタ
Reg1 ,Reg2 に設定されたチャンネル指定データ
CPID1 ,CPID2 が、アプリケーションインタフ
ェース回路103のチャンネル選択回路200に読み込
まれる。
Reg1 ,Reg2 に設定されたチャンネル指定データ
CPID1 ,CPID2 が、アプリケーションインタフ
ェース回路103のチャンネル選択回路200に読み込
まれる。
【0066】アプリケーションインタフェース回路10
3のチャンネル選択回路200では、デジタル衛星放送
の複数のチャンネルが多重化されたTSデータを構成す
る複数のTSパケットデータが、図4(C)に示すデー
タData_INとして入力され、5クロックサイクル
だけ遅延された後に、図4(O)に示すデータData
_OUTとして後段の送信前処理回路108に出力され
る。
3のチャンネル選択回路200では、デジタル衛星放送
の複数のチャンネルが多重化されたTSデータを構成す
る複数のTSパケットデータが、図4(C)に示すデー
タData_INとして入力され、5クロックサイクル
だけ遅延された後に、図4(O)に示すデータData
_OUTとして後段の送信前処理回路108に出力され
る。
【0067】また、チャンネル選択回路200では、T
Sデータを構成する複数のTSパケットデータのうち、
チャンネル識別データPID2 がチャンネル指定データ
CPID1 と一致するTSパケットデータがデータDa
ta_OUTとしてアプリケーションインタフェース回
路103から送信前処理回路108に出力されるタイミ
ングで論理値「1」になり、それ以外のタイミングで論
理値「0」となるパケットイネーブル信号PEN_OU
T1 が生成され、パケットイネーブル信号PEN_OU
T1 が送信前処理回路108に出力される。
Sデータを構成する複数のTSパケットデータのうち、
チャンネル識別データPID2 がチャンネル指定データ
CPID1 と一致するTSパケットデータがデータDa
ta_OUTとしてアプリケーションインタフェース回
路103から送信前処理回路108に出力されるタイミ
ングで論理値「1」になり、それ以外のタイミングで論
理値「0」となるパケットイネーブル信号PEN_OU
T1 が生成され、パケットイネーブル信号PEN_OU
T1 が送信前処理回路108に出力される。
【0068】チャンネル選択回路200では、TSデー
タを構成する複数のTSパケットデータのうち、チャン
ネル識別データPID2 がチャンネル指定データCPI
D2と一致するTSパケットデータがデータData_
OUTとしてアプリケーションインタフェース回路10
3から送信前処理回路108に出力されるタイミングで
論理値「1」になり、それ以外のタイミングで論理値
「0」となるパケットイネーブル信号PEN_OUT2
が生成され、パケットイネーブル信号PEN_OUT2
が送信前処理回路108に出力される。
タを構成する複数のTSパケットデータのうち、チャン
ネル識別データPID2 がチャンネル指定データCPI
D2と一致するTSパケットデータがデータData_
OUTとしてアプリケーションインタフェース回路10
3から送信前処理回路108に出力されるタイミングで
論理値「1」になり、それ以外のタイミングで論理値
「0」となるパケットイネーブル信号PEN_OUT2
が生成され、パケットイネーブル信号PEN_OUT2
が送信前処理回路108に出力される。
【0069】また、チャンネル選択回路200におい
て、TSデータに含まれる複数のTSパケットデータの
うち、チャンネル識別データPID2 がチャンネル指定
データCPID1 およびCPID2 のどちらも一致しな
いTSパケットデータ(選択されないTSパケットデー
タ)がデータData_OUTとしてアプリケーション
インタフェース回路103からインサートパケットバッ
ファ106に出力されるタイミングで論理値「1」にな
り、それ以外のときに論理値「0」になるインサートイ
ネーブル信号IPEN_OUTが生成され、インサート
イネーブル信号IPEN_OUTがインサートパケット
バッファ106に出力される。
て、TSデータに含まれる複数のTSパケットデータの
うち、チャンネル識別データPID2 がチャンネル指定
データCPID1 およびCPID2 のどちらも一致しな
いTSパケットデータ(選択されないTSパケットデー
タ)がデータData_OUTとしてアプリケーション
インタフェース回路103からインサートパケットバッ
ファ106に出力されるタイミングで論理値「1」にな
り、それ以外のときに論理値「0」になるインサートイ
ネーブル信号IPEN_OUTが生成され、インサート
イネーブル信号IPEN_OUTがインサートパケット
バッファ106に出力される。
【0070】そして、インサートイネーブル信号IPE
N_OUTが論理値「1」のときに、インサートパケッ
トバッファ106に記憶されている188バイトのイン
サートパケットデータIPDが、アプリケーションイン
タフェース回路103を介して送信前処理回路108に
出力される。なお、当該インサートパケットデータIP
Dは、ホストインタフェース回路102を介して、CP
U30からインサートパケットバッファ106に予め書
き込まれている。
N_OUTが論理値「1」のときに、インサートパケッ
トバッファ106に記憶されている188バイトのイン
サートパケットデータIPDが、アプリケーションイン
タフェース回路103を介して送信前処理回路108に
出力される。なお、当該インサートパケットデータIP
Dは、ホストインタフェース回路102を介して、CP
U30からインサートパケットバッファ106に予め書
き込まれている。
【0071】そして、送信前処理回路108において、
インサートパケットバッファ106から入力したインサ
ートパケットデータIPDが、アイソクロナス通信用と
してクワドレット(4バイト)単位にデータ長が調整さ
れた後に、送信用FIFO112あるいは送受信用FI
FO113に書き込まれる。具体的には、CFR114
内の所定のレジスタの内容に基づいて、送信前処理回路
108に入力されたインサートパケットデータIPD
が、送信用FIFO112を介して送信されるチャンネ
ルのTSパケットデータに関しての情報を示すものであ
れば、当該インサートパケットデータIPDは送信用F
IFO112に書き込まれ、一方、送受信用FIFO1
13を介して送信されるチャンネルのTSパケットデー
タに関しての情報を示すものであれば、当該インサート
パケットデータIPDは送受信用FIFO113に書き
込まれる。
インサートパケットバッファ106から入力したインサ
ートパケットデータIPDが、アイソクロナス通信用と
してクワドレット(4バイト)単位にデータ長が調整さ
れた後に、送信用FIFO112あるいは送受信用FI
FO113に書き込まれる。具体的には、CFR114
内の所定のレジスタの内容に基づいて、送信前処理回路
108に入力されたインサートパケットデータIPD
が、送信用FIFO112を介して送信されるチャンネ
ルのTSパケットデータに関しての情報を示すものであ
れば、当該インサートパケットデータIPDは送信用F
IFO112に書き込まれ、一方、送受信用FIFO1
13を介して送信されるチャンネルのTSパケットデー
タに関しての情報を示すものであれば、当該インサート
パケットデータIPDは送受信用FIFO113に書き
込まれる。
【0072】なお、インサートパケットデータIPDが
インサートパケットバッファ106から送信前処理回路
108に出力されるときには、アプリケーションインタ
フェース回路103から送信前処理回路108に出力さ
れるパケットイネーブル信号PEN_OUT1 およびP
EN_OUT2 は論理値「0」になっており、アプリケ
ーションインタフェース回路103から送信前処理回路
108に出力されるデータData_OUTは、送信用
FIFO112および送受信用FIFO113に書き込
まれない。
インサートパケットバッファ106から送信前処理回路
108に出力されるときには、アプリケーションインタ
フェース回路103から送信前処理回路108に出力さ
れるパケットイネーブル信号PEN_OUT1 およびP
EN_OUT2 は論理値「0」になっており、アプリケ
ーションインタフェース回路103から送信前処理回路
108に出力されるデータData_OUTは、送信用
FIFO112および送受信用FIFO113に書き込
まれない。
【0073】一方、送信前処理回路108では、アプリ
ケーションインタフェース回路103から入力したパケ
ットイネーブル信号PEN_OUT1 が論理値「1」の
場合に、アプリケーションインタフェース回路103か
ら入力したデータData_OUTが、アイソクロナス
通信用としてクワドレット(4バイト)単位にデータ長
が調整された後に送信用FIFO112に書き込まれ
る。また、送信前処理回路108では、アプリケーショ
ンインタフェース回路103から入力したパケットイネ
ーブル信号PEN_OUT2 が論理値「1」の場合に、
アプリケーションインタフェース回路103から入力し
たデータData_OUTが、アイソクロナス通信用と
してクワドレット(4バイト)単位にデータ長が調整さ
れた後に送受信用FIFO113に書き込まれる。この
とき、パケットイネーブル信号PEN_OUT1 および
PEN_OUT2が、同時に論理値「1」になることは
ないため、送信用FIFO112および送受信用FIF
O113への書き込みは同時には発生しない。
ケーションインタフェース回路103から入力したパケ
ットイネーブル信号PEN_OUT1 が論理値「1」の
場合に、アプリケーションインタフェース回路103か
ら入力したデータData_OUTが、アイソクロナス
通信用としてクワドレット(4バイト)単位にデータ長
が調整された後に送信用FIFO112に書き込まれ
る。また、送信前処理回路108では、アプリケーショ
ンインタフェース回路103から入力したパケットイネ
ーブル信号PEN_OUT2 が論理値「1」の場合に、
アプリケーションインタフェース回路103から入力し
たデータData_OUTが、アイソクロナス通信用と
してクワドレット(4バイト)単位にデータ長が調整さ
れた後に送受信用FIFO113に書き込まれる。この
とき、パケットイネーブル信号PEN_OUT1 および
PEN_OUT2が、同時に論理値「1」になることは
ないため、送信用FIFO112および送受信用FIF
O113への書き込みは同時には発生しない。
【0074】次に、送信用FIFO112あるいは送受
信用FIFO113に格納されたデータが、送信後処理
回路109に読み出され、これに図7に示す1394ヘ
ッダ、CIPヘッダ(Header)1,2などが付加されてア
イソクロナス通信用のパケットデータが生成され、当該
パケットデータがリンクコア回路101に出力される。
信用FIFO113に格納されたデータが、送信後処理
回路109に読み出され、これに図7に示す1394ヘ
ッダ、CIPヘッダ(Header)1,2などが付加されてア
イソクロナス通信用のパケットデータが生成され、当該
パケットデータがリンクコア回路101に出力される。
【0075】次に、送信後処理回路109からリンクコ
ア回路101に出力されたパケットデータが、125μ
s毎に、フィジカル・レイヤ回路20に出力され、フィ
ジカル・レイヤ回路20においてエンコード等された
後、IEEE1394シリアルバスBUSに出力され
る。
ア回路101に出力されたパケットデータが、125μ
s毎に、フィジカル・レイヤ回路20に出力され、フィ
ジカル・レイヤ回路20においてエンコード等された
後、IEEE1394シリアルバスBUSに出力され
る。
【0076】次に、IEEE1394シリアルバスBU
Sを介してアイソクロナス通信用のパケットデータを受
信する場合の動作を説明する。先ず、IEEE1394
シリアルバスBUSを伝送するアイソクロナス通信用の
パケットデータが、フィジカル・レイヤ回路20および
リンクコア101を介して、受信前処理回路110に出
力され、受信前処理回路110において、当該受信パケ
ットデータに含まれる1394ヘッダ、CIPヘッダ
1,2などの内容が解析された後に、当該受信パケット
データに含まれるデータが復元され、当該復元されたデ
ータが送受信用FIFO113に書き込まれる。
Sを介してアイソクロナス通信用のパケットデータを受
信する場合の動作を説明する。先ず、IEEE1394
シリアルバスBUSを伝送するアイソクロナス通信用の
パケットデータが、フィジカル・レイヤ回路20および
リンクコア101を介して、受信前処理回路110に出
力され、受信前処理回路110において、当該受信パケ
ットデータに含まれる1394ヘッダ、CIPヘッダ
1,2などの内容が解析された後に、当該受信パケット
データに含まれるデータが復元され、当該復元されたデ
ータが送受信用FIFO113に書き込まれる。
【0077】次に、送受信用FIFO113から受信後
処理回路111にデータが読み出され、受信後処理回路
111において、当該データが暗号化されている場合に
はその解読が行われた後に、アプリケーションインタフ
ェース回路103に出力される。そして、当該データ
が、アプリケーションインタフェース回路103を介し
て、D/Aコンバータ43あるいはIEC958に出力
される。
処理回路111にデータが読み出され、受信後処理回路
111において、当該データが暗号化されている場合に
はその解読が行われた後に、アプリケーションインタフ
ェース回路103に出力される。そして、当該データ
が、アプリケーションインタフェース回路103を介し
て、D/Aコンバータ43あるいはIEC958に出力
される。
【0078】以上説明したように、本実施形態によれ
ば、デジタル衛星放送の複数のチャンネルが多重化され
たTSデータをMPEG2トランスポータ41から入力
したときに、図2および図3に示すチャンネル選択回路
200において、CFR114内のPIDレジスタRe
g1 ,Reg2 に予め設定された選択を行おうとするチ
ャンネルのチャンネル識別データPID2 を示すチャン
ネル指定データCPID1 ,CPID2 と、入力したT
Sパケットデータに含まれるチャンネル識別データPI
D2 とを比較することで、当該TSパケットデータをI
EEE1394シリアルバスBUSを介して送信するか
否かを判断する基準となるパケットイネーブル信号PE
N_OUT1 ,PEN_OUT2 を生成する。そして、
後段の送信前処理回路108において、パケットイネー
ブル信号PEN_OUT1 ,PEN_OUT2 に基づい
て、当該入力したTSパケットデータを送信用FIFO
112および送受信用FIFO113に書き込むか否か
を決定することで、デジタル衛星放送の複数のチャンネ
ルが多重化されたTSデータから、IEEE1394シ
リアルバスBUSを介して送信する最大2チャンネル分
のTSパケットデータを選択できる。
ば、デジタル衛星放送の複数のチャンネルが多重化され
たTSデータをMPEG2トランスポータ41から入力
したときに、図2および図3に示すチャンネル選択回路
200において、CFR114内のPIDレジスタRe
g1 ,Reg2 に予め設定された選択を行おうとするチ
ャンネルのチャンネル識別データPID2 を示すチャン
ネル指定データCPID1 ,CPID2 と、入力したT
Sパケットデータに含まれるチャンネル識別データPI
D2 とを比較することで、当該TSパケットデータをI
EEE1394シリアルバスBUSを介して送信するか
否かを判断する基準となるパケットイネーブル信号PE
N_OUT1 ,PEN_OUT2 を生成する。そして、
後段の送信前処理回路108において、パケットイネー
ブル信号PEN_OUT1 ,PEN_OUT2 に基づい
て、当該入力したTSパケットデータを送信用FIFO
112および送受信用FIFO113に書き込むか否か
を決定することで、デジタル衛星放送の複数のチャンネ
ルが多重化されたTSデータから、IEEE1394シ
リアルバスBUSを介して送信する最大2チャンネル分
のTSパケットデータを選択できる。
【0079】また、本実施形態によれば、図3に示すチ
ャンネル選択回路200のイネーブル信号生成回路21
2において、複数のチャンネルが多重化されたTSデー
タに含まれる、選択を行わないチャンネルのTSパケッ
トデータをアプリケーションインタフェース回路103
から送信前処理回路108に出力するタイミングで論理
値「1」となるインサートイネーブル信号IPEN_O
UTを生成する。そのため、インサートイネーブル信号
IPEN_OUTが論理値「1」となっているタイミン
グで、インサートパケットバッファ106に記憶されて
いるインサートパケットデータIPDをアプリケーショ
ンインタフェース回路103を介して送信前処理回路1
08に出力することで、IEEE1394シリアルバス
BUS上をTSパケットデータが送信されていない時間
帯に、当該TSパケットデータが提供する番組に関して
の情報を示すインサートパケットデータIPDを送信で
きる。
ャンネル選択回路200のイネーブル信号生成回路21
2において、複数のチャンネルが多重化されたTSデー
タに含まれる、選択を行わないチャンネルのTSパケッ
トデータをアプリケーションインタフェース回路103
から送信前処理回路108に出力するタイミングで論理
値「1」となるインサートイネーブル信号IPEN_O
UTを生成する。そのため、インサートイネーブル信号
IPEN_OUTが論理値「1」となっているタイミン
グで、インサートパケットバッファ106に記憶されて
いるインサートパケットデータIPDをアプリケーショ
ンインタフェース回路103を介して送信前処理回路1
08に出力することで、IEEE1394シリアルバス
BUS上をTSパケットデータが送信されていない時間
帯に、当該TSパケットデータが提供する番組に関して
の情報を示すインサートパケットデータIPDを送信で
きる。
【0080】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、フィジカル・レイ
ヤ回路20を介して、リンク・レイヤ回路10からIE
EE1394シリアルバスBUSに、2チャンネル分の
TSパケットデータをアイソクロナス転送する場合を例
示したが、本発明は、1チャンネル分のTSパケットデ
ータをアイソクロナス転送する場合にも同様に適用でき
る。この場合には、図2に示すPID比較回路208
と、図3に示すOR回路2322 ,AND回路2362
およびD−FF回路21610は不要であり、図3に示す
NOR回路234の代わりに、NOT回路を用いる。
い。例えば、上述した実施形態では、フィジカル・レイ
ヤ回路20を介して、リンク・レイヤ回路10からIE
EE1394シリアルバスBUSに、2チャンネル分の
TSパケットデータをアイソクロナス転送する場合を例
示したが、本発明は、1チャンネル分のTSパケットデ
ータをアイソクロナス転送する場合にも同様に適用でき
る。この場合には、図2に示すPID比較回路208
と、図3に示すOR回路2322 ,AND回路2362
およびD−FF回路21610は不要であり、図3に示す
NOR回路234の代わりに、NOT回路を用いる。
【0081】また、上述した実施形態では、MPEG2
トランスポータ41から入力した複数のチャンネルが多
重化されたTSデータから、所望のチャンネルのTSパ
ケットデータを選択して送信する場合を例示したが、複
数のチャンネルが多重化されデータを出力するものであ
れば、MPEG2トランスポータ41以外のアプリケー
ションからデータを入力する場合にも本発明を適用でき
る。
トランスポータ41から入力した複数のチャンネルが多
重化されたTSデータから、所望のチャンネルのTSパ
ケットデータを選択して送信する場合を例示したが、複
数のチャンネルが多重化されデータを出力するものであ
れば、MPEG2トランスポータ41以外のアプリケー
ションからデータを入力する場合にも本発明を適用でき
る。
【0082】
【発明の効果】以上説明したように、本発明のデータ処
理回路によれば、チャンネル選択用の外付け回路を用い
ることなく、複数のチャンネルが多重化されたデータか
ら特定のチャンネルのパケットデータを選択してデータ
伝送路に送出できる。また、本発明のデータ処理回路に
よれば、選択したチャンネルのパケットデータの他に、
当該選択したチャンネルのパケットデータに関する情報
データをデータ伝送路に送出できる。
理回路によれば、チャンネル選択用の外付け回路を用い
ることなく、複数のチャンネルが多重化されたデータか
ら特定のチャンネルのパケットデータを選択してデータ
伝送路に送出できる。また、本発明のデータ処理回路に
よれば、選択したチャンネルのパケットデータの他に、
当該選択したチャンネルのパケットデータに関する情報
データをデータ伝送路に送出できる。
【図1】IEEE1394シリアルインタフェースに適
用される本発明に係るMPEG用データ処理回路の一実
施形態を示すブロック構成図である。
用される本発明に係るMPEG用データ処理回路の一実
施形態を示すブロック構成図である。
【図2】図2は、図1に示すアプリケーションインタフ
ェース回路に内蔵されているチャンネル選択回路の部分
構成図である。
ェース回路に内蔵されているチャンネル選択回路の部分
構成図である。
【図3】図3は、図1に示すアプリケーションインタフ
ェース回路に内蔵されているチャンネル選択回路の部分
構成図である。
ェース回路に内蔵されているチャンネル選択回路の部分
構成図である。
【図4】図4は、図2および図3に示す各信号のタイミ
ングチャートである。
ングチャートである。
【図5】図5は、図2に示す第1のPID比較回路の構
成図である。
成図である。
【図6】図6は、図2に示す第2のPID比較回路の構
成図である。
成図である。
【図7】図7は、アイソクロナス通信用パケットデータ
の基本構成例を示す図である。
の基本構成例を示す図である。
【図8】図8は、IEEE1394シリアルインタフェ
ースにおけるアイソクロナス通信系回路の基本構成を示
すブロック図である。
ースにおけるアイソクロナス通信系回路の基本構成を示
すブロック図である。
10…リンク・レイヤ回路、101…リンクコア回路(L
ink Core))、102…ホストインタフェース回路(Host
I/F)、103…アプリケーションインタフェース回路
(AP I/F) 、104…アシンクロナス通信の送信用FI
FO回路(AT-FIFO)、105…アシンクロナス通信の受
信用FIFO回路(AR-FIFO) 、106…インサートパケ
ットバッファ(IPB)、108…アイソクロナス通信
用送信前処理回路(TXOPRE)、109…アイソクロナス通
信用送信後処理回路(TXOPRO)、110…アイソクロナス
通信用受信前処理回路(TXPRE) 、111…アイソクロナ
ス通信用受信後処理回路(TXIPRO 、112…アイソクロ
ナス通信の送信用FIFO回路(IT-FIFO) 、113…ア
イソクロナス通信の送受信用FIFO回路(IR-FIFO) 、
114…コンフィギュレーションレジスタ(CFR)、
20…フィジカル・レイヤ回路、30…CPU、40…
アプリケーション、41…MPEGトランスポータ、4
2…D/Aコンバータ、43…IEC958デジタルオ
ーディオ回路、44…PLL回路、200…チャンネル
選択回路
ink Core))、102…ホストインタフェース回路(Host
I/F)、103…アプリケーションインタフェース回路
(AP I/F) 、104…アシンクロナス通信の送信用FI
FO回路(AT-FIFO)、105…アシンクロナス通信の受
信用FIFO回路(AR-FIFO) 、106…インサートパケ
ットバッファ(IPB)、108…アイソクロナス通信
用送信前処理回路(TXOPRE)、109…アイソクロナス通
信用送信後処理回路(TXOPRO)、110…アイソクロナス
通信用受信前処理回路(TXPRE) 、111…アイソクロナ
ス通信用受信後処理回路(TXIPRO 、112…アイソクロ
ナス通信の送信用FIFO回路(IT-FIFO) 、113…ア
イソクロナス通信の送受信用FIFO回路(IR-FIFO) 、
114…コンフィギュレーションレジスタ(CFR)、
20…フィジカル・レイヤ回路、30…CPU、40…
アプリケーション、41…MPEGトランスポータ、4
2…D/Aコンバータ、43…IEC958デジタルオ
ーディオ回路、44…PLL回路、200…チャンネル
選択回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H04L 12/56 H04L 11/20 102A
Claims (9)
- 【請求項1】少なくとも一のチャンネルのパケットデー
タを含む複数のパケットデータをアプリケーション側か
ら入力し、当該入力した複数のパケットデータのなかか
ら、所望のチャンネルのパケットデータを選択し、当該
選択したパケットデータをデータ伝送路に送出するデー
タ処理回路であって、 前記アプリケーション側から有効な前記パケットデータ
が入力されているタイミングを特定する第1のパケット
データ有効性指示信号に基づいて、前記入力したパケッ
トデータ内のチャンネル識別データを抽出するチャンネ
ル識別データ抽出回路と、 前記抽出した前記チャンネル識別データと、予め決定さ
れた選択するチャンネルを指定するチャンネル指定デー
タとを比較する比較回路と、 前記比較の結果が一致を示す場合に、前記第1のパケッ
トデータ有効性指示信号を第2のパケットデータ有効性
指示信号として出力し、前記比較の結果が不一致を示す
場合に、無効を示す前記第2のパケットデータ有効性指
示信号を出力するパケットデータ有効性指示信号生成回
路と、 前記第2のパケットデータ有効性指示信号と前記パケッ
トデータとを対応したタイミングで入力し、前記第2の
パケットデータ有効性指示信号が有効であることを示す
タイミングで入力した前記パケットデータを選択して前
記データ伝送路に送出する送信回路とを有するデータ処
理回路。 - 【請求項2】前記チャンネル識別データ抽出回路は、前
記第1のパケットデータ有効性指示信号を前記アプリケ
ーション側から入力する請求項1に記載のデータ処理回
路。 - 【請求項3】前記送信回路は、前記第2のパケットデー
タ有効性指示信号が無効であることを示すタイミング
で、挿入データを前記データ伝送路に送出する請求項1
に記載のデータ処理回路。 - 【請求項4】前記挿入データは、前記選択されたパケッ
トデータに関する情報データである請求項2記載のデー
タ処理回路。 - 【請求項5】前記チャンネル指定データを記憶する記憶
回路をさらに有する請求項1に記載のデータ処理回路。 - 【請求項6】前記記憶回路に前記チャンネル指定データ
を書き込むコンピュータをさらに有する請求項5に記載
のデータ処理回路。 - 【請求項7】前記データ伝送路に送出するパケットデー
タを記憶する送出パケットデータ記憶回路をさらに有
し、 前記送信回路は、前記第2のパケットデータ有効性指示
信号が有効であることを示すタイミングで入力した前記
パケットデータを選択して送出パケットデータ記憶回路
に書き込む請求項1に記載のデータ処理回路。 - 【請求項8】前記送信回路は、予め決められた時間間隔
で前記選択したパケットデータを前記データ伝送路に送
出する請求項1に記載のデータ処理回路。 - 【請求項9】前記データ伝送路は、シリアルバスである
請求項1に記載のデータ処理回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35473598A JP2000183995A (ja) | 1998-12-14 | 1998-12-14 | データ処理回路 |
US09/459,967 US6973083B1 (en) | 1998-12-14 | 1999-12-13 | Data processing circuit |
US11/078,888 US7400628B2 (en) | 1998-12-14 | 2005-03-11 | Data processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35473598A JP2000183995A (ja) | 1998-12-14 | 1998-12-14 | データ処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000183995A true JP2000183995A (ja) | 2000-06-30 |
Family
ID=18439560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35473598A Pending JP2000183995A (ja) | 1998-12-14 | 1998-12-14 | データ処理回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6973083B1 (ja) |
JP (1) | JP2000183995A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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