JP3785747B2 - シリアルインタフェース回路およびその信号処理方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ディジタルシリアルインタフェース回路に係り、特にHDD(Hard Disk Drive) 、DVD(Digital Video Disk)−ROM、CD(Compact Disk)−ROM、テープストリーマ(Tape Streamer) 等のストレージ装置に接続するシリアルインタフェース回路およびその信号処理方法に関するものである。
【0002】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するIEEE(The Institute of Electrical and Electronic Engineers) 1394、High Performance Sirial Busが規格化された。
【0003】
このIEEE1394シリアルインタフェースのデータ転送においては、ネットワーク内で行われる転送動作をサブアクションと呼び、2つのサブアクションが規定されている。
一つは、従来のRequest,Acknowledgeの要求、受信確認を行うアシンクロナス(Asynchronous) 転送であり、他の一つはあるノードから125μsに1回必ずデータが送られるアイソクロナス(Isochronous) 転送である。
【0004】
このように、2つの転送モードを有するIEEE1394シリアルインタフェースでのデータは、パケット単位で転送が行われるが、IEEE1394規格では、取り扱う最小データの単位は1クワドレット(quadlet) (=4バイト=32ビット)である。
【0005】
IEEE1394規格では、通常、コンピュータデータは、図5に示すように、アシンクロナス転送を用いて行われる。
アシンクロナス転送は、図5(a)に示すように、バスを獲得するためのアービトレーション(arb)、データを転送するパケットトランスミッション、およびアクノリッジメント(ack)の3つの遷移状態をとる。
【0006】
そして、パケットトランスミッションの実行は、図5(b)に示すようなフォーマットで行われる。
転送パケットの第1クワドレットは、16ビットのデスティネーションID(destination ID)領域、6ビットのトランザクション・ラベルtl(transaction label) 領域、2ビットのリトライ・コードrt(retry code)領域、4ビットのトランザクション・コードtcode(transanction code) 領域、および4ビットのプライオリティpri(priority)領域から構成されている。
デスティネーションID領域はこのノードのバスナンバーとノードナンバー、プライオリティ領域は優先レベルを示す。
【0007】
第2クワドレットおよび第3クワドレットは、16ビットのソースID(source ID) 領域、および48ビットのデスティネーション・オフセット(destination
offset)領域により構成されている。
ソースID領域はこのパケットを送ったノードIDを示し、デスティネーション・オフセット領域はハイ(High)およびロー(Low) の連続した領域からなり、デスティネーション・ノードのアドレス空間のアドレスを示す。
【0008】
第4クワドレットは、16ビットのデータ長(data length) 領域、および16ビットのイクステンディド・トランザクション・コード(extended tcode)領域に構成されている。
データ長領域は受信したパケットのバイト数を示し、イクステンディド tcode領域はtcodeがロック・トランザクション(Lock transaction)の場合、このパケットのデータが行う実際のロック動作(Lock Action) を示す領域である。
【0009】
データフィールド領域(data field)の前のクワドレットに付加されたヘッダCRC(header CRC) 領域は、パケットヘッダの誤り検出符号である。
また、データ領域(data field)の後のクワドレットに付加されたデータCRC(data CRC) 領域は、データフィールドの誤り検出符号である。
【0010】
また、図6はアイソクロナス通信用パケットの基本構成例を示す図である。
図6に示すように、アイソクロナス通信のパケットは、第1クワドレットが1394ヘッダ(Header)、第2クワドレットがヘッダCRC(Header-CRC)、第3クワドレットがCIPヘッダ1(CIP-Header1)、第4クワドレットがCIPヘッダ2(CIP-Header2)、第5クワドレットがソースパケットヘッダ(SPH)で、第6クワドレット以降がデータ領域である。そして、最後のクワドレットがデータCRC(Data-CRC)である。
【0011】
1394ヘッダは、データ長を表すdata-lengt、このパケット転送されるチャネルの番号(0〜63のいずれか)を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードsyにより構成されている。
ヘッダCRCは、パケットヘッダの誤り検出符号である。
【0012】
CIPヘッダ1は、送信ノード番号のためのSID(Source node ID)領域、データブロックの長さのためのDBS(Data Block Size) 領域、パケット化におけるデータの分割数のためのFN(Fraction Number) 領域、パディングデータのクワドレット数のためのQPC(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのSPH領域、アイソクロナスパケットの数を検出するカウンタのためのDBC(Data Block Continuty Counter)領域により構成されている。
なお、DBS領域は、1アイソクロナスパケットで転送するクワドレット数を表す。
【0013】
CIPヘッダ2は、転送されるデータの種類を表す信号フォーマットのためのFMT領域、および信号フォーマットに対応して利用されるFDF(Format Dependent Field)領域により構成されている。
【0014】
SPHヘッダは、トランスポートストリームパケットが到着した時刻に固定の遅延値を加えた値が設定されるタイムスタンプ領域を有している。
また、データCRCは、データフィールドの誤り検出符号である。
【0015】
【発明が解決しようとする課題】
ところで、上述したように、アシンクロナス転送で行われる通常のコンピュータデータの転送では、そのプロトコルとして、SBP−2(Serial Bus Protocol-2) が用いられる。
このプロトコルによると、ストレージデバイス(Storage Device)であるターゲット(Target)からホストコンピュータ(Host Computer) であるイニシエータ(Initiator) にデータを転送するときは、ストレージデバイスからホストコンピュータのメモリへデータを書き込む形で、またホストコンピュータからターゲットにデータを転送するときは、ストレージデバイスがホストコンピュータのメモリのデータを読み出す形で転送が行われる。
【0016】
しかしながら、ストレージデバイスに格納される、あるいはストレージデバイスから読み出される大容量のデータをIEEE1394規格のパケットにして、送受信するための、いわゆるトランザクション・レイヤ(Transaction Layer) をコントロールする処理系回路システムが未だ確立されていない。
また、アシンクロナス転送およびアイソクロナス転送を実現する回路システムにおいては、データの内容に応じて円滑な受信処理を行うように構成することも必要である。
【0017】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、大容量のデータを所定の規格に合わせてたパケットにして送受信することができ、また、円滑な送受信処理を行うことができるシリアルインタフェース回路およびその信号処理方法を提供することにある。
【0018】
【課題を解決するための手段】
上記目的を達成するため、本発明は、自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットの送受信を行うシリアルインタフェース回路であって、読み出したデータに自己指定のラベルを付加して転送データを含む要求パケットである送信パケットを生成して上記シリアルインタフェースバスに送出し、上記他ノードからの当該送信パケットに対する応答パケットを受信するデータ処理回路を有し、上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである。
【0019】
また、本発明では、他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すときに、上記データ処理回路を起動させる制御回路を有する。
【0020】
また、本発明では、他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力する分別回路を有する。
【0021】
また、本発明は、自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットの送受信を行うシリアルインタフェース回路であって、他ノードのデータを自ノードへ転送する場合に、自己指定のラベルを付加した要求パケットを生成して上記シリアルインタフェースバスに送出し、他ノードからのこの要求パケットに対する応答パケットを受信し、応答パケットからデータ部を取り出して転送するデータ処理回路を有し、上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである。
【0022】
また、本発明では、他ノードからの制御パケットを受け、当該制御パケットの内容が他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路を有する。
【0023】
また、本発明では、他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力する分別回路を有する。
【0024】
また、本発明は、自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットおよびアイソクロナスパケットの送受信を行うシリアルインタフェース回路であって、読み出したデータに自己指定のラベルを付加して転送データを含む要求パケットである送信パケットを生成して上記シリアルインタフェースバスに送出するデータ処理回路と、他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すときに、上記データ処理回路を起動させる制御回路と、他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力し、アイソクロナスのストリームパケットデータの場合にはアプリケーション側に出力する分別回路とを有し、上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである。
【0025】
本発明では、上記分別回路は、応答パケットの判別は上記ラベルに基づいて行い、ストリームパケットデータの出力は、チャネル毎に対応した異なるアプリケーション側に対して行う。
【0026】
また、本発明は、自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットおよびアイソクロナスパケットの送受信を行うシリアルインタフェース回路であって、他ノードのデータを自ノードへ転送する場合に、自己指定のラベルを付加した要求パケットを生成して上記シリアルインタフェースバスに送出し、他ノードからのこの要求パケットに対する応答パケットを受信し、応答パケットからデータ部を取り出して転送するデータ処理回路と、他ノードからの制御パケットを受け、当該制御パケットの内容が他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路と、他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力し、アイソクロナスのストリームパケットデータの場合にはアプリケーション側に出力する分別回路とを有し、上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである。
【0027】
また、本発明では、上記分別回路は、応答パケットの判別は当該応答パケットに付加された上記ラベルおよび所定の応答コードに基づいて行い、ストリームパケットデータの出力は、チャネル毎に対応した異なるアプリケーション側に対して行う。
【0031】
また、本発明は、自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットの送受信を行うシリアルインタフェース回路の信号処理方法であって、他ノードのデータを自ノードに転送する場合に、自己指定のラベルを付加した要求パケットを生成して上記シリアルインタフェースバスに送出し、他ノードからのこの要求パケットに対する応答パケットを受信し、応答パケットからデータ部を取り出す、処理を行い、上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである。
【0032】
また、本発明の方法では、応答パケットを受けたときに、当該応答パケットに付加された上記ラベルおよび所定の応答コードに基づいて自ノードに対するデータ受信パケットを取り出す。
【0033】
本発明の回路によれば、たとえば自ノードから他ノードへのストレージデバイスのデータの他ノードへの転送要求の場合には、データ処理回路によりストレージデバイスのデータが読み出される。そして、読み出したデータに自己指定のラベルが付加され送信アシンクロナスパケットとしてシリアルインタフェースバスに送出される。
また、本発明では、制御回路が、自ノードから他ノードへのデータ転送要求を示す制御パケットを受けたときに、データ処理回路が起動される。
そして、分別回路において、他ノードからシリアルインタフェースバスを転送されたパケットが受信され、受信パケットが制御パケットの場合には制御回路に出力され、送信パケットに対する応答パケットの場合にはデータ処理回路に出力される。
【0034】
また、本発明の回路によれば、他ノードのデータを自ノードへ転送する場合には、データ処理回路により、自己指定のラベルを付加した要求パケットを生成され、シリアルインタフェースバスに送出される。
そして、他ノードからのこの要求パケットに対する応答パケットが受信されると、応答パケットからデータ部が取り出され、たとえばストレージデバイスへ転送される。
【0035】
また、アシンクロナス通信のみならずアイソクロナス通信にも適用した本発明の回路によれば、分別回路において、他ノードからシリアルインタフェースバスを転送されたパケットが受信される。
そして、受信パケットが制御パケットの場合には制御回路に出力され、送信パケットに対する応答パケットの場合にはデータ処理回路に出力され、アイソクロナスのストリームパケットデータの場合にはアプリケーション側に出力される。また、分別回路では、応答パケットの判別は当該応答パケットに付加された上記ラベルおよび所定の応答コードに基づいて行われ、ストリームパケットデータの出力は、チャネル毎に対応した異なるアプリケーション側に対して行われる。
【0036】
また、本発明の回路によれば、分別回路において、受信したパケットの供給先情報に基づいて当該受信パケットの供給先が分別され、該当する供給先に出力される。
たとえば、受信パケットがアシンクロナスパケットである場合には、トランザクションラベルおよびトランザクションコード情報に基づいて供給先の分別が行われる。
また、受信パケットがアイソクロナスパケットである場合には、トランザクションラベルおよびチャネル情報に基づいて供給先の分別が行われる。
【0037】
本発明の方法によれば、他ノードのデータを自ノードに転送する場合に、自己指定のラベルを付加した要求パケットが生成されてシリアルインタフェースバスに送出される。そして、他ノードからのこの要求パケットに対する応答パケットを受信したとき、当該応答パケットに付加されたラベルおよび所定の応答コードに基づいて自ノードに対するデータ受信パケットが取り出され、応答パケットからデータ部が取り出される。
【0038】
【発明の実施の形態】
第1実施形態
図1は、本発明に係るIEEE1394シリアルインタフェース回路の第1の実施形態を示すブロック構成図である。
なお、このシリアルインタフェース回路は、アシンクロナス通信で扱われるコンピュータデータの転送を行うことを目的として構成されている。このため、図1においては、アイソクロナス通信系回路の具体的な構成は図示していない。
【0039】
このシリアルインタフェース回路は、リンク/トランザクション・レイヤ集積回路10、フィジカル・レイヤ回路20、ストレージデバイスとしての図示しないハードディスクドライバ(HDD)のコントローラ30、ホストコンピュータとしてのローカルプロセッサ40により構成されている。
【0040】
リンク/トランザクション・レイヤ集積回路10は、リンク・レイヤ回路100およびトランザクション・レイヤ回路120が集積化されて構成され、ローカルプロセッサ40の制御の下、アシンクロナス転送の制御、並びにフィジカル・レイヤ回路20の制御を行う。
【0041】
リンク・レイヤ回路100は、図1に示すように、リンクコア(Link Core))101、CPUインタフェース回路(Sub-CPU I/F )102、アシンクロナス通信で用いられる送信用FIFO(AT-FIFO:First-In First-Out) 103、受信用FIFO(AR-FIFO)104、受信パケットを判別する分別回路(DeMux) 105、セルフID用リゾルバ(Resolver)106、およびコントロールレジスタ(Control Registers 、以下CRという)107により構成されている。
【0042】
リンクコア101は、コマンドやコンピュータデータが転送されるアシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのIEEE1394シリアルバスBSを直接ドライブするフィジカル・レイヤ回路20とのインタフェース回路、125μs毎にリセットされるサイクルタイマ、サイクルモニタやCRC回路から構成されている。
また、図示しないハードディスクから読み出され、トランザクション・レイヤ回路120で所定の送信パケットとして生成されたコンピュータデータの送信処理等を行う。
なお、図1では、上述したように、アイソクロナス通信系のFIFO等は省略している。
【0043】
CPUインタフェース回路102は、ローカルプロセッサ40と送信用FIFO103、受信用FIFO104とのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、ローカルプロセッサ40とCR107との各種データの送受信の調停を行う。
たとえば、イニシエータとしてのホストコンピュータからIEEE1394インタフェースバスBSを送信され、受信用FIFOに格納されたストレージデバイスとしてのハードディスクのコントロール用コマンドをローカルプロセッサ40に伝送する。そして、ローカルプロセッサ40からは、コンピュータデータを送受信するためにトランザクション・レイヤ回路120を起動させるためのデータがCPUインタフェース102を通してCR107にセットされる。
【0044】
送信用FIFO103には、IEEE1394シリアルバスBSに伝送させるアシンクロナス通信用パケットが格納され、格納データはリンクコア101に与えられる。
【0045】
また、受信用FIFO104は、IEEE1394シリアルバスBSを伝送されてきたアシンクロナス通信用パケット、たとえばストレージデバイスとしてのハードディスクのコントロール用コマンド等が、分別回路105により格納される。
【0046】
分別回路105は、リンクコア101を介したアシンクロナス通信用パケットの第1クワドレッドにあるトランザクションコードtcode(Transaction code)およびトランザクションラベルtl(Transaction label) をチェックし、イニシエータであるホストコンピュータからターゲットであるトランザクション・レイヤ回路に対しての応答パケット(Response Packet) であるかその他のパケットであるかの分別を行い、応答パケットのみをトランザクション・レイヤ回路120に入力させ、その他のパケットを受信用FIFO104に格納する。
【0047】
なお、分別のチェックに用いられるトランザクションラベルtlは共通に「a」にセットされ、tcode(Transaction code)は、書き込み(Write) の要求(request)および応答(Response)、読み出し(Read)の要求(Read request) および応答(Read Response) で異なるデータがセットされる。
具体的には、tcodeは、書き込み要求(Write request)でクワドレット書き込み(Quadlet Write) の場合には「0」、ブロック書き込み(Block Write) の場合には「1」にセットされる。
また、書き込み応答(Write Response)の場合には「2」にセットされる。
読み出し要求(Read request) でクワドレット読み出し(Quadlet Read)の場合には「4」、ブロック読み出し(Block Read)の場合には「5」にセットされる。また、読み出し応答(Read Response) の場合には「6/7」にセットされる。
【0048】
リゾルバ106は、IEEE1394シリアルバスBSを伝送されてきたセルフIDパケットを解析し、CR107に格納する。また、エラーチェック、ノード数のカウント等の機能も有する。
【0049】
トランザクション・レイヤ回路120は、コンピュータ周辺機器(本実施形態ではハードディスク)のデータをSBP−2(Serial Bus Protocol-2) 規格に基づいて、アシンクロナスパケットとして自動的に送信、受信をする機能を備えている。
また、トランザクション・レイヤ回路120は、リトライ(Retry) 機能並びにスプリットタイムアウト(Split Timeout) 検出機能を備えている。
リトライ機能は、要求パケットを送信した後、ack busy* のAckコードが返ってきた場合、該当する要求パケットを再送信する機能である。パケットを再送信する場合、送信パケットの第1クワドレッドにある2ビットのrt領域を「00」から「01」にセットしてから送信する。
スプリットタイムアウト(Split Timeout) 検出機能は、応答パケットが返ってくるまでのタイムアウトを検出する機能である。
【0050】
このトランザクション・レイヤ回路120は、トランスポートデータインタフェース回路121、要求パケット生成回路(SBPreq)122、応答パケットデコード回路(SBPRsp) 123、要求用FIFO(Request FIFO:ADPTF) 124、応答用FIFO(Response FIFO:ADPRF) 125、およびトランザクションコントローラ126により構成されている。
そして、要求パケット生成回路(SBPreq)122、応答パケットデコード回路(SBPRsp) 123、要求用FIFO(Request FIFO:ADPTF) 124、応答用FIFO(Response FIFO:ADPRF) 125、およびトランザクションコントローラ126によりデータ処理回路ADPが構成される。
【0051】
トランスポートデータインタフェース回路121は、HDDコントローラ30と要求パケット生成回路122、応答パケットデコード回路123とのデータの送受信の調停を行う。
【0052】
要求パケット生成回路122は、リンク・レイヤ回路100のCR107からデータ転送起動の指示を受けると、送信(書き込み)の場合、SBP−2規格に従ってトランスポートデータインタフェース回路121を介して得た図示しないハードディスクに記録されたコンピュータデータをパケットに分けられるように1個以上のデータに分け、トランザクションラベルtl(=a)を指定した1394ヘッダを付加して要求用FIFO124に格納する。
また、受信(読み出し)の場合には、SBP−2規格に従って、指定されたアドレス、データ長分の1394ブロック読み出し要求コマンド(Block read Request Command)を1個以上のトランザクションラベルtl(=a)等を指定し、パケット化して要求用FIFO124に格納する。
【0053】
応答パケットデコード回路123は、受信時に応答用FIFO125に格納された応答パケットデータを読み出し、応答パケットから1394ヘッダを取り除き、読み出しデータを所定のタイミングでトランスポートデータインタフェース回路121を介してHDDコントローラ30に出力する。
【0054】
要求用FIFO124には、送信(書き込み)の場合、パケット化された送信データが格納され、受信(読み出し)の場合には、1394ブロック読み出し要求コマンドが格納される。
【0055】
応答用FIFO125には、ホストコンピュータ側から1394シリアルバスBSを伝送されてきた受信データが格納される。
【0056】
トランザクションコントローラ126は、送信時に要求用FIFO124に格納されたパケット化された送信データ、および受信時に要求用FIFO124に格納された1394ブロック読み出し要求コマンドを読み出し、リンク・レイヤコア回路100のリンクコア101への出力制御を行う。
また、送信時に、リンク・レイヤ回路100の分別回路105からの応答パケットを受けて、そのリトライコードrcodeをCR107に書き込み、受信時には分別回路105からの応答パケットから1394ヘッダを取り除き、パケットデータを応答用FIFO125に格納する。
【0057】
次に、上記構成において、SBP−2規格で決められたパケットを転送する場合のコンピュータデータの送信および受信動作を説明する。
【0058】
まず、送信動作、すなわち、ターゲットであるハードディスクからイニシエータであるホストコンピュータにデータを転送するときであって、ストレージデバイス(ハードディスク)からホストコンピュータのメモリへデータを書き込む動作を行う場合について説明する。
【0059】
ホストコンピュータから1394シリアルバスBSを転送されてきたSBP−2規格に基づいたORB(Operation Request Block) 等のパケットデータがフィジカル・レイヤ回路20、リンク・レイヤ回路100のリンクコア101を介して分別回路105に入力される。
【0060】
分別回路105では、受信パケットを受けてホストコンピュータからターゲットであるトランザクション・レイヤ回路に対しての応答パケット(Response Packet) であるかその他のパケットであるかの分別が行われる。
そしてこの場合、その他のパケットであることから受信データが受信用FIFO104に格納される。
受信用FIFO104に格納されたORB等の受信データは、CPUインタフェース回路102を介してローカルプロセッサ40に入力される。
ローカルプロセッサ40では、CPUインタフェース回路102を介してORBの内容に従ってCR107のトランザクション・レイヤ回路用レジスタの初期化が行われる。
これにより、トランザクション・レイヤ回路120が起動される。
【0061】
起動されたトランザクション・レイヤ回路120では、要求パケット生成回路122において、トランスポートインタフェース121を介してHDDコントローラ30に対してのデータの要求が始められる。
要求に応じ、トランスポートインタフェース121を介して送られたきた送信データは、要求パケット生成回路122においてSBP−2規格に従ってパケットに分けられるように1個以上のデータに分けられ、トランザクションラベルtl(=a)等が指定された1394ヘッダが付加されて自動的に要求用FIFO124に格納される。
【0062】
要求用FIFO124に1つの1394パケットサイズ以上のデータが格納されると、そのデータはトランザクションコントローラ126によりリンク・レイヤ回路100のリンクコア101に送られる。
そして、リンクコア101によって、フィジカル・レイヤ回路20を介して1394シリアルバスBSに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、転送データを含む書き込み要求パケット(Write Request Packet)がフィジカル・レイヤ回路20、1394シリアルバスBSを介してホストコンピュータに送信される。
【0063】
送信後、ホストコンピュータから書き込み要求パケットに対するAckコードと、場合によっては書き込み応答パケット(Write Response Packet) が送られてきて、フィジカル・レイヤ回路20、リンク・レイヤ回路100のリンクコア101を介して分別回路105に入力される。
【0064】
分別回路105では、受信パケットのトランザクションコードtcodeおよびトランザクションラベルtlのチェックが行われ、ホストコンピュータからターゲットであるトランザクション・レイヤ回路に対しての応答パケット(Response Packet) であると判別されると、その応答パケットがトランザクション・レイヤ回路120のトランザクションコントローラ126に入力される。
【0065】
トランザクションコントローラ126では、入力された応答パケットのAckコードと応答コード(Response code) が正常ならば次のデータのリンクコア101への送出が行われる。
以上の動作が繰り返されて、コンピュータデータのホストコンピュータのメモリへの書き込み(送信)動作が行われる。
【0066】
以上の送信に関するトランザクション・レイヤ回路120の動作の概略を図2に示す。
【0067】
次に、受信動作、すなわち、ホストコンピュータからターゲットにデータを転送するときであって、ストレージデバイス(ハードディスク)がホストコンピュータのメモリのデータを読み出す動作を行う場合について説明する。
【0068】
ホストコンピュータから1394シリアルバスBSを転送されてきたSBP−2規格に基づいたORB等のパケットデータがフィジカル・レイヤ回路20、リンク・レイヤ回路100のリンクコア101を介して分別回路105に入力される。
【0069】
分別回路105では、受信パケットを受けてホストコンピュータからターゲットであるトランザクション・レイヤ回路に対しての応答パケット(Response Packet) であるかその他のパケットであるかの分別が行われる。
そしてこの場合、その他のパケットであることから受信データが受信用FIFO104に格納される。
受信用FIFO104に格納されたORB等の受信データは、CPUインタフェース回路102を介してローカルプロセッサ40に入力される。
ローカルプロセッサ40では、CPUインタフェース回路102を介してORBの内容に従ってCR107のトランザクション・レイヤ回路用レジスタの初期化が行われる。
これにより、トランザクション・レイヤ回路120が起動される。
【0070】
起動されたトランザクション・レイヤ回路120では、要求パケット生成回路122において、SBP−2規格に従って、指定されたアドレス、データ長分の1394ブロック読み出し要求コマンド(Block read Request Command)がパケット化されて要求用FIFO124に格納される。
【0071】
要求用FIFO124に格納された読み出し要求コマンドパケットは、トランザクションコントローラ126によりリンク・レイヤ回路100のリンクコア101に送られる。
そして、リンクコア101によって、フィジカル・レイヤ回路20を介して1394シリアルバスBSに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求パケット(Read Request Packet) がフィジカル・レイヤ回路20、1394シリアルバスBSを介してホストコンピュータに送信される。
【0072】
送信後、ホストコンピュータから読み出し要求パケットに対するAckコードと、指定されたデータ長分のデータを含んだ読み出し応答パケット(Read Response Packet) が送られてきて、フィジカル・レイヤ回路20、リンク・レイヤ回路100のリンクコア101を介して分別回路105に入力される。
【0073】
分別回路105では、受信パケットのトランザクションコードtcodeおよびトランザクションラベルtlのチェックが行われ、ホストコンピュータからターゲットであるトランザクション・レイヤ回路に対しての応答パケット(Response Packet) であると判別されると、その応答パケットがトランザクション・レイヤ回路120のトランザクションコントローラ126に入力される。
【0074】
トランザクションコントローラ126では、分別回路105からの応答パケットデータが応答用FIFO125に格納される。
応答用FIFO125に格納されたデータは、応答パケットデコード回路123によって読み出されて1394ヘッダが取り除かれ、所定のタイミングでトランスポートデータインタフェース回路121を介してHDDコントローラ30に出力される。
以上の動作が繰り返されて、コンピュータデータのストレージデバイス(ハードディスク)への書き込み(受信)動作が行われる。
【0075】
以上の受信に関するトランザクション・レイヤ回路129の動作の概略を図3に示す。
【0076】
以上説明したように、本第1の実施形態によれば、ストレージデバイスが接続され、ストレージデバイスのデータを読み出し、自己指定のトランザクションラベルを付加して送信アシンクロナスパケットとしてシリアルインタフェースバスBSに送出し、他ノードのデータを当該ストレージデバイスへ転送する場合に、自己指定のラベルを付加した要求パケットを生成してシリアルインタフェースバスBSに送出し、他ノードからのこの要求パケットに対する応答パケットを受信し、応答パケットからデータ部を取り出してストレージデバイスへ転送するデータ処理回路としてのトランザクション・レイヤ回路120を設けたので、ストレージデバイスに格納される、あるいはストレージデバイスから読み出される大容量のデータをSBP−2規格に合わせてたIEEE1394パケットにして送受信することができ、IEEE1394シリアルバスインタフェースのアシンクロナス パケットを用いて大容量のデータ転送を実現することができる。
そして、SBP−2規格に基づいたORBのフェッチ、データ転送、イニシエータへのステイタス送信といったシーケンスを簡略化でき、ディスクドライバ、テープストリーマ等のコンピュータ周辺機器のデータをIEEE1394シリアルバスに接続する際に最適な設計が可能となる。
【0077】
さらに、トランザクション・レイヤ回路120に要求用FIFO124および応答用FIFO125を設けるとともに、リンク・レイヤ回路100に送信用FIFO103および受信用FIFO104を設けたので、要求用FIFO124および応答用FIFO125によるデータのやりとりと並列して、データ以外の通常の1394パケットの送受信を行うことできる。
【0078】
また、リンクコア101を介したアシンクロナス通信用パケットの第1クワドレッドにあるトランザクションコードtcode(Transaction code)およびトランザクションラベルtl(Transaction label) をチェックし、イニシエータであるホストコンピュータからターゲットであるトランザクション・レイヤ回路に対しての応答パケット(Response Packet) であるかその他のパケットであるかの分別を行い、応答パケットのみをトランザクション・レイヤ回路120に入力させ、その他のパケットを受信用FIFO104に格納する分別回路105を設けたので、たとえばトランザクション・レイヤ回路120側で致命的なエラーがおきてデータの読み出し/書き込み動作が止まってしまったとしても、データの次の入力されてくるコマンドの読み出しができなることがなく、データの読み出し/書き込みの状況にかかわりなくコマンドの受信を円滑に行うことができる利点がある。
【0079】
第2実施形態
図4は、本発明に係るIEEE1394シリアルインタフェース回路の第2の実施形態を示すブロック構成図である。
【0080】
図4において、10aはリンク/トランザクションレイヤ集積回路、20はフィジカル・レイヤ回路20、30はHDDコントローラ、40はローカルプロセッサ、50a,50bはMPEGトランスポータ(Moving Picture Experts Group Transporter)をそれぞれ示している。
【0081】
リンク/トランザクションレイヤ集積回路10aは、リンク・レイヤ回路100aおよびトランザクション・レイヤ回路120に構成されている。
そして、リンク・レイヤ回路100aは、リンクコア101、CPUインタフェース回路102、アシンクロナス送信用FIFO103、アシンクロナス受信用FIFO104、分別回路105a、リゾルバ106、コントロールレジスタ(CR)107、アプリケーションインタフェース回路108a,108b、アイソクロナス送信用FIFO109、およびアイソクロナス受信用FIFO110a,110bにより構成されている。
【0082】
また、トランザクション・レイヤ回路120は、図1と同様に、トランスポートデータインタフェース回路121、要求パケット生成回路(SBPreq)122、応答パケットデコード回路(SBPRsp) 123、要求用FIFO(Request FIFO:ADPTF) 124、応答用FIFO(Response FIFO:ADPRF) 125、およびトランザクションコントローラ126により構成されている。
【0083】
本第2の実施形態が上記第1の実施形態と異なる点は、リンク/トランザクションレイヤ回路がアシンクロナス通信のデータおよび通常の1394パケットを取り扱うだけでなく、アイソクロナス通信用データをも取り扱うようにしたことにある。
【0084】
具体的には、リンク/トランザクションレイヤ回路10aのリンク・レイヤ回路100aにおける分別回路105aが、図1の場合と同様に、リンクコア101を介したアシンクロナス通信用パケットのトランザクションコードtcode(Transaction code)およびトランザクションラベルtl(Transaction label) をチェックし、イニシエータであるホストコンピュータからターゲットであるトランザクション・レイヤ回路に対しての応答パケット(Response Packet) であるかその他のパケットであるかの分別を行い、応答パケットのみをトランザクション・レイヤ回路120に入力させ、その他のパケットを受信用FIFO104に格納するとともに、アイソクロナス通信用パケットを受信した場合には、その1394パケットのヘッダ情報の中のtcodeとパケット転送されるチャネルの番号(0〜63のいずれか)を示すチャネル(channel) をデコードして、チャネルに対応して設けられた受信用FIFO108a,108bに選択的に格納するようするように構成されている。
【0085】
また、アプリケーションインタフェース回路(API/F) 108aは、MPEGトランスポータ50aと送信用FIFO109および受信用FIFO110aとのクロック信号や制御信号等を含むMPEGトランスポートストリームデータの送受信の調停を行う。
【0086】
アプリケーションインタフェース回路108bは、MPEGトランスポータ50bと送信用FIFO109および受信用FIFO110bとのクロック信号や制御信号等を含むMPEGトランスポートストリームデータの送受信の調停を行う。
【0087】
以上の構成においては、たとえばアイソクロナス通信用パケットを受信した場合には、分別回路105aにおいてその1394パケットのヘッダ情報の中のtcodeとパケット転送されるチャネルの番号(0〜63のいずれか)を示すチャネル(channel) がデコードされ、チャネルに対応して設けられた受信用FIFO110a,110bに選択的に格納される。
そして、アプリケーションインタフェース回路108aまたは108bを介してMPEGトランスポータ50aまたは50bとのMPEGトランスポートストリームデータの送受信が行われる。
【0088】
本第2の実施形態においても、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0089】
なお、上述した各実施形態においては、リンク・レイヤ回路100,100aにおいて、分別回路105,150aを、リンクコア101と各受信用FIFO104,110a,110bとの間に設けた回路構成を例に説明したが、本発明が、たとえば受信側FIFOのインタフェース回路へのデータ出力側に設ける回路構成にも適用できることはいうまでもない。
【0090】
【発明の効果】
以上説明したように、本発明によれば、大容量のデータを所定の規格に合わせてたパケットにして送受信することができ、また、円滑な送受信処理を行うことができるシリアルインタフェース回路を実現することができる。
【図面の簡単な説明】
【図1】本発明に係るIEEE1394シリアルインタフェース回路の第1の実施形態を示すブロック構成図である。
【図2】本発明に係るトランザクション・レイヤ回路における送信動作の概略を示す図である。
【図3】本発明に係るトランザクション・レイヤ回路における受信動作の概略を示す図である。
【図4】本発明に係るIEEE1394シリアルインタフェース回路の第2の実施形態を示すブロック構成図である。
【図5】IEEE1394規格のアシンクロナス転送を説明するための図である。
【図6】アイソクロナス通信用パケットの基本構成例を示す図である。
【符号の説明】
10,10a…リンク/トランザクションレイヤ集積回路、20…フィジカル・レイヤ回路、30…HDDコントローラ、40…ローカルプロセッサ、50a,50b…MPEGトランスポータ、100,100a…リンク・レイヤ回路、101…リンクコア、102…CPUインタフェース回路、103…アシンクロナス送信用FIFO、104…アシンクロナス受信用FIFO、105,105a…分別回路、106…リゾルバ、107…コントロールレジスタ、108a,108b…アプリケーションインタフェース回路、109…アイソクロナス送信用FIFO、110a,110b…アイソクロナス受信用FIFO、120…トランザクション・レイヤ回路、121…トランスポートデータインタフェース回路、121…要求パケット生成回路、123…応答パケットデコード回路、124…要求用FIFO、125…応答用FIFO、126…トランザクションコントローラ。
Claims (50)
- 自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットの送受信を行うシリアルインタフェース回路であって、
読み出したデータに自己指定のラベルを付加して転送データを含む要求パケットである送信パケットを生成して上記シリアルインタフェースバスに送出し、上記他ノードからの当該送信パケットに対する応答パケットを受信するデータ処理回路を有し、
上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである
シリアルインタフェース回路。 - 上記データ処理回路は、読み出しデータを複数のデータに分割し、分割したデータ毎に上記ラベルを付加して送信アシンクロナスパケットとして上記シリアルインタフェースバスに送出する
請求項1記載のシリアルインタフェース回路。 - 上記データ処理回路は、上記他ノードからの送信パケットに対する応答パケットを受信し、正常な場合に次の送信パケットを上記シリアルインタフェースバスに送出する
請求項2記載のシリアルインタフェース回路。 - 上記データ処理回路は、記憶手段を有し、生成した送信パケットを当該記憶手段に格納し、格納した送信パケットを所定のタイミングで上記シリアルインタフェースバスに送出する
請求項1記載のシリアルインタフェース回路。 - 上記データ処理回路は、記憶手段を有し、生成した送信パケットを当該記憶手段に格納し、格納した送信パケットを所定のタイミングで上記シリアルインタフェースバスに送出する
請求項2記載のシリアルインタフェース回路。 - 上記データ処理回路は、記憶手段を有し、生成した送信パケットを当該記憶手段に格納し、格納した送信パケットを所定のタイミングで上記シリアルインタフェースバスに送出する
請求項3記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項1記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項2記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項3記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項6記載のシリアルインタフェース回路。 - 他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力する分別回路
を有する請求項10記載のシリアルインタフェース回路。 - 上記分別回路と制御回路との間に受信用記憶手段を有し、 上記分別回路は分別した制御パケットを上記受信用記憶手段に格納し、上記制御回路は、当該受信用記憶手段に格納された制御パケットを読み出す
請求項11記載のシリアルインタフェース回路。 - 上記制御回路に送信用記憶手段が接続され、当該制御回路は、制御パケットを上記送信用記憶手段に格納し、
上記送信用記憶手段に格納された送信用制御パケットを所定のタイミングで上記シリアルインタフェースバスに送出する回路を
有する請求項12記載のシリアルインタフェース回路。 - 自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットの送受信を行うシリアルインタフェース回路であって、
他ノードのデータを自ノードへ転送する場合に、自己指定のラベルを付加した要求パケットを生成して上記シリアルインタフェースバスに送出し、他ノードからのこの要求パケットに対する応答パケットを受信し、応答パケットからデータ部を取り出して転送するデータ処理回路を有し、
上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである
シリアルインタフェース回路。 - 上記データ処理回路は、データをパケット化して転送できるように、ラベルを指定した複数の要求パケットを生成して上記シリアルインタフェースバスに送出する
請求項14記載のシリアルインタフェース回路。 - 上記データ処理回路は、上記他ノードからの送信パケットに対する応答パケットを受信し、正常な場合に次の要求パケットを上記シリアルインタフェースバスに送出する
請求項15記載のシリアルインタフェース回路。 - 上記データ処理回路は、第1の記憶手段および第2の記憶手段を有し、生成した要求パケットを当該第1の記憶手段に格納し、格納した要求パケットを所定のタイミングで上記シリアルインタフェースバスに送出し、受信したデータを上記第2の記憶手段に格納し、格納した受信データを所定のタイミングで転送する
請求項14記載のシリアルインタフェース回路。 - 上記データ処理回路は、第1の記憶手段および第2の記憶手段を有し、生成した送信パケットを当該第1の記憶手段に格納し、格納した送信パケットを所定のタイミングで上記シリアルインタフェースバスに送出し、受信したデータを上記第2の記憶手段に格納し、格納した受信データを所定のタイミングで転送する
請求項15記載のシリアルインタフェース回路。 - 上記データ処理回路は、第1の記憶手段および第2の記憶手段を有し、生成した送信パケットを当該第1の記憶手段に格納し、格納した送信パケットを所定のタイミングで上記シリアルインタフェースバスに送出し、受信したデータを上記第2の記憶手段に格納し、格納した受信データを所定のタイミングで転送する
請求項16記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項14記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項15記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項16記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項19記載のシリアルインタフェース回路。 - 他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力する分別回路
を有する請求項23記載のシリアルインタフェース回路。 - 上記分別回路と制御回路との間に受信用記憶手段を有し、 上記分別回路は分別した制御パケットを上記受信用記憶手段に格納し、上記制御回路は、当該受信用記憶手段に格納された制御パケットを読み出す
請求項24記載のシリアルインタフェース回路。 - 上記制御回路に送信用記憶手段が接続され、当該制御回路は、制御パケットを上記送信用記憶手段に格納し、
上記送信用記憶手段に格納された送信用制御パケットを所定のタイミングで上記シリアルインタフェースバスに送出する回路を
有する請求項25記載のシリアルインタフェース回路。 - 自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットの送受信を行うシリアルインタフェース回路であって、
読み出したデータに自己指定のラベルを付加して転送データを含む要求パケットである送信パケットを生成して上記シリアルインタフェースバスに送出し、上記他ノードからの当該送信パケットに対する応答パケットを受信し、他ノードのデータを自ノードへ転送する場合に、自己指定のラベルを付加した要求パケットを生成して上記シリアルインタフェースバスに送出し、他ノードからのこの要求パケットに対する応答パケットを受信し、応答パケットからデータ部を取り出して転送するデータ処理回路を有し、
上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである
シリアルインタフェース回路。 - 上記データ処理回路は、読み出しデータを複数のデータに分割し、分割したデータ毎に上記ラベルを付加して送信アシンクロナスパケットとして上記シリアルインタフェースバスに送出し、他ノードのデータを自ノードへ転送する場合にはデータをパケット化して転送できるように、ラベルを指定した複数の要求パケットを生成して上記シリアルインタフェースバスに送出する
請求項27記載のシリアルインタフェース回路。 - 上記データ処理回路は、上記他ノードからの送信パケットに対する応答パケットを受信し、正常な場合に次の送信パケットを上記シリアルインタフェースバスに送出する
請求項28記載のシリアルインタフェース回路。 - 上記データ処理回路は、第1の記憶手段および第2の記憶手段を有し、生成した送信パケットを当該第1の記憶手段に格納し、格納した送信パケットを所定のタイミングで上記シリアルインタフェースバスに送出し、受信したデータを上記第2の記憶手段に格納し、格納した受信データを所定のタイミングで転送する
請求項27記載のシリアルインタフェース回路。 - 上記データ処理回路は、第1の記憶手段および第2の記憶手段を有し、生成した送信パケットを当該第1の記憶手段に格納し、格納した送信パケットを所定のタイミングで上記シリアルインタフェースバスに送出し、受信したデータを上記第2の記憶手段に格納し、格納した受信データを所定のタイミングで転送する
請求項28記載のシリアルインタフェース回路。 - 上記データ処理回路は、第1の記憶手段および第2の記憶手段を有し、生成した送信パケットを当該第1の記憶手段に格納し、格納した送信パケットを所定のタイミングで上記シリアルインタフェースバスに送出し、受信したデータを上記第2の記憶手段に格納し、格納した受信データを所定のタイミングで転送する
請求項29記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すとき、および他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項27記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すとき、および他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項28記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すとき、および他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項29記載のシリアルインタフェース回路。 - 他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すとき、および他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路
を有する請求項32記載のシリアルインタフェース回路。 - 他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力する分別回路
を有する請求項36記載のシリアルインタフェース回路。 - 上記分別回路と制御回路との間に受信用記憶手段を有し、 上記分別回路は分別した制御パケットを上記受信用記憶手段に格納し、上記制御回路は、当該受信用記憶手段に格納された制御パケットを読み出す
請求項37記載のシリアルインタフェース回路。 - 上記制御回路に送信用記憶手段が接続され、当該制御回路は、制御パケットを上記送信用記憶手段に格納し、
上記送信用記憶手段に格納された送信用制御パケットを所定のタイミングで上記シリアルインタフェースバスに送出する回路を
有する請求項38記載のシリアルインタフェース回路。 - 自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットおよびアイソクロナスパケットの送受信を行うシリアルインタフェース回路であって、
読み出したデータに自己指定のラベルを付加して転送データを含む要求パケットである送信パケットを生成して上記シリアルインタフェースバスに送出するデータ処理回路と、
他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すときに、上記データ処理回路を起動させる制御回路と、
他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力し、アイソクロナスのストリームパケットデータの場合にはアプリケーション側に出力する分別回路とを有し、
上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識さ せるためのラベルである
シリアルインタフェース回路。 - 上記分別回路は、応答パケットの判別は上記ラベルに基づいて行い、ストリームパケットデータの出力は、チャネル毎に対応した異なるアプリケーション側に対して行う
請求項40記載のシリアルインタフェース回路。 - 自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットおよびアイソクロナスパケットの送受信を行うシリアルインタフェース回路であって、
他ノードのデータを自ノードへ転送する場合に、自己指定のラベルを付加した要求パケットを生成して上記シリアルインタフェースバスに送出し、他ノードからのこの要求パケットに対する応答パケットを受信し、応答パケットからデータ部を取り出して転送するデータ処理回路と、
他ノードからの制御パケットを受け、当該制御パケットの内容が他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路と、
他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力し、アイソクロナスのストリームパケットデータの場合にはアプリケーション側に出力する分別回路とを有し、
上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである
シリアルインタフェース回路。 - 上記分別回路は、応答パケットの判別は当該応答パケットに付加された上記ラベルおよび所定の応答コードに基づいて行い、ストリームパケットデータの出力は、チャネル毎に対応した異なるアプリケーション側に対して行う
請求項42記載のシリアルインタフェース回路。 - 自ノードとシリアルインタフェースバスを介して接続された他ノード間でアシンクロナスパケットおよびアイソクロナスパケットの送受信を行うシリアルインタフェース回路であって、
読み出したデータに自己指定のラベルを付加して転送データを含む要求パケットである送信パケットを生成して上記シリアルインタフェースバスに送出し、他ノードのデータを自ノードへ転送する場合に、自己指定のラベルを付加した要求パケットを生成して上記シリアルインタフェースバスに送出し、他ノードからのこの要求パケットに対する応答パケットを受信し、応答パケットからデータ部を取り出して転送するデータ処理回路と、
他ノードからの制御パケットを受け、当該制御パケットの内容が自ノードから他ノードへのデータ転送要求を示すとき、および他ノードのデータの自ノードへの転送要求を示すときに、上記データ処理回路を起動させる制御回路と、
他ノードからシリアルインタフェースバスを転送されたパケットを受信し、受信パケットが上記制御パケットの場合には上記制御回路に出力し、上記送信パケットに対する応答パケットの場合には上記データ処理回路に出力し、アイソクロナスのストリームパケットデータの場合にはアプリケーション側に出力する分別回路とを有し、
上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである
シリアルインタフェース回路。 - 上記ラベルは、IEEE1394規格に基づくトランザクションラベルである
請求項1〜44のいずれか一に記載のシリアルインタフェース回路。 - 自ノードとシリアルインタフェースバスを介して接続された他ノー ド間でアシンクロナスパケットの送受信を行うシリアルインタフェース回路の信号処理方法であって、
他ノードのデータを自ノードに転送する場合に、自己指定のラベルを付加した要求パケットを生成して上記シリアルインタフェースバスに送出し、
他ノードからのこの要求パケットに対する応答パケットを受信し、
応答パケットからデータ部を取り出す、処理を行い、
上記ラベルは、上記自ノードと他ノード間の要求と応答に関するトランザクションラベルであり、両ノード間のパケット転送において同じトランザクションであることを認識させるためのラベルである
シリアルインタフェース回路の信号処理方法。 - データをパケット化して転送できるように、ラベルを指定した複数の要求パケットを生成して上記シリアルインタフェースバスに送出する
請求項46記載のシリアルインタフェース回路の信号処理方法。 - 応答パケットを受けたときに、当該応答パケットに付加された上記ラベルおよび所定の応答コードに基づいて自ノードに対するデータ受信パケットを取り出す
請求項46記載のシリアルインタフェース回路の信号処理方法。 - 応答パケットを受けたときに、当該応答パケットに付加された上記ラベルおよび所定の応答コードに基づいて自ノードに対するデータ受信パケットを取り出す
請求項47記載のシリアルインタフェース回路の信号処理方法。 - 上記ラベルは、IEEE1394規格に基づくトランザクションラベルである
請求項46〜49のいずれか一に記載のシリアルインタフェース回路の信号処理方法。
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