JP3400329B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にICカード等に利用されて個人のプライバシー
や金銭等の重要な情報を記憶および処理する機能を備え
た半導体装置に関するものである。
し、特にICカード等に利用されて個人のプライバシー
や金銭等の重要な情報を記憶および処理する機能を備え
た半導体装置に関するものである。
【0002】
【従来の技術】クレジットカードやキャッシュカードと
して使用されるICカードは、個人のプライバシーや金
銭等の重要な情報を記憶および処理するための種々の機
能をICチップに備え、このICチップをプラスチック
のパッケージに封止することによって作られている。そ
のため、中にはICチップの表面を光学顕微鏡で観察
し、集積回路の機能、動作方式、回路方式、回路パタ
ン、記憶データ等を不正に解析してその内容を改竄した
りする者がいる。そこで、ICカードの製造にあたって
はこれらの不正行為を防止するため、ICチップに対し
て何らかの防御手段を施す必要がある。
して使用されるICカードは、個人のプライバシーや金
銭等の重要な情報を記憶および処理するための種々の機
能をICチップに備え、このICチップをプラスチック
のパッケージに封止することによって作られている。そ
のため、中にはICチップの表面を光学顕微鏡で観察
し、集積回路の機能、動作方式、回路方式、回路パタ
ン、記憶データ等を不正に解析してその内容を改竄した
りする者がいる。そこで、ICカードの製造にあたって
はこれらの不正行為を防止するため、ICチップに対し
て何らかの防御手段を施す必要がある。
【0003】ところで、このような不正行為には、大き
く分けると2つの手法がある。すなわち、ICチップを
破壊して内部を観察する手法と、非破壊で観察する手法
である。また、観察の仕方によってさらに2通りの手法
に分かれている。すなわち、ICチップの表面(素子形
成領域の側)から観察する手法と、それとは逆に裏面か
ら観察する手法である。
く分けると2つの手法がある。すなわち、ICチップを
破壊して内部を観察する手法と、非破壊で観察する手法
である。また、観察の仕方によってさらに2通りの手法
に分かれている。すなわち、ICチップの表面(素子形
成領域の側)から観察する手法と、それとは逆に裏面か
ら観察する手法である。
【0004】ここで、このような不正行為の具体例につ
いて詳細に説明する。例えば1μm以下の微細パタンに
対しては、観察光の波長がパタン幅に近いと回折の影響
が大きくなってしまうため、比較的波長の短いレーザ光
を用いることによって分解能および焦点深度の向上が図
られている。
いて詳細に説明する。例えば1μm以下の微細パタンに
対しては、観察光の波長がパタン幅に近いと回折の影響
が大きくなってしまうため、比較的波長の短いレーザ光
を用いることによって分解能および焦点深度の向上が図
られている。
【0005】しかし、ICチップ内の配線層が多層化さ
れるにつれて、下層の配線パタンを精度良く読みとるた
めには、上層の膜を除去する必要がある。そのため、I
Cを動作させたまま非破壊状態で観察することは困難で
あり、このような回路観察法を用いても、最下層のMO
Sトランジスタのゲート電極にデータが記憶されている
EEPROM(Electrically Erasable Programmable Read Onl
y Memory)等の観察は困難である。
れるにつれて、下層の配線パタンを精度良く読みとるた
めには、上層の膜を除去する必要がある。そのため、I
Cを動作させたまま非破壊状態で観察することは困難で
あり、このような回路観察法を用いても、最下層のMO
Sトランジスタのゲート電極にデータが記憶されている
EEPROM(Electrically Erasable Programmable Read Onl
y Memory)等の観察は困難である。
【0006】しかしながら、ウエハを裏面から非破壊
で、ウエハ表面近傍の回路を観察する方法も用いられて
おり、すなわち観察光源としてシリコンウエハに吸収さ
れにくい波長の赤外線を用いることにより、ウエハの透
明性を高めて主に金属からなる配線パタン等をウエハ裏
面から観察することができる。この方法を用いると最下
層のトランジスタのパタンや第1層の配線パタンを非破
壊で観察することができる。
で、ウエハ表面近傍の回路を観察する方法も用いられて
おり、すなわち観察光源としてシリコンウエハに吸収さ
れにくい波長の赤外線を用いることにより、ウエハの透
明性を高めて主に金属からなる配線パタン等をウエハ裏
面から観察することができる。この方法を用いると最下
層のトランジスタのパタンや第1層の配線パタンを非破
壊で観察することができる。
【0007】特に最近の高密度実装技術においては、I
Cチップの表面側に、実装基板との電気的な接続を取る
ためのハンプ電極を配置し、チップを裏返して実装基板
上に接続する方法が頻繁に採用されている。したがっ
て、このような実装状態ではチップ裏面が外側に露出す
るため、チップ表面側からよりもむしろ裏面側からのパ
タン観察が容易となる。
Cチップの表面側に、実装基板との電気的な接続を取る
ためのハンプ電極を配置し、チップを裏返して実装基板
上に接続する方法が頻繁に採用されている。したがっ
て、このような実装状態ではチップ裏面が外側に露出す
るため、チップ表面側からよりもむしろ裏面側からのパ
タン観察が容易となる。
【0008】また、チップを裏返して実装する場合にお
いては、通常チップ裏面にはチップ保護用のエポキシ膜
等がコーティングされているが、これらは化学薬品を使
えば容易に除去が可能であるため、これらによって観察
を阻止することは困難である。もちろん、化学薬品やプ
ラズマを用いたエッチングに耐える保護膜を用いること
も考えられなくはないが、機械的な研削や砥粒を用いた
研磨に耐え得る材料は未だ存在しないため、保護膜形成
による裏面保護では十分とはいえない。
いては、通常チップ裏面にはチップ保護用のエポキシ膜
等がコーティングされているが、これらは化学薬品を使
えば容易に除去が可能であるため、これらによって観察
を阻止することは困難である。もちろん、化学薬品やプ
ラズマを用いたエッチングに耐える保護膜を用いること
も考えられなくはないが、機械的な研削や砥粒を用いた
研磨に耐え得る材料は未だ存在しないため、保護膜形成
による裏面保護では十分とはいえない。
【0009】一方、裏面からの観察を防止する方法とし
ては、その他にシリコンウエハ裏面を写真蝕刻技術を用
いて削り、一面に断面が鋸歯状の溝を形成することによ
って赤外光を反射・散乱させる方法もある。しかし、ウ
エハ裏面を上記溝よりも深く研削および研磨することに
よって溝を除去することが可能であり、平滑度の高い裏
面を再度出現させることができるため、このような裏面
の蝕刻による凹凸形成を行っても、裏面観察からの防御
手段としては十分でない。
ては、その他にシリコンウエハ裏面を写真蝕刻技術を用
いて削り、一面に断面が鋸歯状の溝を形成することによ
って赤外光を反射・散乱させる方法もある。しかし、ウ
エハ裏面を上記溝よりも深く研削および研磨することに
よって溝を除去することが可能であり、平滑度の高い裏
面を再度出現させることができるため、このような裏面
の蝕刻による凹凸形成を行っても、裏面観察からの防御
手段としては十分でない。
【0010】
【発明が解決しようとする課題】以上に述べた如く、ひ
とたび回路の解読や記憶情報の改竄等の不法行為を目的
とする観察や解析が実施されると、従来技術でこれらの
不正を阻止することは困難であり、特にウエハ裏面から
の観察に対して、従来の防御対策では不十分であった。
本発明はこのような課題を解決するためのものであり、
ICチップに記憶された個人のプライバシーや金銭など
の重要な情報が不正行為によって改竄され易いという課
題を解決し、特にウエハ裏面から内部回路が観察されや
すいという課題を解決する半導体装置を提供することを
目的とする。
とたび回路の解読や記憶情報の改竄等の不法行為を目的
とする観察や解析が実施されると、従来技術でこれらの
不正を阻止することは困難であり、特にウエハ裏面から
の観察に対して、従来の防御対策では不十分であった。
本発明はこのような課題を解決するためのものであり、
ICチップに記憶された個人のプライバシーや金銭など
の重要な情報が不正行為によって改竄され易いという課
題を解決し、特にウエハ裏面から内部回路が観察されや
すいという課題を解決する半導体装置を提供することを
目的とする。
【0011】
【課題を解決するための手段】このような目的を達成す
るために、請求項1に係る本発明の半導体装置は、集積
回路を有するチップと、このチップを実装するための配
線基板とを備えた半導体装置において、上記チップは、
上記配線基板と平行な所定の一軸を中心に湾曲した状態
で上記配線基板の上に実装されたものである。また、請
求項2に係る本発明の半導体装置は、集積回路を有する
チップと、このチップを実装するための配線基板とを備
えた半導体装置において、上記チップ裏面には、凹部ま
たは凸部の少なくとも一方が複数形成され、上記チップ
は、上記チップの表面を上記配線基板と対向させて、湾
曲した状態で上記基板の上に実装され、上記チップ裏面
を平面状に研削すると、上記凹部または凸部の少なくと
も一方を除去しきる前に上記チップ表面に形成された集
積回路の一部が除去されるものである。また、請求項3
に係る本発明の半導体装置は、請求項1または2におい
て、上記チップは、メモリ装置を備えたものである。ま
た、請求項4に係る本発明の半導体装置は、請求項3に
おいて、上記メモリ装置は、RAM、ROMまたはEE
PROMの少なくとも何れか一つである。
るために、請求項1に係る本発明の半導体装置は、集積
回路を有するチップと、このチップを実装するための配
線基板とを備えた半導体装置において、上記チップは、
上記配線基板と平行な所定の一軸を中心に湾曲した状態
で上記配線基板の上に実装されたものである。また、請
求項2に係る本発明の半導体装置は、集積回路を有する
チップと、このチップを実装するための配線基板とを備
えた半導体装置において、上記チップ裏面には、凹部ま
たは凸部の少なくとも一方が複数形成され、上記チップ
は、上記チップの表面を上記配線基板と対向させて、湾
曲した状態で上記基板の上に実装され、上記チップ裏面
を平面状に研削すると、上記凹部または凸部の少なくと
も一方を除去しきる前に上記チップ表面に形成された集
積回路の一部が除去されるものである。また、請求項3
に係る本発明の半導体装置は、請求項1または2におい
て、上記チップは、メモリ装置を備えたものである。ま
た、請求項4に係る本発明の半導体装置は、請求項3に
おいて、上記メモリ装置は、RAM、ROMまたはEE
PROMの少なくとも何れか一つである。
【0012】このように構成することによって本発明
は、ウエハ裏面に形成された観察阻止用の防御膜や乱反
射用の凹凸等を、研削や研磨等の機械的な機構を含む方
法で平面状に研削除去しようとしても、防御膜等を除去
しきる前にウエハ表面の一部が除去されてしまうため、
能動領域を残そうとすると防御膜等のみを完全に除去す
ることはできない。したがって、ウエハ裏面から赤外線
を用いてウエハ表面の回路パタンを観察しようと試みて
も、観察阻止用の防御膜や乱反射用の凹凸等が取り残さ
れており、光が反射・散乱されてウエハ表面の回路パタ
ン像が著しくゆがみ、正確な能動状態での観察が妨げら
れる。
は、ウエハ裏面に形成された観察阻止用の防御膜や乱反
射用の凹凸等を、研削や研磨等の機械的な機構を含む方
法で平面状に研削除去しようとしても、防御膜等を除去
しきる前にウエハ表面の一部が除去されてしまうため、
能動領域を残そうとすると防御膜等のみを完全に除去す
ることはできない。したがって、ウエハ裏面から赤外線
を用いてウエハ表面の回路パタンを観察しようと試みて
も、観察阻止用の防御膜や乱反射用の凹凸等が取り残さ
れており、光が反射・散乱されてウエハ表面の回路パタ
ン像が著しくゆがみ、正確な能動状態での観察が妨げら
れる。
【0013】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図1,2は、本発明の一
つの実施の形態を示す断面図であり、図中の(a)〜
(j)は製造工程における各ステップを示し、その詳細
については以下において順次説明する。
について図を用いて説明する。図1,2は、本発明の一
つの実施の形態を示す断面図であり、図中の(a)〜
(j)は製造工程における各ステップを示し、その詳細
については以下において順次説明する。
【0014】ここで、本実施の形態においては、チップ
サイズを4mm角とし、集積回路を直径6インチのシリ
コンウエハの表面に薄膜堆積技術と写真蝕刻技術等を用
いて形成する。このとき、ウエハの厚さを625μm、
最小パタンの線幅を0.5μmとする。また、形成する
回路は8ビットの中央演算装置のほかに、1キロバイト
のRAM(Random Access Memory)、8キロバイトのR
OM(Read Only Memory)、および8キロバイトの不揮
発性EEPROM等のメモリ装置を含むものとする。さ
らに、ウエハ表面には表面保護用のSi3N4およびSi
O2 から成るパシベーション膜を形成してウエハの前処
理工程を完成させる。その後、従来の工程とは異なり、
本発明によるところの効果を得るために、次のステップ
を追加する。
サイズを4mm角とし、集積回路を直径6インチのシリ
コンウエハの表面に薄膜堆積技術と写真蝕刻技術等を用
いて形成する。このとき、ウエハの厚さを625μm、
最小パタンの線幅を0.5μmとする。また、形成する
回路は8ビットの中央演算装置のほかに、1キロバイト
のRAM(Random Access Memory)、8キロバイトのR
OM(Read Only Memory)、および8キロバイトの不揮
発性EEPROM等のメモリ装置を含むものとする。さ
らに、ウエハ表面には表面保護用のSi3N4およびSi
O2 から成るパシベーション膜を形成してウエハの前処
理工程を完成させる。その後、従来の工程とは異なり、
本発明によるところの効果を得るために、次のステップ
を追加する。
【0015】まず、ステップ(a)において、上記のと
おり、ウエハ1の表面側には集積回路2が形成されてい
る。ステップ(b)において、ウエハ1の表面側に接着
剤を用いてウエハ1を保持するための高分子材料シート
3を貼り付ける。ステップ(c)において、図示しない
ウエハ研削装置および研磨装置を用いてウエハ1の厚さ
を薄くし、50μmになるまで研磨する。もちろん、こ
の研磨量は集積回路2に影響がでないように決定する。
おり、ウエハ1の表面側には集積回路2が形成されてい
る。ステップ(b)において、ウエハ1の表面側に接着
剤を用いてウエハ1を保持するための高分子材料シート
3を貼り付ける。ステップ(c)において、図示しない
ウエハ研削装置および研磨装置を用いてウエハ1の厚さ
を薄くし、50μmになるまで研磨する。もちろん、こ
の研磨量は集積回路2に影響がでないように決定する。
【0016】ステップ(d)において、図示しないレー
ザマーカ装置にウエハ全体を装填し、ウエハ1の裏面に
レーザビームによる照射痕跡4を形成する。ここで、レ
ーザ光源の波長を532nmとし、レンズで光を絞って
ウエハ1内に形成する照射痕跡4の凹部の深さに焦点を
合わせる。各照射位置にはそれぞれ3個のパルスを照射
し、ウエハ1の裏面に円形でクレータ状の照射痕跡を形
成する。このとき、シリコンはレーザ光を吸収すること
によって生じた熱で溶融し、中央部が凹むとともに周辺
部に溶融物が押しやられ、周辺部はウエハ面よりも盛り
上がった形状となる。
ザマーカ装置にウエハ全体を装填し、ウエハ1の裏面に
レーザビームによる照射痕跡4を形成する。ここで、レ
ーザ光源の波長を532nmとし、レンズで光を絞って
ウエハ1内に形成する照射痕跡4の凹部の深さに焦点を
合わせる。各照射位置にはそれぞれ3個のパルスを照射
し、ウエハ1の裏面に円形でクレータ状の照射痕跡を形
成する。このとき、シリコンはレーザ光を吸収すること
によって生じた熱で溶融し、中央部が凹むとともに周辺
部に溶融物が押しやられ、周辺部はウエハ面よりも盛り
上がった形状となる。
【0017】平均的な痕跡の形状は、直径60μm、ウ
エハ面からの痕跡中央部の深さ5μm、周辺部の盛り上
がり部分の高さは3μmであり、痕跡の断面形状は光源
のガウス分布に近いエネルギー分布をそのまま残して集
光し、かつ上述の焦点位置の設定方法を採用したことに
より、概ねV字型の形状となる。このようにウエハ裏面
には、その全面に亘って上述の方法でクレータ状の照射
痕跡を、互いに隣接するように多数形成する。
エハ面からの痕跡中央部の深さ5μm、周辺部の盛り上
がり部分の高さは3μmであり、痕跡の断面形状は光源
のガウス分布に近いエネルギー分布をそのまま残して集
光し、かつ上述の焦点位置の設定方法を採用したことに
より、概ねV字型の形状となる。このようにウエハ裏面
には、その全面に亘って上述の方法でクレータ状の照射
痕跡を、互いに隣接するように多数形成する。
【0018】次いでステップ(e)において、ウエハ1
の裏面に耐熱性接着剤を用いてポリイミドシート5を張
り付ける。ステップ(f)において、ウエハ1の表面側
の高分子材料シート3を剥離した後、ウエハ1の表面上
に集積回路2と外部との電気的な導通をとるためのハン
プ6をICチップの四隅に2カ所ずつ、計8カ所形成す
る。ステップ(g)において、ウエハ1をダイシングし
てICチップ7を分離する。
の裏面に耐熱性接着剤を用いてポリイミドシート5を張
り付ける。ステップ(f)において、ウエハ1の表面側
の高分子材料シート3を剥離した後、ウエハ1の表面上
に集積回路2と外部との電気的な導通をとるためのハン
プ6をICチップの四隅に2カ所ずつ、計8カ所形成す
る。ステップ(g)において、ウエハ1をダイシングし
てICチップ7を分離する。
【0019】ステップ(h)において、表面を蒲鉾状に
一軸湾曲させた治具8を用い、ICチップ7の表面を下
側にして、金属とガラスエポキシ板からなるICカード
基板9の上に、電極10とハンプ6とを位置合わせして
から接続する。なお、治具8の詳細な構成は図3に示す
とおりであり、治具8の下面はICカード基板9に平行
な軸12を中心として湾曲している。
一軸湾曲させた治具8を用い、ICチップ7の表面を下
側にして、金属とガラスエポキシ板からなるICカード
基板9の上に、電極10とハンプ6とを位置合わせして
から接続する。なお、治具8の詳細な構成は図3に示す
とおりであり、治具8の下面はICカード基板9に平行
な軸12を中心として湾曲している。
【0020】さて、ステップ(h)における工程は本発
明特有のものであり、通常はチップの平面性を保ったま
ま接続するが、ここではICチップ7を湾曲させてIC
カード基板9上に固定することを特徴とする。すなわ
ち、ICチップ7はチップ表面側が凸になるようにして
湾曲されてフリップチップ実装技術を使って装填されて
おり、ICチップ7の表面の一部はICカード基板9の
表面に著しく接近されている。例えば、ICチップ7と
ICカード基板9との間隙は、チップの縁周辺部で70
μm、チップの中央部では0〜3μmとなっている。ま
た、中央部がICカード基板9に接触しても何ら支障は
なく、ICチップ7の周辺部に対する中央部の最大の反
りの量がICチップ7の厚さを超えるように湾曲した状
態で実装するのが好ましい。
明特有のものであり、通常はチップの平面性を保ったま
ま接続するが、ここではICチップ7を湾曲させてIC
カード基板9上に固定することを特徴とする。すなわ
ち、ICチップ7はチップ表面側が凸になるようにして
湾曲されてフリップチップ実装技術を使って装填されて
おり、ICチップ7の表面の一部はICカード基板9の
表面に著しく接近されている。例えば、ICチップ7と
ICカード基板9との間隙は、チップの縁周辺部で70
μm、チップの中央部では0〜3μmとなっている。ま
た、中央部がICカード基板9に接触しても何ら支障は
なく、ICチップ7の周辺部に対する中央部の最大の反
りの量がICチップ7の厚さを超えるように湾曲した状
態で実装するのが好ましい。
【0021】その後、ステップ(i)において、流動性
の高いエポキシ樹脂からなるアンダーフィル剤11をI
Cチップ7とICカード基板9との間隙に充填した後に
キュアして硬化させる。ステップ(j)において、治具
8による加圧を解除した後、ポリイミドシート5を剥離
する。このとき、ICチップ7の湾曲した形状は、アン
ダーフィル剤11によって維持されたままである。そし
て、高分子材料に無機質の耐磨耗剤を配合した耐薬品性
のレジン12をICチップ7の裏面全体を覆うように塗
布し、裏面を保護する。その後、周知の工程を用いてI
Cチップ7等を塩化ビニル樹脂からなるカード基材で被
覆すると、所望のICカードが完成する。
の高いエポキシ樹脂からなるアンダーフィル剤11をI
Cチップ7とICカード基板9との間隙に充填した後に
キュアして硬化させる。ステップ(j)において、治具
8による加圧を解除した後、ポリイミドシート5を剥離
する。このとき、ICチップ7の湾曲した形状は、アン
ダーフィル剤11によって維持されたままである。そし
て、高分子材料に無機質の耐磨耗剤を配合した耐薬品性
のレジン12をICチップ7の裏面全体を覆うように塗
布し、裏面を保護する。その後、周知の工程を用いてI
Cチップ7等を塩化ビニル樹脂からなるカード基材で被
覆すると、所望のICカードが完成する。
【0022】次に、このような構造を持つICカードに
ついて、外部端子からの解析以外に、チップ内部の回路
パタンを光学的に読みとり、回路および記憶データの解
析を行う手順の一部について述べる。まず、ICカード
表面を切削工具を用いて削り、ICカード表面の塩化ビ
ニールの一部およびエポキシ樹脂等からなるカード構成
部材の一部を除去する。ここで、従来技術においては、
加熱した発煙硝酸を用いてエポキシ樹脂等からなるチッ
プ裏面保護膜を溶解してICチップの裏面を露出させ、
次いで波長1.15μmのHe−Neレーザを用いた赤
外顕微鏡でチップ裏面を観察していた。これによりチッ
プ表面近傍のトランジスタ回路や第1層配線を観察する
ことができる。
ついて、外部端子からの解析以外に、チップ内部の回路
パタンを光学的に読みとり、回路および記憶データの解
析を行う手順の一部について述べる。まず、ICカード
表面を切削工具を用いて削り、ICカード表面の塩化ビ
ニールの一部およびエポキシ樹脂等からなるカード構成
部材の一部を除去する。ここで、従来技術においては、
加熱した発煙硝酸を用いてエポキシ樹脂等からなるチッ
プ裏面保護膜を溶解してICチップの裏面を露出させ、
次いで波長1.15μmのHe−Neレーザを用いた赤
外顕微鏡でチップ裏面を観察していた。これによりチッ
プ表面近傍のトランジスタ回路や第1層配線を観察する
ことができる。
【0023】しかし、本実施の形態では耐薬品性の裏面
保護レジンを用いているため、この工程のみではレジン
を完全に除去することはできない。また、仮にエッチン
グ技術を工夫することによってレジンを完全に除去でき
たとしても、ICチップ7の表面にはクレータ状の照射
痕跡4が多数形成されているため、これによって赤外光
が乱反射させられ、チップ裏面からウエハを透かしてチ
ップ表面側の回路を観察することはできない。
保護レジンを用いているため、この工程のみではレジン
を完全に除去することはできない。また、仮にエッチン
グ技術を工夫することによってレジンを完全に除去でき
たとしても、ICチップ7の表面にはクレータ状の照射
痕跡4が多数形成されているため、これによって赤外光
が乱反射させられ、チップ裏面からウエハを透かしてチ
ップ表面側の回路を観察することはできない。
【0024】このとき、観察する側の工夫としては、次
のステップとして研削と研磨によりチップ裏面を削って
レジン12を除去し、さらにシリコンウエハまでも削り
込んで照射痕跡をも除去し、裏面を平滑に研磨すること
によって観察をなし得ようとすることが考えられる。し
かし、本実施の形態においは、厚さ50μmのチップが
最大で70μm湾曲して実装されているため、チップ表
面に形成された集積回路2を損傷させることなくチップ
裏面全体を平面状に研削することはできない。また、研
削によってチップが損傷を受けた状態では、回路を能動
状態にすることはできず、動作状態での観察を阻止する
ことができる。
のステップとして研削と研磨によりチップ裏面を削って
レジン12を除去し、さらにシリコンウエハまでも削り
込んで照射痕跡をも除去し、裏面を平滑に研磨すること
によって観察をなし得ようとすることが考えられる。し
かし、本実施の形態においは、厚さ50μmのチップが
最大で70μm湾曲して実装されているため、チップ表
面に形成された集積回路2を損傷させることなくチップ
裏面全体を平面状に研削することはできない。また、研
削によってチップが損傷を受けた状態では、回路を能動
状態にすることはできず、動作状態での観察を阻止する
ことができる。
【0025】なお、上記の実施の形態においてはウエハ
の表面上を1軸方向に湾曲した例について説明したが、
湾曲の仕方は本発明の主旨からして特に限定されなくて
もその効果が得られることは明らかである。ただし、実
際に実装する技術を考慮するとなるべく容易な方法を取
ることが好ましい。したがって、そのような観点からす
ると、本実施の形態で示した1軸方向の湾曲は工程が容
易であり、かつチップ上のデバイスに及ぼす機械的スト
レスの方向をデバイスの機構上から比較的許容しやすい
方向に選べる等の利点がある。
の表面上を1軸方向に湾曲した例について説明したが、
湾曲の仕方は本発明の主旨からして特に限定されなくて
もその効果が得られることは明らかである。ただし、実
際に実装する技術を考慮するとなるべく容易な方法を取
ることが好ましい。したがって、そのような観点からす
ると、本実施の形態で示した1軸方向の湾曲は工程が容
易であり、かつチップ上のデバイスに及ぼす機械的スト
レスの方向をデバイスの機構上から比較的許容しやすい
方向に選べる等の利点がある。
【0026】一方、この1軸方向の湾曲では、実装時に
機械的な曲げストレスを印加して、これを実装技術によ
り維持する必要があり、チップの厚さが増すと実装基板
側の剛性を高める必要が生じる。これに対して、チップ
表面上または裏面上に形成したパシベーション膜や金属
膜等から発生した内部応力を使ってチップを湾曲させた
場合には、内部応力が面内で一様となり、一般に1軸性
の湾曲ではなく球面の一部に近似した湾曲が発生し、図
4に示すようにICチップ7は湾曲する。この場合、I
Cチップ7に対して外力を新たに印加することなくチッ
プを湾曲させることができる。その結果、実装基板に対
して不要な力をかけることなく、ICチップ7のみを湾
曲させることができるため、実装基板であるICカード
基板9の剛性が問われないという利点がある。
機械的な曲げストレスを印加して、これを実装技術によ
り維持する必要があり、チップの厚さが増すと実装基板
側の剛性を高める必要が生じる。これに対して、チップ
表面上または裏面上に形成したパシベーション膜や金属
膜等から発生した内部応力を使ってチップを湾曲させた
場合には、内部応力が面内で一様となり、一般に1軸性
の湾曲ではなく球面の一部に近似した湾曲が発生し、図
4に示すようにICチップ7は湾曲する。この場合、I
Cチップ7に対して外力を新たに印加することなくチッ
プを湾曲させることができる。その結果、実装基板に対
して不要な力をかけることなく、ICチップ7のみを湾
曲させることができるため、実装基板であるICカード
基板9の剛性が問われないという利点がある。
【0027】また、チップに加わる内部応力はチップ表
面上の各方位に対して等方的なため、ウエハ表面に配設
されたトランジスタにも面内で等方的なひずみが加わ
り、このひずみでMOS型トランジスタの閾値電圧等の
特性が変化してもチップ内の全てのトランジスタで値が
平行シフトするのみで、素子間でのばらつき発生を十分
小さい範囲に抑えることができる。
面上の各方位に対して等方的なため、ウエハ表面に配設
されたトランジスタにも面内で等方的なひずみが加わ
り、このひずみでMOS型トランジスタの閾値電圧等の
特性が変化してもチップ内の全てのトランジスタで値が
平行シフトするのみで、素子間でのばらつき発生を十分
小さい範囲に抑えることができる。
【0028】
【発明の効果】以上説明したように、本発明によるとこ
ろの半導体装置は、集積回路を有するチップを湾曲した
状態で配線基板上に実装したものである。これにより、
ウエハ裏面に形成された観察阻止用の防御膜や乱反射用
の凹凸等を研削や研磨などの機械的な機構を含む方法で
平面状に研削除去しようとしても、湾曲したICチップ
においては防御膜等を除去しきる前に、ICチップの一
部も除去してしまうため、防御膜等のみを完全に除去す
ることはできない。したがって、半導体基板の裏面から
赤外線等を用いて基板表面の回路パタンを観察しようと
試みても、除去しきれなかった観察阻止用の防御膜や乱
反射用の凹凸等のために光が反射・散乱され、基板表面
の回路パタン像が著しくゆがみ、正確な能動状態での観
察が妨げられる。それゆえ、不法行為による改竄等を目
的としたICチップの裏面からの観察を防ぐことができ
る。このように本発明は、改竄等の不法行為から記憶情
報を保護することができ、半導体装置を用いた各種情報
処理システムを安全かつ高い信頼性のもとに機能させ得
る利点がある。なお、上記実施の形態においては、半導
体ウエハとしてシリコン製のものを用いたが、シリコン
に限定されるものではなく、化合物半導体(例えば、G
aAsやInP等)からなるウエハにおいても同様に本
発明を適用できることは明らかである。また、セラミッ
ク基板上のハイブリッドIC、マイクロマシン素子等に
おいても本発明を適用すると効果的なことは明らかであ
る。
ろの半導体装置は、集積回路を有するチップを湾曲した
状態で配線基板上に実装したものである。これにより、
ウエハ裏面に形成された観察阻止用の防御膜や乱反射用
の凹凸等を研削や研磨などの機械的な機構を含む方法で
平面状に研削除去しようとしても、湾曲したICチップ
においては防御膜等を除去しきる前に、ICチップの一
部も除去してしまうため、防御膜等のみを完全に除去す
ることはできない。したがって、半導体基板の裏面から
赤外線等を用いて基板表面の回路パタンを観察しようと
試みても、除去しきれなかった観察阻止用の防御膜や乱
反射用の凹凸等のために光が反射・散乱され、基板表面
の回路パタン像が著しくゆがみ、正確な能動状態での観
察が妨げられる。それゆえ、不法行為による改竄等を目
的としたICチップの裏面からの観察を防ぐことができ
る。このように本発明は、改竄等の不法行為から記憶情
報を保護することができ、半導体装置を用いた各種情報
処理システムを安全かつ高い信頼性のもとに機能させ得
る利点がある。なお、上記実施の形態においては、半導
体ウエハとしてシリコン製のものを用いたが、シリコン
に限定されるものではなく、化合物半導体(例えば、G
aAsやInP等)からなるウエハにおいても同様に本
発明を適用できることは明らかである。また、セラミッ
ク基板上のハイブリッドIC、マイクロマシン素子等に
おいても本発明を適用すると効果的なことは明らかであ
る。
【図1】 本発明の一つの実施の形態を示す断面図であ
る。
る。
【図2】 図1の続きを示す断面図である。
【図3】 図2の工程(h)を詳細に示す斜視図であ
る。
る。
【図4】 本発明のその他の実施の形態を示す斜視図で
ある。 1…ウエハ、2…集積回路、3…高分子材料シート、4
…照射痕跡、5…ポリイミドシート、6…バンプ、7…
ICチップ、8…治具、9…ICカード基板、10…電
極、11…アンダーフィル剤、12…レジン。
ある。 1…ウエハ、2…集積回路、3…高分子材料シート、4
…照射痕跡、5…ポリイミドシート、6…バンプ、7…
ICチップ、8…治具、9…ICカード基板、10…電
極、11…アンダーフィル剤、12…レジン。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小川 重男
東京都新宿区西新宿三丁目19番2号 日
本電信電話株式会社内
(72)発明者 前田 正彦
東京都新宿区西新宿三丁目19番2号 日
本電信電話株式会社内
(56)参考文献 特開 平1−244625(JP,A)
特開 平2−134896(JP,A)
特開 平2−153527(JP,A)
特開 平6−140466(JP,A)
特開 平6−202561(JP,A)
特開 平9−213595(JP,A)
特開 平9−246324(JP,A)
特開 平10−201924(JP,A)
特開 平11−121530(JP,A)
特開 平11−175679(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/60
B42D 15/10
G06K 19/00
H01L 21/02
H01L 21/304
H01L 23/12
Claims (4)
- 【請求項1】 集積回路を有するチップと、このチップ
を実装するための配線基板とを備えた半導体装置におい
て、 前記チップは、前記配線基板と平行な所定の一軸を中心
に湾曲した状態で前記配線基板の上に実装されているこ
とを特徴とする半導体装置。 - 【請求項2】 集積回路を有するチップと、このチップ
を実装するための配線基板とを備えた半導体装置におい
て、 前記チップ裏面には、凹部または凸部の少なくとも一方
が複数形成され、 前記チップは、前記チップの表面を前記配線基板と対向
させて、湾曲した状態で前記配線基板の上に実装され、
前記チップ裏面を平面状に研削すると、前記凹部または
凸部の少なくとも一方を除去しきる前に前記チップ表面
に形成された集積回路の一部が除去されることを特徴と
する半導体装置。 - 【請求項3】 請求項1または2に記載の半導体装置に
おいて、 前記チップは、メモリ装置を備えていることを特徴とす
る半導体装置。 - 【請求項4】 請求項3において、 前記メモリ装置は、RAM、ROMまたはEEPROM
の少なくとも何れか一つであることを特徴とする半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00182998A JP3400329B2 (ja) | 1998-01-07 | 1998-01-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00182998A JP3400329B2 (ja) | 1998-01-07 | 1998-01-07 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11204566A JPH11204566A (ja) | 1999-07-30 |
JP3400329B2 true JP3400329B2 (ja) | 2003-04-28 |
Family
ID=11512465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00182998A Expired - Fee Related JP3400329B2 (ja) | 1998-01-07 | 1998-01-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3400329B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI20001344A (fi) * | 2000-06-06 | 2001-12-07 | Rafsec Oy | Menetelmä ja laitteisto älytarrasyöttörainan valmistamiseksi |
DE10106836B4 (de) | 2001-02-14 | 2009-01-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung aus einem flächigen Substrat |
JP2004348590A (ja) * | 2003-05-23 | 2004-12-09 | Konica Minolta Photo Imaging Inc | Icカード及びicカード製造方法 |
EP1691413A1 (fr) * | 2005-02-11 | 2006-08-16 | Axalto SA | Composant électronique protégé contre les attaques. |
US7633157B2 (en) * | 2005-12-13 | 2009-12-15 | Micron Technology, Inc. | Microelectronic devices having a curved surface and methods for manufacturing the same |
JP5194932B2 (ja) | 2008-03-26 | 2013-05-08 | 富士通セミコンダクター株式会社 | 半導体装置および半導体装置の製造方法 |
GB0915473D0 (en) * | 2009-09-07 | 2009-10-07 | St Microelectronics Res & Dev | Improvements in or relating to CMOS sensors |
JP7216623B2 (ja) * | 2019-08-08 | 2023-02-01 | 株式会社日立製作所 | 半導体チップ |
-
1998
- 1998-01-07 JP JP00182998A patent/JP3400329B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11204566A (ja) | 1999-07-30 |
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Legal Events
Date | Code | Title | Description |
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