JP3720599B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 abstract description 35
- 238000000227 grinding Methods 0.000 abstract description 8
- 230000007246 mechanism Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 18
- 230000001681 protective effect Effects 0.000 description 11
- 238000005498 polishing Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000008901 benefit Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 5
- 238000005452 bending Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 239000002861 polymer material Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- BZHJMEDXRYGGRV-UHFFFAOYSA-N Vinyl chloride Chemical compound ClC=C BZHJMEDXRYGGRV-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000007123 defense Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
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- Storage Device Security (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＩＣカード等に利用されるものであり、個人のプライバシーや金銭等の重要な情報を記憶および処理する機能を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来、クレジットカードや電子マネーとして使用されるＩＣカードは、個人のプライバシーや金銭等の重要な情報を記憶および処理するための種々の機能をＩＣチップ中に備え、このＩＣチップをプラスチックのカードに封止することにより作られている。そのため、場合によってはＩＣチップの表面を光学顕微鏡で観察し、集積回路の機能、動作方式、回路方式、回路パタン、記憶データ等を不正に解析してその内容を改竄したりする者が現れる可能性がある。
そこで、ＩＣカードの製造にあたっては、これらの不正行為を防止するため、ＩＣチップに対して何らかの防御手段を施す必要がある。
【０００３】
ところで、このような不正行為には、大きく分けて２つの手法がある。すなわち、ＩＣチップを破壊して内部を観察する手法と非破壊で観察する手法である。また、観察の仕方によってはさらに２通りの手法に分けられる。すなわち、ＩＣチップの表面側（素子形成領域側）から観察する手法と、それとは逆に裏面側から観察する手法である。
【０００４】
ここで、不正行為のうち、最も脅威となる非破壊で能動状態のＩＣチップを観察する具体例について詳細に説明する。
集積回路の１μｍ以下の微細パタンに対しては、観察光の波長がパタン幅に近いと回折の影響が大きくなるため、比較的波長の短いレーザ光を用いることによって分解能および焦点深度の向上が図られている。
【０００５】
しかし、ＩＣチップ内の配線層が多層化されるにつれて、下層の配線パタンを精度良く読みとるためには上層の膜が邪魔となり、これらを除去する必要が生じる。そのため、ＩＣを動作させたままの非破壊状態で観察することは困難となり、短波長レーザ光を用いた回路観察法によっても、最下層のＭＯＳトランジスタのゲート電極にデータが記憶されているＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の観察は困難である。
【０００６】
しかしながら、ウエハを裏面から非破壊で、ウエハ表面近傍の回路を観察する方法も用いられている。すなわち、観察光源としてシリコンウエハに吸収されにくい波長の赤外線を用いることにより、ウエハの透明性を高めて主に金属からなる配線パタンなどをウエハ裏面から観察することができる。この方法を用いると最下層のトランジスタのパタンや第１層の配線パタンを非破壊で観察することができる。
【０００７】
特に、最近の高密度実装技術においては、ＩＣチップの表面側に、実装基板との電気的な接続を取るためのバンプ電極を配置し、チップを裏返して実装基板上に接続する方法が頻繁に採用されている。従って、このような実装状態ではチップ裏面が外側に露出するため、チップ表面側からよりもむしろ裏面側からのパタン観察が容易となる。
【０００８】
また、チップを裏返して実装する場合においては、通常チップ裏面にはチップ保護用のエポキシ樹脂膜等がコーティングされているが、これらは化学薬品を使えば容易に除去が可能であるため、これらによって観察を阻止することは困難である。もちろん、化学薬品やプラズマを用いたエッチングに耐える保護膜を用いることも考えられなくはないが、機械的な研削や砥粒を用いた研磨に耐え得る材料は未だ存在しないため、保護膜形成による裏面保護では十分とはいえない。
【０００９】
一方、裏面からの観察を防止する方法としては、その他にシリコンウエハ裏面を写真蝕刻技術を用いて削り、一面に断面が鋸歯状の溝を形成することによって赤外光を反射・散乱させる方法もある。しかし、ウエハ裏面を上記溝よりも深く研削および研磨することによって溝を除去することが可能であり、平滑度の高い裏面を再度出現させることができるため、このような裏面の蝕刻による凹凸形成を行っても、裏面観察に対する防御手段としては十分ではない。
【００１０】
【発明が解決しようとする課題】
以上に述べた如く、ひとたび回路の解読や記憶情報の改竄等の不法行為を目的とする観察や解析が実施されると、従来技術でこれらの不正を阻止することは困難であり、特にウエハ裏面からの観察に対して、従来の防御対策では不十分であった。
【００１１】
本発明の目的は、このような課題を解決するためのものであり、ＩＣチップに記憶された個人のプライバシーや金銭などの重要な情報が不法行為等により改竄され易いという課題を解決し、特にウエハ裏面から内部回路が観察されやすいという課題を解決する半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するために、請求項１に係る本発明の半導体装置は、集積回路を有するチップと、このチップを実装するための配線基板とを備えた半導体装置において、上記配線基板は、その表面に階段状の段差を有し、上記チップは、上記階段状の段差の頂辺に垂直な断面において、上記階段状の段差の形状に概略沿って上記階段状の段差の近傍に変曲点を持つ形状に湾曲した状態で上記配線基板上に実装されたものである。
【００１３】
また、請求項２に係る本発明の半導体装置は、請求項１において、上記階段状の段差は、複数段からなるものである。
【００１４】
また、請求項３に係る本発明の半導体装置は、請求項１において、上記配線基板は、その表面に２つの階段状の段差で構成された溝からなる凹部を少なくとも１以上有し、上記チップは、上記凹部の形状に概略沿って各段差の近傍にそれぞれ変曲点を持つ形状に湾曲した状態で上記配線基板上に実装されているものである。
【００１５】
また、請求項４に係る本発明の半導体装置は、請求項３において、上記凹部は、上記チップで覆われる領域内に設けられているものである。
【００１６】
また、請求項５に係る本発明の半導体装置は、請求項３において、上記凹部は、上記チップで覆われる領域を横断する溝であるようにしたものである。
【００１７】
また、請求項６に係る本発明の半導体装置は、請求項１乃至５の何れか一項において、上記チップは、ＩＣカードに組み込まれるものである。
【００１８】
このように構成することにより、本発明では、ウエハ裏面に形成された観察阻止用の防御膜や乱反射用の凹凸等を、研削や研磨等の機械的な機構を含む方法で平面状に研削除去しようとしても、防御膜等を除去しきる前にウエハ表面の一部が除去されてしまうため、半導体上の能動領域を残そうとすると防御膜等のみを完全に除去することはできない。
【００１９】
従って、ウエハ裏面から赤外線を用いてウエハ表面の回路パタンを観察しようと試みても、観察阻止用の防御膜や乱反射用の凹凸等が取り残されており、光が反射・散乱されてウエハ表面の回路パタン像が著しくゆがみ、正確な能動状態での観察が妨げられる。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態について図を用いて説明する。
図１，２は、本発明の第一の実施の形態を示す断面図であり、図中の（ａ）〜（ｊ）は製造工程における各ステップを示し、その詳細については以下において順次説明する。
【００２１】
本実施の形態においては、チップのサイズを４ｍｍ角とした集積回路を直径６インチのシリコンウエハ表面に薄膜堆積技術と写真蝕刻技術等を用いて形成する。このとき、ウエハの厚さを６２５μｍ、最小パタンの線幅を０．５μｍとする。また、形成する回路は８ビットの中央演算装置のほかに、１キロバイトのＲＡＭ（Random Access Memory）、８キロバイトのＲＯＭ（Read Only Memory）、および８キロバイトの不揮発性ＥＥＰＲＯＭ等のメモリ装置を含むものとする。
【００２２】
さらに、ウエハ表面に表面保護用のＳｉ3Ｎ4およびＳｉＯ2からなるパシベーション膜を形成してウエハの前処理工程を完成させる。その後、従来工程とは異なり、本発明によるところの効果を得るために次のステップを追加する。
【００２３】
まず、ステップ（ａ）において、上述のとおり、ウエハ１の表面側には集積回路２が形成されている。
ステップ（ｂ）において、ウエハ１の表面側に接着剤を用いてウエハ１を保持するための高分子材料シート３を貼り付ける。
ステップ（ｃ）において、図示しないウエハ研削装置および研磨装置を用いてウエハ１の厚さを薄くし、３０μｍの厚さになるまで研磨する。もちろん、この研磨量は集積回路２の電気特性に影響が出ないように決定する。
【００２４】
次いで、ステップ（ｄ）において、ウエハ全体を図示しないレーザマーカ装置に装填し、ウエハ１の裏面にレーザビームによる照射痕跡４を形成する。その際、レーザ光源の波長を５３２ｎｍとし、レンズで光を絞ってウエハ１内に形成する照射痕跡４の凹部の深さに焦点を合わせる。各照射位置にはそれぞれ３個のレーザパルスを照射し、ウエハ１の裏面に円形でクレータ状の照射痕跡４を形成する。すると、シリコンはレーザ光を吸収することにより生じた熱で溶融し、中央部が凹むとともに、周辺部に溶融物が押しやられてウエハ面よりも盛り上がった形状となる。
【００２５】
また、平均的な痕跡の形状は、直径が６０μｍ、ウエハ面からの痕跡中央部までの深さが５μｍ、周辺部の盛り上がり部分の高さが３μｍである。痕跡の断面形状は、光源のガウス分布に近いエネルギー分布をそのまま残して集光し、かつ上述の焦点位置の設定方法を採用したことにより、概ねＶ字型の形状となる。
このようにウエハ裏面には、その全面にわたって上述の方法でクレータ状の照射痕跡を互いに隣接するように多数形成する。
【００２６】
次いで、ステップ（ｅ）において、ウエハ１の裏面に耐熱性接着剤を用いてポリイミドシート５を張り付ける。
ステップ（ｆ）において、ウエハ１の表面側の高分子材料シート３を剥離した後、ウエハ１の表面上に集積回路２と外部との電気的な導通をとるためのバンプ６をＩＣチップの四隅に２カ所ずつ、計８カ所形成する。
ステップ（ｇ）において、ウエハ１をダイシングしてＩＣチップ７を分離する。
【００２７】
ステップ（ｈ）において、表面に１００μｍの段差を設けたＩＣカード基板９を用意する。このＩＣカード基板９は金属とガラスエポキシ板からなる。そして、この段差に整合するように表面にＳ字状の１００μｍの段差を設けた治具８を用い、ＩＣチップ７の表面を下側にして、ＩＣカード基板９の上に、電極１０とバンプ６とを位置合わせしてから接続する。
【００２８】
さて、ステップ（ｈ）における工程は本発明特有のもので、通常はチップの平面性を保ったまま接続するが、ここではＩＣチップ７を湾曲させてＩＣカード基板９上に固定することを特徴とする。
すなわち、ＩＣチップ７はチップ面に凸部と凹部が生ずるようにしてフリップチップ実装技術を使って装填されており、チップ表面はＩＣカード基板９上の段差に概ね沿って湾曲した状態となる。例えば、ＩＣチップ７とＩＣカード基板９との間隙はチップの縁周辺部で７０μｍ、チップの中央の段差上では０〜３μｍとなっている。
【００２９】
また、ＩＣチップ７を湾曲させた際にその中央部がＩＣカード基板９に接触したとしても何ら支障はない。チップと基板との間にはアンダーフィル剤を充填するため回路面が固定され、接触していても回路面が基板の段差で擦れたりすることはないからである。
なお、ＩＣチップ７の周辺部に対する中央部の最大の反りの量がＩＣチップ７の厚さを超えるように湾曲した状態で実装するのが好ましい。
【００３０】
その後、ステップ（ｉ）において、流動性の高いエポキシ樹脂からなるアンダーフィル剤１１をＩＣチップ７とＩＣカード基板９との間隙に充填した後、キュアして硬化させる。
【００３１】
ステップ（ｊ）において、治具８による加圧を解除した後、ポリイミドシート５を剥離する。このとき、ＩＣチップ７の湾曲した形状は、アンダーフィル剤１１によって維持されたままである。そして、高分子材料に無機質の耐磨耗剤を配合した耐薬品性のレジン（樹脂）１２をＩＣチップ７の裏面全体を覆うように塗布することにより、ＩＣチップ７の裏面を保護する。
その後、周知の工程を用いてＩＣチップ７等を塩化ビニール樹脂からなるカード基材で被覆すると、所望のＩＣカードが完成する。
【００３２】
次に、このような構造を持つＩＣカードについて、外部端子からの解析以外に、チップ内部の回路パタンを光学的に読みとり、回路及び記憶データの解析を行う手順の一部を述べる。
【００３３】
まず、ＩＣカード表面を切削工具を用いて削り、ＩＣカード表面の塩化ビニールの一部およびエポキシ樹脂等からなるカード構成部材の一部を除去する。
その後、従来技術においては例えば加熱した発煙硝酸を用いてエポキシ樹脂等からなるチップ裏面保護膜を溶解してＩＣチップの裏面を露出させ、次いで波長１．１５μｍのＨｅ−Ｎｅレーザを用いた赤外顕微鏡でチップ裏面を観察していた。これによりシリコン基板を透してチップ表面近傍のトランジスタ回路や第１層配線を観察することができる。
【００３４】
しかし、本実施の形態では耐薬品性の裏面保護レジンを用いているため、この工程のみではレジンを完全に除去することはできない。また、仮にエッチング技術を工夫することによりレジンを完全に除去できたとしても、ＩＣチップ７の裏面にはクレータ状の照射痕跡４が多数形成されているため、これによって赤外光が乱反射され、チップ裏面からウエハを透かしてチップ表面側の回路を観察することはできない。
【００３５】
このとき、観察する側の工夫としては、次のステップとして研削と研磨によりチップ裏面を削ってレジン１２を除去し、さらにシリコンウエハまでも削り込んで照射痕跡をも除去し、裏面を平滑に研磨することにより観察をなし得ようとすることが考えられる。
【００３６】
しかし、本実施の形態においては、厚さ３０μｍのチップが１００μｍの段差を跨いで湾曲して実装されているため、チップ表面に形成された集積回路２を損傷させることなくチップ裏面全体を平面状に研削することはできない。また、研削によってチップが損傷を受けた状態では、回路を能動状態にすることはできず、動作状態での観察が阻止される。
【００３７】
なお、上記の実施の形態においては１段の段差を跨いで湾曲して実装される例を示したが、湾曲の仕方は本発明の主旨からして特に限定されなくてもその効果が得られることは明らかである。
【００３８】
ただし、実際に実装する技術としては容易な方法を取る必要があり、いくつかの方法には回路特性上に優位性がある。本実施の形態で示した１方向のみの湾曲は工程が容易であり、かつチップ上のデバイスに及ぼす機械的ストレスの方向をトランジスタ等のデバイスの機構上から比較的許容しやすい方向に選べるなどの利点がある。
【００３９】
また、溝はＩＣチップ７で覆われた領域を横断するように設けられており、ＩＣチップ７で覆われた領域を超える位置まで形成されていてもよい。
さらに、段差はＩＣカード基板９の表面に対してほぼ直角に形成されているが、この角度には種々の傾斜を持たせることができることは明らかである。
【００４０】
次に、本発明のその他の実施の形態について図を参照して説明する。
図３は、本発明の第二の実施の形態を示す断面図である。
同図に示すように、ＩＣカード基板９に高さや幅等の異なる複数の段差が形成されており、それらの上にＩＣチップ７が湾曲されて実装されている。
第一の実施の形態では湾曲の断面の変曲点の数は１であるが、第二の実施の形態では３に増しており、より複雑な湾曲を形成している。これにより、研磨による裏面保護用レジン１２の除去が一層困難になる利点がある。なお、これらの段差はＩＣチップ７で覆われた領域を横断するように設けられており、ＩＣチップ７で覆われた領域を超える位置まで形成されていてもよい。
【００４１】
図４は、本発明の第三の実施の形態を示す断面図である。
同図に示すように、ＩＣカード基板９には２つの段差で構成された溝が形成されており、この上のＩＣチップ７は湾曲されて配置され、バンプ６は溝を跨いで同じ高さの電極１０に接続されている。従って、従来の平面基板上へのフリップチップ実装工程をわずかに変更するのみでバンプ接続工程を実現できる利点がある。なお、この溝はＩＣチップ７で覆われた領域を横断するように設けられており、ＩＣチップ７で覆われた領域を超える位置まで形成されていてもよい。
【００４２】
図５は、本発明の第四の実施の形態を示す断面図である。
同図に示すように、ＩＣカード基板９には３つの溝が形成されており、この上のＩＣチップ７は溝に沿って６個の変曲点を持つ湾曲を形成して配置されている。溝が１本の場合に比べて湾曲が細かく形成されるため、溝の深さをより浅くしても研磨により平面化される面積を十分に小さくできる利点がある。
【００４３】
なお、本実施の形態においては、バンプ６と電極１０との接続に異方導電性フィルム（以下、ＡＣＦ:Anisotropic Conductive Filmという）を用いている。すなわち、電極１０を含むＩＣカード基板９上にＡＣＦを載置し、その上にＩＣチップ７を載せてから、端部が波形形状の治具を押しつけることにより、バンプ６と電極１０とはＡＣＦ中の導電性粒子によって電気的に接続される。さらに、このＡＣＦの接着力により、ＩＣチップ７は波形形状が維持された状態でＩＣカード基板９上に固定される。その後の工程は第１の実施の形態と同様である。
また、上述の溝はＩＣチップ７で覆われた領域を横断するように設けられており、ＩＣチップ７で覆われた領域を超える位置まで形成されていてもよい。
【００４４】
図６は、本発明の第五の実施の形態を示す平面図と断面図であり、特に図６（ａ）はフリップチップ実装したＩＣチップ７とＩＣカード基板９を示す平面図であり、図６（ｂ）は図中の実線Ａ−Ａ’に沿った断面図である。
図６（ａ）に示すように、ＩＣカード基板９には、ＩＣチップ７で覆われる領域内に深さ１００μｍの円筒状の凹部がくり抜かれていて、その上をＩＣチップが凹部に沿って概略覆うように配置されている。
【００４５】
ところで、チップ表面上または裏面上に形成したパッシベーション膜や金属膜、絶縁膜などから発生する内部応力を使ってチップを湾曲させた場合には、内部応力は面内で一様となり、一般に１軸性の湾曲ではなく球面で近似される湾曲が発生する。特にチップ表面に発生した内部応力の総和が圧縮応力となる場合には、チップ表面側が凸面となる湾曲が発生する。この現象を利用して、この湾曲を図６（ａ）のＩＣカード基板９上に形成した凹部にあわせるように配置する。
【００４６】
この場合、チップヘの外力印加を必要としないままチップを湾曲させることができるため、ＩＣカード基板側には力が掛からず、基板の剛性が問われない利点がある。また、チップに加わる内部応力はチップ表面上の各方位に対して概ね等方的なため、表面に配設されたトランジスタにも面内で等方的なひずみが加わる。従って、このひずみでＭＯＳ型トランジスタの閾値電圧などの特性が変化してもチップ内の全てのトランジスタで値が平行シフトするのみで、素子間の特性ばらつきの新たな発生を十分に小さい範囲に押さえることができる利点がある。
【００４７】
【発明の効果】
以上説明したように、本発明によるところの半導体装置では、集積回路を有するＩＣチップを湾曲した状態で配線基板上に実装したものである。これにより、ウエハ裏面に形成された観察阻止用の防御膜を研削や研磨などの機械的な機構を含む方法で平面状に研削除去しようとしても、湾曲したＩＣチップにおいては防御膜等を除去しきれる前に、ＩＣチップ表面の集積回路の一部も除去してしまうため、半導体上の能動領域を生かしたまま防御膜を除去することはできない。
【００４８】
従って、半導体基板の裏面から赤外線等を用いて基板表面の回路パタンを観察しようと試みても、観察阻止用の防御膜のために光が反射・散乱され、基板表面の回路パタン像が著しくゆがみ、正確な能動状態での観察が妨げられる。それゆえ、不法行為による改竄などを目的としたＩＣチップの裏面からの観察を防ぐことができる。
【００４９】
このように本発明は、改竄等の不法行為から記憶情報を保護することができ、半導体装置を用いた各種情報処理システムを安全かつ高い信頼性のもとに機能させ得る利点がある。
【００５０】
なお、上記実施の形態においては、半導体ウエハとしてシリコン製のものを用いたが、シリコンに限定されるものではなく、化合物半導体（例えば、ＧａＡｓやＩｎＰなど）からなるウエハにおいても同様に本発明を適用することができることは明らかである。また、セラミック基板上のハイブリッドＩＣ、マイクロマシン素子等においても本発明を適用すると効果的なことは明らかである。
【図面の簡単な説明】
【図１】 本発明の第一の実施の形態を示す断面図である。
【図２】 図１に係る工程の続きを示す断面図である。
【図３】 本発明の第二の実施の形態を示す断面図である。
【図４】 本発明の第三の実施の形態を示す断面図である。
【図５】 本発明の第四の実施の形態を示す断面図である。
【図６】 本発明の第五の実施の形態を示す平面図（ａ）および断面図（ｂ）である。
【符号の説明】
１…ウエハ、２…集積回路、３…高分子材料シート、４…照射痕跡、５…ポリイミドシート、６…バンプ、７…ＩＣチップ、８…治具、９…ＩＣカード基板、１０…電極、１１…アンダーフィル剤、１２…レジン。
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＩＣカード等に利用されるものであり、個人のプライバシーや金銭等の重要な情報を記憶および処理する機能を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来、クレジットカードや電子マネーとして使用されるＩＣカードは、個人のプライバシーや金銭等の重要な情報を記憶および処理するための種々の機能をＩＣチップ中に備え、このＩＣチップをプラスチックのカードに封止することにより作られている。そのため、場合によってはＩＣチップの表面を光学顕微鏡で観察し、集積回路の機能、動作方式、回路方式、回路パタン、記憶データ等を不正に解析してその内容を改竄したりする者が現れる可能性がある。
そこで、ＩＣカードの製造にあたっては、これらの不正行為を防止するため、ＩＣチップに対して何らかの防御手段を施す必要がある。
【０００３】
ところで、このような不正行為には、大きく分けて２つの手法がある。すなわち、ＩＣチップを破壊して内部を観察する手法と非破壊で観察する手法である。また、観察の仕方によってはさらに２通りの手法に分けられる。すなわち、ＩＣチップの表面側（素子形成領域側）から観察する手法と、それとは逆に裏面側から観察する手法である。
【０００４】
ここで、不正行為のうち、最も脅威となる非破壊で能動状態のＩＣチップを観察する具体例について詳細に説明する。
集積回路の１μｍ以下の微細パタンに対しては、観察光の波長がパタン幅に近いと回折の影響が大きくなるため、比較的波長の短いレーザ光を用いることによって分解能および焦点深度の向上が図られている。
【０００５】
しかし、ＩＣチップ内の配線層が多層化されるにつれて、下層の配線パタンを精度良く読みとるためには上層の膜が邪魔となり、これらを除去する必要が生じる。そのため、ＩＣを動作させたままの非破壊状態で観察することは困難となり、短波長レーザ光を用いた回路観察法によっても、最下層のＭＯＳトランジスタのゲート電極にデータが記憶されているＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の観察は困難である。
【０００６】
しかしながら、ウエハを裏面から非破壊で、ウエハ表面近傍の回路を観察する方法も用いられている。すなわち、観察光源としてシリコンウエハに吸収されにくい波長の赤外線を用いることにより、ウエハの透明性を高めて主に金属からなる配線パタンなどをウエハ裏面から観察することができる。この方法を用いると最下層のトランジスタのパタンや第１層の配線パタンを非破壊で観察することができる。
【０００７】
特に、最近の高密度実装技術においては、ＩＣチップの表面側に、実装基板との電気的な接続を取るためのバンプ電極を配置し、チップを裏返して実装基板上に接続する方法が頻繁に採用されている。従って、このような実装状態ではチップ裏面が外側に露出するため、チップ表面側からよりもむしろ裏面側からのパタン観察が容易となる。
【０００８】
また、チップを裏返して実装する場合においては、通常チップ裏面にはチップ保護用のエポキシ樹脂膜等がコーティングされているが、これらは化学薬品を使えば容易に除去が可能であるため、これらによって観察を阻止することは困難である。もちろん、化学薬品やプラズマを用いたエッチングに耐える保護膜を用いることも考えられなくはないが、機械的な研削や砥粒を用いた研磨に耐え得る材料は未だ存在しないため、保護膜形成による裏面保護では十分とはいえない。
【０００９】
一方、裏面からの観察を防止する方法としては、その他にシリコンウエハ裏面を写真蝕刻技術を用いて削り、一面に断面が鋸歯状の溝を形成することによって赤外光を反射・散乱させる方法もある。しかし、ウエハ裏面を上記溝よりも深く研削および研磨することによって溝を除去することが可能であり、平滑度の高い裏面を再度出現させることができるため、このような裏面の蝕刻による凹凸形成を行っても、裏面観察に対する防御手段としては十分ではない。
【００１０】
【発明が解決しようとする課題】
以上に述べた如く、ひとたび回路の解読や記憶情報の改竄等の不法行為を目的とする観察や解析が実施されると、従来技術でこれらの不正を阻止することは困難であり、特にウエハ裏面からの観察に対して、従来の防御対策では不十分であった。
【００１１】
本発明の目的は、このような課題を解決するためのものであり、ＩＣチップに記憶された個人のプライバシーや金銭などの重要な情報が不法行為等により改竄され易いという課題を解決し、特にウエハ裏面から内部回路が観察されやすいという課題を解決する半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するために、請求項１に係る本発明の半導体装置は、集積回路を有するチップと、このチップを実装するための配線基板とを備えた半導体装置において、上記配線基板は、その表面に階段状の段差を有し、上記チップは、上記階段状の段差の頂辺に垂直な断面において、上記階段状の段差の形状に概略沿って上記階段状の段差の近傍に変曲点を持つ形状に湾曲した状態で上記配線基板上に実装されたものである。
【００１３】
また、請求項２に係る本発明の半導体装置は、請求項１において、上記階段状の段差は、複数段からなるものである。
【００１４】
また、請求項３に係る本発明の半導体装置は、請求項１において、上記配線基板は、その表面に２つの階段状の段差で構成された溝からなる凹部を少なくとも１以上有し、上記チップは、上記凹部の形状に概略沿って各段差の近傍にそれぞれ変曲点を持つ形状に湾曲した状態で上記配線基板上に実装されているものである。
【００１５】
また、請求項４に係る本発明の半導体装置は、請求項３において、上記凹部は、上記チップで覆われる領域内に設けられているものである。
【００１６】
また、請求項５に係る本発明の半導体装置は、請求項３において、上記凹部は、上記チップで覆われる領域を横断する溝であるようにしたものである。
【００１７】
また、請求項６に係る本発明の半導体装置は、請求項１乃至５の何れか一項において、上記チップは、ＩＣカードに組み込まれるものである。
【００１８】
このように構成することにより、本発明では、ウエハ裏面に形成された観察阻止用の防御膜や乱反射用の凹凸等を、研削や研磨等の機械的な機構を含む方法で平面状に研削除去しようとしても、防御膜等を除去しきる前にウエハ表面の一部が除去されてしまうため、半導体上の能動領域を残そうとすると防御膜等のみを完全に除去することはできない。
【００１９】
従って、ウエハ裏面から赤外線を用いてウエハ表面の回路パタンを観察しようと試みても、観察阻止用の防御膜や乱反射用の凹凸等が取り残されており、光が反射・散乱されてウエハ表面の回路パタン像が著しくゆがみ、正確な能動状態での観察が妨げられる。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態について図を用いて説明する。
図１，２は、本発明の第一の実施の形態を示す断面図であり、図中の（ａ）〜（ｊ）は製造工程における各ステップを示し、その詳細については以下において順次説明する。
【００２１】
本実施の形態においては、チップのサイズを４ｍｍ角とした集積回路を直径６インチのシリコンウエハ表面に薄膜堆積技術と写真蝕刻技術等を用いて形成する。このとき、ウエハの厚さを６２５μｍ、最小パタンの線幅を０．５μｍとする。また、形成する回路は８ビットの中央演算装置のほかに、１キロバイトのＲＡＭ（Random Access Memory）、８キロバイトのＲＯＭ（Read Only Memory）、および８キロバイトの不揮発性ＥＥＰＲＯＭ等のメモリ装置を含むものとする。
【００２２】
さらに、ウエハ表面に表面保護用のＳｉ3Ｎ4およびＳｉＯ2からなるパシベーション膜を形成してウエハの前処理工程を完成させる。その後、従来工程とは異なり、本発明によるところの効果を得るために次のステップを追加する。
【００２３】
まず、ステップ（ａ）において、上述のとおり、ウエハ１の表面側には集積回路２が形成されている。
ステップ（ｂ）において、ウエハ１の表面側に接着剤を用いてウエハ１を保持するための高分子材料シート３を貼り付ける。
ステップ（ｃ）において、図示しないウエハ研削装置および研磨装置を用いてウエハ１の厚さを薄くし、３０μｍの厚さになるまで研磨する。もちろん、この研磨量は集積回路２の電気特性に影響が出ないように決定する。
【００２４】
次いで、ステップ（ｄ）において、ウエハ全体を図示しないレーザマーカ装置に装填し、ウエハ１の裏面にレーザビームによる照射痕跡４を形成する。その際、レーザ光源の波長を５３２ｎｍとし、レンズで光を絞ってウエハ１内に形成する照射痕跡４の凹部の深さに焦点を合わせる。各照射位置にはそれぞれ３個のレーザパルスを照射し、ウエハ１の裏面に円形でクレータ状の照射痕跡４を形成する。すると、シリコンはレーザ光を吸収することにより生じた熱で溶融し、中央部が凹むとともに、周辺部に溶融物が押しやられてウエハ面よりも盛り上がった形状となる。
【００２５】
また、平均的な痕跡の形状は、直径が６０μｍ、ウエハ面からの痕跡中央部までの深さが５μｍ、周辺部の盛り上がり部分の高さが３μｍである。痕跡の断面形状は、光源のガウス分布に近いエネルギー分布をそのまま残して集光し、かつ上述の焦点位置の設定方法を採用したことにより、概ねＶ字型の形状となる。
このようにウエハ裏面には、その全面にわたって上述の方法でクレータ状の照射痕跡を互いに隣接するように多数形成する。
【００２６】
次いで、ステップ（ｅ）において、ウエハ１の裏面に耐熱性接着剤を用いてポリイミドシート５を張り付ける。
ステップ（ｆ）において、ウエハ１の表面側の高分子材料シート３を剥離した後、ウエハ１の表面上に集積回路２と外部との電気的な導通をとるためのバンプ６をＩＣチップの四隅に２カ所ずつ、計８カ所形成する。
ステップ（ｇ）において、ウエハ１をダイシングしてＩＣチップ７を分離する。
【００２７】
ステップ（ｈ）において、表面に１００μｍの段差を設けたＩＣカード基板９を用意する。このＩＣカード基板９は金属とガラスエポキシ板からなる。そして、この段差に整合するように表面にＳ字状の１００μｍの段差を設けた治具８を用い、ＩＣチップ７の表面を下側にして、ＩＣカード基板９の上に、電極１０とバンプ６とを位置合わせしてから接続する。
【００２８】
さて、ステップ（ｈ）における工程は本発明特有のもので、通常はチップの平面性を保ったまま接続するが、ここではＩＣチップ７を湾曲させてＩＣカード基板９上に固定することを特徴とする。
すなわち、ＩＣチップ７はチップ面に凸部と凹部が生ずるようにしてフリップチップ実装技術を使って装填されており、チップ表面はＩＣカード基板９上の段差に概ね沿って湾曲した状態となる。例えば、ＩＣチップ７とＩＣカード基板９との間隙はチップの縁周辺部で７０μｍ、チップの中央の段差上では０〜３μｍとなっている。
【００２９】
また、ＩＣチップ７を湾曲させた際にその中央部がＩＣカード基板９に接触したとしても何ら支障はない。チップと基板との間にはアンダーフィル剤を充填するため回路面が固定され、接触していても回路面が基板の段差で擦れたりすることはないからである。
なお、ＩＣチップ７の周辺部に対する中央部の最大の反りの量がＩＣチップ７の厚さを超えるように湾曲した状態で実装するのが好ましい。
【００３０】
その後、ステップ（ｉ）において、流動性の高いエポキシ樹脂からなるアンダーフィル剤１１をＩＣチップ７とＩＣカード基板９との間隙に充填した後、キュアして硬化させる。
【００３１】
ステップ（ｊ）において、治具８による加圧を解除した後、ポリイミドシート５を剥離する。このとき、ＩＣチップ７の湾曲した形状は、アンダーフィル剤１１によって維持されたままである。そして、高分子材料に無機質の耐磨耗剤を配合した耐薬品性のレジン（樹脂）１２をＩＣチップ７の裏面全体を覆うように塗布することにより、ＩＣチップ７の裏面を保護する。
その後、周知の工程を用いてＩＣチップ７等を塩化ビニール樹脂からなるカード基材で被覆すると、所望のＩＣカードが完成する。
【００３２】
次に、このような構造を持つＩＣカードについて、外部端子からの解析以外に、チップ内部の回路パタンを光学的に読みとり、回路及び記憶データの解析を行う手順の一部を述べる。
【００３３】
まず、ＩＣカード表面を切削工具を用いて削り、ＩＣカード表面の塩化ビニールの一部およびエポキシ樹脂等からなるカード構成部材の一部を除去する。
その後、従来技術においては例えば加熱した発煙硝酸を用いてエポキシ樹脂等からなるチップ裏面保護膜を溶解してＩＣチップの裏面を露出させ、次いで波長１．１５μｍのＨｅ−Ｎｅレーザを用いた赤外顕微鏡でチップ裏面を観察していた。これによりシリコン基板を透してチップ表面近傍のトランジスタ回路や第１層配線を観察することができる。
【００３４】
しかし、本実施の形態では耐薬品性の裏面保護レジンを用いているため、この工程のみではレジンを完全に除去することはできない。また、仮にエッチング技術を工夫することによりレジンを完全に除去できたとしても、ＩＣチップ７の裏面にはクレータ状の照射痕跡４が多数形成されているため、これによって赤外光が乱反射され、チップ裏面からウエハを透かしてチップ表面側の回路を観察することはできない。
【００３５】
このとき、観察する側の工夫としては、次のステップとして研削と研磨によりチップ裏面を削ってレジン１２を除去し、さらにシリコンウエハまでも削り込んで照射痕跡をも除去し、裏面を平滑に研磨することにより観察をなし得ようとすることが考えられる。
【００３６】
しかし、本実施の形態においては、厚さ３０μｍのチップが１００μｍの段差を跨いで湾曲して実装されているため、チップ表面に形成された集積回路２を損傷させることなくチップ裏面全体を平面状に研削することはできない。また、研削によってチップが損傷を受けた状態では、回路を能動状態にすることはできず、動作状態での観察が阻止される。
【００３７】
なお、上記の実施の形態においては１段の段差を跨いで湾曲して実装される例を示したが、湾曲の仕方は本発明の主旨からして特に限定されなくてもその効果が得られることは明らかである。
【００３８】
ただし、実際に実装する技術としては容易な方法を取る必要があり、いくつかの方法には回路特性上に優位性がある。本実施の形態で示した１方向のみの湾曲は工程が容易であり、かつチップ上のデバイスに及ぼす機械的ストレスの方向をトランジスタ等のデバイスの機構上から比較的許容しやすい方向に選べるなどの利点がある。
【００３９】
また、溝はＩＣチップ７で覆われた領域を横断するように設けられており、ＩＣチップ７で覆われた領域を超える位置まで形成されていてもよい。
さらに、段差はＩＣカード基板９の表面に対してほぼ直角に形成されているが、この角度には種々の傾斜を持たせることができることは明らかである。
【００４０】
次に、本発明のその他の実施の形態について図を参照して説明する。
図３は、本発明の第二の実施の形態を示す断面図である。
同図に示すように、ＩＣカード基板９に高さや幅等の異なる複数の段差が形成されており、それらの上にＩＣチップ７が湾曲されて実装されている。
第一の実施の形態では湾曲の断面の変曲点の数は１であるが、第二の実施の形態では３に増しており、より複雑な湾曲を形成している。これにより、研磨による裏面保護用レジン１２の除去が一層困難になる利点がある。なお、これらの段差はＩＣチップ７で覆われた領域を横断するように設けられており、ＩＣチップ７で覆われた領域を超える位置まで形成されていてもよい。
【００４１】
図４は、本発明の第三の実施の形態を示す断面図である。
同図に示すように、ＩＣカード基板９には２つの段差で構成された溝が形成されており、この上のＩＣチップ７は湾曲されて配置され、バンプ６は溝を跨いで同じ高さの電極１０に接続されている。従って、従来の平面基板上へのフリップチップ実装工程をわずかに変更するのみでバンプ接続工程を実現できる利点がある。なお、この溝はＩＣチップ７で覆われた領域を横断するように設けられており、ＩＣチップ７で覆われた領域を超える位置まで形成されていてもよい。
【００４２】
図５は、本発明の第四の実施の形態を示す断面図である。
同図に示すように、ＩＣカード基板９には３つの溝が形成されており、この上のＩＣチップ７は溝に沿って６個の変曲点を持つ湾曲を形成して配置されている。溝が１本の場合に比べて湾曲が細かく形成されるため、溝の深さをより浅くしても研磨により平面化される面積を十分に小さくできる利点がある。
【００４３】
なお、本実施の形態においては、バンプ６と電極１０との接続に異方導電性フィルム（以下、ＡＣＦ:Anisotropic Conductive Filmという）を用いている。すなわち、電極１０を含むＩＣカード基板９上にＡＣＦを載置し、その上にＩＣチップ７を載せてから、端部が波形形状の治具を押しつけることにより、バンプ６と電極１０とはＡＣＦ中の導電性粒子によって電気的に接続される。さらに、このＡＣＦの接着力により、ＩＣチップ７は波形形状が維持された状態でＩＣカード基板９上に固定される。その後の工程は第１の実施の形態と同様である。
また、上述の溝はＩＣチップ７で覆われた領域を横断するように設けられており、ＩＣチップ７で覆われた領域を超える位置まで形成されていてもよい。
【００４４】
図６は、本発明の第五の実施の形態を示す平面図と断面図であり、特に図６（ａ）はフリップチップ実装したＩＣチップ７とＩＣカード基板９を示す平面図であり、図６（ｂ）は図中の実線Ａ−Ａ’に沿った断面図である。
図６（ａ）に示すように、ＩＣカード基板９には、ＩＣチップ７で覆われる領域内に深さ１００μｍの円筒状の凹部がくり抜かれていて、その上をＩＣチップが凹部に沿って概略覆うように配置されている。
【００４５】
ところで、チップ表面上または裏面上に形成したパッシベーション膜や金属膜、絶縁膜などから発生する内部応力を使ってチップを湾曲させた場合には、内部応力は面内で一様となり、一般に１軸性の湾曲ではなく球面で近似される湾曲が発生する。特にチップ表面に発生した内部応力の総和が圧縮応力となる場合には、チップ表面側が凸面となる湾曲が発生する。この現象を利用して、この湾曲を図６（ａ）のＩＣカード基板９上に形成した凹部にあわせるように配置する。
【００４６】
この場合、チップヘの外力印加を必要としないままチップを湾曲させることができるため、ＩＣカード基板側には力が掛からず、基板の剛性が問われない利点がある。また、チップに加わる内部応力はチップ表面上の各方位に対して概ね等方的なため、表面に配設されたトランジスタにも面内で等方的なひずみが加わる。従って、このひずみでＭＯＳ型トランジスタの閾値電圧などの特性が変化してもチップ内の全てのトランジスタで値が平行シフトするのみで、素子間の特性ばらつきの新たな発生を十分に小さい範囲に押さえることができる利点がある。
【００４７】
【発明の効果】
以上説明したように、本発明によるところの半導体装置では、集積回路を有するＩＣチップを湾曲した状態で配線基板上に実装したものである。これにより、ウエハ裏面に形成された観察阻止用の防御膜を研削や研磨などの機械的な機構を含む方法で平面状に研削除去しようとしても、湾曲したＩＣチップにおいては防御膜等を除去しきれる前に、ＩＣチップ表面の集積回路の一部も除去してしまうため、半導体上の能動領域を生かしたまま防御膜を除去することはできない。
【００４８】
従って、半導体基板の裏面から赤外線等を用いて基板表面の回路パタンを観察しようと試みても、観察阻止用の防御膜のために光が反射・散乱され、基板表面の回路パタン像が著しくゆがみ、正確な能動状態での観察が妨げられる。それゆえ、不法行為による改竄などを目的としたＩＣチップの裏面からの観察を防ぐことができる。
【００４９】
このように本発明は、改竄等の不法行為から記憶情報を保護することができ、半導体装置を用いた各種情報処理システムを安全かつ高い信頼性のもとに機能させ得る利点がある。
【００５０】
なお、上記実施の形態においては、半導体ウエハとしてシリコン製のものを用いたが、シリコンに限定されるものではなく、化合物半導体（例えば、ＧａＡｓやＩｎＰなど）からなるウエハにおいても同様に本発明を適用することができることは明らかである。また、セラミック基板上のハイブリッドＩＣ、マイクロマシン素子等においても本発明を適用すると効果的なことは明らかである。
【図面の簡単な説明】
【図１】 本発明の第一の実施の形態を示す断面図である。
【図２】 図１に係る工程の続きを示す断面図である。
【図３】 本発明の第二の実施の形態を示す断面図である。
【図４】 本発明の第三の実施の形態を示す断面図である。
【図５】 本発明の第四の実施の形態を示す断面図である。
【図６】 本発明の第五の実施の形態を示す平面図（ａ）および断面図（ｂ）である。
【符号の説明】
１…ウエハ、２…集積回路、３…高分子材料シート、４…照射痕跡、５…ポリイミドシート、６…バンプ、７…ＩＣチップ、８…治具、９…ＩＣカード基板、１０…電極、１１…アンダーフィル剤、１２…レジン。
Claims (6)
- 集積回路を有するチップと、このチップを実装するための配線基板とを備えた半導体装置において、
前記配線基板は、その表面に階段状の段差を有し、
前記チップは、前記階段状の段差の頂辺に垂直な断面において、前記階段状の段差の形状に概略沿って前記階段状の段差の近傍に変曲点を持つ形状に湾曲した状態で前記配線基板上に実装されていることを特徴とする半導体装置。 - 請求項１において、
前記階段状の段差は、複数段からなることを特徴とする半導体装置。 - 請求項３において、
前記配線基板は、その表面に２つの階段状の段差で構成された溝からなる凹部を少なくとも１以上有し、
前記チップは、前記凹部の形状に概略沿って各段差の近傍にそれぞれ変曲点を持つ形状に湾曲した状態で前記配線基板上に実装されていることを特徴とする半導体装置。 - 請求項３において、
前記凹部は、前記チップで覆われる領域内に設けられていることを特徴とする半導体装置。 - 請求項３において、
前記凹部は、前記チップで覆われる領域を横断する溝であることを特徴とする半導体装置。 - 請求項１乃至５の何れか一項において、
前記チップは、ＩＣカードに組み込まれることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28534898A JP3720599B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28534898A JP3720599B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000112825A JP2000112825A (ja) | 2000-04-21 |
| JP3720599B2 true JP3720599B2 (ja) | 2005-11-30 |
Family
ID=17690403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28534898A Expired - Fee Related JP3720599B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3720599B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000099678A (ja) * | 1998-09-18 | 2000-04-07 | Hitachi Ltd | Ｉｃカード及びその製造方法 |
| DE10106836B4 (de) | 2001-02-14 | 2009-01-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung aus einem flächigen Substrat |
| JP4876842B2 (ja) | 2006-10-16 | 2012-02-15 | 大日本印刷株式会社 | Ｉｃタグラベル |
| JP2011187699A (ja) * | 2010-03-09 | 2011-09-22 | Nec Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-10-07 JP JP28534898A patent/JP3720599B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000112825A (ja) | 2000-04-21 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041110 |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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