JP3328188B2 - 集積回路装置及びこれを用いたｉｃカード - Google Patents
集積回路装置及びこれを用いたｉｃカードInfo
- Publication number
- JP3328188B2 JP3328188B2 JP09152098A JP9152098A JP3328188B2 JP 3328188 B2 JP3328188 B2 JP 3328188B2 JP 09152098 A JP09152098 A JP 09152098A JP 9152098 A JP9152098 A JP 9152098A JP 3328188 B2 JP3328188 B2 JP 3328188B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- pad
- circuit device
- card
- dummy pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Storage Device Security (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数のパッドを介
して、内蔵するメモリ素子に対する情報のやり取りを行
う集積回路装置及びこれを用いたＩＣカードに関する。
して、内蔵するメモリ素子に対する情報のやり取りを行
う集積回路装置及びこれを用いたＩＣカードに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】現在日
本で大量に消費されているカードとして、主として銀行
のキャッシュカードやクレジットカードなどの磁気スト
ライプを利用したタイプや、テレフォンカードや鉄道用
のプリペイドカードなどプラスチック素材に磁気ストラ
イプを埋め込んだタイプなどがあり、これらを常時携帯
し利用している。しかるに、この種のカードは不正使用
やデータの改ざんなどの犯罪の発生率が高いために時代
遅れのものになりつつある。
本で大量に消費されているカードとして、主として銀行
のキャッシュカードやクレジットカードなどの磁気スト
ライプを利用したタイプや、テレフォンカードや鉄道用
のプリペイドカードなどプラスチック素材に磁気ストラ
イプを埋め込んだタイプなどがあり、これらを常時携帯
し利用している。しかるに、この種のカードは不正使用
やデータの改ざんなどの犯罪の発生率が高いために時代
遅れのものになりつつある。
【０００３】そこで、近年はカード中にＩＣやメモリＩ
Ｃを内蔵するＩＣカードが普及し始めている。このＩＣ
カードは、ＩＣが持つ機能によって複雑な処理ができる
ため、情報量が飛躍的に向上するほか、暗号処理や、複
雑なプロトコルにより不正使用や改ざんを防ぐことがで
きる点に大きな特色がある。
Ｃを内蔵するＩＣカードが普及し始めている。このＩＣ
カードは、ＩＣが持つ機能によって複雑な処理ができる
ため、情報量が飛躍的に向上するほか、暗号処理や、複
雑なプロトコルにより不正使用や改ざんを防ぐことがで
きる点に大きな特色がある。
【０００４】しかしながら、銀行のＡＴＭから現金を直
接チャージできる現金の電子化や、高度なセキュリティ
が組み込まれたＩＣカードに対しては、その解析、偽造
を試みるアタッカー（攻撃者）も後を断たないのが実情
である。そこで、不正使用や改ざんを防ぐ耐タンパー技
術と、アタッカーによる解析、偽造技術とが追いつ追わ
れつの関係にあり、常に、これで充分とは言いきれない
状況にある。
接チャージできる現金の電子化や、高度なセキュリティ
が組み込まれたＩＣカードに対しては、その解析、偽造
を試みるアタッカー（攻撃者）も後を断たないのが実情
である。そこで、不正使用や改ざんを防ぐ耐タンパー技
術と、アタッカーによる解析、偽造技術とが追いつ追わ
れつの関係にあり、常に、これで充分とは言いきれない
状況にある。
【０００５】図４は接触型ＩＣカードに用いられる従来
の集積回路装置の構成を示す部分平面図及びその断面図
である。同図において、全体が参照符号１０で示される
集積回路装置は、シリコン基板１上にＳi Ｏ2 でなる第
１絶縁膜２が形成され、その表面にＡｌでなる第１層配
線３が施され、さらに、この第１層配線３に対して図示
省略のメモリ素子ＭＥＭが接続されている。この第１絶
縁膜２上にＳi Ｏ2 でなる第２絶縁膜４が形成され、こ
の第２絶縁膜４上に針を接触させるパッド６が形成され
ている、このパッド６はＡｌをベースとした矩形の平面
形状をなし、これからＡｌでなる第２層配線７が導出さ
れている。この第２層配線７は、層間接続線５を介し
て、第１層配線３に接続されている。パッド６の表面部
には接触抵抗の低減及び耐摩耗性を考慮して金メッキ等
が施される。また、第２絶縁膜４の表面に耐摩耗性に優
れた、例えば、ガラス、ポリイミド等でなる保護膜８が
形成され、ちょうど、パッド６に対応する部位が開口さ
れ、このパッド６に図示省略の針の先端を当接させるこ
とにより、メモリ素子ＭＥＭに対するデータの入出力が
行われる。
の集積回路装置の構成を示す部分平面図及びその断面図
である。同図において、全体が参照符号１０で示される
集積回路装置は、シリコン基板１上にＳi Ｏ2 でなる第
１絶縁膜２が形成され、その表面にＡｌでなる第１層配
線３が施され、さらに、この第１層配線３に対して図示
省略のメモリ素子ＭＥＭが接続されている。この第１絶
縁膜２上にＳi Ｏ2 でなる第２絶縁膜４が形成され、こ
の第２絶縁膜４上に針を接触させるパッド６が形成され
ている、このパッド６はＡｌをベースとした矩形の平面
形状をなし、これからＡｌでなる第２層配線７が導出さ
れている。この第２層配線７は、層間接続線５を介し
て、第１層配線３に接続されている。パッド６の表面部
には接触抵抗の低減及び耐摩耗性を考慮して金メッキ等
が施される。また、第２絶縁膜４の表面に耐摩耗性に優
れた、例えば、ガラス、ポリイミド等でなる保護膜８が
形成され、ちょうど、パッド６に対応する部位が開口さ
れ、このパッド６に図示省略の針の先端を当接させるこ
とにより、メモリ素子ＭＥＭに対するデータの入出力が
行われる。
【０００６】この集積回路装置を用いたＩＣカードに対
する主要な耐タンパ技術を挙げると以下のようなものが
ある。 ａ．外部から加えられる電源電圧を監視して正規の電圧
レベル以外の電圧では動作しないようにする。 ｂ．正規に入力されるべき信号の入力周波数が極端に高
いもの、あるいは、極端に低いものに対しては動作を停
止する。 ｃ．温度を検知して極端な低温や高温での動作を停止す
る。 ｄ．光を検知して、明るいときには解析、偽造のために
光が照射されているものと判断して動作を停止する。
する主要な耐タンパ技術を挙げると以下のようなものが
ある。 ａ．外部から加えられる電源電圧を監視して正規の電圧
レベル以外の電圧では動作しないようにする。 ｂ．正規に入力されるべき信号の入力周波数が極端に高
いもの、あるいは、極端に低いものに対しては動作を停
止する。 ｃ．温度を検知して極端な低温や高温での動作を停止す
る。 ｄ．光を検知して、明るいときには解析、偽造のために
光が照射されているものと判断して動作を停止する。
【０００７】前述したとおり、これらａ〜ｄ項に示す耐
タンパー技術を駆使しても、十分に安全性が確保される
とは言えず、さらに、新たな耐タンパー技術の出現が望
まれていた。
タンパー技術を駆使しても、十分に安全性が確保される
とは言えず、さらに、新たな耐タンパー技術の出現が望
まれていた。
【０００８】本発明は上記の事情を考慮してなされたも
ので、その目的は耐タンパー性能を高めると共に、アタ
ッカーによる解析を難しくすることのできる集積回路装
置及びこれを用いたＩＣカードを提供するにある。
ので、その目的は耐タンパー性能を高めると共に、アタ
ッカーによる解析を難しくすることのできる集積回路装
置及びこれを用いたＩＣカードを提供するにある。
【０００９】
【課題を解決するための手段】請求項１に係る発明は、
表面部に露呈させてなる複数のパッドを介して、内蔵す
るメモリ素子に対する情報のやり取りを行う集積回路装
置において、複数のパッドに混在して形成されたダミー
パッドと、ダミーパッドに所定の接触圧力が加えられた
とき、ダミーパッドと電気的に接続する短絡電極と、ダ
ミーパッドを制御電源の一端に接続する第１の配線と、
短絡電極を制御電源の他端に接続する第２の配線と、を
備えたことを特徴とするものである。
表面部に露呈させてなる複数のパッドを介して、内蔵す
るメモリ素子に対する情報のやり取りを行う集積回路装
置において、複数のパッドに混在して形成されたダミー
パッドと、ダミーパッドに所定の接触圧力が加えられた
とき、ダミーパッドと電気的に接続する短絡電極と、ダ
ミーパッドを制御電源の一端に接続する第１の配線と、
短絡電極を制御電源の他端に接続する第２の配線と、を
備えたことを特徴とするものである。
【００１０】請求項２に係る発明は、請求項１に記載の
集積回路装置を内蔵させたことを特徴とするＩＣカード
である。
集積回路装置を内蔵させたことを特徴とするＩＣカード
である。
【００１１】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施形態に基づいて詳細に説明する。図１は本発明に係
る集積回路装置の一実施形態の構成を示す平面図であ
る。同図において、全体が参照符号２０で示された集積
回路装置はその表面の一方の縁端部に入出力用のパッド
６Ａ、ダミーパッド１３Ａ及び接地用のパッド６Ｂが配
置され、他方の縁端部にクロック用のパッド６Ｃ、ダミ
ーパッド１３Ｂ、リセット用のパッド６Ｄ、ダミーパッ
ド１３Ｃ及び電源接続用のパッド６Ｅが配置されてい
る。このうち、入出力用のパッド６Ａ、接地用のパッド
６Ｂ、クロック用のパッド６Ｃ、リセット用のパッド６
Ｄ及び電源接続用のパッド６Ｅは業界の規格によって配
置すべき位置が決められており、それぞれ保護膜８から
露呈する状態に形成されている。本実施形態は規格によ
って機能及びその位置が決められたパッド６Ａ，６Ｂの
中間にダミーパッド１３Ａを、パッド６Ｃ，６Ｄの中間
にダミーパッド１３Ｂを、パッド６Ｄ，６Ｅの中間にダ
ミーパッド１３Ｃをそれぞれ保護膜８から露呈する状態
に形成している。
実施形態に基づいて詳細に説明する。図１は本発明に係
る集積回路装置の一実施形態の構成を示す平面図であ
る。同図において、全体が参照符号２０で示された集積
回路装置はその表面の一方の縁端部に入出力用のパッド
６Ａ、ダミーパッド１３Ａ及び接地用のパッド６Ｂが配
置され、他方の縁端部にクロック用のパッド６Ｃ、ダミ
ーパッド１３Ｂ、リセット用のパッド６Ｄ、ダミーパッ
ド１３Ｃ及び電源接続用のパッド６Ｅが配置されてい
る。このうち、入出力用のパッド６Ａ、接地用のパッド
６Ｂ、クロック用のパッド６Ｃ、リセット用のパッド６
Ｄ及び電源接続用のパッド６Ｅは業界の規格によって配
置すべき位置が決められており、それぞれ保護膜８から
露呈する状態に形成されている。本実施形態は規格によ
って機能及びその位置が決められたパッド６Ａ，６Ｂの
中間にダミーパッド１３Ａを、パッド６Ｃ，６Ｄの中間
にダミーパッド１３Ｂを、パッド６Ｄ，６Ｅの中間にダ
ミーパッド１３Ｃをそれぞれ保護膜８から露呈する状態
に形成している。
【００１２】また、集積回路装置２０の中央部には例え
ばＥＥＰＲＯＭでなるメモリ素子１５、ＣＰＵ１６及び
ランダム回路１７が保護膜８から見てその内側に並べて
形成されている。このうち、ランダム回路１７は規則性
の無い情報を必要に応じて記憶させたものである。
ばＥＥＰＲＯＭでなるメモリ素子１５、ＣＰＵ１６及び
ランダム回路１７が保護膜８から見てその内側に並べて
形成されている。このうち、ランダム回路１７は規則性
の無い情報を必要に応じて記憶させたものである。
【００１３】図２は図１に示した集積回路装置２０の電
気配線図であり、特に、本発明に関係する部分を表した
もので、図１と同一の符号を付したものはそれぞれ同一
の要素を示している。ここで、電源接続用のパッド６Ｅ
に電源配線１４が接続され、接地用のパッド６Ｂに接地
配線１２が接続されている。これら電源配線１４及び接
地配線１２間にメモリ素子１５、ＣＰＵ１６及びランダ
ム回路１７が接続され、さらに、ダミーパッド１３Ａ、
抵抗Ｒ及び短絡用電極１１Ａが直列に接続され、同様
に、ダミーパッド１３Ｂ、抵抗Ｒ及び短絡用電極１１Ｂ
が直列に接続されている。なお、もう一つのダミーパッ
ド１３Ｃ及びこれに接続される要素はダミーパッド１３
Ａ，１３Ｂと接続状態が同様であるので、図面の簡単化
のために省略してある。
気配線図であり、特に、本発明に関係する部分を表した
もので、図１と同一の符号を付したものはそれぞれ同一
の要素を示している。ここで、電源接続用のパッド６Ｅ
に電源配線１４が接続され、接地用のパッド６Ｂに接地
配線１２が接続されている。これら電源配線１４及び接
地配線１２間にメモリ素子１５、ＣＰＵ１６及びランダ
ム回路１７が接続され、さらに、ダミーパッド１３Ａ、
抵抗Ｒ及び短絡用電極１１Ａが直列に接続され、同様
に、ダミーパッド１３Ｂ、抵抗Ｒ及び短絡用電極１１Ｂ
が直列に接続されている。なお、もう一つのダミーパッ
ド１３Ｃ及びこれに接続される要素はダミーパッド１３
Ａ，１３Ｂと接続状態が同様であるので、図面の簡単化
のために省略してある。
【００１４】短絡用電極１１Ａ，１１Ｂ及び１１Ｃは図
１に示したダミーパッド１３Ａ，１３Ｂ及び１３Ｃの裏
面部に、それぞれ極めて薄い絶縁膜を介して形成された
もので、この絶縁膜が抵抗Ｒとして示され、ダミーパッ
ド１３Ａ，１３Ｂ及び１３Ｃのうちの少なくとも一つ
に、パッド６Ａ〜６Ｅに加えられる必要最小限度の接触
圧力が加えられたとき、抵抗Ｒの抵抗値が減少してダミ
ーパッド１３Ａ，１３Ｂ及び１３Ｃと対応する短絡用電
極１１Ａ，１１Ｂ及び１１Ｃとが実質的に短絡状態に陥
る構成になっている。このように、ダミーパッドと短絡
用電極１１とが短絡、すなわち、電気的に接続されると
メモリ素子１５に対する書込み、読出しはできなくな
る。
１に示したダミーパッド１３Ａ，１３Ｂ及び１３Ｃの裏
面部に、それぞれ極めて薄い絶縁膜を介して形成された
もので、この絶縁膜が抵抗Ｒとして示され、ダミーパッ
ド１３Ａ，１３Ｂ及び１３Ｃのうちの少なくとも一つ
に、パッド６Ａ〜６Ｅに加えられる必要最小限度の接触
圧力が加えられたとき、抵抗Ｒの抵抗値が減少してダミ
ーパッド１３Ａ，１３Ｂ及び１３Ｃと対応する短絡用電
極１１Ａ，１１Ｂ及び１１Ｃとが実質的に短絡状態に陥
る構成になっている。このように、ダミーパッドと短絡
用電極１１とが短絡、すなわち、電気的に接続されると
メモリ素子１５に対する書込み、読出しはできなくな
る。
【００１５】図３は上記実施形態に係る集積回路装置の
詳細な構成を、従来装置を示す図４に対応付けて示した
部分平面図及びその断面図である。図中、従来装置を示
す図２と同一の要素には同一の符号を付してその説明を
省略する。また、参照符号６は図１に示したパッド６Ａ
〜６Ｅを総称したものであり、参照符号１３は図１及び
図２に示したダミーパッド１３Ａ，１３Ｂ及び１３Ｃを
総称したもので、参照符号１１は図１及び図２に示した
短絡用電極１１Ａ，１１Ｂ及び１１Ｃを総称したもので
ある。この集積回路装置２０は、図４に示したと全く同
様にしてメモリ素子ＭＥＭに対するデータの入出力を行
うためのパッド６及びその接続系統の他に、短絡用電極
１１、接地配線１２、ダミーパッド１３及び電源配線１
４を備えている。
詳細な構成を、従来装置を示す図４に対応付けて示した
部分平面図及びその断面図である。図中、従来装置を示
す図２と同一の要素には同一の符号を付してその説明を
省略する。また、参照符号６は図１に示したパッド６Ａ
〜６Ｅを総称したものであり、参照符号１３は図１及び
図２に示したダミーパッド１３Ａ，１３Ｂ及び１３Ｃを
総称したもので、参照符号１１は図１及び図２に示した
短絡用電極１１Ａ，１１Ｂ及び１１Ｃを総称したもので
ある。この集積回路装置２０は、図４に示したと全く同
様にしてメモリ素子ＭＥＭに対するデータの入出力を行
うためのパッド６及びその接続系統の他に、短絡用電極
１１、接地配線１２、ダミーパッド１３及び電源配線１
４を備えている。
【００１６】ここで、短絡用電極１１は第１絶縁膜２の
表面に形成され、ダミーパッド１３は第２絶縁膜４の表
面に形成されると共に、第２絶縁膜４のうちの厚さが極
めて薄い領域４ａを挟むように形成されている。第２絶
縁膜４の厚みの薄い領域４ａの厚さは、ダミーパッド１
３に必要最小限の接触圧力にて針を当てた状態で、ダミ
ーパッド１３と短絡用電極１１とが電気的に接続する程
度に定められる。また、接地配線１２からはＡｌでなる
接地配線１２が導出され、その先端が接地用のパッド６
Ｂ（図１又は図２参照）に接続される。一方、ダミーパ
ッド１３から電源配線１４が導出され、その先端が制御
電源電圧ＶDDが印加されるパッド６Ｅ（図１又は図２参
照）に接続される。なお、メモリ素子ＭＥＭに対してデ
ータの入出力に使用するパッド６は前述した如く５個形
成され、ダミーパッド１３は表面上、パッド６とは見分
けられないように同じ大きさに形成され、かつ、カード
リーダの針が当接しない位置に複数個設けられる。
表面に形成され、ダミーパッド１３は第２絶縁膜４の表
面に形成されると共に、第２絶縁膜４のうちの厚さが極
めて薄い領域４ａを挟むように形成されている。第２絶
縁膜４の厚みの薄い領域４ａの厚さは、ダミーパッド１
３に必要最小限の接触圧力にて針を当てた状態で、ダミ
ーパッド１３と短絡用電極１１とが電気的に接続する程
度に定められる。また、接地配線１２からはＡｌでなる
接地配線１２が導出され、その先端が接地用のパッド６
Ｂ（図１又は図２参照）に接続される。一方、ダミーパ
ッド１３から電源配線１４が導出され、その先端が制御
電源電圧ＶDDが印加されるパッド６Ｅ（図１又は図２参
照）に接続される。なお、メモリ素子ＭＥＭに対してデ
ータの入出力に使用するパッド６は前述した如く５個形
成され、ダミーパッド１３は表面上、パッド６とは見分
けられないように同じ大きさに形成され、かつ、カード
リーダの針が当接しない位置に複数個設けられる。
【００１７】かかる構成により、メモリ素子ＭＥＭに対
する正規のデータ入出力が、所定の位置に配置された針
によって、それぞれパッド６を介して行われる。一方、
アタッカーがメモリ素子ＭＥＭの改変及び解読を行うべ
く、ダミーパッド１３に針を押し当てると、その接触圧
力によって短絡用電極１１とダミーパッド１３とが電気
的に接続され、メモリ素子ＭＥＭに対するデータの入出
力処理に必要な電源電圧が遮断される。
する正規のデータ入出力が、所定の位置に配置された針
によって、それぞれパッド６を介して行われる。一方、
アタッカーがメモリ素子ＭＥＭの改変及び解読を行うべ
く、ダミーパッド１３に針を押し当てると、その接触圧
力によって短絡用電極１１とダミーパッド１３とが電気
的に接続され、メモリ素子ＭＥＭに対するデータの入出
力処理に必要な電源電圧が遮断される。
【００１８】しかして、この実施形態によれば、耐タン
パー性能を高めると共に、アタッカーによる解析を難し
くすることのできる集積回路装置が得られると共に、こ
れを内蔵させることによって、同様な効果を有するＩＣ
カードが得られる。
パー性能を高めると共に、アタッカーによる解析を難し
くすることのできる集積回路装置が得られると共に、こ
れを内蔵させることによって、同様な効果を有するＩＣ
カードが得られる。
【００１９】
【発明の効果】以上の説明によって明らかなように、請
求項１に係る発明によれば、内蔵するメモリ素子に対す
る情報のやり取りを行うパッドに混在させてダミーパッ
ドを形成し、このダミーパッドに所定の接触圧力が加え
られたとき、ダミーパッドと短絡電極とを電気的に接続
させて制御電源を短絡させるため、メモリ素子ＭＥＭに
対するデータの入出力処理が不能となり、これによっ
て、耐タンパー性能が高められると共に、アタッカーに
よる解析を難しくすることのできる集積回路装置が得ら
れる。
求項１に係る発明によれば、内蔵するメモリ素子に対す
る情報のやり取りを行うパッドに混在させてダミーパッ
ドを形成し、このダミーパッドに所定の接触圧力が加え
られたとき、ダミーパッドと短絡電極とを電気的に接続
させて制御電源を短絡させるため、メモリ素子ＭＥＭに
対するデータの入出力処理が不能となり、これによっ
て、耐タンパー性能が高められると共に、アタッカーに
よる解析を難しくすることのできる集積回路装置が得ら
れる。
【００２０】また、請求項２に係る発明によれば、請求
項１に記載の集積回路装置を内蔵させたので、耐タンパ
ー性能を高めると共に、アタッカーによる解析を難しく
することのできるＩＣカードが得られる。
項１に記載の集積回路装置を内蔵させたので、耐タンパ
ー性能を高めると共に、アタッカーによる解析を難しく
することのできるＩＣカードが得られる。
【図１】本発明に係る集積回路装置の一実施形態の構成
を示す平面図。
を示す平面図。
【図２】図１に示した実施形態の全体構成を示す電気配
線図。
線図。
【図３】図１に示した実施形態の詳細な構成を示す部分
平面図及びその断面図。
平面図及びその断面図。
【図４】ＩＣカードに用いられる従来の集積回路装置の
構成を示す部分平面図及びその断面図。
構成を示す部分平面図及びその断面図。
１ シリコン基板 ２ 第１絶縁膜 ３ 第１層配線 ４ 第２絶縁膜 ５ 層間接続線 ６，６Ａ〜６Ｅ パッド ７ 第２層配線 ８ 保護膜 １０ 集積回路装置 １１ 短絡用電極 １２ 接地配線 １３，１３Ａ，１３Ｂ，１３Ｃ ダミーパッド １４ 電源配線 １５ メモリ素子 １６ ＣＰＵ １７ ランダム回路 ２０ 集積回路装置
フロントページの続き (56)参考文献 特開 平５−158800（ＪＰ，Ａ) 特開 昭60−48555（ＪＰ，Ａ) 特開 平10−105669（ＪＰ，Ａ) 特開 平３−150648（ＪＰ，Ａ) 特開 平７−89280（ＪＰ，Ａ) 特開 昭63−59593（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06K 19/00 - 19/18 G06F 12/14 H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】表面部に露呈させてなる複数のパッドを介
して、内蔵するメモリ素子に対する情報のやり取りを行
う集積回路装置において、 前記複数のパッドに混在して形成されたダミーパッド
と、 前記ダミーパッドに所定の接触圧力が加えられたとき、
前記ダミーパッドと電気的に接続するように形成された
短絡電極と、 前記ダミーパッドを制御電源の一端に接続する第１の配
線と、 前記短絡電極を前記制御電源の他端に接続する第２の配
線と、 を備えたことを特徴とする集積回路装置。 - 【請求項２】請求項１に記載の集積回路装置を内蔵させ
たことを特徴とするＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09152098A JP3328188B2 (ja) | 1998-04-03 | 1998-04-03 | 集積回路装置及びこれを用いたｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09152098A JP3328188B2 (ja) | 1998-04-03 | 1998-04-03 | 集積回路装置及びこれを用いたｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11288450A JPH11288450A (ja) | 1999-10-19 |
| JP3328188B2 true JP3328188B2 (ja) | 2002-09-24 |
Family
ID=14028698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09152098A Expired - Lifetime JP3328188B2 (ja) | 1998-04-03 | 1998-04-03 | 集積回路装置及びこれを用いたｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3328188B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017003422A1 (en) | 2015-06-29 | 2017-01-05 | Hewlett-Packard Development Company, L.P. | Pad patterns |
-
1998
- 1998-04-03 JP JP09152098A patent/JP3328188B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11288450A (ja) | 1999-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Jurgensen et al. | Smart cards: the developer's toolkit | |
| EP0905657B1 (en) | Currency note comprising an integrated circuit | |
| US20090199004A1 (en) | System and method for self-authenticating token | |
| US4845351A (en) | IC card | |
| US6921988B2 (en) | Anti-spoofing elastomer membrane for secure electronic modules | |
| US6264108B1 (en) | Protection of sensitive information contained in integrated circuit cards | |
| RU2413303C2 (ru) | Защищенный документ с интегральной микросхемой и встроенным индикаторным элементом | |
| US8950680B2 (en) | Multifunction removable cover for portable payment device | |
| RU2285291C2 (ru) | Чип-карта с дисплеем | |
| US20100182020A1 (en) | Intrusion detection using a conductive material | |
| KR20070067002A (ko) | 지문 기반 스마트카드 | |
| JPH02501961A (ja) | 集積回路を備えたデータ・キャリアの信頼性テスト方法 | |
| KR20040040827A (ko) | 비밀번호 입력키가 구비된 카드 및 그것의 활성화 방법 | |
| JP3328188B2 (ja) | 集積回路装置及びこれを用いたｉｃカード | |
| US20090064340A1 (en) | Apparatus and Method to Prevent the Illegal Reading of Smart Cards | |
| CN105930747A (zh) | 一种电子设备及电子设备的保护方法 | |
| US6695214B1 (en) | Device with integrated circuit made secure by attenuation of electric signatures | |
| US8356756B2 (en) | Smart card module and substrate for a smart card module | |
| JP2001067444A (ja) | Ｉｃカード | |
| JP3670449B2 (ja) | 半導体装置 | |
| KR100794275B1 (ko) | Ｉｃ칩이 실장된 카드의 발급을 위한 카드 발급 시스템 및그 방법 | |
| JP2004021977A (ja) | 景品交換用カード及びこれに対する偽造防止方法 | |
| AU728517B2 (en) | Cryptographic medium | |
| KR20040028104A (ko) | 접촉식 2칩 카드의 칩보드 배치 방법 | |
| US20130206843A1 (en) | Integrated circuit package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080712 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090712 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090712 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |