JP3376284B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
および周辺回路からなるＤＲＡＭ部と、ＣＰＵや変換回
路などのロジック部とを混載した半導体集積回路装置お
よびその製造方法に関する。
および周辺回路からなるＤＲＡＭ部と、ＣＰＵや変換回
路などのロジック部とを混載した半導体集積回路装置お
よびその製造方法に関する。
【０００２】
【従来の技術】従来より、大容量のＤＲＡＭ部と、ＣＰ
Ｕや変換回路等のロジック部とについては、個々に製造
プロセスが確立されているため、それぞれ別のチップと
して製造し、製造後の複数のチップを使用してシステム
化することが多かった。しかし近年、高性能化と低コス
ト化のために、従来別々にチップを製造していたＤＲＡ
Ｍ部とロジック部を、１チップ上に混載してシステム化
を実現したいという要望が高まってきた。
Ｕや変換回路等のロジック部とについては、個々に製造
プロセスが確立されているため、それぞれ別のチップと
して製造し、製造後の複数のチップを使用してシステム
化することが多かった。しかし近年、高性能化と低コス
ト化のために、従来別々にチップを製造していたＤＲＡ
Ｍ部とロジック部を、１チップ上に混載してシステム化
を実現したいという要望が高まってきた。
【０００３】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍ部とロジック部をそのまま混載すると、それぞれ特有
のプロセスをもっているため相容れない工程が多くな
る。例えば、従来の汎用ＤＲＡＭではポリシリコン層を
シリサイド化する工程を使用しないが、ロジック部では
最近シリサイド化工程を使用するのが一般的であるとい
う違いもある。そこで、ロジック部とＤＲＡＭ部とに使
用する工程の両方を利用して回路を形成することによ
り、無駄のない、効率のよい設計を行なうことが必要と
なる。
Ｍ部とロジック部をそのまま混載すると、それぞれ特有
のプロセスをもっているため相容れない工程が多くな
る。例えば、従来の汎用ＤＲＡＭではポリシリコン層を
シリサイド化する工程を使用しないが、ロジック部では
最近シリサイド化工程を使用するのが一般的であるとい
う違いもある。そこで、ロジック部とＤＲＡＭ部とに使
用する工程の両方を利用して回路を形成することによ
り、無駄のない、効率のよい設計を行なうことが必要と
なる。
【０００４】本発明の目的は、製造工程の簡略化や設計
の効率化を図ることのできるＤＲＡＭ部およびロジック
部を混載した半導体集積回路装置およびその製造方法を
提供することである。
の効率化を図ることのできるＤＲＡＭ部およびロジック
部を混載した半導体集積回路装置およびその製造方法を
提供することである。
【０００５】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、同一半導体基板上に、メモリセルアレイ
および周辺回路を有するＤＲＡＭ部と、ロジック部とを
形成した半導体集積回路装置であって、ＤＲＡＭ部のメ
モリセルのプレート電極を形成する導電層を、ＤＲＡＭ
部の周辺回路およびロジック部のうちの所定の領域にも
配置し、この所定の領域に配置した導電層をシリサイド
化して配線として用いたことを特徴とする。
積回路装置は、同一半導体基板上に、メモリセルアレイ
および周辺回路を有するＤＲＡＭ部と、ロジック部とを
形成した半導体集積回路装置であって、ＤＲＡＭ部のメ
モリセルのプレート電極を形成する導電層を、ＤＲＡＭ
部の周辺回路およびロジック部のうちの所定の領域にも
配置し、この所定の領域に配置した導電層をシリサイド
化して配線として用いたことを特徴とする。
【０００６】この構成によれば、ＤＲＡＭ部のメモリセ
ルのプレート電極と同じ導電層をＤＲＡＭ部の周辺回路
およびロジック部のうちの所定の領域に配置し、シリサ
イド化して配線として用いることにより、配線にプレー
ト電極と同じ導電層を用いるため、工程の簡略化を図れ
るとともに、設計の効率化を図れる。また、配線層の種
類が多くなり、設計の自由度が増し、回路面積の縮小を
図ることができる。
ルのプレート電極と同じ導電層をＤＲＡＭ部の周辺回路
およびロジック部のうちの所定の領域に配置し、シリサ
イド化して配線として用いることにより、配線にプレー
ト電極と同じ導電層を用いるため、工程の簡略化を図れ
るとともに、設計の効率化を図れる。また、配線層の種
類が多くなり、設計の自由度が増し、回路面積の縮小を
図ることができる。
【０００７】請求項２記載の半導体集積回路装置は、同
一半導体基板上に、メモリセルアレイおよび周辺回路を
有するＤＲＡＭ部と、ロジック部とを形成した半導体集
積回路装置であって、ＤＲＡＭ部のメモリセルのプレー
ト電極を形成する導電層を、ＤＲＡＭ部の周辺回路およ
びロジック部のうちの所定の領域にも配置し、この所定
の領域に配置した導電層を抵抗素子として用いたことを
特徴とする。
一半導体基板上に、メモリセルアレイおよび周辺回路を
有するＤＲＡＭ部と、ロジック部とを形成した半導体集
積回路装置であって、ＤＲＡＭ部のメモリセルのプレー
ト電極を形成する導電層を、ＤＲＡＭ部の周辺回路およ
びロジック部のうちの所定の領域にも配置し、この所定
の領域に配置した導電層を抵抗素子として用いたことを
特徴とする。
【０００８】この構成によれば、ＤＲＡＭ部のメモリセ
ルのプレート電極と同じ導電層をＤＲＡＭ部の周辺回路
およびロジック部のうちの所定の領域に配置し、抵抗素
子として用いることにより、プレート電極と抵抗素子を
同時に形成でき工程の簡略化を図れるとともに、設計の
効率化を図れる。請求項３記載の半導体集積回路装置
は、同一半導体基板上に、メモリセルアレイおよび周辺
回路を有するＤＲＡＭ部と、ロジック部とを形成した半
導体集積回路装置であって、ＤＲＡＭ部のメモリセルの
プレート電極を形成する導電層を、ＤＲＡＭ部の周辺回
路およびロジック部のうちの第１および第２の所定の領
域にも配置し、第１の所定の領域に配置した導電層をシ
リサイド化して配線として用いるとともに、第２の所定
の領域に配置した導電層を抵抗素子として用いたことを
特徴とする。
ルのプレート電極と同じ導電層をＤＲＡＭ部の周辺回路
およびロジック部のうちの所定の領域に配置し、抵抗素
子として用いることにより、プレート電極と抵抗素子を
同時に形成でき工程の簡略化を図れるとともに、設計の
効率化を図れる。請求項３記載の半導体集積回路装置
は、同一半導体基板上に、メモリセルアレイおよび周辺
回路を有するＤＲＡＭ部と、ロジック部とを形成した半
導体集積回路装置であって、ＤＲＡＭ部のメモリセルの
プレート電極を形成する導電層を、ＤＲＡＭ部の周辺回
路およびロジック部のうちの第１および第２の所定の領
域にも配置し、第１の所定の領域に配置した導電層をシ
リサイド化して配線として用いるとともに、第２の所定
の領域に配置した導電層を抵抗素子として用いたことを
特徴とする。
【０００９】この構成によれば、請求項１と請求項２の
両方の作用効果が得られる。請求項４記載の半導体集積
回路装置は、請求項２または３記載の半導体集積回路装
置において、導電層からなる抵抗素子は、ロジック部内
におけるアナログ回路内の抵抗素子であることを特徴と
する。
両方の作用効果が得られる。請求項４記載の半導体集積
回路装置は、請求項２または３記載の半導体集積回路装
置において、導電層からなる抵抗素子は、ロジック部内
におけるアナログ回路内の抵抗素子であることを特徴と
する。
【００１０】これにより、ＤＲＡＭ部のメモリセルのプ
レート電極と同じ工程で、ロジック部のＤＡ変換回路，
ＡＤ変換回路，ＰＬＬ回路等のアナログ回路内の抵抗素
子を形成できる。請求項５記載の半導体集積回路装置
は、請求項２または３記載の半導体集積回路装置におい
て、導電層からなる抵抗素子は、ＤＲＡＭ部の周辺回路
のセルフリフレッシュ機能を有する回路内の抵抗素子で
あることを特徴とする。
レート電極と同じ工程で、ロジック部のＤＡ変換回路，
ＡＤ変換回路，ＰＬＬ回路等のアナログ回路内の抵抗素
子を形成できる。請求項５記載の半導体集積回路装置
は、請求項２または３記載の半導体集積回路装置におい
て、導電層からなる抵抗素子は、ＤＲＡＭ部の周辺回路
のセルフリフレッシュ機能を有する回路内の抵抗素子で
あることを特徴とする。
【００１１】これにより、ＤＲＡＭ部のメモリセルのプ
レート電極と同じ工程で、ＤＲＡＭ部の周辺回路のセル
フリフレッシュ機能を有する回路内の抵抗素子を形成で
きる。請求項６記載の半導体集積回路装置の製造方法
は、同一半導体基板上に、メモリセルアレイおよび周辺
回路を有するＤＲＡＭ部と、ロジック部とを形成した半
導体集積回路装置の製造方法であって、半導体基板上に
導電層を形成してパターン化することにより、導電層の
一部のパターンからなるＤＲＡＭ部のメモリセルのプレ
ート電極を形成すると同時に、ＤＲＡＭ部の周辺回路お
よびロジック部のうちの所定の領域に導電層パターンを
形成する工程と、ＤＲＡＭ部の周辺回路およびロジック
部のうちの所定の領域に形成した導電層パターンの一部
または全部をシリサイド化する工程とを含むことを特徴
とする。この製造方法によれば、ＤＲＡＭ部のメモリセ
ルのプレート電極と同じ導電層からなる導電層パターン
をＤＲＡＭ部の周辺回路およびロジック部のうちの所定
の領域に形成するため、その導電層パターンを抵抗素子
として用いることができ、プレート電極と抵抗素子を同
時に形成でき工程の簡略化を図れるとともに、設計の効
率化を図れる。
レート電極と同じ工程で、ＤＲＡＭ部の周辺回路のセル
フリフレッシュ機能を有する回路内の抵抗素子を形成で
きる。請求項６記載の半導体集積回路装置の製造方法
は、同一半導体基板上に、メモリセルアレイおよび周辺
回路を有するＤＲＡＭ部と、ロジック部とを形成した半
導体集積回路装置の製造方法であって、半導体基板上に
導電層を形成してパターン化することにより、導電層の
一部のパターンからなるＤＲＡＭ部のメモリセルのプレ
ート電極を形成すると同時に、ＤＲＡＭ部の周辺回路お
よびロジック部のうちの所定の領域に導電層パターンを
形成する工程と、ＤＲＡＭ部の周辺回路およびロジック
部のうちの所定の領域に形成した導電層パターンの一部
または全部をシリサイド化する工程とを含むことを特徴
とする。この製造方法によれば、ＤＲＡＭ部のメモリセ
ルのプレート電極と同じ導電層からなる導電層パターン
をＤＲＡＭ部の周辺回路およびロジック部のうちの所定
の領域に形成するため、その導電層パターンを抵抗素子
として用いることができ、プレート電極と抵抗素子を同
時に形成でき工程の簡略化を図れるとともに、設計の効
率化を図れる。
【００１２】そして、導電層パターンの一部または全部
をシリサイド化することにより配線として用いることが
できる。すなわち、導電層パターンのシリサイド化され
た部分とシリサイド化していない部分とのシート抵抗値
の違いにより配線と抵抗素子に分けて利用できる。配線
や抵抗素子にプレート電極と同じ導電層を用いるため、
工程の簡略化を図れるとともに設計の効率化を図れる。
また、配線層の種類が多くなり、設計の自由度が増し、
回路面積の縮小を図ることができる。
をシリサイド化することにより配線として用いることが
できる。すなわち、導電層パターンのシリサイド化され
た部分とシリサイド化していない部分とのシート抵抗値
の違いにより配線と抵抗素子に分けて利用できる。配線
や抵抗素子にプレート電極と同じ導電層を用いるため、
工程の簡略化を図れるとともに設計の効率化を図れる。
また、配線層の種類が多くなり、設計の自由度が増し、
回路面積の縮小を図ることができる。
【００１３】請求項７記載の半導体集積回路装置の製造
方法は、請求項６記載の半導体集積回路装置の製造方法
において、導電層パターンの一部または全部をシリサイ
ド化する際に、ＤＲＡＭ部の周辺回路およびロジック部
に形成されるＭＯＳトランジスタのゲート電極およびソ
ース／ドレイン領域表面のうち少なくとも一方のシリサ
イド化も同時に行うことを特徴とする。
方法は、請求項６記載の半導体集積回路装置の製造方法
において、導電層パターンの一部または全部をシリサイ
ド化する際に、ＤＲＡＭ部の周辺回路およびロジック部
に形成されるＭＯＳトランジスタのゲート電極およびソ
ース／ドレイン領域表面のうち少なくとも一方のシリサ
イド化も同時に行うことを特徴とする。
【００１４】このように、導電層パターンのシリサイド
化を、ＭＯＳトランジスタのゲート電極やソース／ドレ
イン領域表面のシリサイド化と同時に行うことにより、
さらに工程の簡略を図ることができる。
化を、ＭＯＳトランジスタのゲート電極やソース／ドレ
イン領域表面のシリサイド化と同時に行うことにより、
さらに工程の簡略を図ることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の実施の
形態における半導体集積回路装置の概略構成図であり、
メモリセルアレイおよび周辺回路からなるＤＲＡＭ部と
ロジック部との混載型の半導体集積回路装置を示してい
る。図１において、１１は本発明の半導体集積回路装
置、１２はＤＲＡＭ部、１３はロジック部、１４はＤＲ
ＡＭ部１２内部のセルフリフレッシュ機能のための発振
回路、１５はパッド、１６はＤＡ（デジタル・アナロ
グ）変換回路、１７はＡＤ（アナログ・デジタル）変換
回路、１８はＰＬＬ回路を示している。
て図面を参照しながら説明する。図１は本発明の実施の
形態における半導体集積回路装置の概略構成図であり、
メモリセルアレイおよび周辺回路からなるＤＲＡＭ部と
ロジック部との混載型の半導体集積回路装置を示してい
る。図１において、１１は本発明の半導体集積回路装
置、１２はＤＲＡＭ部、１３はロジック部、１４はＤＲ
ＡＭ部１２内部のセルフリフレッシュ機能のための発振
回路、１５はパッド、１６はＤＡ（デジタル・アナロ
グ）変換回路、１７はＡＤ（アナログ・デジタル）変換
回路、１８はＰＬＬ回路を示している。
【００１６】また、図２は図１の発振回路１４の要部回
路図である。図２において、Ｄ１、Ｄ２はダイオード、
Ｐ１、Ｐ２、Ｐ３はＰＭＯＳトランジスタ、Ｎ１、Ｎ２
はＮＭＯＳトランジスタ、Ｒ１、Ｒ２は抵抗素子、Ｃ１
はコンデンサ素子、２１はＮＡＮＤ回路、ＩＮは入力端
子、ＯＵＴは出力端子を示している。ダイオードＤ１、
Ｄ２は電源とグラウンド間にノードＳ１で直列に接続さ
れている。ＰＭＯＳトランジスタＰ３はソースが電源
に、ゲートが入力端子ＩＮに、ドレインがノードＳ１に
接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳ
トランジスタＮ１はＣＭＯＳインバータ２００を構成
し、インバータ２００の入力はノードＳ１に、出力はノ
ードＳ２に接続されている。また、ＰＭＯＳトランジス
タＰ２とＮＭＯＳトランジスタＮ２はＣＭＯＳインバー
タ２０１を構成し、インバータ２０１の入力はノードＳ
２に、出力はノードＳ３に接続されている。ＮＡＮＤ回
路２１は、入力端子ＩＮとノードＳ３を入力とし、出力
は出力端子ＯＵＴに接続されている。ノードＳ１とノー
ドＳ４の間には抵抗素子Ｒ１が、ノードＳ４と出力端子
ＯＵＴの間には抵抗素子Ｒ２が接続されており、ノード
Ｓ３とノードＳ４の間にはコンデンサ素子Ｃ１が接続さ
れている。
路図である。図２において、Ｄ１、Ｄ２はダイオード、
Ｐ１、Ｐ２、Ｐ３はＰＭＯＳトランジスタ、Ｎ１、Ｎ２
はＮＭＯＳトランジスタ、Ｒ１、Ｒ２は抵抗素子、Ｃ１
はコンデンサ素子、２１はＮＡＮＤ回路、ＩＮは入力端
子、ＯＵＴは出力端子を示している。ダイオードＤ１、
Ｄ２は電源とグラウンド間にノードＳ１で直列に接続さ
れている。ＰＭＯＳトランジスタＰ３はソースが電源
に、ゲートが入力端子ＩＮに、ドレインがノードＳ１に
接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳ
トランジスタＮ１はＣＭＯＳインバータ２００を構成
し、インバータ２００の入力はノードＳ１に、出力はノ
ードＳ２に接続されている。また、ＰＭＯＳトランジス
タＰ２とＮＭＯＳトランジスタＮ２はＣＭＯＳインバー
タ２０１を構成し、インバータ２０１の入力はノードＳ
２に、出力はノードＳ３に接続されている。ＮＡＮＤ回
路２１は、入力端子ＩＮとノードＳ３を入力とし、出力
は出力端子ＯＵＴに接続されている。ノードＳ１とノー
ドＳ４の間には抵抗素子Ｒ１が、ノードＳ４と出力端子
ＯＵＴの間には抵抗素子Ｒ２が接続されており、ノード
Ｓ３とノードＳ４の間にはコンデンサ素子Ｃ１が接続さ
れている。
【００１７】この図２の構成で、入力端子ＩＮに与える
電圧を“Ｌ（ロー）”から“Ｈ（ハイ）”にすると、コ
ンデンサ素子Ｃ１により、出力端子ＯＵＴでの波形に発
振を起こすことができ、その発振のパルス幅を抵抗素子
Ｒ１、Ｒ２およびコンデンサ素子Ｃ１の大きさにより制
御することができる。出力端子ＯＵＴでのパルスをセル
フリフレッシュ機能等に使用するためには、抵抗素子Ｒ
１、Ｒ２が大きな抵抗値をもっていることが必要であ
る。
電圧を“Ｌ（ロー）”から“Ｈ（ハイ）”にすると、コ
ンデンサ素子Ｃ１により、出力端子ＯＵＴでの波形に発
振を起こすことができ、その発振のパルス幅を抵抗素子
Ｒ１、Ｒ２およびコンデンサ素子Ｃ１の大きさにより制
御することができる。出力端子ＯＵＴでのパルスをセル
フリフレッシュ機能等に使用するためには、抵抗素子Ｒ
１、Ｒ２が大きな抵抗値をもっていることが必要であ
る。
【００１８】図３は、図１の半導体集積回路装置１１の
ＤＲＡＭ部１２のメモリセル部分と、発振回路１４の代
表的な部分（図２の回路図中の一部の領域Ａ１）の平面
図である。また、図４は図３の平面図におけるＩ−Ｉ′
線での断面図である。図３および図４において、４００
はＤＲＡＭセル領域（ＤＲＡＭ部１２のメモリセル領
域）、４０４は図２中の一部の領域Ａ１、４０１は図２
のＮＭＯＳトランジスタＮ１を形成したＮＭＯＳトラン
ジスタ領域、４０２はポリシリコン配線領域、４０３は
図２の抵抗素子Ｒ１を形成した抵抗素子領域、５０はコ
ンタクト、５１は基板、５２は深いＮウェル、５３は浅
いＮウェル、５４はＰウェル、５５はフィールド酸化
膜、５６，６３はソース領域、５７，６４はドレイン領
域、５８は第１ポリシリコン層からなるゲート電極，６
２はシリサイド化された第１ポリシリコン層からなるゲ
ート電極、５９は第２ポリシリコン層からなるストレー
ジ電極、６０は第３ポリシリコン層（導電層）からなる
プレート電極、６７はシリサイド化された第３ポリシリ
コン層からなる配線、７０は第３ポリシリコン層からな
る抵抗素子（図２の抵抗素子Ｒ１に相当）、６１，６
５，６６，６８，６９，７１，７２は第１配線層であ
る。
ＤＲＡＭ部１２のメモリセル部分と、発振回路１４の代
表的な部分（図２の回路図中の一部の領域Ａ１）の平面
図である。また、図４は図３の平面図におけるＩ−Ｉ′
線での断面図である。図３および図４において、４００
はＤＲＡＭセル領域（ＤＲＡＭ部１２のメモリセル領
域）、４０４は図２中の一部の領域Ａ１、４０１は図２
のＮＭＯＳトランジスタＮ１を形成したＮＭＯＳトラン
ジスタ領域、４０２はポリシリコン配線領域、４０３は
図２の抵抗素子Ｒ１を形成した抵抗素子領域、５０はコ
ンタクト、５１は基板、５２は深いＮウェル、５３は浅
いＮウェル、５４はＰウェル、５５はフィールド酸化
膜、５６，６３はソース領域、５７，６４はドレイン領
域、５８は第１ポリシリコン層からなるゲート電極，６
２はシリサイド化された第１ポリシリコン層からなるゲ
ート電極、５９は第２ポリシリコン層からなるストレー
ジ電極、６０は第３ポリシリコン層（導電層）からなる
プレート電極、６７はシリサイド化された第３ポリシリ
コン層からなる配線、７０は第３ポリシリコン層からな
る抵抗素子（図２の抵抗素子Ｒ１に相当）、６１，６
５，６６，６８，６９，７１，７２は第１配線層であ
る。
【００１９】ＤＲＡＭセル領域４００のＤＲＡＭセル
は、深いＮウェル５２上のＰウェル５４上に形成されて
おり、第１ポリシリコン層からなるゲート電極５８と、
拡散層からなるソース領域５６およびドレイン領域５７
と、第２ポリシリコン層からなるストレージ電極５９
と、第３ポリシリコン層からなるプレート電極６０とを
備えている。なお、図４では明示されていないが、スト
レージ電極５９とプレート電極６０との間には誘電体膜
が形成されている。また、ゲート電極５８はワードライ
ンを構成し、第１配線層６１はドレイン領域５７にコン
タクトを介して接続されて、ビットラインを構成してい
る。
は、深いＮウェル５２上のＰウェル５４上に形成されて
おり、第１ポリシリコン層からなるゲート電極５８と、
拡散層からなるソース領域５６およびドレイン領域５７
と、第２ポリシリコン層からなるストレージ電極５９
と、第３ポリシリコン層からなるプレート電極６０とを
備えている。なお、図４では明示されていないが、スト
レージ電極５９とプレート電極６０との間には誘電体膜
が形成されている。また、ゲート電極５８はワードライ
ンを構成し、第１配線層６１はドレイン領域５７にコン
タクトを介して接続されて、ビットラインを構成してい
る。
【００２０】ＮＭＯＳトランジスタ領域４０１のＮＭＯ
Ｓトランジスタは、基板５１上のＰウェル５４上に形成
されており、シリサイド化された第１ポリシリコン層か
らなるゲート電極６２と、表面がシリサイド化された拡
散層からなるソース領域６３およびドレイン領域６４と
を備え、ゲート電極６２はコンタクトを介して第１配線
層７１に接続され（図３）、ソース領域６３はコンタク
トを介して第１配線層６５に接続され、ドレイン領域６
４はコンタクトを介して第１配線層６６に接続されてい
る。
Ｓトランジスタは、基板５１上のＰウェル５４上に形成
されており、シリサイド化された第１ポリシリコン層か
らなるゲート電極６２と、表面がシリサイド化された拡
散層からなるソース領域６３およびドレイン領域６４と
を備え、ゲート電極６２はコンタクトを介して第１配線
層７１に接続され（図３）、ソース領域６３はコンタク
トを介して第１配線層６５に接続され、ドレイン領域６
４はコンタクトを介して第１配線層６６に接続されてい
る。
【００２１】ポリシリコン配線領域４０２は、フィール
ド酸化膜５５の上部で、シリサイド化された第３ポリシ
リコン層により配線６７が形成され、この配線６７は２
箇所のコンタクトを介して第１配線層６８，６５に接続
されている。抵抗素子領域４０３は、フィールド酸化膜
５５の上部で、第３ポリシリコン層により抵抗素子７０
が形成され、この抵抗素子７０は２箇所のコンタクトを
介して第１配線層７１，７２に接続されている。すなわ
ち、第１配線層７１と第１配線層７２に接続された２箇
所のコンタクト間の第３ポリシリコン層による電気抵抗
を利用して、抵抗素子７０を形成している。抵抗素子７
０は、ＮＭＯＳトランジスタのゲート電極６２と、第１
配線層７１にて接続されている。なお、抵抗素子７０
は、実際は図３に示すように蛇行して配置されている
が、図４では正確な断面を示しておらず、簡単化して示
している。
ド酸化膜５５の上部で、シリサイド化された第３ポリシ
リコン層により配線６７が形成され、この配線６７は２
箇所のコンタクトを介して第１配線層６８，６５に接続
されている。抵抗素子領域４０３は、フィールド酸化膜
５５の上部で、第３ポリシリコン層により抵抗素子７０
が形成され、この抵抗素子７０は２箇所のコンタクトを
介して第１配線層７１，７２に接続されている。すなわ
ち、第１配線層７１と第１配線層７２に接続された２箇
所のコンタクト間の第３ポリシリコン層による電気抵抗
を利用して、抵抗素子７０を形成している。抵抗素子７
０は、ＮＭＯＳトランジスタのゲート電極６２と、第１
配線層７１にて接続されている。なお、抵抗素子７０
は、実際は図３に示すように蛇行して配置されている
が、図４では正確な断面を示しておらず、簡単化して示
している。
【００２２】一般にＤＲＡＭのプレート電極は電流の消
費はなく、常時所定電圧（例えば電源電圧の約１／２の
電圧）を印加しておくだけでよいため、第１ポリシリコ
ン層や第２ポリシリコン層に比べて、プレート電極６０
を構成する第３ポリシリコン層は薄く形成される。従っ
てシート抵抗値が第１ポリシリコン層や第２ポリシリコ
ン層に比べて高くなり、抵抗素子として使用することが
有効となる。
費はなく、常時所定電圧（例えば電源電圧の約１／２の
電圧）を印加しておくだけでよいため、第１ポリシリコ
ン層や第２ポリシリコン層に比べて、プレート電極６０
を構成する第３ポリシリコン層は薄く形成される。従っ
てシート抵抗値が第１ポリシリコン層や第２ポリシリコ
ン層に比べて高くなり、抵抗素子として使用することが
有効となる。
【００２３】また、配線６７は、ＤＲＡＭセルのプレー
ト電極６０を構成している第３ポリシリコン層と同じ工
程で生成されたポリシリコン層にさらに、ＴｉＳｉ2 層
を堆積することにより、シリサイド化を行なったもので
ある。シリサイド化されたポリシリコン層は、シリサイ
ド化前と比較するとシート抵抗値は約１０分の１にな
る。そのため、配線として使用することが可能となる。
ト電極６０を構成している第３ポリシリコン層と同じ工
程で生成されたポリシリコン層にさらに、ＴｉＳｉ2 層
を堆積することにより、シリサイド化を行なったもので
ある。シリサイド化されたポリシリコン層は、シリサイ
ド化前と比較するとシート抵抗値は約１０分の１にな
る。そのため、配線として使用することが可能となる。
【００２４】以上のように構成される本発明の実施の形
態の半導体集積回路装置の製造方法について、図５を参
照しながら説明する。図５（ａ），（ｂ），（ｃ）は本
発明の実施の形態の半導体集積回路装置の製造方法を示
す工程断面図であり、ここでは図４の断面図に対応した
製造工程について説明する。なお、層間絶縁膜の形成や
その開口等は公知の方法により形成されるものとして詳
細な説明を省略し、以下では主要部の形成について詳細
に説明する。また、図５においても図４同様に、抵抗素
子７０は、正確な断面を示しておらず、簡単化して示し
ている。
態の半導体集積回路装置の製造方法について、図５を参
照しながら説明する。図５（ａ），（ｂ），（ｃ）は本
発明の実施の形態の半導体集積回路装置の製造方法を示
す工程断面図であり、ここでは図４の断面図に対応した
製造工程について説明する。なお、層間絶縁膜の形成や
その開口等は公知の方法により形成されるものとして詳
細な説明を省略し、以下では主要部の形成について詳細
に説明する。また、図５においても図４同様に、抵抗素
子７０は、正確な断面を示しておらず、簡単化して示し
ている。
【００２５】まず、図５（ａ）に示すように、基板５１
上にＤＲＡＭセル側で使用する深いＮウェル５２を形成
し、その上のＰウェル５４と基板１上のＰウェル５４、
および深いＮウェル５２上の浅いＮウェル５３を形成す
る。次に、フィールド酸化膜５５を形成した後、ゲート
酸化膜を形成し、その後、第１ポリシリコン層を堆積し
所定のパターンにエッチングして、ＤＲＡＭセルのゲー
ト電極５８とＮＭＯＳトランジスタのゲート電極６２を
形成する。ゲート電極５８，６２をマスクに拡散層を形
成してソース領域５６，６３およびドレイン領域５７，
６４とする。
上にＤＲＡＭセル側で使用する深いＮウェル５２を形成
し、その上のＰウェル５４と基板１上のＰウェル５４、
および深いＮウェル５２上の浅いＮウェル５３を形成す
る。次に、フィールド酸化膜５５を形成した後、ゲート
酸化膜を形成し、その後、第１ポリシリコン層を堆積し
所定のパターンにエッチングして、ＤＲＡＭセルのゲー
ト電極５８とＮＭＯＳトランジスタのゲート電極６２を
形成する。ゲート電極５８，６２をマスクに拡散層を形
成してソース領域５６，６３およびドレイン領域５７，
６４とする。
【００２６】次に、層間絶縁膜等を形成後、図５（ｂ）
に示すように、第２ポリシリコン層を堆積し所定のパタ
ーンにエッチングして、ＤＲＡＭセルのストレージ電極
５９を形成する。ストレージ電極５９上に誘電体膜（図
示せず）を形成した後、第３ポリシリコン層を堆積し所
定のパターンにエッチングして、ＤＲＡＭセルのプレー
ト電極６０を形成すると同時に、フィールド酸化膜５５
上部に配線用ポリシリコン層６７′および抵抗素子７０
を形成する。
に示すように、第２ポリシリコン層を堆積し所定のパタ
ーンにエッチングして、ＤＲＡＭセルのストレージ電極
５９を形成する。ストレージ電極５９上に誘電体膜（図
示せず）を形成した後、第３ポリシリコン層を堆積し所
定のパターンにエッチングして、ＤＲＡＭセルのプレー
ト電極６０を形成すると同時に、フィールド酸化膜５５
上部に配線用ポリシリコン層６７′および抵抗素子７０
を形成する。
【００２７】次に、図５（ｃ）に示すように、全面に酸
化膜７３をＴＥＯＳ成長により形成後、配線に使用しな
い第３ポリシリコン層にはフォトレジストのマスクＡ２
（図５では、マスク領域をＡ２として示している）をし
た状態で酸化膜７３を除去し、ＴｉＳｉ2 層を堆積し
て、配線用ポリシリコン層６７′をシリサイド化して配
線６７とするとともに、ＮＭＯＳトランジスタのゲート
電極６２，ソース領域６３およびドレイン領域６４をシ
リサイド化する。
化膜７３をＴＥＯＳ成長により形成後、配線に使用しな
い第３ポリシリコン層にはフォトレジストのマスクＡ２
（図５では、マスク領域をＡ２として示している）をし
た状態で酸化膜７３を除去し、ＴｉＳｉ2 層を堆積し
て、配線用ポリシリコン層６７′をシリサイド化して配
線６７とするとともに、ＮＭＯＳトランジスタのゲート
電極６２，ソース領域６３およびドレイン領域６４をシ
リサイド化する。
【００２８】この後、層間絶縁膜，コンタクト等を形成
後、第１配線層６１，６５，６６，６８，６９，７１，
７２を形成して図４に示す断面図となる。以上のように
本実施の形態によれば、基板５１上に、ＤＲＡＭセル
と、ＮＭＯＳトランジスタと、ＤＲＡＭセルのプレート
電極６０にも用いられる第３ポリシリコン層をシリサイ
ド化して形成した配線６７と、第３ポリシリコン層から
なる抵抗素子７０を形成している。配線６７と抵抗素子
７０は、プレート電極６０を形成する第３ポリシリコン
層を用いて形成するため、ＤＲＡＭ特有の工程を有効に
活用し、工程の簡略化を図ることができるとともに、設
計の効率化を図ることができる。
後、第１配線層６１，６５，６６，６８，６９，７１，
７２を形成して図４に示す断面図となる。以上のように
本実施の形態によれば、基板５１上に、ＤＲＡＭセル
と、ＮＭＯＳトランジスタと、ＤＲＡＭセルのプレート
電極６０にも用いられる第３ポリシリコン層をシリサイ
ド化して形成した配線６７と、第３ポリシリコン層から
なる抵抗素子７０を形成している。配線６７と抵抗素子
７０は、プレート電極６０を形成する第３ポリシリコン
層を用いて形成するため、ＤＲＡＭ特有の工程を有効に
活用し、工程の簡略化を図ることができるとともに、設
計の効率化を図ることができる。
【００２９】さらに、ＮＭＯＳトランジスタのゲート電
極６２やソース領域６３およびドレイン領域６４のシリ
サイド化と同時に、配線６７となる配線用ポリシリコン
層６７′のシリサイド化を行うため、既存の工程を有効
に活用し、工程の簡略化に寄与する。すなわち、ポリシ
リコン層をシリサイド化する工程は、従来の汎用ＤＲＡ
Ｍでは使用せず、ロジック部では使用するのが一般的で
あり、本実施の形態では、ＤＲＡＭセルのプレート電極
６０にも用いられる第３ポリシリコン層を、ＤＲＡＭ部
１２の周辺回路（発振回路１４）に形成し、マスクＡ２
および酸化膜７３を用いてシリサイド化を行う領域と行
わない領域とに分け、元来ロジック部の工程であるシリ
サイド化を行うことにより、第３ポリシリコン層を用い
た配線６７と抵抗素子７０を形成でき、このように元来
のロジック部の工程とＤＲＡＭ特有の工程との両方を利
用して回路を形成することにより、無駄のない、効率の
よい設計をし、工程の簡略化を図ることができるもので
ある。
極６２やソース領域６３およびドレイン領域６４のシリ
サイド化と同時に、配線６７となる配線用ポリシリコン
層６７′のシリサイド化を行うため、既存の工程を有効
に活用し、工程の簡略化に寄与する。すなわち、ポリシ
リコン層をシリサイド化する工程は、従来の汎用ＤＲＡ
Ｍでは使用せず、ロジック部では使用するのが一般的で
あり、本実施の形態では、ＤＲＡＭセルのプレート電極
６０にも用いられる第３ポリシリコン層を、ＤＲＡＭ部
１２の周辺回路（発振回路１４）に形成し、マスクＡ２
および酸化膜７３を用いてシリサイド化を行う領域と行
わない領域とに分け、元来ロジック部の工程であるシリ
サイド化を行うことにより、第３ポリシリコン層を用い
た配線６７と抵抗素子７０を形成でき、このように元来
のロジック部の工程とＤＲＡＭ特有の工程との両方を利
用して回路を形成することにより、無駄のない、効率の
よい設計をし、工程の簡略化を図ることができるもので
ある。
【００３０】また、上記実施の形態では、プレート電極
６０と同じ第３ポリシリコン層を用いた配線６７および
抵抗素子７０をＤＲＡＭ部１２中の発振回路１４で使用
する例を示したが、ＤＲＡＭ部１２中の他の周辺回路
や、ロジック部１３におけるＤＡ変換回路１６，ＡＤ変
換回路１７，ＰＬＬ回路１８等のアナログ回路でも同様
に使用できる。
６０と同じ第３ポリシリコン層を用いた配線６７および
抵抗素子７０をＤＲＡＭ部１２中の発振回路１４で使用
する例を示したが、ＤＲＡＭ部１２中の他の周辺回路
や、ロジック部１３におけるＤＡ変換回路１６，ＡＤ変
換回路１７，ＰＬＬ回路１８等のアナログ回路でも同様
に使用できる。
【００３１】さらに、上記実施の形態では、プレート電
極６０と同じ第３ポリシリコン層を、配線６７および抵
抗素子７０に使用する例を示したが、配線のみまたは抵
抗素子のみに使用してもよいことはいうまでもない。な
お、上記実施の形態では、シリサイド化をＴｉＳｉ2 を
使用して説明したが、これに限定されるものではない。
極６０と同じ第３ポリシリコン層を、配線６７および抵
抗素子７０に使用する例を示したが、配線のみまたは抵
抗素子のみに使用してもよいことはいうまでもない。な
お、上記実施の形態では、シリサイド化をＴｉＳｉ2 を
使用して説明したが、これに限定されるものではない。
【００３２】また、プレート電極６０と同じ第３ポリシ
リコン層を用いて配線６７を形成するため、配線層の種
類が多くなり、設計の自由度が増し、回路面積の縮小を
図ることができる。このことを、さらに図６を参照しな
がら説明する。図６は上記実施の形態の半導体集積回路
装置における他の領域（例えばロジック部１３の配線密
集領域）の平面図である。図６において、８１，８２，
８３は第１配線層６１等と同層の第１配線層、８４は第
１配線層８１，８２，８３より上部に絶縁膜を介して形
成された第２配線層、８５，８６，８７は第２配線層８
４より上部に絶縁膜を介して形成された第３配線層、８
８はゲート電極５８等と同層の第１ポリシリコン層から
なる配線、８９は配線６７と同様にシリサイド化された
第３ポリシリコン層からなる配線、９０はコンタクトで
ある。
リコン層を用いて配線６７を形成するため、配線層の種
類が多くなり、設計の自由度が増し、回路面積の縮小を
図ることができる。このことを、さらに図６を参照しな
がら説明する。図６は上記実施の形態の半導体集積回路
装置における他の領域（例えばロジック部１３の配線密
集領域）の平面図である。図６において、８１，８２，
８３は第１配線層６１等と同層の第１配線層、８４は第
１配線層８１，８２，８３より上部に絶縁膜を介して形
成された第２配線層、８５，８６，８７は第２配線層８
４より上部に絶縁膜を介して形成された第３配線層、８
８はゲート電極５８等と同層の第１ポリシリコン層から
なる配線、８９は配線６７と同様にシリサイド化された
第３ポリシリコン層からなる配線、９０はコンタクトで
ある。
【００３３】この図６に示す領域では、第１配線層８
２，８３の上部にはそれらと平行に第２配線層８４が配
置され、また第１配線層８２，８３および第２配線層８
４の上部にはそれらと交差するように第３配線層８５，
８６，８７が配置されている。また、第１配線層８３と
第１配線層８１との間には第１配線層８２があり、この
第１配線層８２を避けて第１配線層８３と第１配線層８
１とを、コンタクト９０およびシリサイド化された第３
ポリシリコン層からなる配線８９により接続している。
２，８３の上部にはそれらと平行に第２配線層８４が配
置され、また第１配線層８２，８３および第２配線層８
４の上部にはそれらと交差するように第３配線層８５，
８６，８７が配置されている。また、第１配線層８３と
第１配線層８１との間には第１配線層８２があり、この
第１配線層８２を避けて第１配線層８３と第１配線層８
１とを、コンタクト９０およびシリサイド化された第３
ポリシリコン層からなる配線８９により接続している。
【００３４】このように図６では、第１配線層８２を避
けて第１配線層８３と第１配線層８１とを接続するため
に、プレート電極６０（図３〜図５）と同じ第３ポリシ
リコン層からなる配線８９を用いることにより、配置配
線を行なう自由度がひろがり、面積縮小を図ることがで
きる。
けて第１配線層８３と第１配線層８１とを接続するため
に、プレート電極６０（図３〜図５）と同じ第３ポリシ
リコン層からなる配線８９を用いることにより、配置配
線を行なう自由度がひろがり、面積縮小を図ることがで
きる。
【００３５】
【発明の効果】以上のように本発明によれば、ＤＲＡＭ
部のメモリセルのプレート電極と同じ導電層を、ＤＲＡ
Ｍ部の周辺回路やロジック部に形成することにより、抵
抗素子として用いることができる。また、ＤＲＡＭ部の
周辺回路やロジック部に形成したプレート電極と同じ導
電層をシリサイド化して配線として用いることができ
る。このように、プレート電極と同じ導電層を用いてＤ
ＲＡＭ部の周辺回路やロジック部に抵抗素子や配線を形
成することができるため、工程の簡略化を図ることがで
きるとともに、設計の効率化を図ることができる。ま
た、プレート電極と同じ導電層を用いて配線を形成する
ことにより、配線層の種類が多くなり、設計の自由度が
増し、回路面積の縮小を図ることができる。
部のメモリセルのプレート電極と同じ導電層を、ＤＲＡ
Ｍ部の周辺回路やロジック部に形成することにより、抵
抗素子として用いることができる。また、ＤＲＡＭ部の
周辺回路やロジック部に形成したプレート電極と同じ導
電層をシリサイド化して配線として用いることができ
る。このように、プレート電極と同じ導電層を用いてＤ
ＲＡＭ部の周辺回路やロジック部に抵抗素子や配線を形
成することができるため、工程の簡略化を図ることがで
きるとともに、設計の効率化を図ることができる。ま
た、プレート電極と同じ導電層を用いて配線を形成する
ことにより、配線層の種類が多くなり、設計の自由度が
増し、回路面積の縮小を図ることができる。
【図１】本発明の実施の形態における半導体集積回路装
置の概略構成図である。
置の概略構成図である。
【図２】図１における発振回路の要部回路図である。
【図３】図１におけるＤＲＡＭ部のメモリセル部分と、
発振回路の代表的な部分の平面図である。
発振回路の代表的な部分の平面図である。
【図４】図３におけるＩ−Ｉ′線での断面図である。
【図５】本発明の実施の形態における半導体集積回路装
置の製造方法を示す工程断面図である。
置の製造方法を示す工程断面図である。
【図６】本発明の実施の形態における半導体集積回路装
置の他の領域の平面図である。
置の他の領域の平面図である。
１１ 半導体集積回路装置
１２ ＤＲＡＭ部
１３ ロジック部
１４ 発振回路
１５ パッド
Ｄ１，Ｄ２ ダイオード
Ｐ１，Ｐ２，Ｐ３ ＰＭＯＳトランジスタ
Ｎ１，Ｎ２ ＮＭＯＳトランジスタ
Ｓ１，Ｓ２，Ｓ３，Ｓ４ ノード
Ｒ１，Ｒ２ 抵抗素子
Ｃ１ コンデンサ素子
ＩＮ 入力端子
ＯＵＴ 出力端子
２１ ＮＡＮＤ回路
４００ ＤＲＡＭセル領域
４０１ ＮＭＯＳトランジスタ領域
４０２ ポリシリコン配線領域
４０３ 抵抗素子領域
５０ コンタクト
５１ 基板
５２ 深いＮウェル
５３ 浅いＮウェル
５４ Ｐウェル
５５ フィールド酸化膜
５６，６３ ソース領域
５７，６４ ドレイン領域
５８，６２ ゲート電極
５９ ストレージ電極
６０ プレート電極
６７ 配線
６７′配線用ポリシリコン層
７０ 抵抗素子
６１，６５，６６，６８，６９，７１，７２ 第１配線
層 ８１，８２，８３ 第１配線層 ８４ 第２配線層 ８５，８６，８７ 第３配線層 ８８ 配線 ８９ 配線 ９０ コンタクト
層 ８１，８２，８３ 第１配線層 ８４ 第２配線層 ８５，８６，８７ 第３配線層 ８８ 配線 ８９ 配線 ９０ コンタクト
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−283647（ＪＰ，Ａ)
特開 平９−129844（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/3205
H01L 21/822
H01L 27/04
H01L 27/108
Claims (7)
- 【請求項１】 同一半導体基板上に、メモリセルアレイ
および周辺回路を有するＤＲＡＭ部と、ロジック部とを
形成した半導体集積回路装置であって、 前記ＤＲＡＭ部のメモリセルのプレート電極を形成する
導電層を、前記ＤＲＡＭ部の周辺回路および前記ロジッ
ク部のうちの所定の領域にも配置し、この所定の領域に
配置した前記導電層をシリサイド化して配線として用い
たことを特徴とする半導体集積回路装置。 - 【請求項２】 同一半導体基板上に、メモリセルアレイ
および周辺回路を有するＤＲＡＭ部と、ロジック部とを
形成した半導体集積回路装置であって、 前記ＤＲＡＭ部のメモリセルのプレート電極を形成する
導電層を、前記ＤＲＡＭ部の周辺回路および前記ロジッ
ク部のうちの所定の領域にも配置し、この所定の領域に
配置した前記導電層を抵抗素子として用いたことを特徴
とする半導体集積回路装置。 - 【請求項３】 同一半導体基板上に、メモリセルアレイ
および周辺回路を有するＤＲＡＭ部と、ロジック部とを
形成した半導体集積回路装置であって、 前記ＤＲＡＭ部のメモリセルのプレート電極を形成する
導電層を、前記ＤＲＡＭ部の周辺回路および前記ロジッ
ク部のうちの第１および第２の所定の領域にも配置し、
前記第１の所定の領域に配置した前記導電層をシリサイ
ド化して配線として用いるとともに、前記第２の所定の
領域に配置した前記導電層を抵抗素子として用いたこと
を特徴とする半導体集積回路装置。 - 【請求項４】 導電層からなる抵抗素子は、ロジック部
内におけるアナログ回路内の抵抗素子であることを特徴
とする請求項２または３記載の半導体集積回路装置。 - 【請求項５】 導電層からなる抵抗素子は、ＤＲＡＭ部
の周辺回路のセルフリフレッシュ機能を有する回路内の
抵抗素子であることを特徴とする請求項２または３記載
の半導体集積回路装置。 - 【請求項６】 同一半導体基板上に、メモリセルアレイ
および周辺回路を有するＤＲＡＭ部と、ロジック部とを
形成した半導体集積回路装置の製造方法であって、 前記半導体基板上に導電層を形成してパターン化するこ
とにより、前記導電層の一部のパターンからなる前記Ｄ
ＲＡＭ部のメモリセルのプレート電極を形成すると同時
に、前記ＤＲＡＭ部の周辺回路および前記ロジック部の
うちの所定の領域に前記導電層パターンを形成する工程
と、 前記ＤＲＡＭ部の周辺回路および前記ロジック部のうち
の所定の領域に形成した前記導電層パターンの一部また
は全部をシリサイド化する工程と を含むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項７】 導電層パターンの一部または全部をシリ
サイド化する際に、ＤＲＡＭ部の周辺回路およびロジッ
ク部に形成されるＭＯＳトランジスタのゲート電極およ
びソース／ドレイン領域表面のうち少なくとも一方のシ
リサイド化も同時に行うことを特徴とする請求項６記載
の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25102998A JP3376284B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25102998A JP3376284B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082802A JP2000082802A (ja) | 2000-03-21 |
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Family
ID=17216565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25102998A Expired - Fee Related JP3376284B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3376284B2 (ja) |
-
1998
- 1998-09-04 JP JP25102998A patent/JP3376284B2/ja not_active Expired - Fee Related
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