JP3376284B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Description
および周辺回路からなるDRAM部と、CPUや変換回
路などのロジック部とを混載した半導体集積回路装置お
よびその製造方法に関する。
Uや変換回路等のロジック部とについては、個々に製造
プロセスが確立されているため、それぞれ別のチップと
して製造し、製造後の複数のチップを使用してシステム
化することが多かった。しかし近年、高性能化と低コス
ト化のために、従来別々にチップを製造していたDRA
M部とロジック部を、1チップ上に混載してシステム化
を実現したいという要望が高まってきた。
M部とロジック部をそのまま混載すると、それぞれ特有
のプロセスをもっているため相容れない工程が多くな
る。例えば、従来の汎用DRAMではポリシリコン層を
シリサイド化する工程を使用しないが、ロジック部では
最近シリサイド化工程を使用するのが一般的であるとい
う違いもある。そこで、ロジック部とDRAM部とに使
用する工程の両方を利用して回路を形成することによ
り、無駄のない、効率のよい設計を行なうことが必要と
なる。
の効率化を図ることのできるDRAM部およびロジック
部を混載した半導体集積回路装置およびその製造方法を
提供することである。
積回路装置は、同一半導体基板上に、メモリセルアレイ
および周辺回路を有するDRAM部と、ロジック部とを
形成した半導体集積回路装置であって、DRAM部のメ
モリセルのプレート電極を形成する導電層を、DRAM
部の周辺回路およびロジック部のうちの所定の領域にも
配置し、この所定の領域に配置した導電層をシリサイド
化して配線として用いたことを特徴とする。
ルのプレート電極と同じ導電層をDRAM部の周辺回路
およびロジック部のうちの所定の領域に配置し、シリサ
イド化して配線として用いることにより、配線にプレー
ト電極と同じ導電層を用いるため、工程の簡略化を図れ
るとともに、設計の効率化を図れる。また、配線層の種
類が多くなり、設計の自由度が増し、回路面積の縮小を
図ることができる。
一半導体基板上に、メモリセルアレイおよび周辺回路を
有するDRAM部と、ロジック部とを形成した半導体集
積回路装置であって、DRAM部のメモリセルのプレー
ト電極を形成する導電層を、DRAM部の周辺回路およ
びロジック部のうちの所定の領域にも配置し、この所定
の領域に配置した導電層を抵抗素子として用いたことを
特徴とする。
ルのプレート電極と同じ導電層をDRAM部の周辺回路
およびロジック部のうちの所定の領域に配置し、抵抗素
子として用いることにより、プレート電極と抵抗素子を
同時に形成でき工程の簡略化を図れるとともに、設計の
効率化を図れる。請求項3記載の半導体集積回路装置
は、同一半導体基板上に、メモリセルアレイおよび周辺
回路を有するDRAM部と、ロジック部とを形成した半
導体集積回路装置であって、DRAM部のメモリセルの
プレート電極を形成する導電層を、DRAM部の周辺回
路およびロジック部のうちの第1および第2の所定の領
域にも配置し、第1の所定の領域に配置した導電層をシ
リサイド化して配線として用いるとともに、第2の所定
の領域に配置した導電層を抵抗素子として用いたことを
特徴とする。
両方の作用効果が得られる。請求項4記載の半導体集積
回路装置は、請求項2または3記載の半導体集積回路装
置において、導電層からなる抵抗素子は、ロジック部内
におけるアナログ回路内の抵抗素子であることを特徴と
する。
レート電極と同じ工程で、ロジック部のDA変換回路,
AD変換回路,PLL回路等のアナログ回路内の抵抗素
子を形成できる。請求項5記載の半導体集積回路装置
は、請求項2または3記載の半導体集積回路装置におい
て、導電層からなる抵抗素子は、DRAM部の周辺回路
のセルフリフレッシュ機能を有する回路内の抵抗素子で
あることを特徴とする。
レート電極と同じ工程で、DRAM部の周辺回路のセル
フリフレッシュ機能を有する回路内の抵抗素子を形成で
きる。請求項6記載の半導体集積回路装置の製造方法
は、同一半導体基板上に、メモリセルアレイおよび周辺
回路を有するDRAM部と、ロジック部とを形成した半
導体集積回路装置の製造方法であって、半導体基板上に
導電層を形成してパターン化することにより、導電層の
一部のパターンからなるDRAM部のメモリセルのプレ
ート電極を形成すると同時に、DRAM部の周辺回路お
よびロジック部のうちの所定の領域に導電層パターンを
形成する工程と、DRAM部の周辺回路およびロジック
部のうちの所定の領域に形成した導電層パターンの一部
または全部をシリサイド化する工程とを含むことを特徴
とする。この製造方法によれば、DRAM部のメモリセ
ルのプレート電極と同じ導電層からなる導電層パターン
をDRAM部の周辺回路およびロジック部のうちの所定
の領域に形成するため、その導電層パターンを抵抗素子
として用いることができ、プレート電極と抵抗素子を同
時に形成でき工程の簡略化を図れるとともに、設計の効
率化を図れる。
をシリサイド化することにより配線として用いることが
できる。すなわち、導電層パターンのシリサイド化され
た部分とシリサイド化していない部分とのシート抵抗値
の違いにより配線と抵抗素子に分けて利用できる。配線
や抵抗素子にプレート電極と同じ導電層を用いるため、
工程の簡略化を図れるとともに設計の効率化を図れる。
また、配線層の種類が多くなり、設計の自由度が増し、
回路面積の縮小を図ることができる。
方法は、請求項6記載の半導体集積回路装置の製造方法
において、導電層パターンの一部または全部をシリサイ
ド化する際に、DRAM部の周辺回路およびロジック部
に形成されるMOSトランジスタのゲート電極およびソ
ース/ドレイン領域表面のうち少なくとも一方のシリサ
イド化も同時に行うことを特徴とする。
化を、MOSトランジスタのゲート電極やソース/ドレ
イン領域表面のシリサイド化と同時に行うことにより、
さらに工程の簡略を図ることができる。
て図面を参照しながら説明する。図1は本発明の実施の
形態における半導体集積回路装置の概略構成図であり、
メモリセルアレイおよび周辺回路からなるDRAM部と
ロジック部との混載型の半導体集積回路装置を示してい
る。図1において、11は本発明の半導体集積回路装
置、12はDRAM部、13はロジック部、14はDR
AM部12内部のセルフリフレッシュ機能のための発振
回路、15はパッド、16はDA(デジタル・アナロ
グ)変換回路、17はAD(アナログ・デジタル)変換
回路、18はPLL回路を示している。
路図である。図2において、D1、D2はダイオード、
P1、P2、P3はPMOSトランジスタ、N1、N2
はNMOSトランジスタ、R1、R2は抵抗素子、C1
はコンデンサ素子、21はNAND回路、INは入力端
子、OUTは出力端子を示している。ダイオードD1、
D2は電源とグラウンド間にノードS1で直列に接続さ
れている。PMOSトランジスタP3はソースが電源
に、ゲートが入力端子INに、ドレインがノードS1に
接続されている。PMOSトランジスタP1とNMOS
トランジスタN1はCMOSインバータ200を構成
し、インバータ200の入力はノードS1に、出力はノ
ードS2に接続されている。また、PMOSトランジス
タP2とNMOSトランジスタN2はCMOSインバー
タ201を構成し、インバータ201の入力はノードS
2に、出力はノードS3に接続されている。NAND回
路21は、入力端子INとノードS3を入力とし、出力
は出力端子OUTに接続されている。ノードS1とノー
ドS4の間には抵抗素子R1が、ノードS4と出力端子
OUTの間には抵抗素子R2が接続されており、ノード
S3とノードS4の間にはコンデンサ素子C1が接続さ
れている。
電圧を“L(ロー)”から“H(ハイ)”にすると、コ
ンデンサ素子C1により、出力端子OUTでの波形に発
振を起こすことができ、その発振のパルス幅を抵抗素子
R1、R2およびコンデンサ素子C1の大きさにより制
御することができる。出力端子OUTでのパルスをセル
フリフレッシュ機能等に使用するためには、抵抗素子R
1、R2が大きな抵抗値をもっていることが必要であ
る。
DRAM部12のメモリセル部分と、発振回路14の代
表的な部分(図2の回路図中の一部の領域A1)の平面
図である。また、図4は図3の平面図におけるI−I′
線での断面図である。図3および図4において、400
はDRAMセル領域(DRAM部12のメモリセル領
域)、404は図2中の一部の領域A1、401は図2
のNMOSトランジスタN1を形成したNMOSトラン
ジスタ領域、402はポリシリコン配線領域、403は
図2の抵抗素子R1を形成した抵抗素子領域、50はコ
ンタクト、51は基板、52は深いNウェル、53は浅
いNウェル、54はPウェル、55はフィールド酸化
膜、56,63はソース領域、57,64はドレイン領
域、58は第1ポリシリコン層からなるゲート電極,6
2はシリサイド化された第1ポリシリコン層からなるゲ
ート電極、59は第2ポリシリコン層からなるストレー
ジ電極、60は第3ポリシリコン層(導電層)からなる
プレート電極、67はシリサイド化された第3ポリシリ
コン層からなる配線、70は第3ポリシリコン層からな
る抵抗素子(図2の抵抗素子R1に相当)、61,6
5,66,68,69,71,72は第1配線層であ
る。
は、深いNウェル52上のPウェル54上に形成されて
おり、第1ポリシリコン層からなるゲート電極58と、
拡散層からなるソース領域56およびドレイン領域57
と、第2ポリシリコン層からなるストレージ電極59
と、第3ポリシリコン層からなるプレート電極60とを
備えている。なお、図4では明示されていないが、スト
レージ電極59とプレート電極60との間には誘電体膜
が形成されている。また、ゲート電極58はワードライ
ンを構成し、第1配線層61はドレイン領域57にコン
タクトを介して接続されて、ビットラインを構成してい
る。
Sトランジスタは、基板51上のPウェル54上に形成
されており、シリサイド化された第1ポリシリコン層か
らなるゲート電極62と、表面がシリサイド化された拡
散層からなるソース領域63およびドレイン領域64と
を備え、ゲート電極62はコンタクトを介して第1配線
層71に接続され(図3)、ソース領域63はコンタク
トを介して第1配線層65に接続され、ドレイン領域6
4はコンタクトを介して第1配線層66に接続されてい
る。
ド酸化膜55の上部で、シリサイド化された第3ポリシ
リコン層により配線67が形成され、この配線67は2
箇所のコンタクトを介して第1配線層68,65に接続
されている。抵抗素子領域403は、フィールド酸化膜
55の上部で、第3ポリシリコン層により抵抗素子70
が形成され、この抵抗素子70は2箇所のコンタクトを
介して第1配線層71,72に接続されている。すなわ
ち、第1配線層71と第1配線層72に接続された2箇
所のコンタクト間の第3ポリシリコン層による電気抵抗
を利用して、抵抗素子70を形成している。抵抗素子7
0は、NMOSトランジスタのゲート電極62と、第1
配線層71にて接続されている。なお、抵抗素子70
は、実際は図3に示すように蛇行して配置されている
が、図4では正確な断面を示しておらず、簡単化して示
している。
費はなく、常時所定電圧(例えば電源電圧の約1/2の
電圧)を印加しておくだけでよいため、第1ポリシリコ
ン層や第2ポリシリコン層に比べて、プレート電極60
を構成する第3ポリシリコン層は薄く形成される。従っ
てシート抵抗値が第1ポリシリコン層や第2ポリシリコ
ン層に比べて高くなり、抵抗素子として使用することが
有効となる。
ト電極60を構成している第3ポリシリコン層と同じ工
程で生成されたポリシリコン層にさらに、TiSi2 層
を堆積することにより、シリサイド化を行なったもので
ある。シリサイド化されたポリシリコン層は、シリサイ
ド化前と比較するとシート抵抗値は約10分の1にな
る。そのため、配線として使用することが可能となる。
態の半導体集積回路装置の製造方法について、図5を参
照しながら説明する。図5(a),(b),(c)は本
発明の実施の形態の半導体集積回路装置の製造方法を示
す工程断面図であり、ここでは図4の断面図に対応した
製造工程について説明する。なお、層間絶縁膜の形成や
その開口等は公知の方法により形成されるものとして詳
細な説明を省略し、以下では主要部の形成について詳細
に説明する。また、図5においても図4同様に、抵抗素
子70は、正確な断面を示しておらず、簡単化して示し
ている。
上にDRAMセル側で使用する深いNウェル52を形成
し、その上のPウェル54と基板1上のPウェル54、
および深いNウェル52上の浅いNウェル53を形成す
る。次に、フィールド酸化膜55を形成した後、ゲート
酸化膜を形成し、その後、第1ポリシリコン層を堆積し
所定のパターンにエッチングして、DRAMセルのゲー
ト電極58とNMOSトランジスタのゲート電極62を
形成する。ゲート電極58,62をマスクに拡散層を形
成してソース領域56,63およびドレイン領域57,
64とする。
に示すように、第2ポリシリコン層を堆積し所定のパタ
ーンにエッチングして、DRAMセルのストレージ電極
59を形成する。ストレージ電極59上に誘電体膜(図
示せず)を形成した後、第3ポリシリコン層を堆積し所
定のパターンにエッチングして、DRAMセルのプレー
ト電極60を形成すると同時に、フィールド酸化膜55
上部に配線用ポリシリコン層67′および抵抗素子70
を形成する。
化膜73をTEOS成長により形成後、配線に使用しな
い第3ポリシリコン層にはフォトレジストのマスクA2
(図5では、マスク領域をA2として示している)をし
た状態で酸化膜73を除去し、TiSi2 層を堆積し
て、配線用ポリシリコン層67′をシリサイド化して配
線67とするとともに、NMOSトランジスタのゲート
電極62,ソース領域63およびドレイン領域64をシ
リサイド化する。
後、第1配線層61,65,66,68,69,71,
72を形成して図4に示す断面図となる。以上のように
本実施の形態によれば、基板51上に、DRAMセル
と、NMOSトランジスタと、DRAMセルのプレート
電極60にも用いられる第3ポリシリコン層をシリサイ
ド化して形成した配線67と、第3ポリシリコン層から
なる抵抗素子70を形成している。配線67と抵抗素子
70は、プレート電極60を形成する第3ポリシリコン
層を用いて形成するため、DRAM特有の工程を有効に
活用し、工程の簡略化を図ることができるとともに、設
計の効率化を図ることができる。
極62やソース領域63およびドレイン領域64のシリ
サイド化と同時に、配線67となる配線用ポリシリコン
層67′のシリサイド化を行うため、既存の工程を有効
に活用し、工程の簡略化に寄与する。すなわち、ポリシ
リコン層をシリサイド化する工程は、従来の汎用DRA
Mでは使用せず、ロジック部では使用するのが一般的で
あり、本実施の形態では、DRAMセルのプレート電極
60にも用いられる第3ポリシリコン層を、DRAM部
12の周辺回路(発振回路14)に形成し、マスクA2
および酸化膜73を用いてシリサイド化を行う領域と行
わない領域とに分け、元来ロジック部の工程であるシリ
サイド化を行うことにより、第3ポリシリコン層を用い
た配線67と抵抗素子70を形成でき、このように元来
のロジック部の工程とDRAM特有の工程との両方を利
用して回路を形成することにより、無駄のない、効率の
よい設計をし、工程の簡略化を図ることができるもので
ある。
60と同じ第3ポリシリコン層を用いた配線67および
抵抗素子70をDRAM部12中の発振回路14で使用
する例を示したが、DRAM部12中の他の周辺回路
や、ロジック部13におけるDA変換回路16,AD変
換回路17,PLL回路18等のアナログ回路でも同様
に使用できる。
極60と同じ第3ポリシリコン層を、配線67および抵
抗素子70に使用する例を示したが、配線のみまたは抵
抗素子のみに使用してもよいことはいうまでもない。な
お、上記実施の形態では、シリサイド化をTiSi2 を
使用して説明したが、これに限定されるものではない。
リコン層を用いて配線67を形成するため、配線層の種
類が多くなり、設計の自由度が増し、回路面積の縮小を
図ることができる。このことを、さらに図6を参照しな
がら説明する。図6は上記実施の形態の半導体集積回路
装置における他の領域(例えばロジック部13の配線密
集領域)の平面図である。図6において、81,82,
83は第1配線層61等と同層の第1配線層、84は第
1配線層81,82,83より上部に絶縁膜を介して形
成された第2配線層、85,86,87は第2配線層8
4より上部に絶縁膜を介して形成された第3配線層、8
8はゲート電極58等と同層の第1ポリシリコン層から
なる配線、89は配線67と同様にシリサイド化された
第3ポリシリコン層からなる配線、90はコンタクトで
ある。
2,83の上部にはそれらと平行に第2配線層84が配
置され、また第1配線層82,83および第2配線層8
4の上部にはそれらと交差するように第3配線層85,
86,87が配置されている。また、第1配線層83と
第1配線層81との間には第1配線層82があり、この
第1配線層82を避けて第1配線層83と第1配線層8
1とを、コンタクト90およびシリサイド化された第3
ポリシリコン層からなる配線89により接続している。
けて第1配線層83と第1配線層81とを接続するため
に、プレート電極60(図3〜図5)と同じ第3ポリシ
リコン層からなる配線89を用いることにより、配置配
線を行なう自由度がひろがり、面積縮小を図ることがで
きる。
部のメモリセルのプレート電極と同じ導電層を、DRA
M部の周辺回路やロジック部に形成することにより、抵
抗素子として用いることができる。また、DRAM部の
周辺回路やロジック部に形成したプレート電極と同じ導
電層をシリサイド化して配線として用いることができ
る。このように、プレート電極と同じ導電層を用いてD
RAM部の周辺回路やロジック部に抵抗素子や配線を形
成することができるため、工程の簡略化を図ることがで
きるとともに、設計の効率化を図ることができる。ま
た、プレート電極と同じ導電層を用いて配線を形成する
ことにより、配線層の種類が多くなり、設計の自由度が
増し、回路面積の縮小を図ることができる。
置の概略構成図である。
発振回路の代表的な部分の平面図である。
置の製造方法を示す工程断面図である。
置の他の領域の平面図である。
層 81,82,83 第1配線層 84 第2配線層 85,86,87 第3配線層 88 配線 89 配線 90 コンタクト
Claims (7)
- 【請求項1】 同一半導体基板上に、メモリセルアレイ
および周辺回路を有するDRAM部と、ロジック部とを
形成した半導体集積回路装置であって、 前記DRAM部のメモリセルのプレート電極を形成する
導電層を、前記DRAM部の周辺回路および前記ロジッ
ク部のうちの所定の領域にも配置し、この所定の領域に
配置した前記導電層をシリサイド化して配線として用い
たことを特徴とする半導体集積回路装置。 - 【請求項2】 同一半導体基板上に、メモリセルアレイ
および周辺回路を有するDRAM部と、ロジック部とを
形成した半導体集積回路装置であって、 前記DRAM部のメモリセルのプレート電極を形成する
導電層を、前記DRAM部の周辺回路および前記ロジッ
ク部のうちの所定の領域にも配置し、この所定の領域に
配置した前記導電層を抵抗素子として用いたことを特徴
とする半導体集積回路装置。 - 【請求項3】 同一半導体基板上に、メモリセルアレイ
および周辺回路を有するDRAM部と、ロジック部とを
形成した半導体集積回路装置であって、 前記DRAM部のメモリセルのプレート電極を形成する
導電層を、前記DRAM部の周辺回路および前記ロジッ
ク部のうちの第1および第2の所定の領域にも配置し、
前記第1の所定の領域に配置した前記導電層をシリサイ
ド化して配線として用いるとともに、前記第2の所定の
領域に配置した前記導電層を抵抗素子として用いたこと
を特徴とする半導体集積回路装置。 - 【請求項4】 導電層からなる抵抗素子は、ロジック部
内におけるアナログ回路内の抵抗素子であることを特徴
とする請求項2または3記載の半導体集積回路装置。 - 【請求項5】 導電層からなる抵抗素子は、DRAM部
の周辺回路のセルフリフレッシュ機能を有する回路内の
抵抗素子であることを特徴とする請求項2または3記載
の半導体集積回路装置。 - 【請求項6】 同一半導体基板上に、メモリセルアレイ
および周辺回路を有するDRAM部と、ロジック部とを
形成した半導体集積回路装置の製造方法であって、 前記半導体基板上に導電層を形成してパターン化するこ
とにより、前記導電層の一部のパターンからなる前記D
RAM部のメモリセルのプレート電極を形成すると同時
に、前記DRAM部の周辺回路および前記ロジック部の
うちの所定の領域に前記導電層パターンを形成する工程
と、 前記DRAM部の周辺回路および前記ロジック部のうち
の所定の領域に形成した前記導電層パターンの一部また
は全部をシリサイド化する工程と を含むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項7】 導電層パターンの一部または全部をシリ
サイド化する際に、DRAM部の周辺回路およびロジッ
ク部に形成されるMOSトランジスタのゲート電極およ
びソース/ドレイン領域表面のうち少なくとも一方のシ
リサイド化も同時に行うことを特徴とする請求項6記載
の半導体集積回路装置の製造方法。
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1998
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