JP4565825B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
(a)前記第1MISFET形成領域の前記半導体基板に第1ウエルを形成する工程、
(b)前記第2MISFET形成領域の前記半導体基板に第2ウエルを形成する工程、
(c)前記容量素子形成領域の前記半導体基板に第3ウエルを形成する工程、
(d)前記第1ウエル上に第1ゲート絶縁膜を形成する工程、
(e)前記第2および第3ウエル上に、前記第1ゲート絶縁膜よりも膜厚の厚い第2ゲート絶縁膜を形成する工程、
(f)前記第1MISFET形成領域の前記第1ゲート絶縁膜上に第1ゲート電極を形成する工程、
(g)前記第2MISFET形成領域の前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程、
(h)前記容量素子形成領域の前記第2ゲート絶縁膜上に第3ゲート電極を形成する工程、
を有し、
前記第3ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第3ゲート電極は、他方の電極として作用するものである。
本実施形態の半導体集積回路装置は、本発明をCMOS(Complementary Metal Oxide Semiconductor)ゲートアレイに適用した例である。このCMOSゲートアレイが形成された半導体チップを図1に示す。
前述したPLL回路3の容量素子C1は、図20に示すようなnチャネル型MISFETで構成してもよい。この容量素子C1は、基板1のp型ウエル7に形成され、主としてゲート酸化膜9B、ゲート電極10Eおよびn+型半導体領域13によって構成される。
前記実施の形態1、2では、CMOSゲートアレイに適用した場合について説明したが、例えば図26に示すような、論理ブロック、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)などのマクロセルを備えたスタンダードセル方式の特定用途向けLSIに適用することもできる。この場合も、入出力バッファ回路4を構成するMISFET、あるいはDRAMやSRAMのメモリセルを構成するMISFETQM ,QS と同じ厚いゲート酸化膜9Bを使ってアナログPLL回路内のアナログ回路用容量素子を形成することにより、前記実施の形態1と同様の効果を得ることができる。
1 半導体基板
2 基本セル
3 アナログPLL回路
4 入出力(I/O)バッファ回路
5 素子分離溝
6 酸化シリコン膜
7 p型ウエル
8 n型ウエル
9 ゲート酸化膜
9A ゲート酸化膜(薄いゲート酸化膜)
9B ゲート酸化膜(厚いゲート酸化膜)
10A〜10E ゲート電極
11 n-型半導体領域
12 p-型半導体領域
13 n+型半導体領域(ソース、ドレイン)
14 p+型半導体領域(ソース、ドレイン)
15 窒化シリコン膜
16 サイドウォールスペーサ
17 酸化シリコン膜
18〜22 コンタクトホール
23 プラグ電極
24〜30 配線
31 酸化シリコン膜
41 フォトレジスト膜
42 多結晶シリコン膜
43、44 フォトレジスト膜
45 WN膜
46 W膜
47 フォトレジスト膜
48〜54 配線溝
60 フォトレジスト膜
61 絶縁膜
BP ボンディングパッド
C1〜C3容量素子
C.C.O. 発振回路
C.P. チャージポンプ回路
PFC 位相比較器
TI 時間−電流変換回路
VI1〜VI3 電圧−電流変換回路
Claims (13)
- 半導体基板の第1MISFET形成領域、第2MISFET形成領域、第3MISFET形成領域および容量素子形成領域に、それぞれ第1MISFET、第2MISFET、第3MISFETおよび容量素子を備える半導体集積回路装置の製造方法であって、
(a)前記第1MISFET形成領域の前記半導体基板に、第2導電型の第1ウエルを形成する工程、
(b)前記第2MISFET形成領域の前記半導体基板に、前記第2導電型とは反対の導電型である第1導電型の第2ウエルを形成する工程、
(c)前記容量素子形成領域の前記半導体基板に、第2導電型の第3ウエルを形成する工程、
(d)前記第3MISFET形成領域の前記半導体基板に、第2導電型の第4ウエルを形成する工程、
(e)前記(c)工程後に、前記第3ウエルに、第1導電型を示す不純物を導入する工程、
(f)前記(e)工程後に、前記第1ウエル上に第1ゲート絶縁膜を形成する工程、
(g)前記(e)工程後に、前記第2、第3および第4ウエル上に、前記第1ゲート絶縁膜よりも膜厚の厚い第2ゲート絶縁膜を形成する工程、
(h)前記第1ゲート絶縁膜上および前記第2ゲート絶縁膜上に多結晶シリコン膜を形成する工程、
(i)前記多結晶シリコン膜に選択的にイオン注入することで、第1導電型の領域と第2導電型の領域とを形成した後、前記多結晶シリコン膜を選択的にパターニングすることで、前記第1MISFET形成領域の前記第1ゲート絶縁膜上に第1導電型の第1ゲート電極を形成し、前記第2MISFET形成領域の前記第2ゲート絶縁膜上に第2導電型の第2ゲート電極を形成し、前記容量素子形成領域の前記第2ゲート絶縁膜上に第1導電型の第3ゲート電極を形成し、且つ、前記第3MISFET形成領域の前記第2ゲート絶縁膜上に第1導電型の第4ゲート電極を形成する工程、
を有し、
前記第3ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第3ゲート電極は、他方の電極として作用することを特徴とする半導体集積回路装置の製造方法。 - 半導体基板の第1MISFET形成領域、第2MISFET形成領域、第3MISFET形成領域および容量素子形成領域に、それぞれ第1MISFET、第2MISFET、第3MISFETおよび容量素子を備える半導体集積回路装置の製造方法であって、
(a)前記第1MISFET形成領域の前記半導体基板に、第1導電型の第1ウエルを形成する工程、
(b)前記第2MISFET形成領域の前記半導体基板に、第1導電型の第2ウエルを形成する工程、
(c)前記容量素子形成領域の前記半導体基板に、第1導電型の第3ウエルを形成する工程、
(d)前記第3MISFET形成領域の前記半導体基板に、前記第1導電型とは反対の導電型である第2導電型の第4ウエルを形成する工程、
(e)前記第1ウエル上に第1ゲート絶縁膜を形成する工程、
(f)前記第2、第3および第4ウエル上に、前記第1ゲート絶縁膜よりも膜厚の厚い第2ゲート絶縁膜を形成する工程、
(g)前記第1ゲート絶縁膜上および前記第2ゲート絶縁膜上に多結晶シリコン膜を形成する工程、
(h)前記多結晶シリコン膜に選択的にイオン注入することで、第1導電型の領域と第2導電型の領域とを形成した後、前記多結晶シリコン膜を選択的にパターニングすることで、前記第1MISFET形成領域の前記第1ゲート絶縁膜上に第2導電型の第1ゲート電極を形成し、前記第2MISFET形成領域の前記第2ゲート絶縁膜上に第2導電型の第2ゲート電極を形成し、前記容量素子形成領域の前記第2ゲート絶縁膜上に第1導電型の第3ゲート電極を形成し、且つ、前記第3MISFET形成領域の前記第2ゲート絶縁膜上に第1導電型の第4ゲート電極を形成する工程、
を有し、
前記第3ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第3ゲート電極は、他方の電極として作用することを特徴とする半導体集積回路装置の製造方法。 - 半導体基板の第1MISFET形成領域、第2MISFET形成領域、第3MISFET形成領域および容量素子形成領域に、それぞれ第1MISFET、第2MISFET、第3MISFETおよび容量素子を備える半導体集積回路装置の製造方法であって、
(a)前記第1MISFET形成領域の前記半導体基板に、第1導電型の第1ウエルを形成する工程、
(b)前記第2MISFET形成領域の前記半導体基板に、第1導電型の第2ウエルを形成する工程、
(c)前記容量素子形成領域の前記半導体基板に、第1導電型の第3ウエルを形成する工程、
(d)前記第3MISFET形成領域の前記半導体基板に、前記第1導電型とは反対の導電型である第2導電型の第4ウエルを形成する工程、
(e)前記第1ウエル上に第1ゲート絶縁膜を形成する工程、
(f)前記第2、第3および第4ウエル上に、前記第1ゲート絶縁膜よりも膜厚の厚い第2ゲート絶縁膜を形成する工程、
(g)前記第1ゲート絶縁膜上および前記第2ゲート絶縁膜上に多結晶シリコン膜を形成する工程、
(h)前記多結晶シリコン膜に選択的にイオン注入することで、第1導電型の領域と第2導電型の領域とを形成した後、前記多結晶シリコン膜を選択的にパターニングすることで、前記第1MISFET形成領域の前記第1ゲート絶縁膜上に第2導電型の第1ゲート電極を形成し、前記第2MISFET形成領域の前記第2ゲート絶縁膜上に第2導電型の第2ゲート電極を形成し、前記容量素子形成領域の前記第2ゲート絶縁膜上に第1導電型の第3ゲート電極を形成し、且つ、前記第3MISFET形成領域の前記第2ゲート絶縁膜上に第1導電型の第4ゲート電極を形成する工程、
(i)前記(h)工程後に、前記第1および第2ウエルにイオン注入することで、それぞれ第2導電型の第1および第2半導体領域を形成する工程、
(j)前記(h)工程後に、前記第3および第4ウエルにイオン注入することで、それぞれ第1導電型の第3および第4半導体領域を形成する工程、
を有し、
前記第3ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第3ゲート電極は、他方の電極として作用することを特徴とする半導体集積回路装置の製造方法。 - 半導体基板の第1MISFET形成領域、第2MISFET形成領域、第3MISFET形成領域および容量素子形成領域に、それぞれ第1MISFET、第2MISFET、第3MISFETおよび容量素子を備える半導体集積回路装置の製造方法であって、
(a)前記第1MISFET形成領域の前記半導体基板に、第2導電型の第1ウエルを形成する工程、
(b)前記第2MISFET形成領域の前記半導体基板に、前記第2導電型とは反対の導電型である第1導電型の第2ウエルを形成する工程、
(c)前記容量素子形成領域の前記半導体基板に、第2導電型の第3ウエルを形成する工程、
(d)前記第3MISFET形成領域の前記半導体基板に、第2導電型の第4ウエルを形成する工程、
(e)前記(c)工程後に、前記第3ウエルに、第1導電型を示す不純物を導入する工程、
(f)前記(e)工程後に、前記第1ウエル上に第1ゲート絶縁膜を形成する工程、
(g)前記(e)工程後に、前記第2、第3および第4ウエル上に、前記第1ゲート絶縁膜よりも膜厚の厚い第2ゲート絶縁膜を形成する工程、
(h)前記第1ゲート絶縁膜上および前記第2ゲート絶縁膜上に多結晶シリコン膜を形成する工程、
(i)前記多結晶シリコン膜に選択的にイオン注入することで、第1導電型の領域と第2導電型の領域とを形成した後、前記多結晶シリコン膜を選択的にパターニングすることで、前記第1MISFET形成領域の前記第1ゲート絶縁膜上に第1導電型の第1ゲート電極を形成し、前記第2MISFET形成領域の前記第2ゲート絶縁膜上に第2導電型の第2ゲート電極を形成し、前記容量素子形成領域の前記第2ゲート絶縁膜上に第1導電型の第3ゲート電極を形成し、且つ、前記第3MISFET形成領域の前記第2ゲート絶縁膜上に第1導電型の第4ゲート電極を形成する工程、
(j)前記(i)工程後に、前記第1、第3および第4ウエルにイオン注入することで、それぞれ第1導電型の第1、第3および第4半導体領域を形成する工程、
(k)前記(i)工程後に、前記第2ウエルにイオン注入することで、第2導電型の第2半導体領域を形成する工程、
を有し、
前記第3ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第3ゲート電極は、他方の電極として作用することを特徴とする半導体集積回路装置の製造方法。 - 請求項3または4記載の半導体集積回路装置の製造方法において、さらに、
前記容量素子上に絶縁膜を形成する工程と、
前記絶縁膜中に、前記第3半導体領域と接続するプラグを形成する工程と、
前記絶縁膜上に、前記プラグと接続する配線を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1〜5のいずれか一項に記載の半導体集積回路装置の製造方法において、さらに、
前記第1、第2、第3および第4ゲート電極の前記多結晶シリコン膜上に、シリサイド膜を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項3または4記載の半導体集積回路装置の製造方法において、
前記第1、第2および第4半導体領域は、それぞれ前記第1、第2および第3MISFETのソース・ドレイン領域の一部を構成することを特徴とする半導体集積回路装置の製造方法。 - 請求項1〜7のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする半導体集積回路装置の製造方法。 - 請求項1または4記載の半導体集積回路装置の製造方法において、
前記(c)工程および前記(d)工程は、同工程で行われることを特徴とする半導体集積回路装置の製造方法。 - 請求項2または3記載の半導体集積回路装置の製造方法において、
前記(b)工程および前記(c)工程は、同工程で行われることを特徴とする半導体集積回路装置の製造方法。 - 請求項1〜10のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第2ゲート絶縁膜は、酸化シリコン膜で形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項11記載の半導体集積回路装置の製造方法において、
前記第2ゲート絶縁膜を形成する際に、窒化処理が施されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1〜12のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第1ゲート絶縁膜の膜厚は、3nm以下であることを特徴とする半導体集積回路装置の製造方法。
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