JPH06177330A - 半導体装置 - Google Patents
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Abstract
板電源VBBとの間、並びに、各電源VCC及び入力端子2
と接地電源GND又は基板電源VBBとの間に挿入する。 【効果】 接地電源GNDとは別に基板電源VBBを供給
する集積回路においても、静電気によって寄生ダイオー
ド等に逆方向の高電圧が印加されて接合面が破壊される
ようなことがなくなるので、静電気破壊強度を大幅に向
上させることができるようになる。
Description
に、接地電源の電位とは異なる基板電位を有するモノリ
シック半導体集積回路の静電気保護回路に関する。
般的なモノリシック半導体集積回路の静電気保護回路を
図19及び図20に示す。この静電気保護回路は、EOS/
ESD SYMPOSIUM,1981におけるTerry V. Hulettの"ON CHI
P PROTECTION OF HIGH DENSITYNMOS DEVICES"の中でも
示されているものであり、現在に至るまでMOS半導体
装置の代表的な静電気保護手法として広く採用されてい
る。
に、入力端子11と内部回路12との間に抵抗13を挿
入すると共に、この抵抗13と内部回路12と間のA点
をMOSトランジスタ14を介して接地電源GNDに接
続したものである。抵抗13は、静電気電流を制限する
ために挿入されている。MOSトランジスタ14は、静
電気電流を接地電源に逃がすためのNチャンネルのMO
SFETであり、ドレインがA点に接続されると共に、
ソースとゲートが接地電源GNDに接続され、通常はO
FF状態となる。
ると、この高電圧が抵抗13を介してA点に至り、MO
Sトランジスタ14に印加される。ところが、MOSト
ランジスタ14は、このように極めて高い電圧が印加さ
れるとバイポーラトランジスタとして機能するようにな
り、パンチスルー[punch-through]現象によって低抵抗
で導通するようになる。従って、静電気電流が抵抗13
及びMOSトランジスタ14を介して接地電源GNDに
流出することになり、これによってA点に高い電圧が滞
留するのを防止し、内部回路12が静電気によって破壊
されるのを防止することができる。
した場合の例を示す図20に基づいて、上記静電気保護
動作をさらに詳細に説明する。P型半導体基板15は、
P型拡散層16及びメタル導体17を介して接地電源G
NDに接続されている。抵抗13は、N型拡散層18に
よって構成され、一端がメタル導体19を介して入力端
子11に接続されると共に、他端がメタル導体20に接
続されている。このメタル導体20は、抵抗13と内部
回路12との間のA点を構成する。MOSトランジスタ
14は、P型半導体基板15上に形成されたN型拡散層
21、22とこれらの間の上方に配置されたゲート電極
23とによって構成され、一方のN型拡散層21がA点
を構成するメタル導体20に接続されると共に、他方の
N型拡散層22がメタル導体17を介して接地電源GN
Dに接続されている。また、このMOSトランジスタ1
4のゲート電極23も接地電源GNDに接続されてい
る。
電気による高電圧が印加されると、MOSトランジスタ
14は、図示のNPNトランジスタ24として機能する
ようになり、N型拡散層21、22によるコレクタ−エ
ミッタ間がパンチスルー現象により低抵抗の導通状態と
なる。従って、静電気電流は、入力端子11からメタル
導体19、抵抗13のN型拡散層18、メタル導体2
0、N型拡散層21、22及びメタル導体17を通って
接地電源GNDに流出させることができるようになる。
がMOSトランジスタ14のブレークダウン電圧を超え
た時点でトリガされる。そして、このブレークダウン電
圧は、一般にはP型半導体基板15と抵抗13のN型拡
散層18との間のPN接合によって生じる寄生ダイオー
ド25の逆方向ブレークダウン電圧よりも小さい値であ
るため、この寄生ダイオード25がブレークダウンを起
こす前にMOSトランジスタ14がパンチスルー現象に
よって静電気電流を逃がすことができる。ところが、過
度の静電気電圧が印加された場合には、抵抗13の電圧
降下も大きくなるので、N型拡散層18におけるメタル
導体19との接続部分の電圧がこの寄生ダイオード25
の逆方向ブレークダウン電圧を超えてしまう場合があ
る。すると、静電気電流がこの寄生ダイオード25を逆
方向に流れてP型半導体基板15に至り、ここから接地
電源GNDに抜けることになるため、静電気電流の電力
損失の大部分がこの寄生ダイオード25に集中し、N型
拡散層18の接合面を破壊することになる。そこで、こ
のような破壊を防止するために、上記"ON CHIP PROTECT
ION OF HIGH DENSITY NMOS DEVICES"では、抵抗13を
ポリシリコンによって構成する提案がなされている。ま
た、特開平2−5478号公報には、N型拡散層18に
おけるメタル導体19との接続部分の下方に同じ導電型
でより濃度の薄い拡散層を深く設けることにより、寄生
ダイオード25の逆方向ブレークダウン電圧を向上させ
るようにした提案が開示されている。
容量が十分に大きければ、静電気電流を制限するための
抵抗13は省略することができる。
Nトランジスタ24としてのパンチスルー現象を用いる
ものであるため、ゲート電極23が特に重要な働きを行
わない。従って、このMOSトランジスタ14は、図2
1及び図22に示すように、P型半導体基板15上のN
型拡散層21、22の間にSiO2による素子分離層2
7を形成した単純な構造のNPNトランジスタ26に置
き換えることも可能となる。このようなNPNトランジ
スタ26の利用は米国特許4692781号公報に示さ
れ、同様な手法又は概念は特開昭59−51558号公
報や特開昭60−235451号公報、特開昭60−2
35452号公報及び特開平2−3957号公報にも開
示されている。
ss Memory]等のように、基板を接地電源とは異なる電位
に設定している集積回路の従来の静電気保護回路を図2
3及び図24に示す。
より正の電位を有する電源VCCに加えて、接地電源GN
Dよりも負の電位を有する基板電源VBBが供給されてい
る。このような集積回路の静電気保護回路も、図23に
示すように、基本的には基板を接地電源GNDの電位に
設定した上記図19の場合と同じであり、抵抗13と内
部回路12との間のA点をMOSトランジスタ14を介
して接地電源GNDに接続したものである。ただし、図
24に示すように、P型半導体基板15には接地電源G
NDは接続されず、基板電源VBBが接続されるようにな
っている。
て正の静電気が印加されたとすると(以下、これを「G
ND+モード」という)、図25に示すように、MOS
トランジスタ14がパンチスルー現象によって低抵抗の
導通状態となり、静電気電流が入力端子11から抵抗1
3及びこのMOSトランジスタ14を通って接地電源G
NDに流出し、前記の場合と同様に、内部回路12が保
護されることになる。
導体装置の静電気強度の評価方法としては、MIL規格
(MIL-STD 883C 3015)が世界的な業界標準として最も
一般的に用いられている。この規格は、100pFの容
量を適当な電圧に充電しておき、この電荷を1.5kΩ
の抵抗を介して半導体装置の端子に流入させて、半導体
装置が破壊に至る電圧を測定するものである。
した集積回路では、抵抗13の寄生ダイオード25やそ
の他の寄生ダイオードのアノードが接地電源GNDに接
続されているのに対して、この図23及び図24に示す
集積回路では、P型半導体基板15と各N型拡散層1
8、21、22及び28との間に生じる寄生ダイオード
25、29〜31のアノードが基板電源VBBに接続され
ることになる。即ち、寄生ダイオード25はP型半導体
基板15と抵抗13のN型拡散層18との間のPN接合
によって生じ、寄生ダイオード29はP型半導体基板1
5とMOSトランジスタ14のN型拡散層21との間の
PN接合によって生じ、寄生ダイオード30はP型半導
体基板15とMOSトランジスタ14のN型拡散層22
との間のPN接合によって生じ、寄生ダイオード31は
P型半導体基板15とN型拡散層28との間のPN接合
によって生じることになり、これらの寄生ダイオード2
5、29〜31のアノードとなるP型半導体基板15が
基板電源VBBに接続されている。
NDに対して負の静電気が印加されたとすると(以下、
これを「GND−モード」という)、図26に示すよう
に、寄生ダイオード30に逆方向ブレークダウン電圧以
上の電圧が印加されることになり、静電気電流がこの寄
生ダイオード30及び寄生ダイオード25並びに抵抗1
3を通って入力端子11に流出する。即ち、この場合に
は、MOSトランジスタ14が静電気電流の電流経路か
ら外れ保護素子として機能し得なくなり、しかも、寄生
ダイオード25は順方向であるが、寄生ダイオード30
には逆方向に大電流が流れることになる。従って、この
静電気電流による電力損失の大部分は、寄生ダイオード
30の接合面に集中することになり、逆方向ブレークダ
ウン電圧をBVjとし、静電気電流をIeとすると、こ
の電力損失はIe×BVjとなって、これが接合面の温
度を局所的に上昇させる。そして、この温度がシリコン
の一般的な融点温度である1415℃を超えると、接合
面の破壊が発生することになる。
GNDと接続するB点は、図27に示すように、アルミ
ニウムによるメタル導体17とN型拡散層22のコンタ
クトによって接続されている。従って、このコンタクト
抵抗が高い場合には発熱も多くなり、コンタクト部分で
の電力損失が静電気電流の二乗にコンタクト抵抗を乗じ
た大きさとなるため、静電気電流が大きくなるに従って
電力損失も急激に増大することになる。そして、この電
力損失による発熱でコンタクト部分の温度が560℃付
近まで上昇すると、メタル導体17のアルミニウムがN
型拡散層22に侵入し始めるAlペネトレーション現象
が発生し、その先端がP型半導体基板15とのPN接合
面に達すると、寄生ダイオード30の接合破壊となる。
即ち、図示の矢印の方向に静電気電流が流れたとする
と、アルミニウムの侵入部32はこの電流の方向に沿っ
てN型拡散層22に侵入し、P型半導体基板15に達す
ることにより接合面の破壊が発生する。
に設定している集積回路の従来の静電気保護回路は、G
ND−モードにおいて、比較的小さな静電気電流によっ
て寄生ダイオード30の接合面破壊が発生するという問
題が発生していた。
して正の静電気が印加されたとすると(以下、これを
「VCC+モード」という)、図28に示すように、寄生
ダイオード29、30に逆方向ブレークダウン電圧以上
の電圧が印加されることになり、静電気電流がこの寄生
ダイオード29又はMOSトランジスタ14を介した寄
生ダイオード30と順方向の寄生ダイオード31を通っ
て電源VCCに流出する。従って、このVCC+モードの場
合には、寄生ダイオード29又は寄生ダイオード30に
電力損失が集中して接合面の破壊が発生することにな
る。
て負の静電気が印加されたとすると(以下、これを「V
CC−モード」という)、図29に示すように、寄生ダイ
オード30、31に逆方向ブレークダウン電圧以上の電
圧が印加されることになり、静電気電流がこの寄生ダイ
オード31又は内部回路12の抵抗33を介した寄生ダ
イオード30と順方向の寄生ダイオード25を通って入
力端子11に流出する。従って、このVCC−モードの場
合には、寄生ダイオード30又は寄生ダイオード31に
電力損失が集中して接合面の破壊が発生することにな
る。
D−モードにのみならずVCC+モード及びVCC−モード
においても、寄生ダイオードの接合面破壊が発生し易く
なるという問題が発生していた。そして、近年は、半導
体装置の高密度集積化に伴い、拡散層が浅くかつ拡散濃
度が高くなったために、寄生ダイオードの逆方向ブレー
クダウン電圧が低下傾向にあり、この問題がより顕著に
なって来ている。
準として静電気保護素子を接続することにより、静電気
による破壊を確実に防止することができ集積回路の静電
気保護回路を提供することを目的としている。
入出力の共通電位を供給する接地電源と、該接地電源の
電位に対して正又は負のいずれか一方の電位を供給する
1以上の電源とが、外部から供給され、基板電源が該接
地電源の該電位に対して該1以上の電源の該電位とは逆
極性の電位を基板に供給する半導体装置であって、所定
以上の逆方向電圧に対して降伏電流を通過させる静電気
保護素子が、該接地電源と該基板電源との間、並びに、
各電源及び入出力端子と該接地電源又は該基板電源との
間に挿入されており、そのことにより上記目的が達成さ
れる。
半導体装置内に備えられた基板バイアス電圧発生回路に
よって供給されてもよい。
子を通じて接続され、また、各電源及び入出力端子と基
板電源との間は、直接静電気保護素子を通じ、又は、接
地電源を介して2個の静電気保護素子を通じて接続され
る。このような半導体装置においては、各電源、入出力
端子及び接地電源と基板電源との間にPN接合による逆
方向の寄生ダイオードが形成される。
との間に過大な静電気が印加されると、入出力端子側が
高電位の場合には、まず入出力端子から直接静電気保護
素子を通して基板電源に至る静電気電流経路が形成さ
れ、又は、入出力端子から接地電源を介して2個の静電
気保護素子を通して基板電源に至る静電気電流経路が形
成される。そして、この基板電源に達した電流は、順方
向の寄生ダイオードを通して電源又は接地電源に流出す
ることができる。また、入出力端子側が低電位の場合に
は、まず電源又は接地電源から直接静電気保護素子を通
して基板電源に至る静電気電流経路が形成され、又は、
電源から接地電源を介して2個の静電気保護素子を通し
て基板電源に至る静電気電流経路が形成される。そし
て、この基板電源に達した電流は、順方向の寄生ダイオ
ードを通して入出力端子に流出することができる。
各電源又は接地電源に対していずれの極性の静電気が印
加されても、1個又は2個の静電気保護素子と順方向の
寄生ダイオードを通して電流を流出させることができる
ので、この寄生ダイオード等に逆方向の高電圧が印加さ
れることにより、この接合面が破壊されるようなことが
なくなる。
を詳述する。
のであって、図1は静電気保護回路のブロック図、図2
は静電気保護素子の構成例を示す等価回路図、図3は図
2の静電気保護素子の特性を示す図、図4はGND+モ
ードにおける静電気保護回路のブロック図、図5はGN
D−モードにおける静電気保護回路のブロック図、図6
はVCC+モードにおける静電気保護回路のブロック図、
図7はVCC−モードにおける静電気保護回路のブロック
図である。
の電位を有する電源VCCに加えて、接地電源GNDより
も負の電位を有する基板電源VBBが供給される半導体集
積回路の静電気保護回路について説明する。
回路1に上記電源VCC、接地電源GND及び基板電源V
BBが供給されると共に、この内部回路1に信号を入力す
るための入力端子2が設けられている。また、基板電源
VBBと接地電源GND、入力端子2及び電源VCCとの間
には、それぞれ基板電源VBB側をアノードとした寄生ダ
イオード3〜5が形成されている。なお、基板電源VBB
は、外部から供給する他、この集積回路内に基板バイア
ス電圧発生回路を設け、ここから供給するようにしても
よい。
静電気保護素子6が接続され、この接地電源GNDと入
力端子2及び電源VCCとの間には、それぞれ静電気保護
素子7、8が接続されている。これらの静電気保護素子
6〜8は、図19等に示したMOSトランジスタ14の
他、図22で示したNPNトランジスタ26等のよう
に、所定以上の逆方向電圧に対して降伏電流を通過させ
るいずれの素子によっても構成することができる。
を図22で示したNPNトランジスタ26によって構成
する場合について説明する。このNPNトランジスタ2
6は、図2に示す等価回路によって示される。また、こ
のNPNトランジスタ26は、図3に示すスナップバッ
ク特性を有し、コレクタ−エミッタ間の電圧がブレーク
ダウン電圧BVjに達すると、このコレクタ間電圧がク
ランプ電圧Vcまで低下し大きなブレーク電流を流すこ
とができるようになる。なお、クランプ電圧Vcはブレ
ークダウン電圧BVjよりも十分に低い電圧である。こ
こで、抵抗Rc及び抵抗Reは、それぞれ図22における
N型拡散層21、22の抵抗成分を表し、このスナップ
バック特性による大電流の制限抵抗の役割を果たすよう
になっている。ただし、これらの抵抗Rc及び抵抗Re
は、大電流による発熱がシリコンの溶融温度を超えない
ような値に設定する必要がある。そして、1個のNPN
トランジスタ26では電流容量が不足する場合には、複
数のNPNトランジスタ26を並列接続して形成すれば
よい。本実施例では、このNPNトランジスタ26の電
流容量が十分に大きいので、従来例に示した静電気電流
を制限するための抵抗13は省略している。
ドの静電気が印加されると、図4に示すように、静電気
電流が入力端子2から静電気保護素子7を通って接地電
源GNDに流出する。従って、このGND+モードの場
合には、従来と同様に、電力損失が集中することがない
ため、内部回路1を確実に保護することができる。
た場合には、図5に示すように、静電気電流が接地電源
GNDから静電気保護素子6を通って一旦基板電源VBB
に至り、ここから順方向の寄生ダイオード4を介して入
力端子2に流出する。従って、このGND−モードの場
合にも、静電気保護素子6が寄生ダイオード3の両端の
電圧をブレークダウン電圧BVjよりも十分に低い電圧
にクランプするので、寄生ダイオード3が逆方向ブレー
クダウンを起こすようなことがなくなり、これによって
電力損失が集中することがなくなるため、内部回路1を
確実に保護することができる。
示すように、静電気電流が入力端子2から静電気保護素
子7、6を通って一旦基板電源VBBに至り、ここから順
方向の寄生ダイオード5を介して電源VCCに流出する。
従って、このVCC+モードの場合にも、電力損失が集中
することがないため、内部回路1を確実に保護すること
ができる。ただし、このVCC+モードの場合には、静電
気電流の経路に2個の静電気保護素子7、6が直列に挿
入されるので、従来に比して静電気強度は格段に向上す
るものの、GND±モードに比べればブレークダウン電
圧がある程度高くなる傾向にあり、このため静電気耐性
が若干低下する可能性がある。
すように、静電気電流が電源VCCから静電気保護素子
8、6を通って一旦基板電源VBBに至り、ここから順方
向の寄生ダイオード4を介して入力端子2に流出する。
従って、このVCC−モードの場合にも、電力損失が集中
することがないため、内部回路1を確実に保護すること
ができる。ただし、この場合も、静電気電流の経路に2
個の静電気保護素子8、6が直列に挿入されるので、従
来に比して静電気強度は格段に向上するものの、GND
±モードに比べればブレークダウン電圧がある程度高く
なる傾向にあり、このため静電気耐性が若干低下する可
能性がある。
すものであって、図8は静電気保護回路のブロック図、
図9はGND+モードにおける静電気保護回路のブロッ
ク図、図10はGND−モードにおける静電気保護回路
のブロック図、図11はVCC+モードにおける静電気保
護回路のブロック図、図12はVCC−モードにおける静
電気保護回路のブロック図である。なお、上記第1実施
例と同様の機能を有する構成部材には同じ番号を付記し
て説明を省略する。
板電源VBBと接地電源GND、入力端子2及び電源VCC
との間にそれぞれ接続されている。従って、これらの静
電気保護素子6〜8は、各寄生ダイオード3〜5に対応
してこれと並列に設けられることになる。
ドの静電気が印加されると、図9に示すように、静電気
電流が入力端子2から静電気保護素子7を通って一旦基
板電源VBBに至り、順方向の寄生ダイオード4を介して
接地電源GNDに流出する。従って、このGND+モー
ドの場合には、静電気保護素子7が寄生ダイオード3の
両端の電圧をブレークダウン電圧BVjよりも十分に低
い電圧にクランプするので、寄生ダイオード3が逆方向
ブレークダウンを起こすようなことがなくなり、これに
よって電力損失が集中することがなくなるため、内部回
路1を確実に保護することができる。
た場合には、図10に示すように、静電気電流が接地電
源GNDから静電気保護素子6を通って一旦基板電源V
BBに至り、ここから順方向の寄生ダイオード4を介して
入力端子2に流出する。従って、このGND−モードの
場合にも、電力損失が集中することがないため、内部回
路1を確実に保護することができる。
に示すように、静電気電流が入力端子2から静電気保護
素子7を通って一旦基板電源VBBに至り、ここから順方
向の寄生ダイオード5を介して電源VCCに流出する。従
って、このVCC+モードの場合にも、電力損失が集中す
ることがないため、内部回路1を確実に保護することが
できる。また、上記図6に示した第1実施例の場合と異
なり、静電気電流の経路には1個の静電気保護素子7の
みが挿入されるので、GND±モードに比べて静電気耐
性が低下するというような欠点も解消される。
示すように、静電気電流が電源VCCから静電気保護素子
8を通って一旦基板電源VBBに至り、ここから順方向の
寄生ダイオード4を介して入力端子2に流出する。従っ
て、このVCC−モードの場合にも、電力損失が集中する
ことがないため、内部回路1を確実に保護することがで
きると共に、上記図7に示した第1実施例の場合と異な
り、静電気電流の経路に1個の静電気保護素子8のみが
挿入されるので、GND±モードに比べて静電気耐性が
低下するというような欠点も解消される。
ずれも静電気保護素子6〜8を図22で示したNPNト
ランジスタ26によって構成する場合について説明した
が、図13〜図15に示すように、図19に示したMO
Sトランジスタ14によって構成することもできるのは
上述の通りである。図13の静電気保護回路は、図1に
示した第1実施例の静電気保護素子6〜8をMOSトラ
ンジスタ14で構成したものであり、図14の静電気保
護回路は、図8に示した第2実施例の静電気保護素子6
〜8をMOSトランジスタ14で構成したものであり、
図15の静電気保護回路は、さらに異なる組み合わせで
接続した静電気保護素子6〜8をMOSトランジスタ1
4で構成したものである。
1に示した第1実施例の電源VCCと入力端子2との間に
静電気保護素子9を追加して接続したものであり、図1
7に示す静電気保護回路は、図8に示した第2実施例の
電源VCCと入力端子2との間に静電気保護素子9を追加
して接続したものである。このように静電気保護素子9
を追加すると、VCC−モードの場合に、静電気電流をこ
の静電気保護素子9を通して直ちに入力端子2に流出さ
せることができるようになる。
いずれも接地電源GNDに対応する電源VCCが1種類だ
けの場合を示したが、図18に示すように、複数の電源
VCC 1〜VCCNが供給される場合についても同様に本発明
を実施することができる。この図18の静電気保護回路
では、図8に示した第2実施例と同様に、静電気保護素
子6…を各寄生ダイオード3…に並列に接続した場合に
ついて示す。
の静電気保護回路によれば、接地電源とは別に基板電源
を供給する集積回路においても、静電気によって寄生ダ
イオード等に逆方向の高電圧が印加されて接合面が破壊
されるようなことがなくなるので、静電気破壊強度を大
幅に向上させることができるようになる。
保護回路のブロック図である。
保護素子の構成例を示す等価回路図である。
静電気保護素子の特性を示す図である。
+モードにおける静電気保護回路のブロック図である。
−モードにおける静電気保護回路のブロック図である。
モードにおける静電気保護回路のブロック図である。
モードにおける静電気保護回路のブロック図である。
気保護回路のブロック図である。
D+モードにおける静電気保護回路のブロック図であ
る。
ND−モードにおける静電気保護回路のブロック図であ
る。
CC+モードにおける静電気保護回路のブロック図であ
る。
CC−モードにおける静電気保護回路のブロック図であ
る。
て、静電気保護素子としてMOSトランジスタを用いた
静電気保護回路のブロック図である。
て、静電気保護素子としてMOSトランジスタを用いた
静電気保護回路のブロック図である。
て、静電気保護素子としてMOSトランジスタを用いた
静電気保護回路のブロック図である。
て、静電気保護素子を追加した静電気保護回路のブロッ
ク図である。
て、静電気保護素子を追加した静電気保護回路のブロッ
ク図である。
て、複数の電源VCCを備えた集積回路の静電気保護回路
のブロック図である。
ロック図である。
す縦断面図である。
の基板上の構成を示す平面図である。
の基板上の構成を示す縦断面図である。
のブロック図である。
保護回路の基板上の構成を示す縦断面図である。
における静電気保護回路のブロック図である。
における静電気保護回路のブロック図である。
の接合面の静電気による破壊を説明するための基板の縦
断面図である。
おける静電気保護回路のブロック図である。
おける静電気保護回路のブロック図である。
Claims (1)
- 【請求項1】 入出力の共通電位を供給する接地電源
と、該接地電源の電位に対して正又は負のいずれか一方
の電位を供給する1以上の電源とが、外部から供給さ
れ、基板電源が該接地電源の該電位に対して該1以上の
電源の該電位とは逆極性の電位を基板に供給する半導体
装置であって、 所定以上の逆方向電圧に対して降伏電流を通過させる静
電気保護素子が、該接地電源と該基板電源との間、並び
に、各電源及び入出力端子と該接地電源又は該基板電源
との間に挿入された半導体装置。
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