JPH05182470A - 半導体多値メモリ - Google Patents
半導体多値メモリInfo
- Publication number
- JPH05182470A JPH05182470A JP3345832A JP34583291A JPH05182470A JP H05182470 A JPH05182470 A JP H05182470A JP 3345832 A JP3345832 A JP 3345832A JP 34583291 A JP34583291 A JP 34583291A JP H05182470 A JPH05182470 A JP H05182470A
- Authority
- JP
- Japan
- Prior art keywords
- valued
- memory
- semiconductor
- signal
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】同一ワード線により駆動される全メモリセルの
読みだし信号が判別可能で、かつ、読みだし信号と参照
信号の信号経路の条件を等しくした半導体多値メモリを
提供する。 【構成】メモリセルMCが接続されたデータ線DAある
いはDBと、ダミーセルDCが接続されたダミーデータ
線DDAあるいはDDBとを含んで構成された6個のサ
ブアレーSAA,SABが設けられ、データ母線GD
A,GDBを介して多値センス回路MSCに接続されて
いる。そして、サブメモリアレーSAA内のデータ線D
Aから読みだし信号を、SAB内のDBから参照信号
を、多値センス回路MSCに同時に伝達する。 【効果】読出し信号と参照信号に対して、信号経路のバ
ランスをとることができ、高S/Nな半導体多値メモリ
を実現できる。
読みだし信号が判別可能で、かつ、読みだし信号と参照
信号の信号経路の条件を等しくした半導体多値メモリを
提供する。 【構成】メモリセルMCが接続されたデータ線DAある
いはDBと、ダミーセルDCが接続されたダミーデータ
線DDAあるいはDDBとを含んで構成された6個のサ
ブアレーSAA,SABが設けられ、データ母線GD
A,GDBを介して多値センス回路MSCに接続されて
いる。そして、サブメモリアレーSAA内のデータ線D
Aから読みだし信号を、SAB内のDBから参照信号
を、多値センス回路MSCに同時に伝達する。 【効果】読出し信号と参照信号に対して、信号経路のバ
ランスをとることができ、高S/Nな半導体多値メモリ
を実現できる。
Description
【0001】
【産業上の利用分野】本発明は、メモリセルに多値の情
報を記憶する半導体多値メモリに係り、特に、高集積密
度にしてしかも高S/N化に好適な半導体多値メモリに
関する。
報を記憶する半導体多値メモリに係り、特に、高集積密
度にしてしかも高S/N化に好適な半導体多値メモリに
関する。
【0002】
【従来の技術】メモリセルに3値以上のN値の情報を蓄
える半導体多値メモリにおいて、N値が書込まれている
メモリセルの情報を判別するためには、(N−1)種の
参照信号に対して、読出し信号の大小の判定が必要であ
る。ダミーセルを用いて参照信号を発生させる方法が、
特開昭61-117796に開示されている。高S/Nな読みだ
し動作を行うためには、読みだし信号に含まれる雑音を
参照信号とで相殺しなければならない。そのため、メモ
リセルからの信号経路とダミーセルからの信号経路との
条件を同じにする必要がある。上記発明では第3図に第
3の実施例として、データ線に接続されるメモリセル
及びダミーセルの個数、ワード線駆動時の雑音発生状
況、列選択回路経由の有無、接続される比較回路の
数のすべてを同じ条件にした構成が示されている。
える半導体多値メモリにおいて、N値が書込まれている
メモリセルの情報を判別するためには、(N−1)種の
参照信号に対して、読出し信号の大小の判定が必要であ
る。ダミーセルを用いて参照信号を発生させる方法が、
特開昭61-117796に開示されている。高S/Nな読みだ
し動作を行うためには、読みだし信号に含まれる雑音を
参照信号とで相殺しなければならない。そのため、メモ
リセルからの信号経路とダミーセルからの信号経路との
条件を同じにする必要がある。上記発明では第3図に第
3の実施例として、データ線に接続されるメモリセル
及びダミーセルの個数、ワード線駆動時の雑音発生状
況、列選択回路経由の有無、接続される比較回路の
数のすべてを同じ条件にした構成が示されている。
【0003】
【発明が解決しようとする課題】しかしながら、上記発
明では同一ワード線により駆動される全メモリセルの読
みだし信号を判別する方法に関して触れられていない。
DRAMの1トランジスタ1キャパシタセルのように破
壊読み出しを行うメモリセルでは、再書き込みのため
に、1本のワード線により同時に選択される全メモリセ
ルの読みだし信号を判別しなければならない。1個のメ
モリセルの情報を判別するために(N−1)個の比較回
路が必要である。一般に比較回路のレイアウトピッチ
は、メモリセルに比べてはるかに大きいので、同じに選
択されるメモリセル数の(N−1)倍の個数の比較器を
設けることは、レイアウト上不可能である。上記発明
は、ROMのように非破壊読みだしのメモリセルを用い
て、同一ワード線により駆動される多数のメモリセルか
ら一部を選択し、その読みだし信号しか判別しない方式
で、はじめてレイアウト可能となる。
明では同一ワード線により駆動される全メモリセルの読
みだし信号を判別する方法に関して触れられていない。
DRAMの1トランジスタ1キャパシタセルのように破
壊読み出しを行うメモリセルでは、再書き込みのため
に、1本のワード線により同時に選択される全メモリセ
ルの読みだし信号を判別しなければならない。1個のメ
モリセルの情報を判別するために(N−1)個の比較回
路が必要である。一般に比較回路のレイアウトピッチ
は、メモリセルに比べてはるかに大きいので、同じに選
択されるメモリセル数の(N−1)倍の個数の比較器を
設けることは、レイアウト上不可能である。上記発明
は、ROMのように非破壊読みだしのメモリセルを用い
て、同一ワード線により駆動される多数のメモリセルか
ら一部を選択し、その読みだし信号しか判別しない方式
で、はじめてレイアウト可能となる。
【0004】また、読みだし信号と参照信号が共に列選
択回路を経由し条件が同じになると述べられているが、
列選択回路の構成に関して触れられていない。列選択回
路内で、寄生容量などの条件が異なり、S/Nの低下に
つながる恐れがある。
択回路を経由し条件が同じになると述べられているが、
列選択回路の構成に関して触れられていない。列選択回
路内で、寄生容量などの条件が異なり、S/Nの低下に
つながる恐れがある。
【0005】本発明は、従来技術のこれらの問題点を解
決するためになされたものである。すなわち、本発明の
目的は、同一ワード線により駆動される全メモリセルの
読みだし信号が判別可能で、なおかつ、読みだし信号と
参照信号の信号経路の条件を同じで高S/Nに読みだし
動作を行う半導体多値メモリを実現することである。
決するためになされたものである。すなわち、本発明の
目的は、同一ワード線により駆動される全メモリセルの
読みだし信号が判別可能で、なおかつ、読みだし信号と
参照信号の信号経路の条件を同じで高S/Nに読みだし
動作を行う半導体多値メモリを実現することである。
【0006】
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、等しい本数の二つのグループに分け
られた複数のデータ線と、それらと交わるように配置さ
れた複数のワード線と、データ線とワード線の所望の交
差部に配置され、少なくとも3値以上であるm値の情報
を記憶保持するメモリセルと、ワード線を駆動すること
によりメモリセルからデータ線に出力される読出し信号
を判別する多値センス回路と、m値の判別に用いられる
(m−1)種類の参照信号を発生させる複数個のダミー
セルを有し、選択されたワード線上の全メモリセルから
読出し信号が対応するデータ線に読出され、一方のグル
ープのデータ線に読出された読みだし信号が少なくとも
(m−1)個を単位として順次多値センス回路に入力さ
れ、他方のグループのデータ線に該読みだし信号の個数
と同数のダミーセルから読出された参照信号と比較され
ることにある。
の本発明の特徴は、等しい本数の二つのグループに分け
られた複数のデータ線と、それらと交わるように配置さ
れた複数のワード線と、データ線とワード線の所望の交
差部に配置され、少なくとも3値以上であるm値の情報
を記憶保持するメモリセルと、ワード線を駆動すること
によりメモリセルからデータ線に出力される読出し信号
を判別する多値センス回路と、m値の判別に用いられる
(m−1)種類の参照信号を発生させる複数個のダミー
セルを有し、選択されたワード線上の全メモリセルから
読出し信号が対応するデータ線に読出され、一方のグル
ープのデータ線に読出された読みだし信号が少なくとも
(m−1)個を単位として順次多値センス回路に入力さ
れ、他方のグループのデータ線に該読みだし信号の個数
と同数のダミーセルから読出された参照信号と比較され
ることにある。
【0007】
【作用】同時に読出されたメモリセルの読みだし信号
を、順次一定の個数づつ選択していくことにより、同一
ワード線により駆動される全メモリセルの読みだし信号
が判別できる。なおかつ、同数の読出し信号と参照信号
を比較することにより、信号経路の条件を揃えて雑音を
同じにして相殺することが可能であり、高S/Nにメモ
リセルの多値情報が判別される。
を、順次一定の個数づつ選択していくことにより、同一
ワード線により駆動される全メモリセルの読みだし信号
が判別できる。なおかつ、同数の読出し信号と参照信号
を比較することにより、信号経路の条件を揃えて雑音を
同じにして相殺することが可能であり、高S/Nにメモ
リセルの多値情報が判別される。
【0008】
【実施例】以下、メモリセルMCに2ビット、すなわち
4値を蓄える場合を例にとり、本発明を実施例を用いて
説明する。以下の説明で、i=1,2,3、j=1,
2,3である。
4値を蓄える場合を例にとり、本発明を実施例を用いて
説明する。以下の説明で、i=1,2,3、j=1,
2,3である。
【0009】図1に本発明の第1の実施例を示す。一方
のグループのデータ線がDA、もう一方のグループのデ
ータ線がDBである。二つのグループのデータ線DA,
DBを、さらにそれぞれ三つのデータ線群に分け、メモ
リアレーを6個のサブアレーSAA(1)〜SAA
(3),SAB(1)〜SAB(3)に分割している。
サブアレーSAA(i)あるいはSAB(i)は次のよ
うに構成される。複数のデータ線DAあるいはDBと、
複数のワード線Wとの交差部に、メモリセルMCが配置
される。また、ダミーデータ線DDAあるいはDDB
と、ワード線Wとの交差部に、メモリセルMCと同様に
構成されたダミーセルDC(i)が配置される。DDA
およびDDBは、メモリセルが接続されず、ダミーセル
のみが接続されるので、ダミーデータ線と呼ぶ。DDA
はDAと同じグループに属し、DDBはDBと同じグル
ープに属する。ダミーセルDC(i)は、i番目の参照
信号を発生するように設定される。各データ線、ダミー
データ線はスイッチSWに接続されている。これらのス
イッチSWは、各サブアレー中でいずれか1個だけがオ
ンになるように選択して動作させる。各サブアレー毎の
データ線数は同数とする。サブアレーSAA(i)はデ
ータ母線GDA(i)に、SAB(j)はGDB(j)
に接続されている。データ母線GDA,GDBには、多
値センス回路MSCが接続されている。多値センス回路
MSCは、9個の比較器CP(1,1)〜CP(3,
3)を含んで構成され、比較器CP(i,j)はデータ
母線GDA(i)及びGDB(j)に接続されている。
この図では、Xデコーダ,Yデコーダなどは省略されて
いる。
のグループのデータ線がDA、もう一方のグループのデ
ータ線がDBである。二つのグループのデータ線DA,
DBを、さらにそれぞれ三つのデータ線群に分け、メモ
リアレーを6個のサブアレーSAA(1)〜SAA
(3),SAB(1)〜SAB(3)に分割している。
サブアレーSAA(i)あるいはSAB(i)は次のよ
うに構成される。複数のデータ線DAあるいはDBと、
複数のワード線Wとの交差部に、メモリセルMCが配置
される。また、ダミーデータ線DDAあるいはDDB
と、ワード線Wとの交差部に、メモリセルMCと同様に
構成されたダミーセルDC(i)が配置される。DDA
およびDDBは、メモリセルが接続されず、ダミーセル
のみが接続されるので、ダミーデータ線と呼ぶ。DDA
はDAと同じグループに属し、DDBはDBと同じグル
ープに属する。ダミーセルDC(i)は、i番目の参照
信号を発生するように設定される。各データ線、ダミー
データ線はスイッチSWに接続されている。これらのス
イッチSWは、各サブアレー中でいずれか1個だけがオ
ンになるように選択して動作させる。各サブアレー毎の
データ線数は同数とする。サブアレーSAA(i)はデ
ータ母線GDA(i)に、SAB(j)はGDB(j)
に接続されている。データ母線GDA,GDBには、多
値センス回路MSCが接続されている。多値センス回路
MSCは、9個の比較器CP(1,1)〜CP(3,
3)を含んで構成され、比較器CP(i,j)はデータ
母線GDA(i)及びGDB(j)に接続されている。
この図では、Xデコーダ,Yデコーダなどは省略されて
いる。
【0010】読出し動作は以下のように行う。Xデコー
ダ(図示せず)により選択されたワード線Wを駆動する
ことにより、各サブアレーSAA及びSAB内で各デー
タ線DA及びDBにメモリセルMCから信号が読出され
る。同時に、ダミーデータ線DDA及びDDBにダミー
セルDCから参照信号が読出される。ここで、スイッチ
SWを順次切り換えて、読みだし信号を3個を単位とし
て、多値センス回路MSCで判別していく。3個のサブ
アレーSAAもしくはSABから1個ずつ、読みだし信
号を多値センス回路MSCに入力して判別する。その順
番は任意に設定できる。サブアレーSAA内のデータ線
DAに現われた読みだし信号は、サブアレーSAB内の
ダミーデータ線DDBに現われた参照信号と比較して判
別する。サブアレーSAB内のデータ線DBに現われた
読みだし信号は、サブアレーSAA内のダミーデータ線
DDAに現われた参照信号と比較して判別する。例え
ば、サブアレーSAA(i)内でデータ線DAに接続さ
れたスイッチのいずれか一つをオンにして、データ線D
Aに現れた読出し信号をデータ母線GDA(i)に伝達
する。また、サブアレーSAB(j)内でダミーデータ
線DDBに接続されたスイッチをオンにして、参照信号
をデータ母線GDB(j)に伝達する。図1では、この
時のスイッチSWの状態を示している。多値センス回路
MSC内の比較器CP(i,j)により、データ母線G
DA(i)に伝達された読みだし信号とGDB(j)に
伝達された参照信号が比較される。その結果、サブアレ
ーSAAから伝達された読みだし信号が、多値センス回
路MSCにより判別される。Yデコーダ(図示せず)に
より多値センス回路MSCを選択し、所望のメモリセル
の読み出し信号の判別結果を出力する。
ダ(図示せず)により選択されたワード線Wを駆動する
ことにより、各サブアレーSAA及びSAB内で各デー
タ線DA及びDBにメモリセルMCから信号が読出され
る。同時に、ダミーデータ線DDA及びDDBにダミー
セルDCから参照信号が読出される。ここで、スイッチ
SWを順次切り換えて、読みだし信号を3個を単位とし
て、多値センス回路MSCで判別していく。3個のサブ
アレーSAAもしくはSABから1個ずつ、読みだし信
号を多値センス回路MSCに入力して判別する。その順
番は任意に設定できる。サブアレーSAA内のデータ線
DAに現われた読みだし信号は、サブアレーSAB内の
ダミーデータ線DDBに現われた参照信号と比較して判
別する。サブアレーSAB内のデータ線DBに現われた
読みだし信号は、サブアレーSAA内のダミーデータ線
DDAに現われた参照信号と比較して判別する。例え
ば、サブアレーSAA(i)内でデータ線DAに接続さ
れたスイッチのいずれか一つをオンにして、データ線D
Aに現れた読出し信号をデータ母線GDA(i)に伝達
する。また、サブアレーSAB(j)内でダミーデータ
線DDBに接続されたスイッチをオンにして、参照信号
をデータ母線GDB(j)に伝達する。図1では、この
時のスイッチSWの状態を示している。多値センス回路
MSC内の比較器CP(i,j)により、データ母線G
DA(i)に伝達された読みだし信号とGDB(j)に
伝達された参照信号が比較される。その結果、サブアレ
ーSAAから伝達された読みだし信号が、多値センス回
路MSCにより判別される。Yデコーダ(図示せず)に
より多値センス回路MSCを選択し、所望のメモリセル
の読み出し信号の判別結果を出力する。
【0011】このように、データ線に現われた読みだし
信号を順次多値センス回路MSCに入力して時系列に判
別を行う事により、選択されたワード線W上の全メモリ
セルMCの読みだし信号を判別しても、多値センス回路
MSCの個数が少なくて済む。その結果、多値センス回
路MSCのレイアウトピッチが大きく、十分レイアウト
可能である。
信号を順次多値センス回路MSCに入力して時系列に判
別を行う事により、選択されたワード線W上の全メモリ
セルMCの読みだし信号を判別しても、多値センス回路
MSCの個数が少なくて済む。その結果、多値センス回
路MSCのレイアウトピッチが大きく、十分レイアウト
可能である。
【0012】この構成では、データ線とダミーデータ線
について、メモリセルMCとダミーセルDCの構成を同
じにして、線長を等しくすることにより、寄生容量など
の電気的バランスがとれる。また、メモリセルMCとダ
ミーセルDCは、同一のワード線により選択されるの
で、ワード線からカップリングする雑音はデータ線とダ
ミーデータ線で同じになる。さらに、データ母線には、
それぞれ同数のスイッチSWと3個の比較器CPが接続
されているので、これらについても線長を等しくするこ
とにより、電気的バランスがとれる。その結果、メモリ
セルMC及びダミーセルDCから多値センス回路MSC
までの、すべての信号経路についてバランスさせること
ができ、読出し信号と参照信号に含まれる雑音成分を同
じにできる。共通な雑音成分は、比較器で除去されるの
で、高S/Nな読出しが実現できる。
について、メモリセルMCとダミーセルDCの構成を同
じにして、線長を等しくすることにより、寄生容量など
の電気的バランスがとれる。また、メモリセルMCとダ
ミーセルDCは、同一のワード線により選択されるの
で、ワード線からカップリングする雑音はデータ線とダ
ミーデータ線で同じになる。さらに、データ母線には、
それぞれ同数のスイッチSWと3個の比較器CPが接続
されているので、これらについても線長を等しくするこ
とにより、電気的バランスがとれる。その結果、メモリ
セルMC及びダミーセルDCから多値センス回路MSC
までの、すべての信号経路についてバランスさせること
ができ、読出し信号と参照信号に含まれる雑音成分を同
じにできる。共通な雑音成分は、比較器で除去されるの
で、高S/Nな読出しが実現できる。
【0013】なお、図1では、サブアレーSAA(1)
〜SAA(3),サブアレーSAB(1)〜SAB
(3)の順に並べているが、チップ上での配置はこれに
限定されない。例えば、SAAとSABを交互に並べて
も良い。また、サブアレー内で、データ線,ダミーデー
タ線の順に並べているが、実際の配置はこれに限定され
ない。例えば、ダミーデータ線を複数のデータ線の間に
設けるなど、図1と異なる配置でも良い。
〜SAA(3),サブアレーSAB(1)〜SAB
(3)の順に並べているが、チップ上での配置はこれに
限定されない。例えば、SAAとSABを交互に並べて
も良い。また、サブアレー内で、データ線,ダミーデー
タ線の順に並べているが、実際の配置はこれに限定され
ない。例えば、ダミーデータ線を複数のデータ線の間に
設けるなど、図1と異なる配置でも良い。
【0014】図2に本発明の第2の実施例を示す。第1
の実施例では、各サブアレーから、読みだし信号もしく
は参照信号が1個ずつ多値判別回路に伝達されるが、こ
の実施例では、1個のサブアレーから同時に3個の読み
だし信号が多値判別回路に伝達される。またダミーセル
DCが、第1の実施例では各サブアレー内に分散されて
いるが、この実施例ではメモリセルを含まないサブアレ
ー、すなわちダミーサブアレーに集中して配置される。
複数のサブアレーSAA,SABが同数設けられ、ダミ
ーサブアレーDSAA,DSABが設けられる。サブア
レーSAAあるいはSABは、それぞれ次のように構成
される。3本のデータ線DA(1)〜DA(3)あるい
はDB(1)〜DB(3)と、複数のワード線Wとの交
差部に、メモリセルMCが配置される。各データ線DA
あるいはDBに、スイッチSWが接続される。これらの
スイッチSWは、各サブアレーごとに同じ動作をする。
ダミーサブアレーDSAAあるいはDSABは、次のよ
うに構成される。3本のダミーデータ線DDA(1)〜
DDA(3)あるいはDDB(1)〜DDB(3)が設
けられ、ダミーデータ線DDA(i)あるいはDDB
(i)とワード線Wとの交差部に、ダミーセルDC
(i)が設けられる。ダミーセルDC(i)は、i番目
の参照信号を発生するように設定される。各ダミーデー
タ線DDAあるいはDDBに、スイッチSWが接続され
る。サブアレーSAA及びダミーサブアレーDSAA
は、データ母線GDA(1)〜GDA(3)に接続さ
れ、SAB及びDSABはGDB(1)〜GDB(3)
に接続されている。データ母線GDA(1)〜GDA
(3),GDB(1)〜GDB(3)には、図1と同様
に多値センス回路MSCが接続されている。この図で
は、Xデコーダ,Yデコーダなどは省略されている。
の実施例では、各サブアレーから、読みだし信号もしく
は参照信号が1個ずつ多値判別回路に伝達されるが、こ
の実施例では、1個のサブアレーから同時に3個の読み
だし信号が多値判別回路に伝達される。またダミーセル
DCが、第1の実施例では各サブアレー内に分散されて
いるが、この実施例ではメモリセルを含まないサブアレ
ー、すなわちダミーサブアレーに集中して配置される。
複数のサブアレーSAA,SABが同数設けられ、ダミ
ーサブアレーDSAA,DSABが設けられる。サブア
レーSAAあるいはSABは、それぞれ次のように構成
される。3本のデータ線DA(1)〜DA(3)あるい
はDB(1)〜DB(3)と、複数のワード線Wとの交
差部に、メモリセルMCが配置される。各データ線DA
あるいはDBに、スイッチSWが接続される。これらの
スイッチSWは、各サブアレーごとに同じ動作をする。
ダミーサブアレーDSAAあるいはDSABは、次のよ
うに構成される。3本のダミーデータ線DDA(1)〜
DDA(3)あるいはDDB(1)〜DDB(3)が設
けられ、ダミーデータ線DDA(i)あるいはDDB
(i)とワード線Wとの交差部に、ダミーセルDC
(i)が設けられる。ダミーセルDC(i)は、i番目
の参照信号を発生するように設定される。各ダミーデー
タ線DDAあるいはDDBに、スイッチSWが接続され
る。サブアレーSAA及びダミーサブアレーDSAA
は、データ母線GDA(1)〜GDA(3)に接続さ
れ、SAB及びDSABはGDB(1)〜GDB(3)
に接続されている。データ母線GDA(1)〜GDA
(3),GDB(1)〜GDB(3)には、図1と同様
に多値センス回路MSCが接続されている。この図で
は、Xデコーダ,Yデコーダなどは省略されている。
【0015】読出し動作は以下のように行う。あるワー
ド線Wを駆動することにより、各サブアレーSAA及び
SAB内で、データ線DA及びDBにそれぞれメモリセ
ルMCから信号が読出される。同時に、ダミーデータ線
DDA及びDDBにダミーセルDCから参照信号が読出
される。ここで、サブアレーごとにスイッチSWを順次
切り換えて、読みだし信号を3個を単位として、多値セ
ンス回路MSCで判別していく。1個のサブアレーSA
AもしくはSABから3個ずつ、読みだし信号を多値セ
ンス回路MSCに入力して判別する。サブアレーを選択
する順番は任意に設定できる。サブアレーSAA内のデ
ータ線DAに現われた読みだし信号は、ダミーサブアレ
ーDSAB内のダミーデータ線DDBに現われた参照信
号と比較して判別する。一方、サブアレーSAB内のデ
ータ線DBに現われた読みだし信号は、ダミーサブアレ
ーDSAA内のダミーデータ線DDAに現われた参照信
号と比較して判別する。例えば、あるサブアレーSAA
内で3個のスイッチSWをオンにして、データ線DA
(i)に現れた読出し信号をデータ母線GDA(i)に
伝達する。また、ダミーサブアレーDSAB内で3個の
スイッチSWをオンにして、ダミーデータ線DDB
(j)に現れた参照信号をデータ母線GDB(j)に伝
達する。図2では、この時のスイッチSWの状態を示し
ている。多値センス回路MSC内の比較器CP(i,
j)により、データ母線GDA(i)に伝達された読み
だし信号とGDB(j)に伝達された参照信号が比較さ
れる。その結果、サブアレーSAAから伝達された読み
だし信号が、多値センス回路MSCにより判別される。
ド線Wを駆動することにより、各サブアレーSAA及び
SAB内で、データ線DA及びDBにそれぞれメモリセ
ルMCから信号が読出される。同時に、ダミーデータ線
DDA及びDDBにダミーセルDCから参照信号が読出
される。ここで、サブアレーごとにスイッチSWを順次
切り換えて、読みだし信号を3個を単位として、多値セ
ンス回路MSCで判別していく。1個のサブアレーSA
AもしくはSABから3個ずつ、読みだし信号を多値セ
ンス回路MSCに入力して判別する。サブアレーを選択
する順番は任意に設定できる。サブアレーSAA内のデ
ータ線DAに現われた読みだし信号は、ダミーサブアレ
ーDSAB内のダミーデータ線DDBに現われた参照信
号と比較して判別する。一方、サブアレーSAB内のデ
ータ線DBに現われた読みだし信号は、ダミーサブアレ
ーDSAA内のダミーデータ線DDAに現われた参照信
号と比較して判別する。例えば、あるサブアレーSAA
内で3個のスイッチSWをオンにして、データ線DA
(i)に現れた読出し信号をデータ母線GDA(i)に
伝達する。また、ダミーサブアレーDSAB内で3個の
スイッチSWをオンにして、ダミーデータ線DDB
(j)に現れた参照信号をデータ母線GDB(j)に伝
達する。図2では、この時のスイッチSWの状態を示し
ている。多値センス回路MSC内の比較器CP(i,
j)により、データ母線GDA(i)に伝達された読み
だし信号とGDB(j)に伝達された参照信号が比較さ
れる。その結果、サブアレーSAAから伝達された読み
だし信号が、多値センス回路MSCにより判別される。
【0016】この実施例は、第1の実施例とデータ線及
びダミーデータ線の配置を変えたものである。論理的に
は同一の構成であり、多値センス回路MSCのレイアウ
トピッチが十分大きいことや、読みだし信号と参照信号
の信号経路の条件をそろえて雑音を相殺できるといった
特徴は第1の実施例と同様である。この実施例では、サ
ブアレーごとにデータ母線と接続するので、スイッチS
Wの制御線をサブアレーごとに設ければ良く、レイアウ
トが容易である。
びダミーデータ線の配置を変えたものである。論理的に
は同一の構成であり、多値センス回路MSCのレイアウ
トピッチが十分大きいことや、読みだし信号と参照信号
の信号経路の条件をそろえて雑音を相殺できるといった
特徴は第1の実施例と同様である。この実施例では、サ
ブアレーごとにデータ母線と接続するので、スイッチS
Wの制御線をサブアレーごとに設ければ良く、レイアウ
トが容易である。
【0017】なお、図2では、サブアレーSAA,ダミ
ーサブアレーDSAA,サブアレーSAB,ダミーサブ
アレーDSABの順に並べているが、チップ上での配置
はこれに限定されない。例えば、サブアレーSAAの中
間にダミーサブアレーDSABを、SABの中間にDS
AAを配置してもよい。そのような配置では、読出し信
号を発生するサブアレーと、その時の参照信号を発生す
るダミーサブアレーとのチップ上での距離が近づくた
め、位置の違いによる雑音成分の差が小さくなり、さら
に高S/N化できる。
ーサブアレーDSAA,サブアレーSAB,ダミーサブ
アレーDSABの順に並べているが、チップ上での配置
はこれに限定されない。例えば、サブアレーSAAの中
間にダミーサブアレーDSABを、SABの中間にDS
AAを配置してもよい。そのような配置では、読出し信
号を発生するサブアレーと、その時の参照信号を発生す
るダミーサブアレーとのチップ上での距離が近づくた
め、位置の違いによる雑音成分の差が小さくなり、さら
に高S/N化できる。
【0018】図3に本発明の第3の実施例を示す。デー
タ線を対線とし、メモリセルを2交点配置した例であ
る。次のように構成されたサブアレーSAが複数設けら
れる。複数のワード線WA,WB及び2本のダミーワー
ド線DWA,DWBと交差して、6本のデータ線DA
(1)〜DA(3),DB(1)〜DB(3)が配置さ
れる。データ線DAとワード線WAとの交差部及びデー
タ線DBとワード線WBに、メモリセルMCが設けられ
る。データ線DA(i)とダミーワード線DWAとの交
差部及びデータ線DB(j)とダミーワード線DWBと
の交差部にダミーセルDC(i)が設けられる。DWA
及びDWBは、メモリセルMCを選択せず、ダミーセル
DCのみを選択するため、ここではダミーワード線と呼
ぶ。ダミーセルDC(i)は、i番目の参照信号を発生
するように設定される。各データ線DAあるいはDB
に、スイッチSWが接続される。スイッチSWは、サブ
アレーごとに6個ずつ同じ動作を行う。サブアレーSA
は、データ母線GDA(1)〜GDA(3),GDB
(1)〜GDB(3)に接続される。データ母線GDA
(1)〜GDA(3),GDB(1)〜GDB(3)
は、図1と同じ構成の多値センス回路MSCに接続され
る。この図では、Xデコーダ,Yデコーダなどは省略さ
れている。
タ線を対線とし、メモリセルを2交点配置した例であ
る。次のように構成されたサブアレーSAが複数設けら
れる。複数のワード線WA,WB及び2本のダミーワー
ド線DWA,DWBと交差して、6本のデータ線DA
(1)〜DA(3),DB(1)〜DB(3)が配置さ
れる。データ線DAとワード線WAとの交差部及びデー
タ線DBとワード線WBに、メモリセルMCが設けられ
る。データ線DA(i)とダミーワード線DWAとの交
差部及びデータ線DB(j)とダミーワード線DWBと
の交差部にダミーセルDC(i)が設けられる。DWA
及びDWBは、メモリセルMCを選択せず、ダミーセル
DCのみを選択するため、ここではダミーワード線と呼
ぶ。ダミーセルDC(i)は、i番目の参照信号を発生
するように設定される。各データ線DAあるいはDB
に、スイッチSWが接続される。スイッチSWは、サブ
アレーごとに6個ずつ同じ動作を行う。サブアレーSA
は、データ母線GDA(1)〜GDA(3),GDB
(1)〜GDB(3)に接続される。データ母線GDA
(1)〜GDA(3),GDB(1)〜GDB(3)
は、図1と同じ構成の多値センス回路MSCに接続され
る。この図では、Xデコーダ,Yデコーダなどは省略さ
れている。
【0019】例えば、データ線DAに接続されたメモリ
セルMCの読出し動作は、以下のように行う。ワード線
WAを駆動することにより、各サブアレーSA内でデー
タ線DAにメモリセルMCから信号が読みだされる。ま
た、ダミーワード線DWBを駆動することにより、各サ
ブアレー内でDWBに接続された3個のダミーセルDC
からデータ線DBにそれぞれ参照信号が読みだされる。
ここで、サブアレーSAごとにスイッチSWを順次切り
換えて、読みだし信号を3個を単位として、多値センス
回路MSCで判別していく。サブアレーを選択する順番
は任意に設定できる。あるサブアレーSAの6個のスイ
ッチSWをオンにして、データ線DA(i)に現れた読
出し信号をデータ母線GDA(i)に、データ線DB
(j)に現れた参照信号をデータ母線GDB(j)に伝
達する。図3では、この時のスイッチSWの状態を示し
ている。多値センス回路MSC内の比較器CP(i,
j)により、データ母線GDA(i)に伝達された読み
だし信号とGDB(j)に伝達された参照信号が比較さ
れる。その結果、サブアレーSAから伝達された読みだ
し信号が、多値センス回路MSCにより判別される。
セルMCの読出し動作は、以下のように行う。ワード線
WAを駆動することにより、各サブアレーSA内でデー
タ線DAにメモリセルMCから信号が読みだされる。ま
た、ダミーワード線DWBを駆動することにより、各サ
ブアレー内でDWBに接続された3個のダミーセルDC
からデータ線DBにそれぞれ参照信号が読みだされる。
ここで、サブアレーSAごとにスイッチSWを順次切り
換えて、読みだし信号を3個を単位として、多値センス
回路MSCで判別していく。サブアレーを選択する順番
は任意に設定できる。あるサブアレーSAの6個のスイ
ッチSWをオンにして、データ線DA(i)に現れた読
出し信号をデータ母線GDA(i)に、データ線DB
(j)に現れた参照信号をデータ母線GDB(j)に伝
達する。図3では、この時のスイッチSWの状態を示し
ている。多値センス回路MSC内の比較器CP(i,
j)により、データ母線GDA(i)に伝達された読み
だし信号とGDB(j)に伝達された参照信号が比較さ
れる。その結果、サブアレーSAから伝達された読みだ
し信号が、多値センス回路MSCにより判別される。
【0020】データ線DBに接続されたメモリセルMC
の読出し動作も、同様に行う。その場合、ワード線WB
を駆動してデータ線DBにメモリセルMCから信号を読
みだし、ダミーワード線DWAを駆動してデータ線DA
にダミーセルDCから参照信号を読みだす。
の読出し動作も、同様に行う。その場合、ワード線WB
を駆動してデータ線DBにメモリセルMCから信号を読
みだし、ダミーワード線DWAを駆動してデータ線DA
にダミーセルDCから参照信号を読みだす。
【0021】第1の実施例及び第2の実施例では、ダミ
ーセルDCはダミーデータ線DDに接続され、メモリセ
ルMCと同一のワード線で選択される。そのため、デー
タ線Dとダミーデータ線DDの条件を同じにするために
は、ダミーセルDCをメモリセルMCと同じ構成にしな
ければならない。それに対してこの実施例では、ダミー
セルDCはメモリセルMCと同じデータ線DA,DBに
接続され、ダミーワード線DWA,DWBで選択され
る。そのため、ダミーセルDCをメモリセルMCと異な
る構成にしても、データ線同士の条件を同じにできる。
また、読みだし信号と同じサブアレー内で発生させた参
照信号を用いるため、位置の違いによる雑音成分の差が
なくなり、高S/N化できる。
ーセルDCはダミーデータ線DDに接続され、メモリセ
ルMCと同一のワード線で選択される。そのため、デー
タ線Dとダミーデータ線DDの条件を同じにするために
は、ダミーセルDCをメモリセルMCと同じ構成にしな
ければならない。それに対してこの実施例では、ダミー
セルDCはメモリセルMCと同じデータ線DA,DBに
接続され、ダミーワード線DWA,DWBで選択され
る。そのため、ダミーセルDCをメモリセルMCと異な
る構成にしても、データ線同士の条件を同じにできる。
また、読みだし信号と同じサブアレー内で発生させた参
照信号を用いるため、位置の違いによる雑音成分の差が
なくなり、高S/N化できる。
【0022】第1の実施例及び第2の実施例では、メモ
リセルMCとダミーセルDCの個数の比は、1本のワー
ド線上のメモリセルMCを時系列に何回に分けて判別す
るかで定まる。それに対してこの実施例では、1本のデ
ータ線上に何個のメモリセルMCを設けられるかで定ま
る。そのため、場合によっては本実施例の方が、少ない
ダミーセル数で済み、チップ面積が小さくなる。集積度
が高まる。また、通常の2値DRAMでは一般に、メモ
リセルが2交点配置されているので、この実施例のよう
にメモリセルを2交点配置した構成では2値DRAMと
全く同じメモリセル構造にでき、同一プロセスでの製造
が容易である。
リセルMCとダミーセルDCの個数の比は、1本のワー
ド線上のメモリセルMCを時系列に何回に分けて判別す
るかで定まる。それに対してこの実施例では、1本のデ
ータ線上に何個のメモリセルMCを設けられるかで定ま
る。そのため、場合によっては本実施例の方が、少ない
ダミーセル数で済み、チップ面積が小さくなる。集積度
が高まる。また、通常の2値DRAMでは一般に、メモ
リセルが2交点配置されているので、この実施例のよう
にメモリセルを2交点配置した構成では2値DRAMと
全く同じメモリセル構造にでき、同一プロセスでの製造
が容易である。
【0023】図4に本発明の第4の実施例を示す。特願
平2-159665に示されている概念を本発明に応用し、図1
に示した第1の実施例におけるデータ線を2階層にした
例である。6個のブロックBLKA(1)〜BLKA
(3),BLKB(1)〜BLKB(3)が設けられ
る。ブロックのチップ上での配置は、図4での順番に限
定されない。ブロックBLKA(i)あるいはBLKB
(i)は以下のように構成される。ブロック毎に共通デ
ータ線CDA(i)あるいはCDB(i)が設けられ
る。共通データ線CDA(i)あるいはCDB(i)
に、それぞれ複数個のサブアレーSAA(i)あるいは
SAB(i)が信号伝達手段DSを介して接続される。
各サブアレーSAA(i)あるいはSAB(i)は、図
1に示したように構成される。このような構成のブロッ
クBLKA(i)及びBLKB(i)は、バッファ回路
BUFと共通スイッチSWCあるいはSWDを介して、
データ母線GD(i)とダミーデータ母線DGD(i)
に接続される。データ母線GD(1)〜GD(3),ダ
ミーデータ母線DGD(1)〜DGD(3)には、多値
センス回路MSCが接続される。多値センス回路MSC
は、9個の比較器CP(1,1)〜CP(3,3)を含
んで構成され、比較器CP(i,j)はデータ母線GD
(i)とダミーデータ母線DGD(j)に接続されてい
る。この図では、Xデコーダ,Yデコーダなどは省略さ
れている。
平2-159665に示されている概念を本発明に応用し、図1
に示した第1の実施例におけるデータ線を2階層にした
例である。6個のブロックBLKA(1)〜BLKA
(3),BLKB(1)〜BLKB(3)が設けられ
る。ブロックのチップ上での配置は、図4での順番に限
定されない。ブロックBLKA(i)あるいはBLKB
(i)は以下のように構成される。ブロック毎に共通デ
ータ線CDA(i)あるいはCDB(i)が設けられ
る。共通データ線CDA(i)あるいはCDB(i)
に、それぞれ複数個のサブアレーSAA(i)あるいは
SAB(i)が信号伝達手段DSを介して接続される。
各サブアレーSAA(i)あるいはSAB(i)は、図
1に示したように構成される。このような構成のブロッ
クBLKA(i)及びBLKB(i)は、バッファ回路
BUFと共通スイッチSWCあるいはSWDを介して、
データ母線GD(i)とダミーデータ母線DGD(i)
に接続される。データ母線GD(1)〜GD(3),ダ
ミーデータ母線DGD(1)〜DGD(3)には、多値
センス回路MSCが接続される。多値センス回路MSC
は、9個の比較器CP(1,1)〜CP(3,3)を含
んで構成され、比較器CP(i,j)はデータ母線GD
(i)とダミーデータ母線DGD(j)に接続されてい
る。この図では、Xデコーダ,Yデコーダなどは省略さ
れている。
【0024】読出し動作は以下のように行う。あるワー
ド線を駆動することにより、各ブロックBLKA,BL
KB内でいずれかのサブアレーSAAあるいはSAB中
のデータ線DAあるいはDBにメモリセルから信号が読
出され、同時にダミーデータ線DDAあるいはDDBに
ダミーセルから参照信号が読出される。3個のブロック
BLKAあるいはBLKBから1個ずつ読みだし信号を
多値センス回路MSCに入力して、読みだし信号3個を
単位として、多値センス回路MSCで判別していく。そ
の順番は任意に設定できる。ブロックBLKA内の読み
だし信号は、ブロックBLKB内の参照信号と比較して
判別する。一方、ブロックBLKB内の読みだし信号
は、ブロックBLKA内の参照信号と比較して判別す
る。ただし、共通スイッチSWC,SWDにより、読み
だし信号はデータ母線GDに参照信号はダミーデータ母
線DGDに伝達する。例えば、ブロックBLKA(i)
中のサブアレーSAA(i)内でデータ線DAに接続さ
れたスイッチSWのいずれか一つをオンにして、データ
線DAに現れた読出し信号を信号伝達手段DSを介して
共通データ線CDA(i)に伝達する。CDA(i)に
伝えられた信号は、さらにバッファ回路BUFと共通ス
イッチSWCを介してデータ母線GD(i)に伝達され
る。また、ブロックBLKB(j)中のサブアレーSA
B(j)内でダミーデータ線DDBに接続されたスイッ
チSWをオンにして、参照信号を信号伝達手段DSを介
し共通データ線CDB(j)を通じ、さらにバッファ回
路BUFと共通スイッチSWDを介してダミーデータ母
線DGD(j)に伝達する。図4では、この時のスイッ
チSWと共通スイッチSWC,SWDの状態を示してい
る。多値センス回路MSC内の比較器CP(i,j)に
より、データ母線GD(i)に伝達された読みだし信号
とダミーデータ母線DGD(j)に伝達された参照信号
が比較される。その結果、サブアレーSAAから伝達さ
れた読みだし信号が、多値センス回路MSCにより判別
される。
ド線を駆動することにより、各ブロックBLKA,BL
KB内でいずれかのサブアレーSAAあるいはSAB中
のデータ線DAあるいはDBにメモリセルから信号が読
出され、同時にダミーデータ線DDAあるいはDDBに
ダミーセルから参照信号が読出される。3個のブロック
BLKAあるいはBLKBから1個ずつ読みだし信号を
多値センス回路MSCに入力して、読みだし信号3個を
単位として、多値センス回路MSCで判別していく。そ
の順番は任意に設定できる。ブロックBLKA内の読み
だし信号は、ブロックBLKB内の参照信号と比較して
判別する。一方、ブロックBLKB内の読みだし信号
は、ブロックBLKA内の参照信号と比較して判別す
る。ただし、共通スイッチSWC,SWDにより、読み
だし信号はデータ母線GDに参照信号はダミーデータ母
線DGDに伝達する。例えば、ブロックBLKA(i)
中のサブアレーSAA(i)内でデータ線DAに接続さ
れたスイッチSWのいずれか一つをオンにして、データ
線DAに現れた読出し信号を信号伝達手段DSを介して
共通データ線CDA(i)に伝達する。CDA(i)に
伝えられた信号は、さらにバッファ回路BUFと共通ス
イッチSWCを介してデータ母線GD(i)に伝達され
る。また、ブロックBLKB(j)中のサブアレーSA
B(j)内でダミーデータ線DDBに接続されたスイッ
チSWをオンにして、参照信号を信号伝達手段DSを介
し共通データ線CDB(j)を通じ、さらにバッファ回
路BUFと共通スイッチSWDを介してダミーデータ母
線DGD(j)に伝達する。図4では、この時のスイッ
チSWと共通スイッチSWC,SWDの状態を示してい
る。多値センス回路MSC内の比較器CP(i,j)に
より、データ母線GD(i)に伝達された読みだし信号
とダミーデータ母線DGD(j)に伝達された参照信号
が比較される。その結果、サブアレーSAAから伝達さ
れた読みだし信号が、多値センス回路MSCにより判別
される。
【0025】この実施例では、6個のブロックに対して
1個の多値センス回路MSCを設けている。各ブロック
は複数のサブアレーで構成されているので、第1の実施
例に比べ、多くのサブアレーで多値センス回路を共有し
ている。多値センス回路MSCは、9個の比較器CPを
含むため、面積が大きいが、多数のデータ線で共有する
ことにより少ない個数で済み、占有面積を小さくでき
る。共通データ線が付加されているが、サブアレーのピ
ッチでレイアウトすれば良いので、配置は容易である。
また、共通データ線は複数のサブアレーで共有されてい
るので、共通データ線毎にバッファ回路BUFを設けて
も面積増加は小さい。バッファ回路BUFにより、デー
タ母線に接続する比較器CPの入力容量などの容量が、
共通データ線から分離されるので、読みだし動作が高速
に動作が行われる。しかも、第1の実施例と同様に、メ
モリセルMC及びダミーセルDCから多値センス回路M
SCまでの信号経路についてバランスがとれ、高S/N
な読出しが実現できる。この実施例は第1の実施例に基
づいた構成であるが、第2の実施例や第3の実施例につ
いても同様に、特願平2-159665に示されている概念を応
用し、データ線を階層化することにより、多数のサブア
レーで多値センス回路を共有する構成にできる。
1個の多値センス回路MSCを設けている。各ブロック
は複数のサブアレーで構成されているので、第1の実施
例に比べ、多くのサブアレーで多値センス回路を共有し
ている。多値センス回路MSCは、9個の比較器CPを
含むため、面積が大きいが、多数のデータ線で共有する
ことにより少ない個数で済み、占有面積を小さくでき
る。共通データ線が付加されているが、サブアレーのピ
ッチでレイアウトすれば良いので、配置は容易である。
また、共通データ線は複数のサブアレーで共有されてい
るので、共通データ線毎にバッファ回路BUFを設けて
も面積増加は小さい。バッファ回路BUFにより、デー
タ母線に接続する比較器CPの入力容量などの容量が、
共通データ線から分離されるので、読みだし動作が高速
に動作が行われる。しかも、第1の実施例と同様に、メ
モリセルMC及びダミーセルDCから多値センス回路M
SCまでの信号経路についてバランスがとれ、高S/N
な読出しが実現できる。この実施例は第1の実施例に基
づいた構成であるが、第2の実施例や第3の実施例につ
いても同様に、特願平2-159665に示されている概念を応
用し、データ線を階層化することにより、多数のサブア
レーで多値センス回路を共有する構成にできる。
【0026】この実施例では、共通スイッチSWC,S
WDを設けたことにより、データ母線GDに読出し信号
が、ダミーデータ母線DGDに参照信号が常に伝達され
る。したがって、多値センス回路MSC内で一つの読出
し信号を判別する比較器の組み合わせが、ブロックBL
KA内で読出された信号に対する場合とBLKB内で読
出された信号に対する場合で同じになる。そのため、比
較器の出力信号の処理が容易である。
WDを設けたことにより、データ母線GDに読出し信号
が、ダミーデータ母線DGDに参照信号が常に伝達され
る。したがって、多値センス回路MSC内で一つの読出
し信号を判別する比較器の組み合わせが、ブロックBL
KA内で読出された信号に対する場合とBLKB内で読
出された信号に対する場合で同じになる。そのため、比
較器の出力信号の処理が容易である。
【0027】以下、第4の実施例を例にとり、具体的な
回路構成と動作を説明する。図4と同一の符号は同一部
分を示している。
回路構成と動作を説明する。図4と同一の符号は同一部
分を示している。
【0028】図5は、ブロックBLKA(1)の構成を
示す図である。ブロックBLKA(2),BLKA
(3)は、BLKA(1)と同様の構成で同一の制御パ
ルスにより制御される。複数本のワード線Wと複数本の
データ線DAの交差部にそれぞれ、一個のNMOSトラ
ンジスタと一個の蓄積容量から成るメモリセルMCが設
けられる。また、ワード線Wとダミーデータ線DDAの
交差部に、メモリセルMCと同じ構成のダミーセルDC
(1)が複数個設けられる。複数のデータ線DAとダミ
ーデータ線DDAは、NMOSトランジスタで構成され
るプリチャージ回路PDに接続される。また、スイッチ
SWとして動作する複数のNMOSトランジスタからな
るスイッチ回路SWAにも接続される。以上でサブアレ
ーSAA(1)が構成されている。スイッチ回路SWA
は、3個のNMOSトランジスタQ1〜Q3で構成され
る信号伝達手段DSに接続される。信号伝達手段DS内
のトランジスタQ1のゲート端子には、共通プリチャー
ジ回路PDAが接続される。トランジスタQ2及びQ3
のドレイン端子は共通データ線CDA(1)に接続され
る。
示す図である。ブロックBLKA(2),BLKA
(3)は、BLKA(1)と同様の構成で同一の制御パ
ルスにより制御される。複数本のワード線Wと複数本の
データ線DAの交差部にそれぞれ、一個のNMOSトラ
ンジスタと一個の蓄積容量から成るメモリセルMCが設
けられる。また、ワード線Wとダミーデータ線DDAの
交差部に、メモリセルMCと同じ構成のダミーセルDC
(1)が複数個設けられる。複数のデータ線DAとダミ
ーデータ線DDAは、NMOSトランジスタで構成され
るプリチャージ回路PDに接続される。また、スイッチ
SWとして動作する複数のNMOSトランジスタからな
るスイッチ回路SWAにも接続される。以上でサブアレ
ーSAA(1)が構成されている。スイッチ回路SWA
は、3個のNMOSトランジスタQ1〜Q3で構成され
る信号伝達手段DSに接続される。信号伝達手段DS内
のトランジスタQ1のゲート端子には、共通プリチャー
ジ回路PDAが接続される。トランジスタQ2及びQ3
のドレイン端子は共通データ線CDA(1)に接続され
る。
【0029】図6は、ブロックBLKB(1)の構成を
示す図である。サブアレーSAB(1)はSAA(1)
と同様の構成であるが、データ線をDB,ダミーデータ
線をDDB,共通データ線をCDB(1)と呼ぶ。ま
た、制御パルスFPDAで制御される共通プリチャージ
回路PDAの代わりに、制御パルスFPDBで制御され
る共通プリチャージ回路PDBが設けられる。制御パル
スFSAD,FSA(1)〜FSA(t)で制御される
スイッチ回路SWAの代わりに、制御パルスFSBD,
FSB(1)〜FSB(t)で制御されるスイッチ回路
SWBが設けられる。すなわち、ブロックBLKB
(1)はBLKA(1)と同様に構成されているが、制
御パルスが異なっている。ブロックBLKA(2),B
LKB(3)は、BLKB(1)と同様の構成で同一の
制御パルスにより制御される。
示す図である。サブアレーSAB(1)はSAA(1)
と同様の構成であるが、データ線をDB,ダミーデータ
線をDDB,共通データ線をCDB(1)と呼ぶ。ま
た、制御パルスFPDAで制御される共通プリチャージ
回路PDAの代わりに、制御パルスFPDBで制御され
る共通プリチャージ回路PDBが設けられる。制御パル
スFSAD,FSA(1)〜FSA(t)で制御される
スイッチ回路SWAの代わりに、制御パルスFSBD,
FSB(1)〜FSB(t)で制御されるスイッチ回路
SWBが設けられる。すなわち、ブロックBLKB
(1)はBLKA(1)と同様に構成されているが、制
御パルスが異なっている。ブロックBLKA(2),B
LKB(3)は、BLKB(1)と同様の構成で同一の
制御パルスにより制御される。
【0030】図5及び図6に示したように、各サブアレ
ーは、PMOSトランジスタを含まず、n型ウェルが不
要である。したがって、ウェル分離領域を必要としな
い。
ーは、PMOSトランジスタを含まず、n型ウェルが不
要である。したがって、ウェル分離領域を必要としな
い。
【0031】図7は、ブロックBLKA(1)に接続さ
れるバッファ回路BUFなどを示す図である。ブロック
BLKA(2),BLKA(3)にも、同様な構成の回
路が接続され同一の制御パルスにより制御される。共通
データ線CDA(1)は、バッファ回路BUFと書き込
み用スイッチSWEに接続される。バッファ回路BUF
は、2個のPMOSトランジスタQ4,Q5と差動増幅
器DAMPで構成される。差動増幅器DAMPの出力端
子は、共通スイッチSWCを介して、データ母線GD
(1)及びダミーデータ母線DGD(1)に接続され
る。また、書込み用スイッチSWEも、データ母線GD
(1)及びダミーデータ母線DGD(1)に接続され
る。
れるバッファ回路BUFなどを示す図である。ブロック
BLKA(2),BLKA(3)にも、同様な構成の回
路が接続され同一の制御パルスにより制御される。共通
データ線CDA(1)は、バッファ回路BUFと書き込
み用スイッチSWEに接続される。バッファ回路BUF
は、2個のPMOSトランジスタQ4,Q5と差動増幅
器DAMPで構成される。差動増幅器DAMPの出力端
子は、共通スイッチSWCを介して、データ母線GD
(1)及びダミーデータ母線DGD(1)に接続され
る。また、書込み用スイッチSWEも、データ母線GD
(1)及びダミーデータ母線DGD(1)に接続され
る。
【0032】図8は、ブロックBLKB(1)に接続さ
れるバッファ回路BUFなどを示す図である。図7と同
様な構成であるが、制御パルスFSC,FSCDで制御
される共通スイッチSWCの代わりに、制御パルスFS
D,FSDDで制御される共通スイッチSWDが設けら
れる。また、制御パルスFSE,FSEDで制御される
書込み用スイッチSWEの代わりに、制御パルスFS
F,FSFDで制御される書込み用スイッチSWFが設
けられる。すなわち、ブロックBLKB(1)には、B
LKA(1)と同様な構成の回路が接続されるが、制御
パルスが異なっている。ブロックBLKA(2),BL
KB(3)にも、図8と同様な構成の回路が接続され同
一の制御パルスにより制御される。
れるバッファ回路BUFなどを示す図である。図7と同
様な構成であるが、制御パルスFSC,FSCDで制御
される共通スイッチSWCの代わりに、制御パルスFS
D,FSDDで制御される共通スイッチSWDが設けら
れる。また、制御パルスFSE,FSEDで制御される
書込み用スイッチSWEの代わりに、制御パルスFS
F,FSFDで制御される書込み用スイッチSWFが設
けられる。すなわち、ブロックBLKB(1)には、B
LKA(1)と同様な構成の回路が接続されるが、制御
パルスが異なっている。ブロックBLKA(2),BL
KB(3)にも、図8と同様な構成の回路が接続され同
一の制御パルスにより制御される。
【0033】図9は、多値センス回路MSCの構成を示
している。データ母線GD(1)〜GD(3)及びダミ
ーデータ母線DGD(1)〜DGD(3)に接続される
多値センス回路MSCは、それぞれ3個ずつ同じ構成の
多値判別回路MLR(1)〜MLR(3)、レジスタ回
路MDR(1)〜MDR(3)、多値書込み回路MLW
(1)〜MLW(3)と、共通書込み用スイッチ回路S
WWで構成される。多値判別回路MLR(i)は、デー
タ母線GD(i)とダミーデータ母線DGD(j)に接
続された3個の比較器CP(i,j)で構成される。レ
ジスタ回路MDR(i)は、それぞれ複数ビットを記憶
する3個のレジスタDR(i,1)〜DR(i,3)で
構成され、比較器CP(i,1)〜CP(i,3)の出
力信号が入力される。これらのレジスタは、最初に入力
された情報が最初に出力される構成(FIFO)であ
る。レジスタ回路MDR(i)は、多値書込み回路ML
W(i)の入力端子に接続される。多値書込み回路ML
W(i)の出力端子は、共通書込み用スイッチ回路SW
W内のNMOSトランジスタを介して、データ母線GD
(i)に接続される。また、参照信号電圧VREF
(j)が、共通書込み用スイッチ回路SWW内のNMO
Sトランジスタを介して、ダミーデータ母線DGD
(j)に接続される。多値書込み回路MLW(1)〜M
LW(3)は、例えば特願平2-322967の第12図に4値
の場合について示されているような構成で実現できる。
している。データ母線GD(1)〜GD(3)及びダミ
ーデータ母線DGD(1)〜DGD(3)に接続される
多値センス回路MSCは、それぞれ3個ずつ同じ構成の
多値判別回路MLR(1)〜MLR(3)、レジスタ回
路MDR(1)〜MDR(3)、多値書込み回路MLW
(1)〜MLW(3)と、共通書込み用スイッチ回路S
WWで構成される。多値判別回路MLR(i)は、デー
タ母線GD(i)とダミーデータ母線DGD(j)に接
続された3個の比較器CP(i,j)で構成される。レ
ジスタ回路MDR(i)は、それぞれ複数ビットを記憶
する3個のレジスタDR(i,1)〜DR(i,3)で
構成され、比較器CP(i,1)〜CP(i,3)の出
力信号が入力される。これらのレジスタは、最初に入力
された情報が最初に出力される構成(FIFO)であ
る。レジスタ回路MDR(i)は、多値書込み回路ML
W(i)の入力端子に接続される。多値書込み回路ML
W(i)の出力端子は、共通書込み用スイッチ回路SW
W内のNMOSトランジスタを介して、データ母線GD
(i)に接続される。また、参照信号電圧VREF
(j)が、共通書込み用スイッチ回路SWW内のNMO
Sトランジスタを介して、ダミーデータ母線DGD
(j)に接続される。多値書込み回路MLW(1)〜M
LW(3)は、例えば特願平2-322967の第12図に4値
の場合について示されているような構成で実現できる。
【0034】図10は、図5から図9に示した第4の実
施例の具体的構成について、読出し動作のタイミングを
示す図である。これを用いて、読出し動作を説明する。
待機状態では、制御パルスFPD,FPDA,FPDB
を高電位VCCとし、FSA(1)〜FSA(t),F
SAD,FSB(1)〜FSB(t),FSBDをワー
ド線電位(VCC+α)として、各サブアレー内のデー
タ線DA,DB及びダミーデータ線DDA,DDBとス
イッチ回路SWA,SWBをプリチャージ電位VPにプ
リチャージしておく。まず、制御パルスFPD,FSA
(1)〜FSA(t),FSAD,FSB(1)〜FS
B(t),FSBDを低電位0Vにして、プリチャージ
回路PD及びスイッチ回路SWA,SWB内のトランジ
スタをオフにし、データ線DA,DB及びダミーデータ
線DDA,DDBをプリチャージ電位VPのフローティ
ング状態とする。次に、Xデコーダ(図示せず)により
選択されたワード線Wをワード線電位(VCC+α)に
上げ、それに接続されたメモリセルMCから信号をデー
タ線DA,DBに、ダミーセルDCから参照信号をダミ
ーデータ線DDA,DDBに読出す。ここで、制御パル
スFDRを高電位VCCに、FBUFを低電位0Vにし
て、信号伝達手段DSとバッファ回路BUFを動作状態
にする。
施例の具体的構成について、読出し動作のタイミングを
示す図である。これを用いて、読出し動作を説明する。
待機状態では、制御パルスFPD,FPDA,FPDB
を高電位VCCとし、FSA(1)〜FSA(t),F
SAD,FSB(1)〜FSB(t),FSBDをワー
ド線電位(VCC+α)として、各サブアレー内のデー
タ線DA,DB及びダミーデータ線DDA,DDBとス
イッチ回路SWA,SWBをプリチャージ電位VPにプ
リチャージしておく。まず、制御パルスFPD,FSA
(1)〜FSA(t),FSAD,FSB(1)〜FS
B(t),FSBDを低電位0Vにして、プリチャージ
回路PD及びスイッチ回路SWA,SWB内のトランジ
スタをオフにし、データ線DA,DB及びダミーデータ
線DDA,DDBをプリチャージ電位VPのフローティ
ング状態とする。次に、Xデコーダ(図示せず)により
選択されたワード線Wをワード線電位(VCC+α)に
上げ、それに接続されたメモリセルMCから信号をデー
タ線DA,DBに、ダミーセルDCから参照信号をダミ
ーデータ線DDA,DDBに読出す。ここで、制御パル
スFDRを高電位VCCに、FBUFを低電位0Vにし
て、信号伝達手段DSとバッファ回路BUFを動作状態
にする。
【0035】このとき、信号伝達手段DSで、NMOS
トランジスタQ1のゲートに入力された電圧に応じた電
流が、共通データ線CDAあるいはCDBからトランジ
スタQ2を通じてQ1に流れ込む。すなわち、信号電圧
が信号電流に変換されて出力される。スイッチ回路SW
A,SWBから見た信号伝達手段DSの入力インピーダ
ンスは大きい。共通データ線CDAあるいはCDBの配
線容量などが加わらないため、データ線容量が小さく、
読みだし信号が大きいので、高S/Nに読みだし動作が
行われる。信号伝達手段DSの出力電流は、バッファ回
路BUFのPMOSトランジスタQ4からQ5を通じて
流れる。共通データ線CDAあるいはCDBの電圧が差
動増幅器DAMPに入力され、バイアス電位VBと差動
増幅されて、その出力がトランジスタQ4のゲートに加
わる。負帰還により、共通データ線CDAあるいはCD
Bから見たバッファ回路BUFの入力インピーダンスが
小さく、共通データ線CDAあるいはCDBの電位はバ
イアス電位VBとほぼ同じになる。共通データ線CDA
あるいはCDBの電位変動が小さく、配線容量が充放電
されないため、高速に信号が伝達される。バッファ回路
BUFの差動アンプDAMPの出力電圧が、共通スイッ
チSWCあるいはSWDへ伝達される。すなわち、信号
伝達手段DSの出力電流がバッファ回路BUFにより電
圧に変換される。
トランジスタQ1のゲートに入力された電圧に応じた電
流が、共通データ線CDAあるいはCDBからトランジ
スタQ2を通じてQ1に流れ込む。すなわち、信号電圧
が信号電流に変換されて出力される。スイッチ回路SW
A,SWBから見た信号伝達手段DSの入力インピーダ
ンスは大きい。共通データ線CDAあるいはCDBの配
線容量などが加わらないため、データ線容量が小さく、
読みだし信号が大きいので、高S/Nに読みだし動作が
行われる。信号伝達手段DSの出力電流は、バッファ回
路BUFのPMOSトランジスタQ4からQ5を通じて
流れる。共通データ線CDAあるいはCDBの電圧が差
動増幅器DAMPに入力され、バイアス電位VBと差動
増幅されて、その出力がトランジスタQ4のゲートに加
わる。負帰還により、共通データ線CDAあるいはCD
Bから見たバッファ回路BUFの入力インピーダンスが
小さく、共通データ線CDAあるいはCDBの電位はバ
イアス電位VBとほぼ同じになる。共通データ線CDA
あるいはCDBの電位変動が小さく、配線容量が充放電
されないため、高速に信号が伝達される。バッファ回路
BUFの差動アンプDAMPの出力電圧が、共通スイッ
チSWCあるいはSWDへ伝達される。すなわち、信号
伝達手段DSの出力電流がバッファ回路BUFにより電
圧に変換される。
【0036】ブロックBLKA中のサブアレーSAA内
のデータ線DAに現れた読出し信号を先に判別する。制
御パルスFSCDを高電位VCCにし、共通スイッチS
WCにより、サブアレーSAA(i)の信号をデータ母
線GD(i)に伝達する。また、制御パルスFSDDを
高電位VCCにし、共通スイッチSWDにより、サブア
レーSAB(j)の信号をダミーデータ母線DGD
(j)に伝達する。制御パルスFPDA,FPDBを低
電位0Vにして共通プリチャージ回路PDA,PDBを
オフにする。FSA(1)をワード線電位(VCC+
α)に上げ、サブアレーSAA(1)〜SAA(3)
で、スイッチ回路SWAにより信号伝達手段DSにデー
タ線DAを接続する。サブアレーSAA(i)中のデー
タ線DAから読出し信号が、スイッチ回路SWA,信号
伝達手段DS,共通データ線CDA(i),バッファ回
路BUF,共通スイッチSWC,データ母線GD(i)
を介して、多値センス回路MSC中の多値判別回路ML
R(i)内の3個の比較器CP(i,1)〜CP(i,
3)に入力される。同時に、FSBDをワード線電位
(VCC+α)に上げ、サブアレーSAB(1)〜SA
B(3)で、スイッチ回路SWBにより信号伝達手段D
Sにダミーデータ線DDBを接続する。サブアレーSA
B(j)中のダミーデータ線DDAから参照信号が、ス
イッチ回路SWB,信号伝達手段DS,共通データ線C
DB(j),バッファ回路BUF,共通スイッチSW
D,ダミーデータ母線DGD(j)を介して、多値セン
ス回路MSC中の3個の比較器CP(1,j)〜CP
(3,j)に入力される。比較器でそれぞれ、読出し信
号と参照信号の比較が行われ、MLR(i)での比較結
果がレジスタ回路MDR(i)に入力され蓄えられる。
そして、制御パルスFSA(1)を低電位0Vにし、サ
ブアレーSAA(1)〜SAA(3)で、データ線DA
を信号伝達手段DSから切り離す。また、FPDAを高
電位VCCに上げ、共通プリチャージ回路PDAによ
り、スイッチ回路SWAと信号伝達手段DSの接続部分
をプリチャージする。以下、制御パルスFSAをFSA
(t)まで順次ワード線電位(VCC+α)に上げ、デ
ータ線DA上の読出し信号を、多値センス回路MSCに
伝達し、多値判別回路MLR(1)〜MLR(3)によ
る判別とレジスタ回路MDR(1)〜MDR(3)への
格納を行う。このとき、制御パルスFSAのカップリン
グ雑音の影響を参照信号にも加えるために、制御パルス
FSBDは一旦低電位0Vにしてワード線電位(VCC
+α)に戻すことを繰り返す。そして、制御パルスFS
BD,FSC,FSDDを低電位0Vに戻す。制御パル
スFPDB,FPDAを高電位VCCにし、共通プリチ
ャージ回路PDA,PDBにより、スイッチ回路SW
A,SWBと信号伝達手段DSの接続部分をプリチャー
ジする。
のデータ線DAに現れた読出し信号を先に判別する。制
御パルスFSCDを高電位VCCにし、共通スイッチS
WCにより、サブアレーSAA(i)の信号をデータ母
線GD(i)に伝達する。また、制御パルスFSDDを
高電位VCCにし、共通スイッチSWDにより、サブア
レーSAB(j)の信号をダミーデータ母線DGD
(j)に伝達する。制御パルスFPDA,FPDBを低
電位0Vにして共通プリチャージ回路PDA,PDBを
オフにする。FSA(1)をワード線電位(VCC+
α)に上げ、サブアレーSAA(1)〜SAA(3)
で、スイッチ回路SWAにより信号伝達手段DSにデー
タ線DAを接続する。サブアレーSAA(i)中のデー
タ線DAから読出し信号が、スイッチ回路SWA,信号
伝達手段DS,共通データ線CDA(i),バッファ回
路BUF,共通スイッチSWC,データ母線GD(i)
を介して、多値センス回路MSC中の多値判別回路ML
R(i)内の3個の比較器CP(i,1)〜CP(i,
3)に入力される。同時に、FSBDをワード線電位
(VCC+α)に上げ、サブアレーSAB(1)〜SA
B(3)で、スイッチ回路SWBにより信号伝達手段D
Sにダミーデータ線DDBを接続する。サブアレーSA
B(j)中のダミーデータ線DDAから参照信号が、ス
イッチ回路SWB,信号伝達手段DS,共通データ線C
DB(j),バッファ回路BUF,共通スイッチSW
D,ダミーデータ母線DGD(j)を介して、多値セン
ス回路MSC中の3個の比較器CP(1,j)〜CP
(3,j)に入力される。比較器でそれぞれ、読出し信
号と参照信号の比較が行われ、MLR(i)での比較結
果がレジスタ回路MDR(i)に入力され蓄えられる。
そして、制御パルスFSA(1)を低電位0Vにし、サ
ブアレーSAA(1)〜SAA(3)で、データ線DA
を信号伝達手段DSから切り離す。また、FPDAを高
電位VCCに上げ、共通プリチャージ回路PDAによ
り、スイッチ回路SWAと信号伝達手段DSの接続部分
をプリチャージする。以下、制御パルスFSAをFSA
(t)まで順次ワード線電位(VCC+α)に上げ、デ
ータ線DA上の読出し信号を、多値センス回路MSCに
伝達し、多値判別回路MLR(1)〜MLR(3)によ
る判別とレジスタ回路MDR(1)〜MDR(3)への
格納を行う。このとき、制御パルスFSAのカップリン
グ雑音の影響を参照信号にも加えるために、制御パルス
FSBDは一旦低電位0Vにしてワード線電位(VCC
+α)に戻すことを繰り返す。そして、制御パルスFS
BD,FSC,FSDDを低電位0Vに戻す。制御パル
スFPDB,FPDAを高電位VCCにし、共通プリチ
ャージ回路PDA,PDBにより、スイッチ回路SW
A,SWBと信号伝達手段DSの接続部分をプリチャー
ジする。
【0037】引き続き、ブロックBLKB中のサブアレ
ーSAB内のデータ線DBに現れた読出し信号を判別す
る。制御パルスFSCDを高電位VCCにし、共通スイ
ッチSWCにより、サブアレーSAA(j)の信号をダ
ミーデータ母線DGD(j)に伝達する。また、制御パ
ルスFSDを高電位VCCにし、共通スイッチSWDに
より、サブアレーSAB(i)の信号をデータ母線GD
(i)に伝達する。制御パルスFPDA,FPDBを低
電位0Vにして共通プリチャージ回路PDA,PDBを
オフにする。FSB(1)をワード線電位(VCC+
α)に上げ、サブアレーSAB(1)〜SAB(3)
で、スイッチ回路SWBにより信号伝達手段DSにデー
タ線DBを接続する。サブアレーSAB(i)中のデー
タ線DBから読出し信号が、スイッチ回路SWB,信号
伝達手段DS,共通データ線CDB(i),バッファ回
路BUF,共通スイッチSWD,データ母線GD(i)
を介して、多値センス回路MSC中の多値判別回路ML
R(i)内の3個の比較器CP(i,1)〜CP(i,
3)に入力される。同時に、FSADをワード線電位
(VCC+α)に上げ、サブアレーSAA(1)〜SA
A(3)で、スイッチ回路SWAにより信号伝達手段D
Sにダミーデータ線DDAを接続する。サブアレーSA
A(j)中のダミーデータ線DDAから参照信号が、ス
イッチ回路SWA,信号伝達手段DS,共通データ線C
DA(j),バッファ回路BUF,共通スイッチSW
C,ダミーデータ母線DGD(j)を介して、多値セン
ス回路MSC中の3個の比較器CP(1,j)〜CP
(3,j)に入力される。比較器でそれぞれ、読出し信
号と参照信号の比較が行われ、その結果がレジスタ回路
MDR(1)〜MDR(3)に入力され蓄えられる。次
に、サブアレーSAB(1)〜SAB(3)について、
制御パルスFSB(1)を低電位0Vにし、FPDBを
高電位VCCに上げ、共通プリチャージ回路PDBによ
り、スイッチ回路SWBと信号伝達手段DSの接続部分
をプリチャージする。以下、制御パルスFSBをFSB
(t)まで順次ワード線電位(VCC+α)に上げ、デ
ータ線DB上の読出し信号を、多値センス回路MSCに
伝達し、多値判別回路MLR(1)〜MLR(3)によ
る判別とレジスタ回路MDR(1)〜MDR(3)への
格納を行う。このとき、制御パルスFSBのカップリン
グ雑音の影響を参照信号にも加えるために、制御パルス
FSADは一旦低電位0Vにしてワード線電位(VCC
+α)に戻すことを繰り返す。そして、制御パルスFS
AD,FSCD,FSDを低電位0Vに戻す。また、制
御パルスFDRを低電位0Vに、FBUFを高電位VC
Cにして、信号伝達手段DSとバッファ回路BUFを非
動作状態にする。
ーSAB内のデータ線DBに現れた読出し信号を判別す
る。制御パルスFSCDを高電位VCCにし、共通スイ
ッチSWCにより、サブアレーSAA(j)の信号をダ
ミーデータ母線DGD(j)に伝達する。また、制御パ
ルスFSDを高電位VCCにし、共通スイッチSWDに
より、サブアレーSAB(i)の信号をデータ母線GD
(i)に伝達する。制御パルスFPDA,FPDBを低
電位0Vにして共通プリチャージ回路PDA,PDBを
オフにする。FSB(1)をワード線電位(VCC+
α)に上げ、サブアレーSAB(1)〜SAB(3)
で、スイッチ回路SWBにより信号伝達手段DSにデー
タ線DBを接続する。サブアレーSAB(i)中のデー
タ線DBから読出し信号が、スイッチ回路SWB,信号
伝達手段DS,共通データ線CDB(i),バッファ回
路BUF,共通スイッチSWD,データ母線GD(i)
を介して、多値センス回路MSC中の多値判別回路ML
R(i)内の3個の比較器CP(i,1)〜CP(i,
3)に入力される。同時に、FSADをワード線電位
(VCC+α)に上げ、サブアレーSAA(1)〜SA
A(3)で、スイッチ回路SWAにより信号伝達手段D
Sにダミーデータ線DDAを接続する。サブアレーSA
A(j)中のダミーデータ線DDAから参照信号が、ス
イッチ回路SWA,信号伝達手段DS,共通データ線C
DA(j),バッファ回路BUF,共通スイッチSW
C,ダミーデータ母線DGD(j)を介して、多値セン
ス回路MSC中の3個の比較器CP(1,j)〜CP
(3,j)に入力される。比較器でそれぞれ、読出し信
号と参照信号の比較が行われ、その結果がレジスタ回路
MDR(1)〜MDR(3)に入力され蓄えられる。次
に、サブアレーSAB(1)〜SAB(3)について、
制御パルスFSB(1)を低電位0Vにし、FPDBを
高電位VCCに上げ、共通プリチャージ回路PDBによ
り、スイッチ回路SWBと信号伝達手段DSの接続部分
をプリチャージする。以下、制御パルスFSBをFSB
(t)まで順次ワード線電位(VCC+α)に上げ、デ
ータ線DB上の読出し信号を、多値センス回路MSCに
伝達し、多値判別回路MLR(1)〜MLR(3)によ
る判別とレジスタ回路MDR(1)〜MDR(3)への
格納を行う。このとき、制御パルスFSBのカップリン
グ雑音の影響を参照信号にも加えるために、制御パルス
FSADは一旦低電位0Vにしてワード線電位(VCC
+α)に戻すことを繰り返す。そして、制御パルスFS
AD,FSCD,FSDを低電位0Vに戻す。また、制
御パルスFDRを低電位0Vに、FBUFを高電位VC
Cにして、信号伝達手段DSとバッファ回路BUFを非
動作状態にする。
【0038】図11は、図10に示した読出し動作のあ
とに行われる再書込み動作のタイミングを示す図であ
る。まず、サブアレーSAA(1)〜SAA(3)に蓄
積電圧を伝達する。制御パルスFSA(1)を上げるこ
とにより、サブアレーSAA(i)内で、読みだし信号
の判別が最初に行われたデータ線DAを、スイッチ回路
SWAにより信号伝達手段DSに接続する。制御パルス
FDWをワード線電位(VCC+α)に上げ、サブアレ
ーSAA(i),SAB(j)内で、信号伝達手段DS
のトランジスタQ3により、スイッチ回路SWAもしく
はSWBを共通データ線CDA(i)あるいはCDB
(j)に接続する。また、制御パルスFSEをワード線
電位(VCC+α)に上げ、共通データ線CDA(i)
を書き込み用スイッチSWEによりデータ母線GD
(i)に接続する。さらに、制御パルスFWをワード線
電位(VCC+α)に上げ、データ母線GD(i)を、
多値センス回路MSC内で共通書込み用スイッチ回路S
WWにより多値書込み回路MLW(i)に接続する。以
上により、サブアレーSAA(i)内のデータ線DA
が、スイッチ回路SWA,信号伝達手段DS,共通デー
タ線CDA(i),書き込み用スイッチSWE,データ
母線GD(i),共通書込み用スイッチ回路SWWを介
して、多値書込み回路MLW(i)に接続される。ここ
で、レジスタ回路MDR(i)から、サブアレーSAA
(i)内のデータ線DAに現れた読出し信号の判別結果
を、多値書込み回路MLW(i)に伝達する。例えば、
レジスタ回路MDR(1)内のレジスタDR(1,1)
〜DR(1,3)から1ビットずつを、多値書込み回路
MLW(1)に伝達する。それに応じて、m値の蓄積電
圧のいずれかが、多値書込み回路MLW(i)から出力
され、サブアレーSAA(i)内のデータ線DAに伝達
される。制御パルスFSA(1)を下げることにより、
サブアレーSAA(i)内で、データ線DAがスイッチ
回路SWBにより信号伝達手段DSから切り離される。
以下、制御パルスFSAをFSA(t)まで順次ワード
線電位(VCC+α)に上げて同様な動作を繰返し、レ
ジスタ回路MDRに蓄えていた読出し信号の判別結果に
応じた蓄積電圧を、多値書込み回路MLWからサブアレ
ーSAA内のデータ線DAに伝達する。その後、制御パ
ルスFSEを低電位0Vに下げ、ブロックBLKA
(i)の共通データ線CDA(i)をデータ母線GD
(i)から分離する。
とに行われる再書込み動作のタイミングを示す図であ
る。まず、サブアレーSAA(1)〜SAA(3)に蓄
積電圧を伝達する。制御パルスFSA(1)を上げるこ
とにより、サブアレーSAA(i)内で、読みだし信号
の判別が最初に行われたデータ線DAを、スイッチ回路
SWAにより信号伝達手段DSに接続する。制御パルス
FDWをワード線電位(VCC+α)に上げ、サブアレ
ーSAA(i),SAB(j)内で、信号伝達手段DS
のトランジスタQ3により、スイッチ回路SWAもしく
はSWBを共通データ線CDA(i)あるいはCDB
(j)に接続する。また、制御パルスFSEをワード線
電位(VCC+α)に上げ、共通データ線CDA(i)
を書き込み用スイッチSWEによりデータ母線GD
(i)に接続する。さらに、制御パルスFWをワード線
電位(VCC+α)に上げ、データ母線GD(i)を、
多値センス回路MSC内で共通書込み用スイッチ回路S
WWにより多値書込み回路MLW(i)に接続する。以
上により、サブアレーSAA(i)内のデータ線DA
が、スイッチ回路SWA,信号伝達手段DS,共通デー
タ線CDA(i),書き込み用スイッチSWE,データ
母線GD(i),共通書込み用スイッチ回路SWWを介
して、多値書込み回路MLW(i)に接続される。ここ
で、レジスタ回路MDR(i)から、サブアレーSAA
(i)内のデータ線DAに現れた読出し信号の判別結果
を、多値書込み回路MLW(i)に伝達する。例えば、
レジスタ回路MDR(1)内のレジスタDR(1,1)
〜DR(1,3)から1ビットずつを、多値書込み回路
MLW(1)に伝達する。それに応じて、m値の蓄積電
圧のいずれかが、多値書込み回路MLW(i)から出力
され、サブアレーSAA(i)内のデータ線DAに伝達
される。制御パルスFSA(1)を下げることにより、
サブアレーSAA(i)内で、データ線DAがスイッチ
回路SWBにより信号伝達手段DSから切り離される。
以下、制御パルスFSAをFSA(t)まで順次ワード
線電位(VCC+α)に上げて同様な動作を繰返し、レ
ジスタ回路MDRに蓄えていた読出し信号の判別結果に
応じた蓄積電圧を、多値書込み回路MLWからサブアレ
ーSAA内のデータ線DAに伝達する。その後、制御パ
ルスFSEを低電位0Vに下げ、ブロックBLKA
(i)の共通データ線CDA(i)をデータ母線GD
(i)から分離する。
【0039】引き続き、サブアレーSAB(1)〜SA
B(3)に蓄積電圧を伝達する。制御パルスFSB
(1)を上げることにより、サブアレーSAB(j)内
で最初に読みだし信号が判別されたデータ線DBをスイ
ッチ回路SWBにより信号伝達手段DSに接続する。ま
た、制御パルスFSFをワード線電位(VCC+α)に
上げ、共通データ線CDB(j)を書き込み用スイッチ
SWFによりデータ母線GD(j)に接続する。サブア
レーSAB(j)内のデータ線DBが、スイッチ回路S
WB,信号伝達手段DS,共通データ線CDB(1),
書き込み用スイッチSWF,データ母線GD(j),共
通書込み用スイッチ回路SWWを介して、多値書込み回
路MLW(j)に接続される。ここで、レジスタ回路M
DR(j)から、サブアレーSAB(j)内のデータ線
DBに現れた読出し信号の判別結果を、多値書込み回路
MLW(j)に伝達する。それに応じて、m値の蓄積電
圧のいずれかが、多値書込み回路MLW(j)から出力
され、サブアレーSAB(j)内のデータ線DBに伝達
される。制御パルスFSB(1)を下げることにより、
サブアレーSAB(j)内で、データ線DBがスイッチ
回路SWBにより信号伝達手段DSから切り離される。
以下、制御パルスFSBをFSB(t)まで順次ワード
線電位(VCC+α)に上げて同様な動作を繰返し、サ
ブアレーSAB内の全てのデータ線DBに蓄積電圧を伝
達する。そして、制御パルスFSFを低電位0Vに下
げ、サブアレーSAB(j)の共通データ線CDB
(j)をデータ母線GD(j)から分離する。また、制
御パルスFWを低電位0Vに下げ、データ母線GD
(j)を多値書込み回路MLW(j)から分離する。
B(3)に蓄積電圧を伝達する。制御パルスFSB
(1)を上げることにより、サブアレーSAB(j)内
で最初に読みだし信号が判別されたデータ線DBをスイ
ッチ回路SWBにより信号伝達手段DSに接続する。ま
た、制御パルスFSFをワード線電位(VCC+α)に
上げ、共通データ線CDB(j)を書き込み用スイッチ
SWFによりデータ母線GD(j)に接続する。サブア
レーSAB(j)内のデータ線DBが、スイッチ回路S
WB,信号伝達手段DS,共通データ線CDB(1),
書き込み用スイッチSWF,データ母線GD(j),共
通書込み用スイッチ回路SWWを介して、多値書込み回
路MLW(j)に接続される。ここで、レジスタ回路M
DR(j)から、サブアレーSAB(j)内のデータ線
DBに現れた読出し信号の判別結果を、多値書込み回路
MLW(j)に伝達する。それに応じて、m値の蓄積電
圧のいずれかが、多値書込み回路MLW(j)から出力
され、サブアレーSAB(j)内のデータ線DBに伝達
される。制御パルスFSB(1)を下げることにより、
サブアレーSAB(j)内で、データ線DBがスイッチ
回路SWBにより信号伝達手段DSから切り離される。
以下、制御パルスFSBをFSB(t)まで順次ワード
線電位(VCC+α)に上げて同様な動作を繰返し、サ
ブアレーSAB内の全てのデータ線DBに蓄積電圧を伝
達する。そして、制御パルスFSFを低電位0Vに下
げ、サブアレーSAB(j)の共通データ線CDB
(j)をデータ母線GD(j)から分離する。また、制
御パルスFWを低電位0Vに下げ、データ母線GD
(j)を多値書込み回路MLW(j)から分離する。
【0040】その後、サブアレーSAA(1)〜SAA
(3),SAB(1)〜SAB(3)中のダミーデータ
線DDA,DDBに参照電圧を伝達する。制御パルスF
SAD,FSBDを上げることにより、サブアレーSA
A(i),SAB(i)内で、ダミーデータ線DDAを
スイッチ回路SWA,SWBにより信号伝達手段DSに
接続する。また、制御パルスFWDをワード線電位(V
CC+α)に上げ、共通データ線CDA(i),CDB
(i)を書き込み用スイッチSWE,SWFによりダミ
ーデータ母線DGD(i)に接続し、ダミーデータ母線
DGD(i)に、多値センス回路MSC内で共通書込み
用スイッチ回路SWWにより参照電圧VREF(i)を
伝達する。この参照電圧VREF(i)が、ダミーデー
タ母線DGD(i),書き込み用スイッチSWEあるい
はSWF,共通データ線CDA(i)あるいはCDB
(i),信号伝達手段DS,スイッチ回路SWAあるい
はSWBを介して、サブアレーSAA(i),SAB
(i)内のダミーデータ線DDAあるいはDDBに伝達
される。そして、制御パルスFSAD,FSBDを低電
位0Vに下げサブアレーSAA(i),SAB(i)内
で、ダミーデータ線DDA,DDBを信号伝達手段DS
から分離する。制御パルスFDWを下げ、スイッチ回路
SWAもしくはSWBを共通データ線CDA(i)から
分離する。制御パルスFWDを下げ、共通データ線CD
A(i),CDB(i)をダミーデータ母線DGD
(i)から分離するとともに、共通書込み用スイッチ回
路SWW内のトランジスタをオフにする。
(3),SAB(1)〜SAB(3)中のダミーデータ
線DDA,DDBに参照電圧を伝達する。制御パルスF
SAD,FSBDを上げることにより、サブアレーSA
A(i),SAB(i)内で、ダミーデータ線DDAを
スイッチ回路SWA,SWBにより信号伝達手段DSに
接続する。また、制御パルスFWDをワード線電位(V
CC+α)に上げ、共通データ線CDA(i),CDB
(i)を書き込み用スイッチSWE,SWFによりダミ
ーデータ母線DGD(i)に接続し、ダミーデータ母線
DGD(i)に、多値センス回路MSC内で共通書込み
用スイッチ回路SWWにより参照電圧VREF(i)を
伝達する。この参照電圧VREF(i)が、ダミーデー
タ母線DGD(i),書き込み用スイッチSWEあるい
はSWF,共通データ線CDA(i)あるいはCDB
(i),信号伝達手段DS,スイッチ回路SWAあるい
はSWBを介して、サブアレーSAA(i),SAB
(i)内のダミーデータ線DDAあるいはDDBに伝達
される。そして、制御パルスFSAD,FSBDを低電
位0Vに下げサブアレーSAA(i),SAB(i)内
で、ダミーデータ線DDA,DDBを信号伝達手段DS
から分離する。制御パルスFDWを下げ、スイッチ回路
SWAもしくはSWBを共通データ線CDA(i)から
分離する。制御パルスFWDを下げ、共通データ線CD
A(i),CDB(i)をダミーデータ母線DGD
(i)から分離するとともに、共通書込み用スイッチ回
路SWW内のトランジスタをオフにする。
【0041】以上で、サブアレーSAA(1)〜SAA
(3),SAB(1)〜SAB(3)中で信号が読出さ
れたデータ線DA,DB及びダミーデータ線DDA,D
DBに、蓄積電圧もしくは参照電圧が伝達され、それぞ
れフローティング状態となっている。ここで、ワード線
Wを低電位0Vに下げることにより、それらの蓄積電圧
もしくは参照電圧が、メモリセルMCもしくはダミーセ
ルDCに蓄えられる。その後、制御パルスFPD,FP
DA,FPDBを高電位VCCとし、FSA(1)〜F
SA(t),FSAD,FSB(1)〜FSB(t),
FSBDをワード線電位(VCC+α)として、各サブ
アレー内のデータ線DA,DBとダミーデータ線DD
A,DDBとスイッチ回路SWAをプリチャージ電位V
Pにプリチャージし、待機状態に戻す。
(3),SAB(1)〜SAB(3)中で信号が読出さ
れたデータ線DA,DB及びダミーデータ線DDA,D
DBに、蓄積電圧もしくは参照電圧が伝達され、それぞ
れフローティング状態となっている。ここで、ワード線
Wを低電位0Vに下げることにより、それらの蓄積電圧
もしくは参照電圧が、メモリセルMCもしくはダミーセ
ルDCに蓄えられる。その後、制御パルスFPD,FP
DA,FPDBを高電位VCCとし、FSA(1)〜F
SA(t),FSAD,FSB(1)〜FSB(t),
FSBDをワード線電位(VCC+α)として、各サブ
アレー内のデータ線DA,DBとダミーデータ線DD
A,DDBとスイッチ回路SWAをプリチャージ電位V
Pにプリチャージし、待機状態に戻す。
【0042】このようにして読出し動作と再書込み動作
を行うことにより、ワード線Wに接続されたメモリセル
MCのリフレッシュができる。ワード線を順次選択して
同様な動作を行うことにより、すべてのメモリセルのリ
フレッシュが行われる。また、読出し動作と再書込み動
作の間に、Yデコーダ(図示せず)により多値判別回路
を選択し、外部との信号の授受を行うことにより、外部
からの書込みもしくは読出しができる。外部との信号の
授受は、メモリセルMC一個分の情報量を単位とするこ
とも可能であるし、1ビットを単位として行っても良
い。また、同一の多値判別回路MLR(i)で時系列に
判別するメモリセル分の情報量を単位とすることもでき
る。
を行うことにより、ワード線Wに接続されたメモリセル
MCのリフレッシュができる。ワード線を順次選択して
同様な動作を行うことにより、すべてのメモリセルのリ
フレッシュが行われる。また、読出し動作と再書込み動
作の間に、Yデコーダ(図示せず)により多値判別回路
を選択し、外部との信号の授受を行うことにより、外部
からの書込みもしくは読出しができる。外部との信号の
授受は、メモリセルMC一個分の情報量を単位とするこ
とも可能であるし、1ビットを単位として行っても良
い。また、同一の多値判別回路MLR(i)で時系列に
判別するメモリセル分の情報量を単位とすることもでき
る。
【0043】以上では、サブアレーSAA(1)〜SA
A(3)の読出し信号を判別し、引き続きサブアレーS
AB(1)〜SAB(3)の読出し信号を判別し、その
後でサブアレーSAA(1)〜SAA(3)に蓄積電圧
を伝達し、引き続きサブアレーSAB(1)〜SAB
(3)に蓄積電圧を伝達する動作を説明した。読出し動
作及び再書込み動作におけるデータ線の選択の順番は、
これに限定されない。たとえば、読出し動作と逆の順番
でデータ線を選択して再書込み動作を行うこともでき
る。その場合、レジスタ回路MDR(1)〜MDR
(3)は、最後に入力された情報が最初に出力される構
成(LIFO)とする。多値判別回路MLR(1)〜M
LR(3)で最後に判別した結果を、レジスタ回路MD
Rに蓄えず多値書込み回路MLWに入力すれば、レジス
タ回路内のレジスタDRの記憶容量を、1ビット減らす
ことができる。
A(3)の読出し信号を判別し、引き続きサブアレーS
AB(1)〜SAB(3)の読出し信号を判別し、その
後でサブアレーSAA(1)〜SAA(3)に蓄積電圧
を伝達し、引き続きサブアレーSAB(1)〜SAB
(3)に蓄積電圧を伝達する動作を説明した。読出し動
作及び再書込み動作におけるデータ線の選択の順番は、
これに限定されない。たとえば、読出し動作と逆の順番
でデータ線を選択して再書込み動作を行うこともでき
る。その場合、レジスタ回路MDR(1)〜MDR
(3)は、最後に入力された情報が最初に出力される構
成(LIFO)とする。多値判別回路MLR(1)〜M
LR(3)で最後に判別した結果を、レジスタ回路MD
Rに蓄えず多値書込み回路MLWに入力すれば、レジス
タ回路内のレジスタDRの記憶容量を、1ビット減らす
ことができる。
【0044】また、レジスタ回路MDRを用いずに、多
値判別回路MLR(1)〜MLR(3)で読出し信号を
判別する毎に、その判別結果を多値書込み回路MLW
(1)〜MLW(3)に入力して再書込みすることも可
能である。その場合、信号が読出されているデータ線と
隣接するデータ線に蓄積電圧が伝達されるため、データ
線間干渉雑音が問題となるが、例えばアイ・イー・イー
・イー,トランザクション オン エレクトロン デバ
イシズ,第37巻,3(1990年3月)第737頁か
ら第743頁(IEEE,Trans.on Electron Devices,vol3
7,on.3(March 1990)pp.737-743)に記載されているよう
な、データ線間を別な導電層でシールドして、データ線
間の結合容量を小さくしたメモリセルを用いることによ
り、その影響を小さくできる。
値判別回路MLR(1)〜MLR(3)で読出し信号を
判別する毎に、その判別結果を多値書込み回路MLW
(1)〜MLW(3)に入力して再書込みすることも可
能である。その場合、信号が読出されているデータ線と
隣接するデータ線に蓄積電圧が伝達されるため、データ
線間干渉雑音が問題となるが、例えばアイ・イー・イー
・イー,トランザクション オン エレクトロン デバ
イシズ,第37巻,3(1990年3月)第737頁か
ら第743頁(IEEE,Trans.on Electron Devices,vol3
7,on.3(March 1990)pp.737-743)に記載されているよう
な、データ線間を別な導電層でシールドして、データ線
間の結合容量を小さくしたメモリセルを用いることによ
り、その影響を小さくできる。
【0045】1トランジスタ1キャパシタ形メモリセル
を用いるとき、データ線に現われる信号は、メモリセル
中の蓄積容量に蓄えられた電荷が、データ線の容量に再
配分されることによるデータ線の電位変化である。その
ため、信号の大きさが、プロセス変動などによるメモリ
セルの蓄積容量及びデータ線の容量の偏差に影響され
る。本発明では、ダミーセルに蓄えた電荷をダミーデー
タ線に読出すことにより得られる参照信号により参照信
号を得るので、参照信号も同様に、ダミーセルの蓄積容
量及びダミーデータ線の容量の偏差に影響される。よっ
て、メモリセルとダミーセル、データ線とダミーデータ
線の電気的特性の整合を取ることにより、これらの偏差
の影響は相殺される。
を用いるとき、データ線に現われる信号は、メモリセル
中の蓄積容量に蓄えられた電荷が、データ線の容量に再
配分されることによるデータ線の電位変化である。その
ため、信号の大きさが、プロセス変動などによるメモリ
セルの蓄積容量及びデータ線の容量の偏差に影響され
る。本発明では、ダミーセルに蓄えた電荷をダミーデー
タ線に読出すことにより得られる参照信号により参照信
号を得るので、参照信号も同様に、ダミーセルの蓄積容
量及びダミーデータ線の容量の偏差に影響される。よっ
て、メモリセルとダミーセル、データ線とダミーデータ
線の電気的特性の整合を取ることにより、これらの偏差
の影響は相殺される。
【0046】本実施例では、ダミーセルDCに、対応す
るメモリセルMCへの蓄積電圧の書込みと同時に、参照
電圧VREF(j)が蓄えられ、その後は次の選択時ま
で放置される。すなわち、ダミーセルDCに蓄えられた
電荷は、メモリセルMCに蓄えられた電荷と同様に、蓄
積容量部でのリーク電流等により、時間とともに減衰し
ていく。したがって、従来のDRAMでのダミーセルの
構成法、例えば1980年アイ・イー・イー・イー,インタ
ーナショナル ソリッド ステート サーキッツ コン
ファレンス,ダイジェスト オブ テクニカル ペーパ
ーズ,第234頁から第235頁(1980 IEEE ISSCC Digest o
f Technical Papers, pp.234-235)に記載されているよ
うな、ダミーセルにダミーセル内の端子を所望の電位に
設定する回路を付加し、プリチャージの期間その電位に
固定しておく方法などを応用した場合に比べ、メモリセ
ルMCに蓄えられた電荷が減衰し、読出し信号が誤判定さ
れるまでの時間、すなわちデータ保持時間を長くするこ
とができる。このことは、メモリセルMCをリフレッシュ
する時間間隔を長くできることであり、半導体記憶装置
がリフレッシュ動作を行っている時間の割合を小さく、
システムにとって半導体記憶装置を使用できる時間の割
合を大きくできる。また、リフレッシュに要する消費電
力を小さくできる。
るメモリセルMCへの蓄積電圧の書込みと同時に、参照
電圧VREF(j)が蓄えられ、その後は次の選択時ま
で放置される。すなわち、ダミーセルDCに蓄えられた
電荷は、メモリセルMCに蓄えられた電荷と同様に、蓄
積容量部でのリーク電流等により、時間とともに減衰し
ていく。したがって、従来のDRAMでのダミーセルの
構成法、例えば1980年アイ・イー・イー・イー,インタ
ーナショナル ソリッド ステート サーキッツ コン
ファレンス,ダイジェスト オブ テクニカル ペーパ
ーズ,第234頁から第235頁(1980 IEEE ISSCC Digest o
f Technical Papers, pp.234-235)に記載されているよ
うな、ダミーセルにダミーセル内の端子を所望の電位に
設定する回路を付加し、プリチャージの期間その電位に
固定しておく方法などを応用した場合に比べ、メモリセ
ルMCに蓄えられた電荷が減衰し、読出し信号が誤判定さ
れるまでの時間、すなわちデータ保持時間を長くするこ
とができる。このことは、メモリセルMCをリフレッシュ
する時間間隔を長くできることであり、半導体記憶装置
がリフレッシュ動作を行っている時間の割合を小さく、
システムにとって半導体記憶装置を使用できる時間の割
合を大きくできる。また、リフレッシュに要する消費電
力を小さくできる。
【0047】1トランジスタ1キャパシタ形メモリセル
は、蓄積電荷をデータ線に再配分して読みだすため、読
み出し信号が小さい。しかも、破壊読み出しのため、同
一ワード線により駆動されるすべてのメモリセルの読み
出し信号を判別して再書き込みしなければならない。多
値メモリは、m値を蓄えるため、実効的な読み出し信号
の大きさすなわち隣接レベルの差が2値の(m−1)分
の1になる。したがって、1トランジスタ1キャパシタ
形メモリセルに多値を蓄える場合、実効的な読み出し信
号の大きさは非常に小さいので、高S/N化技術が特に
大切である。本発明による半導体多値メモリは、同一ワ
ード線により駆動される全メモリセルの読みだし信号が
判別でき、なおかつ、信号経路の条件を揃えて雑音を同
じにして相殺することが可能であり、高S/Nな動作が
実現できるため、1トランジスタ1キャパシタ形メモリ
セルを用いる場合に特に有効である。
は、蓄積電荷をデータ線に再配分して読みだすため、読
み出し信号が小さい。しかも、破壊読み出しのため、同
一ワード線により駆動されるすべてのメモリセルの読み
出し信号を判別して再書き込みしなければならない。多
値メモリは、m値を蓄えるため、実効的な読み出し信号
の大きさすなわち隣接レベルの差が2値の(m−1)分
の1になる。したがって、1トランジスタ1キャパシタ
形メモリセルに多値を蓄える場合、実効的な読み出し信
号の大きさは非常に小さいので、高S/N化技術が特に
大切である。本発明による半導体多値メモリは、同一ワ
ード線により駆動される全メモリセルの読みだし信号が
判別でき、なおかつ、信号経路の条件を揃えて雑音を同
じにして相殺することが可能であり、高S/Nな動作が
実現できるため、1トランジスタ1キャパシタ形メモリ
セルを用いる場合に特に有効である。
【0048】なお、本発明は1トランジスタ1キャパシ
タ形メモリセル以外のメモリセルを用いた半導体多値メ
モリにも適用可能である。例えば、CCDやBBDとい
った電荷転送素子をメモリセルとして用いる場合にも、
本発明は適用できる。
タ形メモリセル以外のメモリセルを用いた半導体多値メ
モリにも適用可能である。例えば、CCDやBBDとい
った電荷転送素子をメモリセルとして用いる場合にも、
本発明は適用できる。
【0049】図12は、本発明による半導体記憶装置の
応用例で、音声記録再生装置を構成した例を、ブロック
図で示したものである。図中MICは音声入力手段たる
マイク、SPは音声出力手段たるスピーカ、PAMP及
びMAMPは増幅器、ADCはアナログ/デジタル変換
器、DACはデジタル/アナログ変換器、Mは本発明に
よる半導体多値メモリ、MCTは半導体多値メモリMを
制御する制御回路である。同図では、帯域制限用ローパ
スフィルタ及び波形整形用ローパスフィルタ等は省略し
ている。
応用例で、音声記録再生装置を構成した例を、ブロック
図で示したものである。図中MICは音声入力手段たる
マイク、SPは音声出力手段たるスピーカ、PAMP及
びMAMPは増幅器、ADCはアナログ/デジタル変換
器、DACはデジタル/アナログ変換器、Mは本発明に
よる半導体多値メモリ、MCTは半導体多値メモリMを
制御する制御回路である。同図では、帯域制限用ローパ
スフィルタ及び波形整形用ローパスフィルタ等は省略し
ている。
【0050】録音動作は、マイクMICに入力された音
声を、増幅器PAMPにより増幅し、そのアナログ信号
をアナログ/デジタル変換器ADCによりデジタル信号
に変換し、制御回路MCTで制御して半導体多値メモリ
Mに書込むことにより行われる。このとき、半導体多値
メモリMのアドレスやクロック信号等を制御回路MCT
で発生させる。一方、再生動作は、制御回路MCTによ
り半導体多値メモリMを制御して、記憶している情報を
読出し、デジタル/アナログ変換器DACによりアナロ
グ信号に変換し、増幅器MAMPにより増幅して、スピ
ーカSPより出力する。
声を、増幅器PAMPにより増幅し、そのアナログ信号
をアナログ/デジタル変換器ADCによりデジタル信号
に変換し、制御回路MCTで制御して半導体多値メモリ
Mに書込むことにより行われる。このとき、半導体多値
メモリMのアドレスやクロック信号等を制御回路MCT
で発生させる。一方、再生動作は、制御回路MCTによ
り半導体多値メモリMを制御して、記憶している情報を
読出し、デジタル/アナログ変換器DACによりアナロ
グ信号に変換し、増幅器MAMPにより増幅して、スピ
ーカSPより出力する。
【0051】半導体多値メモリMの入出力が1ビット毎
のとき、アナログ/デジタル変換器ADCから複数ビッ
トの情報が並列に出力される場合には、パラレル/シリ
アル変換器を設け、時系列な情報に変換して、半導体多
値メモリMに伝達すれば良い。また、デジタル/アナロ
グ変換器ADCが複数ビットの情報が並列に入力される
構成の場合には、シリアル/パラレル変換器を設け、半
導体多値メモリMの出力を、並列な情報に変換すれば良
い。
のとき、アナログ/デジタル変換器ADCから複数ビッ
トの情報が並列に出力される場合には、パラレル/シリ
アル変換器を設け、時系列な情報に変換して、半導体多
値メモリMに伝達すれば良い。また、デジタル/アナロ
グ変換器ADCが複数ビットの情報が並列に入力される
構成の場合には、シリアル/パラレル変換器を設け、半
導体多値メモリMの出力を、並列な情報に変換すれば良
い。
【0052】音声情報のデータレートは、64kビット
/秒で良く、サイクル時間が15μsの半導体多値メモ
リで対応できる。また、情報は時系列に連続なデータで
ある。このため、音声記録装置に用いる記憶装置は、速
度は問題とならず、安価で大容量であることが要求され
る。本発明による半導体多値メモリは、高S/Nで高集
積化に適しており、チップ面積を削減してビット単価を
下げることが可能である。したがって、このような用途
には、従来のDRAMよりも本発明の半導体多値メモリ
が適している。
/秒で良く、サイクル時間が15μsの半導体多値メモ
リで対応できる。また、情報は時系列に連続なデータで
ある。このため、音声記録装置に用いる記憶装置は、速
度は問題とならず、安価で大容量であることが要求され
る。本発明による半導体多値メモリは、高S/Nで高集
積化に適しており、チップ面積を削減してビット単価を
下げることが可能である。したがって、このような用途
には、従来のDRAMよりも本発明の半導体多値メモリ
が適している。
【0053】
【発明の効果】以上に述べた実施例で明らかなように、
等しい本数の二つのグループに分けられた複数のデータ
線と、それらと交わるように配置された複数のワード線
と、データ線とワード線の所望の交差部に配置され、少
なくとも3値以上であるm値の情報を記憶保持するメモ
リセルと、ワード線を駆動することによりメモリセルか
らデータ線に出力される読出し信号を判別する多値セン
ス回路と、m値の判別に用いられる(m−1)種類の参
照信号を発生させる複数個のダミーセルDCを有し、選
択されたワード線上の全メモリセルから読出し信号が対
応するデータ線に読出され、一方のグループのデータ線
に読出された読みだし信号が少なくとも(m−1)個を
単位として順次多値センス回路に入力され、他方のグル
ープのデータ線に該読みだし信号の個数と同数のダミー
セルから読出された参照信号と比較されることにより、
同一ワード線により駆動される全メモリセルの読みだし
信号が判別でき、なおかつ、同数の読出し信号と参照信
号を比較することにより、信号経路の条件を揃えて雑音
を同じにして相殺することが可能であり、高S/Nな半
導体多値メモリを実現できる。
等しい本数の二つのグループに分けられた複数のデータ
線と、それらと交わるように配置された複数のワード線
と、データ線とワード線の所望の交差部に配置され、少
なくとも3値以上であるm値の情報を記憶保持するメモ
リセルと、ワード線を駆動することによりメモリセルか
らデータ線に出力される読出し信号を判別する多値セン
ス回路と、m値の判別に用いられる(m−1)種類の参
照信号を発生させる複数個のダミーセルDCを有し、選
択されたワード線上の全メモリセルから読出し信号が対
応するデータ線に読出され、一方のグループのデータ線
に読出された読みだし信号が少なくとも(m−1)個を
単位として順次多値センス回路に入力され、他方のグル
ープのデータ線に該読みだし信号の個数と同数のダミー
セルから読出された参照信号と比較されることにより、
同一ワード線により駆動される全メモリセルの読みだし
信号が判別でき、なおかつ、同数の読出し信号と参照信
号を比較することにより、信号経路の条件を揃えて雑音
を同じにして相殺することが可能であり、高S/Nな半
導体多値メモリを実現できる。
【図1】第1実施例を示す図である。
【図2】第2実施例を示す図である。
【図3】第3実施例を示す図である。
【図4】第4実施例を示す図である。
【図5】ブロックBLKA(1)の構成を示す図であ
る。
る。
【図6】ブロックBLKB(1)の構成を示す図であ
る。
る。
【図7】ブロックBLKA(1)に接続されるバッファ
回路BUF等を示す図である。
回路BUF等を示す図である。
【図8】ブロックBLKB(1)に接続されるバッファ
回路BUF等を示す図である。
回路BUF等を示す図である。
【図9】多値センス回路MSCの構成を示す図である。
【図10】読出し動作のタイミング図である。
【図11】再書込み動作のタイミング図である。
【図12】音声記録再生装置に応用した例のブロック図
である。
である。
MC…メモリセル、DC…ダミーセル、W…ワード線、
DWA,DWB…ダミーワード線、DA,DB…データ
線、DDA,DDB…ダミーデータ線、BUF…バッフ
ァ回路、GD,GDA,GDB…データ母線、DGD…
ダミーデータ母線、DC…ダミーセル、MSC…多値セ
ンス回路、CP…比較器、CDA,CDB…共通データ
線、DS…信号伝達手段、SAA,SAB,SA…サブ
アレー、DSAA,DSAB…サブダミーアレー、SW
…スイッチ、SWA,SWB,…スイッチ回路、SW
C,SWD…スイッチ回路、PD…プリチャージ回路、
PDA,PDB…共通プリチャージ回路、SWE,SW
F…書込み用スイッチ、DAMP…差動増幅器、SWW
…共通書込み用スイッチ回路、MLR…多値判別回路、
MDR…レジスタ回路、DR…レジスタ、MLW…多値
書込み回路、MIC…マイク、SP…スピーカ、PAM
P,MAMP…増幅器、ADC…アナログ/デジタル変
換器、DAC…デジタル/アナログ変換器、M…半導体
多値メモリ、MCT…制御回路。
DWA,DWB…ダミーワード線、DA,DB…データ
線、DDA,DDB…ダミーデータ線、BUF…バッフ
ァ回路、GD,GDA,GDB…データ母線、DGD…
ダミーデータ母線、DC…ダミーセル、MSC…多値セ
ンス回路、CP…比較器、CDA,CDB…共通データ
線、DS…信号伝達手段、SAA,SAB,SA…サブ
アレー、DSAA,DSAB…サブダミーアレー、SW
…スイッチ、SWA,SWB,…スイッチ回路、SW
C,SWD…スイッチ回路、PD…プリチャージ回路、
PDA,PDB…共通プリチャージ回路、SWE,SW
F…書込み用スイッチ、DAMP…差動増幅器、SWW
…共通書込み用スイッチ回路、MLR…多値判別回路、
MDR…レジスタ回路、DR…レジスタ、MLW…多値
書込み回路、MIC…マイク、SP…スピーカ、PAM
P,MAMP…増幅器、ADC…アナログ/デジタル変
換器、DAC…デジタル/アナログ変換器、M…半導体
多値メモリ、MCT…制御回路。
Claims (19)
- 【請求項1】等しい本数の二つのグループに分けられた
複数のデータ線と、それらと交わるように配置された複
数のワード線と、上記データ線と上記ワード線の所望の
交差部に配置され、少なくとも3値以上であるm値の情
報を記憶保持するメモリセルと、上記ワード線を駆動す
ることにより該メモリセルから該データ線に出力される
読出し信号を判別する多値センス回路と、上記多値セン
ス回路におけるm値の判別に用いられる(m−1)種類
の参照信号を発生させる複数個のダミーセルを有し、選
択された上記ワード線上の全メモリセルが対応するデー
タ線に読出され、少なくとも(m−1)以上のq個を単
位として、一方のグループのデータ線に読出された読み
だし信号が順次上記多値センス回路に入力され、他方の
グループのデータ線にダミーセルから読出されたq個の
参照信号と比較される半導体多値メモリ。 - 【請求項2】上記多値センス回路は、同時に入力される
読出し信号及び参照信号の数qの2乗個の比較器を含ん
で構成され、読出し信号及び参照信号はそれぞれq個の
上記比較器に入力されることを特徴とする請求項1に記
載した半導体多値メモリ。 - 【請求項3】請求項2に記載の半導体多値メモリにおい
て、多値センス回路に同時に入力される読出し信号及び
参照信号の数qは、メモリセルに蓄えられる多値のレベ
ル数mより1小さい参照レベル数と等しいことを特徴と
する半導体多値メモリ。 - 【請求項4】請求項2に記載の半導体多値メモリにおい
て、多値センス回路に同時に入力される読出し信号及び
参照信号の数qは、メモリセルに蓄えられる多値のレベ
ル数mと等しいことを特徴とする半導体多値メモリ。 - 【請求項5】請求項1に記載の半導体多値メモリにおい
て、上記データ線と同じ形状のダミーデータ線が設けら
れ、上記ダミーセルはダミーデータ線とワード線の交差
部に配置されることを特徴とする半導体多値メモリ。 - 【請求項6】請求項1に記載の半導体多値メモリにおい
て、上記ワード線と同じ形状のダミーワード線が設けら
れ、上記データ線は対線からなり、あるワード線とデー
タ線対のいずれか一方との交差部に上記メモリセルが配
置され、ダミーワード線とデータ線対いずれか一方との
交差部に上記ダミーセルが配置されることを特徴とする
半導体多値メモリ。 - 【請求項7】請求項1に記載の半導体多値メモリにおい
て、上記データ線と垂直にデータ母線が設けられ、デー
タ母線に上記多値センス回路が接続され、上記読出し信
号は上記データ母線を通じて該多値センス回路に伝達さ
れることを特徴とする半導体多値メモリ。 - 【請求項8】請求項7に記載の半導体多値メモリにおい
て、入力インピーダンスが大きいバッファ回路が上記デ
ータ母線に接続され、上記読出し信号は該バッファ回路
を介して該データ母線に伝達されることを特徴とする半
導体多値メモリ。 - 【請求項9】請求項1に記載の半導体多値メモリにおい
て、上記データ線と平行に共通データ線が設けられ、上
記読出し信号は該共通データ線を通じて上記多値センス
回路に伝達されることを特徴とする半導体多値メモリ。 - 【請求項10】請求項9に記載の半導体多値メモリにお
いて、上記データ線は入力インピーダンスが大きい信号
伝達手段により上記共通データ線に接続され、上記読出
し信号は該信号伝達手段を介して該共通データ線に伝達
されることを特徴とする半導体多値メモリ。 - 【請求項11】請求項1に記載の半導体多値メモリにお
いて、上記データ線から上記多値センス回路までの信号
経路中にスイッチ回路が設けられ、該スイッチ回路によ
り複数の読出し信号から選択的にq個が上記多値センス
回路に入力されることを特徴とする半導体多値メモリ。 - 【請求項12】請求項7に記載の半導体多値メモリにお
いて、上記データ母線と平行にダミーデータ母線が設け
られ、該データ母線及び該ダミーデータ母線に上記多値
センス回路が接続され、上記読出し信号は該データ母線
を通じて該多値センス回路に伝達され、上記参照信号は
該ダミーデータ母線を通じて該多値センス回路に伝達さ
れることを特徴とする半導体多値メモリ。 - 【請求項13】請求項12に記載の半導体多値メモリに
おいて、上記データ母線及び上記ダミーデータ母線に共
通スイッチ回路が設けられ、上記読出し信号は該共通ス
イッチ回路を介して上記データ母線に、上記参照信号は
該共通スイッチ回路を介して該ダミーデータ母線に伝達
されることを特徴とする半導体多値メモリ。 - 【請求項14】請求項7に記載の半導体多値メモリにお
いて、上記データ母線は対線で構成され、該データ母線
対に上記多値センス回路が接続され、上記読出し信号は
データ母線対のいずれか一方を通じて該多値センス回路
に伝達され、上記参照信号は該データ母線対の他方を通
じて該多値センス回路に伝達されることを特徴とする半
導体多値メモリ。 - 【請求項15】請求項1に記載の半導体多値メモリにお
いて、上記メモリセルは、1個のMOSトランジスタと
1個の蓄積容量とで構成されることを特徴とする半導体
多値メモリ。 - 【請求項16】請求項15に記載の半導体多値メモリに
おいて、上記蓄積容量は、上記トランジスタの一方の不
純物添加領域に接しており、上記トランジスタ及びデー
タ線の上まで延びている電極と、その上に設けられた絶
縁膜と、さらにその上に設けられた導電性電極により構
成されることを特徴とする半導体メモリ。 - 【請求項17】請求項1に記載の半導体多値メモリにお
いて、上記多値センス回路は、上記比較器を含む多値判
別回路と、多値信号を出力する多値書込み回路とを含ん
で構成されることを特徴とする半導体多値メモリ。 - 【請求項18】請求項17に記載の半導体多値メモリに
おいて、上記多値センス回路は、上記多値判別回路の出
力を一時的に蓄えるレジスタ回路を含むことを特徴とす
る半導体多値メモリ。 - 【請求項19】請求項1から請求項18のいずれかに記
載した半導体メモリにおいて、音声入力手段と、該音声
入力手段の出力信号を増幅する増幅器と、該増幅器の出
力信号が入力されるアナログ/デジタル変換器と、該ア
ナログ/デジタル変換器の出力信号が入力される半導体
メモリと、該半導体メモリの出力信号が入力されるデジ
タル/アナログ変換器と、該デジタル/アナログ変換器
の出力信号を増幅する増幅器と、該増幅器の出力信号が
入力される音声出力手段とを有する音声記録再生装置
の、構成要素であることを特徴とする半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34583291A JP3324129B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体多値メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34583291A JP3324129B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体多値メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05182470A true JPH05182470A (ja) | 1993-07-23 |
JP3324129B2 JP3324129B2 (ja) | 2002-09-17 |
Family
ID=18379282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34583291A Expired - Fee Related JP3324129B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体多値メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3324129B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1160795A1 (en) * | 2000-05-31 | 2001-12-05 | STMicroelectronics S.r.l. | Reference cells matrix structure for reading data in a nonvolatile memory device |
US6507517B2 (en) | 2000-05-31 | 2003-01-14 | Stmicroelectronics S.R.L. | Circuital structure for programming data in a non-volatile memory device |
KR100537256B1 (ko) * | 1996-11-19 | 2006-07-10 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 |
JP2015041388A (ja) * | 2013-08-20 | 2015-03-02 | 株式会社半導体エネルギー研究所 | 記憶装置、及び半導体装置 |
CN109256157A (zh) * | 2017-07-12 | 2019-01-22 | 格科微电子(上海)有限公司 | 多值存储器的实现方法 |
-
1991
- 1991-12-27 JP JP34583291A patent/JP3324129B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100537256B1 (ko) * | 1996-11-19 | 2006-07-10 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 |
EP1160795A1 (en) * | 2000-05-31 | 2001-12-05 | STMicroelectronics S.r.l. | Reference cells matrix structure for reading data in a nonvolatile memory device |
US6507517B2 (en) | 2000-05-31 | 2003-01-14 | Stmicroelectronics S.R.L. | Circuital structure for programming data in a non-volatile memory device |
US6549473B2 (en) | 2000-05-31 | 2003-04-15 | Stmicroelectronics S.R.L. | Circuital structure for reading data in a non-volatile memory device |
JP2015041388A (ja) * | 2013-08-20 | 2015-03-02 | 株式会社半導体エネルギー研究所 | 記憶装置、及び半導体装置 |
CN109256157A (zh) * | 2017-07-12 | 2019-01-22 | 格科微电子(上海)有限公司 | 多值存储器的实现方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3324129B2 (ja) | 2002-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0068645B1 (en) | A semiconductor device | |
KR0177776B1 (ko) | 고집적 반도체 메모리 장치의 데이타 센싱회로 | |
JP3350045B2 (ja) | 半導体記憶装置 | |
US4841483A (en) | Semiconductor memory | |
JPH0713872B2 (ja) | 半導体記憶装置 | |
US4086662A (en) | Memory system with read/write control lines | |
JPH06223572A (ja) | Dram構造 | |
US6246622B1 (en) | Semiconductor memory device | |
JP2691280B2 (ja) | 半導体記憶装置 | |
US5299157A (en) | Semiconductor memories with serial sensing scheme | |
KR19990023425A (ko) | 인접하는 오픈비트라인들에 의해 보다 적게 영향받는 오픈비트라인들 사이에 공유된 센스증폭기들을 갖는 반도체 메모리기기 | |
US5881006A (en) | Semiconductor memory device | |
US6023437A (en) | Semiconductor memory device capable of reducing a precharge time | |
JPS5894188A (ja) | 増幅装置 | |
US6515927B2 (en) | Semiconductor memory having a wide bus-bandwidth for input/output data | |
KR19990030221A (ko) | 임계값 보상 기능을 갖는 다이내믹형 반도체 메모리 장치 | |
JPS6177194A (ja) | 半導体読み出し書込みメモリデバイス | |
JP3324129B2 (ja) | 半導体多値メモリ | |
US5745423A (en) | Low power precharge circuit for a dynamic random access memory | |
KR100231404B1 (ko) | 다수의 값을 갖는 소형 반도체 메모리 디바이스 | |
US6330202B1 (en) | Semiconductor memory device having write data line | |
US4916666A (en) | Dynamic random access memory device and operating method therefor | |
JPH11149784A (ja) | ダイナミック型半導体記憶装置 | |
US5544093A (en) | Dual port multiple block memory capable of time divisional operation | |
US6728122B2 (en) | Semiconductor memory device capable of rewriting data signal |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080705 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080705 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |