JPH05182470A - 半導体多値メモリ - Google Patents

Abstract

(57)【要約】 【目的】同一ワード線により駆動される全メモリセルの
読みだし信号が判別可能で、かつ、読みだし信号と参照
信号の信号経路の条件を等しくした半導体多値メモリを
提供する。 【構成】メモリセルＭＣが接続されたデータ線ＤＡある
いはＤＢと、ダミーセルＤＣが接続されたダミーデータ
線ＤＤＡあるいはＤＤＢとを含んで構成された６個のサ
ブアレーＳＡＡ，ＳＡＢが設けられ、データ母線ＧＤ
Ａ，ＧＤＢを介して多値センス回路ＭＳＣに接続されて
いる。そして、サブメモリアレーＳＡＡ内のデータ線Ｄ
Ａから読みだし信号を、ＳＡＢ内のＤＢから参照信号
を、多値センス回路ＭＳＣに同時に伝達する。 【効果】読出し信号と参照信号に対して、信号経路のバ
ランスをとることができ、高Ｓ／Ｎな半導体多値メモリ
を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルに多値の情
報を記憶する半導体多値メモリに係り、特に、高集積密
度にしてしかも高Ｓ／Ｎ化に好適な半導体多値メモリに
関する。

【０００２】

【従来の技術】メモリセルに３値以上のＮ値の情報を蓄
える半導体多値メモリにおいて、Ｎ値が書込まれている
メモリセルの情報を判別するためには、（Ｎ−１）種の
参照信号に対して、読出し信号の大小の判定が必要であ
る。ダミーセルを用いて参照信号を発生させる方法が、
特開昭61-117796に開示されている。高Ｓ／Ｎな読みだ
し動作を行うためには、読みだし信号に含まれる雑音を
参照信号とで相殺しなければならない。そのため、メモ
リセルからの信号経路とダミーセルからの信号経路との
条件を同じにする必要がある。上記発明では第３図に第
３の実施例として、データ線に接続されるメモリセル
及びダミーセルの個数、ワード線駆動時の雑音発生状
況、列選択回路経由の有無、接続される比較回路の
数のすべてを同じ条件にした構成が示されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記発
明では同一ワード線により駆動される全メモリセルの読
みだし信号を判別する方法に関して触れられていない。
ＤＲＡＭの１トランジスタ１キャパシタセルのように破
壊読み出しを行うメモリセルでは、再書き込みのため
に、１本のワード線により同時に選択される全メモリセ
ルの読みだし信号を判別しなければならない。１個のメ
モリセルの情報を判別するために（Ｎ−１）個の比較回
路が必要である。一般に比較回路のレイアウトピッチ
は、メモリセルに比べてはるかに大きいので、同じに選
択されるメモリセル数の（Ｎ−１）倍の個数の比較器を
設けることは、レイアウト上不可能である。上記発明
は、ＲＯＭのように非破壊読みだしのメモリセルを用い
て、同一ワード線により駆動される多数のメモリセルか
ら一部を選択し、その読みだし信号しか判別しない方式
で、はじめてレイアウト可能となる。

【０００４】また、読みだし信号と参照信号が共に列選
択回路を経由し条件が同じになると述べられているが、
列選択回路の構成に関して触れられていない。列選択回
路内で、寄生容量などの条件が異なり、Ｓ／Ｎの低下に
つながる恐れがある。

【０００５】本発明は、従来技術のこれらの問題点を解
決するためになされたものである。すなわち、本発明の
目的は、同一ワード線により駆動される全メモリセルの
読みだし信号が判別可能で、なおかつ、読みだし信号と
参照信号の信号経路の条件を同じで高Ｓ／Ｎに読みだし
動作を行う半導体多値メモリを実現することである。

【０００６】

【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、等しい本数の二つのグループに分け
られた複数のデータ線と、それらと交わるように配置さ
れた複数のワード線と、データ線とワード線の所望の交
差部に配置され、少なくとも３値以上であるｍ値の情報
を記憶保持するメモリセルと、ワード線を駆動すること
によりメモリセルからデータ線に出力される読出し信号
を判別する多値センス回路と、ｍ値の判別に用いられる
（ｍ−１）種類の参照信号を発生させる複数個のダミー
セルを有し、選択されたワード線上の全メモリセルから
読出し信号が対応するデータ線に読出され、一方のグル
ープのデータ線に読出された読みだし信号が少なくとも
（ｍ−１）個を単位として順次多値センス回路に入力さ
れ、他方のグループのデータ線に該読みだし信号の個数
と同数のダミーセルから読出された参照信号と比較され
ることにある。

【０００７】

【作用】同時に読出されたメモリセルの読みだし信号
を、順次一定の個数づつ選択していくことにより、同一
ワード線により駆動される全メモリセルの読みだし信号
が判別できる。なおかつ、同数の読出し信号と参照信号
を比較することにより、信号経路の条件を揃えて雑音を
同じにして相殺することが可能であり、高Ｓ／Ｎにメモ
リセルの多値情報が判別される。

【０００８】

【実施例】以下、メモリセルＭＣに２ビット、すなわち
４値を蓄える場合を例にとり、本発明を実施例を用いて
説明する。以下の説明で、ｉ＝１，２，３、ｊ＝１，
２，３である。

【０００９】図１に本発明の第１の実施例を示す。一方
のグループのデータ線がＤＡ、もう一方のグループのデ
ータ線がＤＢである。二つのグループのデータ線ＤＡ，
ＤＢを、さらにそれぞれ三つのデータ線群に分け、メモ
リアレーを６個のサブアレーＳＡＡ（１）〜ＳＡＡ
（３），ＳＡＢ（１）〜ＳＡＢ（３）に分割している。
サブアレーＳＡＡ（ｉ）あるいはＳＡＢ（ｉ）は次のよ
うに構成される。複数のデータ線ＤＡあるいはＤＢと、
複数のワード線Ｗとの交差部に、メモリセルＭＣが配置
される。また、ダミーデータ線ＤＤＡあるいはＤＤＢ
と、ワード線Ｗとの交差部に、メモリセルＭＣと同様に
構成されたダミーセルＤＣ（ｉ）が配置される。ＤＤＡ
およびＤＤＢは、メモリセルが接続されず、ダミーセル
のみが接続されるので、ダミーデータ線と呼ぶ。ＤＤＡ
はＤＡと同じグループに属し、ＤＤＢはＤＢと同じグル
ープに属する。ダミーセルＤＣ（ｉ）は、ｉ番目の参照
信号を発生するように設定される。各データ線、ダミー
データ線はスイッチＳＷに接続されている。これらのス
イッチＳＷは、各サブアレー中でいずれか１個だけがオ
ンになるように選択して動作させる。各サブアレー毎の
データ線数は同数とする。サブアレーＳＡＡ（ｉ）はデ
ータ母線ＧＤＡ（ｉ）に、ＳＡＢ（ｊ）はＧＤＢ（ｊ）
に接続されている。データ母線ＧＤＡ，ＧＤＢには、多
値センス回路ＭＳＣが接続されている。多値センス回路
ＭＳＣは、９個の比較器ＣＰ（１，１）〜ＣＰ（３，
３）を含んで構成され、比較器ＣＰ（ｉ，ｊ）はデータ
母線ＧＤＡ（ｉ）及びＧＤＢ（ｊ）に接続されている。
この図では、Ｘデコーダ，Ｙデコーダなどは省略されて
いる。

【００１０】読出し動作は以下のように行う。Ｘデコー
ダ（図示せず）により選択されたワード線Ｗを駆動する
ことにより、各サブアレーＳＡＡ及びＳＡＢ内で各デー
タ線ＤＡ及びＤＢにメモリセルＭＣから信号が読出され
る。同時に、ダミーデータ線ＤＤＡ及びＤＤＢにダミー
セルＤＣから参照信号が読出される。ここで、スイッチ
ＳＷを順次切り換えて、読みだし信号を３個を単位とし
て、多値センス回路ＭＳＣで判別していく。３個のサブ
アレーＳＡＡもしくはＳＡＢから１個ずつ、読みだし信
号を多値センス回路ＭＳＣに入力して判別する。その順
番は任意に設定できる。サブアレーＳＡＡ内のデータ線
ＤＡに現われた読みだし信号は、サブアレーＳＡＢ内の
ダミーデータ線ＤＤＢに現われた参照信号と比較して判
別する。サブアレーＳＡＢ内のデータ線ＤＢに現われた
読みだし信号は、サブアレーＳＡＡ内のダミーデータ線
ＤＤＡに現われた参照信号と比較して判別する。例え
ば、サブアレーＳＡＡ（ｉ）内でデータ線ＤＡに接続さ
れたスイッチのいずれか一つをオンにして、データ線Ｄ
Ａに現れた読出し信号をデータ母線ＧＤＡ（ｉ）に伝達
する。また、サブアレーＳＡＢ（ｊ）内でダミーデータ
線ＤＤＢに接続されたスイッチをオンにして、参照信号
をデータ母線ＧＤＢ（ｊ）に伝達する。図１では、この
時のスイッチＳＷの状態を示している。多値センス回路
ＭＳＣ内の比較器ＣＰ（ｉ，ｊ）により、データ母線Ｇ
ＤＡ（ｉ）に伝達された読みだし信号とＧＤＢ（ｊ）に
伝達された参照信号が比較される。その結果、サブアレ
ーＳＡＡから伝達された読みだし信号が、多値センス回
路ＭＳＣにより判別される。Ｙデコーダ（図示せず）に
より多値センス回路ＭＳＣを選択し、所望のメモリセル
の読み出し信号の判別結果を出力する。

【００１１】このように、データ線に現われた読みだし
信号を順次多値センス回路ＭＳＣに入力して時系列に判
別を行う事により、選択されたワード線Ｗ上の全メモリ
セルＭＣの読みだし信号を判別しても、多値センス回路
ＭＳＣの個数が少なくて済む。その結果、多値センス回
路ＭＳＣのレイアウトピッチが大きく、十分レイアウト
可能である。

【００１２】この構成では、データ線とダミーデータ線
について、メモリセルＭＣとダミーセルＤＣの構成を同
じにして、線長を等しくすることにより、寄生容量など
の電気的バランスがとれる。また、メモリセルＭＣとダ
ミーセルＤＣは、同一のワード線により選択されるの
で、ワード線からカップリングする雑音はデータ線とダ
ミーデータ線で同じになる。さらに、データ母線には、
それぞれ同数のスイッチＳＷと３個の比較器ＣＰが接続
されているので、これらについても線長を等しくするこ
とにより、電気的バランスがとれる。その結果、メモリ
セルＭＣ及びダミーセルＤＣから多値センス回路ＭＳＣ
までの、すべての信号経路についてバランスさせること
ができ、読出し信号と参照信号に含まれる雑音成分を同
じにできる。共通な雑音成分は、比較器で除去されるの
で、高Ｓ／Ｎな読出しが実現できる。

【００１３】なお、図１では、サブアレーＳＡＡ（１）
〜ＳＡＡ（３），サブアレーＳＡＢ（１）〜ＳＡＢ
（３）の順に並べているが、チップ上での配置はこれに
限定されない。例えば、ＳＡＡとＳＡＢを交互に並べて
も良い。また、サブアレー内で、データ線，ダミーデー
タ線の順に並べているが、実際の配置はこれに限定され
ない。例えば、ダミーデータ線を複数のデータ線の間に
設けるなど、図１と異なる配置でも良い。

【００１４】図２に本発明の第２の実施例を示す。第１
の実施例では、各サブアレーから、読みだし信号もしく
は参照信号が１個ずつ多値判別回路に伝達されるが、こ
の実施例では、１個のサブアレーから同時に３個の読み
だし信号が多値判別回路に伝達される。またダミーセル
ＤＣが、第１の実施例では各サブアレー内に分散されて
いるが、この実施例ではメモリセルを含まないサブアレ
ー、すなわちダミーサブアレーに集中して配置される。
複数のサブアレーＳＡＡ，ＳＡＢが同数設けられ、ダミ
ーサブアレーＤＳＡＡ，ＤＳＡＢが設けられる。サブア
レーＳＡＡあるいはＳＡＢは、それぞれ次のように構成
される。３本のデータ線ＤＡ（１）〜ＤＡ（３）あるい
はＤＢ（１）〜ＤＢ（３）と、複数のワード線Ｗとの交
差部に、メモリセルＭＣが配置される。各データ線ＤＡ
あるいはＤＢに、スイッチＳＷが接続される。これらの
スイッチＳＷは、各サブアレーごとに同じ動作をする。
ダミーサブアレーＤＳＡＡあるいはＤＳＡＢは、次のよ
うに構成される。３本のダミーデータ線ＤＤＡ（１）〜
ＤＤＡ（３）あるいはＤＤＢ（１）〜ＤＤＢ（３）が設
けられ、ダミーデータ線ＤＤＡ（ｉ）あるいはＤＤＢ
（ｉ）とワード線Ｗとの交差部に、ダミーセルＤＣ
（ｉ）が設けられる。ダミーセルＤＣ（ｉ）は、ｉ番目
の参照信号を発生するように設定される。各ダミーデー
タ線ＤＤＡあるいはＤＤＢに、スイッチＳＷが接続され
る。サブアレーＳＡＡ及びダミーサブアレーＤＳＡＡ
は、データ母線ＧＤＡ（１）〜ＧＤＡ（３）に接続さ
れ、ＳＡＢ及びＤＳＡＢはＧＤＢ（１）〜ＧＤＢ（３）
に接続されている。データ母線ＧＤＡ（１）〜ＧＤＡ
（３），ＧＤＢ（１）〜ＧＤＢ（３）には、図１と同様
に多値センス回路ＭＳＣが接続されている。この図で
は、Ｘデコーダ，Ｙデコーダなどは省略されている。

【００１５】読出し動作は以下のように行う。あるワー
ド線Ｗを駆動することにより、各サブアレーＳＡＡ及び
ＳＡＢ内で、データ線ＤＡ及びＤＢにそれぞれメモリセ
ルＭＣから信号が読出される。同時に、ダミーデータ線
ＤＤＡ及びＤＤＢにダミーセルＤＣから参照信号が読出
される。ここで、サブアレーごとにスイッチＳＷを順次
切り換えて、読みだし信号を３個を単位として、多値セ
ンス回路ＭＳＣで判別していく。１個のサブアレーＳＡ
ＡもしくはＳＡＢから３個ずつ、読みだし信号を多値セ
ンス回路ＭＳＣに入力して判別する。サブアレーを選択
する順番は任意に設定できる。サブアレーＳＡＡ内のデ
ータ線ＤＡに現われた読みだし信号は、ダミーサブアレ
ーＤＳＡＢ内のダミーデータ線ＤＤＢに現われた参照信
号と比較して判別する。一方、サブアレーＳＡＢ内のデ
ータ線ＤＢに現われた読みだし信号は、ダミーサブアレ
ーＤＳＡＡ内のダミーデータ線ＤＤＡに現われた参照信
号と比較して判別する。例えば、あるサブアレーＳＡＡ
内で３個のスイッチＳＷをオンにして、データ線ＤＡ
（ｉ）に現れた読出し信号をデータ母線ＧＤＡ（ｉ）に
伝達する。また、ダミーサブアレーＤＳＡＢ内で３個の
スイッチＳＷをオンにして、ダミーデータ線ＤＤＢ
（ｊ）に現れた参照信号をデータ母線ＧＤＢ（ｊ）に伝
達する。図２では、この時のスイッチＳＷの状態を示し
ている。多値センス回路ＭＳＣ内の比較器ＣＰ（ｉ，
ｊ）により、データ母線ＧＤＡ（ｉ）に伝達された読み
だし信号とＧＤＢ（ｊ）に伝達された参照信号が比較さ
れる。その結果、サブアレーＳＡＡから伝達された読み
だし信号が、多値センス回路ＭＳＣにより判別される。

【００１６】この実施例は、第１の実施例とデータ線及
びダミーデータ線の配置を変えたものである。論理的に
は同一の構成であり、多値センス回路ＭＳＣのレイアウ
トピッチが十分大きいことや、読みだし信号と参照信号
の信号経路の条件をそろえて雑音を相殺できるといった
特徴は第１の実施例と同様である。この実施例では、サ
ブアレーごとにデータ母線と接続するので、スイッチＳ
Ｗの制御線をサブアレーごとに設ければ良く、レイアウ
トが容易である。

【００１７】なお、図２では、サブアレーＳＡＡ，ダミ
ーサブアレーＤＳＡＡ，サブアレーＳＡＢ，ダミーサブ
アレーＤＳＡＢの順に並べているが、チップ上での配置
はこれに限定されない。例えば、サブアレーＳＡＡの中
間にダミーサブアレーＤＳＡＢを、ＳＡＢの中間にＤＳ
ＡＡを配置してもよい。そのような配置では、読出し信
号を発生するサブアレーと、その時の参照信号を発生す
るダミーサブアレーとのチップ上での距離が近づくた
め、位置の違いによる雑音成分の差が小さくなり、さら
に高Ｓ／Ｎ化できる。

【００１８】図３に本発明の第３の実施例を示す。デー
タ線を対線とし、メモリセルを２交点配置した例であ
る。次のように構成されたサブアレーＳＡが複数設けら
れる。複数のワード線ＷＡ，ＷＢ及び２本のダミーワー
ド線ＤＷＡ，ＤＷＢと交差して、６本のデータ線ＤＡ
（１）〜ＤＡ（３），ＤＢ（１）〜ＤＢ（３）が配置さ
れる。データ線ＤＡとワード線ＷＡとの交差部及びデー
タ線ＤＢとワード線ＷＢに、メモリセルＭＣが設けられ
る。データ線ＤＡ（ｉ）とダミーワード線ＤＷＡとの交
差部及びデータ線ＤＢ（ｊ）とダミーワード線ＤＷＢと
の交差部にダミーセルＤＣ（ｉ）が設けられる。ＤＷＡ
及びＤＷＢは、メモリセルＭＣを選択せず、ダミーセル
ＤＣのみを選択するため、ここではダミーワード線と呼
ぶ。ダミーセルＤＣ（ｉ）は、ｉ番目の参照信号を発生
するように設定される。各データ線ＤＡあるいはＤＢ
に、スイッチＳＷが接続される。スイッチＳＷは、サブ
アレーごとに６個ずつ同じ動作を行う。サブアレーＳＡ
は、データ母線ＧＤＡ（１）〜ＧＤＡ（３），ＧＤＢ
（１）〜ＧＤＢ（３）に接続される。データ母線ＧＤＡ
（１）〜ＧＤＡ（３），ＧＤＢ（１）〜ＧＤＢ（３）
は、図１と同じ構成の多値センス回路ＭＳＣに接続され
る。この図では、Ｘデコーダ，Ｙデコーダなどは省略さ
れている。

【００１９】例えば、データ線ＤＡに接続されたメモリ
セルＭＣの読出し動作は、以下のように行う。ワード線
ＷＡを駆動することにより、各サブアレーＳＡ内でデー
タ線ＤＡにメモリセルＭＣから信号が読みだされる。ま
た、ダミーワード線ＤＷＢを駆動することにより、各サ
ブアレー内でＤＷＢに接続された３個のダミーセルＤＣ
からデータ線ＤＢにそれぞれ参照信号が読みだされる。
ここで、サブアレーＳＡごとにスイッチＳＷを順次切り
換えて、読みだし信号を３個を単位として、多値センス
回路ＭＳＣで判別していく。サブアレーを選択する順番
は任意に設定できる。あるサブアレーＳＡの６個のスイ
ッチＳＷをオンにして、データ線ＤＡ（ｉ）に現れた読
出し信号をデータ母線ＧＤＡ（ｉ）に、データ線ＤＢ
（ｊ）に現れた参照信号をデータ母線ＧＤＢ（ｊ）に伝
達する。図３では、この時のスイッチＳＷの状態を示し
ている。多値センス回路ＭＳＣ内の比較器ＣＰ（ｉ，
ｊ）により、データ母線ＧＤＡ（ｉ）に伝達された読み
だし信号とＧＤＢ（ｊ）に伝達された参照信号が比較さ
れる。その結果、サブアレーＳＡから伝達された読みだ
し信号が、多値センス回路ＭＳＣにより判別される。

【００２０】データ線ＤＢに接続されたメモリセルＭＣ
の読出し動作も、同様に行う。その場合、ワード線ＷＢ
を駆動してデータ線ＤＢにメモリセルＭＣから信号を読
みだし、ダミーワード線ＤＷＡを駆動してデータ線ＤＡ
にダミーセルＤＣから参照信号を読みだす。

【００２１】第１の実施例及び第２の実施例では、ダミ
ーセルＤＣはダミーデータ線ＤＤに接続され、メモリセ
ルＭＣと同一のワード線で選択される。そのため、デー
タ線Ｄとダミーデータ線ＤＤの条件を同じにするために
は、ダミーセルＤＣをメモリセルＭＣと同じ構成にしな
ければならない。それに対してこの実施例では、ダミー
セルＤＣはメモリセルＭＣと同じデータ線ＤＡ，ＤＢに
接続され、ダミーワード線ＤＷＡ，ＤＷＢで選択され
る。そのため、ダミーセルＤＣをメモリセルＭＣと異な
る構成にしても、データ線同士の条件を同じにできる。
また、読みだし信号と同じサブアレー内で発生させた参
照信号を用いるため、位置の違いによる雑音成分の差が
なくなり、高Ｓ／Ｎ化できる。

【００２２】第１の実施例及び第２の実施例では、メモ
リセルＭＣとダミーセルＤＣの個数の比は、１本のワー
ド線上のメモリセルＭＣを時系列に何回に分けて判別す
るかで定まる。それに対してこの実施例では、１本のデ
ータ線上に何個のメモリセルＭＣを設けられるかで定ま
る。そのため、場合によっては本実施例の方が、少ない
ダミーセル数で済み、チップ面積が小さくなる。集積度
が高まる。また、通常の２値ＤＲＡＭでは一般に、メモ
リセルが２交点配置されているので、この実施例のよう
にメモリセルを２交点配置した構成では２値ＤＲＡＭと
全く同じメモリセル構造にでき、同一プロセスでの製造
が容易である。

【００２３】図４に本発明の第４の実施例を示す。特願
平2-159665に示されている概念を本発明に応用し、図１
に示した第１の実施例におけるデータ線を２階層にした
例である。６個のブロックＢＬＫＡ（１）〜ＢＬＫＡ
（３），ＢＬＫＢ（１）〜ＢＬＫＢ（３）が設けられ
る。ブロックのチップ上での配置は、図４での順番に限
定されない。ブロックＢＬＫＡ（ｉ）あるいはＢＬＫＢ
（ｉ）は以下のように構成される。ブロック毎に共通デ
ータ線ＣＤＡ（ｉ）あるいはＣＤＢ（ｉ）が設けられ
る。共通データ線ＣＤＡ（ｉ）あるいはＣＤＢ（ｉ）
に、それぞれ複数個のサブアレーＳＡＡ（ｉ）あるいは
ＳＡＢ（ｉ）が信号伝達手段ＤＳを介して接続される。
各サブアレーＳＡＡ（ｉ）あるいはＳＡＢ（ｉ）は、図
１に示したように構成される。このような構成のブロッ
クＢＬＫＡ（ｉ）及びＢＬＫＢ（ｉ）は、バッファ回路
ＢＵＦと共通スイッチＳＷＣあるいはＳＷＤを介して、
データ母線ＧＤ（ｉ）とダミーデータ母線ＤＧＤ（ｉ）
に接続される。データ母線ＧＤ（１）〜ＧＤ（３），ダ
ミーデータ母線ＤＧＤ（１）〜ＤＧＤ（３）には、多値
センス回路ＭＳＣが接続される。多値センス回路ＭＳＣ
は、９個の比較器ＣＰ（１，１）〜ＣＰ（３，３）を含
んで構成され、比較器ＣＰ（ｉ，ｊ）はデータ母線ＧＤ
（ｉ）とダミーデータ母線ＤＧＤ（ｊ）に接続されてい
る。この図では、Ｘデコーダ，Ｙデコーダなどは省略さ
れている。

【００２４】読出し動作は以下のように行う。あるワー
ド線を駆動することにより、各ブロックＢＬＫＡ，ＢＬ
ＫＢ内でいずれかのサブアレーＳＡＡあるいはＳＡＢ中
のデータ線ＤＡあるいはＤＢにメモリセルから信号が読
出され、同時にダミーデータ線ＤＤＡあるいはＤＤＢに
ダミーセルから参照信号が読出される。３個のブロック
ＢＬＫＡあるいはＢＬＫＢから１個ずつ読みだし信号を
多値センス回路ＭＳＣに入力して、読みだし信号３個を
単位として、多値センス回路ＭＳＣで判別していく。そ
の順番は任意に設定できる。ブロックＢＬＫＡ内の読み
だし信号は、ブロックＢＬＫＢ内の参照信号と比較して
判別する。一方、ブロックＢＬＫＢ内の読みだし信号
は、ブロックＢＬＫＡ内の参照信号と比較して判別す
る。ただし、共通スイッチＳＷＣ，ＳＷＤにより、読み
だし信号はデータ母線ＧＤに参照信号はダミーデータ母
線ＤＧＤに伝達する。例えば、ブロックＢＬＫＡ（ｉ）
中のサブアレーＳＡＡ（ｉ）内でデータ線ＤＡに接続さ
れたスイッチＳＷのいずれか一つをオンにして、データ
線ＤＡに現れた読出し信号を信号伝達手段ＤＳを介して
共通データ線ＣＤＡ（ｉ）に伝達する。ＣＤＡ（ｉ）に
伝えられた信号は、さらにバッファ回路ＢＵＦと共通ス
イッチＳＷＣを介してデータ母線ＧＤ（ｉ）に伝達され
る。また、ブロックＢＬＫＢ（ｊ）中のサブアレーＳＡ
Ｂ（ｊ）内でダミーデータ線ＤＤＢに接続されたスイッ
チＳＷをオンにして、参照信号を信号伝達手段ＤＳを介
し共通データ線ＣＤＢ（ｊ）を通じ、さらにバッファ回
路ＢＵＦと共通スイッチＳＷＤを介してダミーデータ母
線ＤＧＤ（ｊ）に伝達する。図４では、この時のスイッ
チＳＷと共通スイッチＳＷＣ，ＳＷＤの状態を示してい
る。多値センス回路ＭＳＣ内の比較器ＣＰ（ｉ，ｊ）に
より、データ母線ＧＤ（ｉ）に伝達された読みだし信号
とダミーデータ母線ＤＧＤ（ｊ）に伝達された参照信号
が比較される。その結果、サブアレーＳＡＡから伝達さ
れた読みだし信号が、多値センス回路ＭＳＣにより判別
される。

【００２５】この実施例では、６個のブロックに対して
１個の多値センス回路ＭＳＣを設けている。各ブロック
は複数のサブアレーで構成されているので、第１の実施
例に比べ、多くのサブアレーで多値センス回路を共有し
ている。多値センス回路ＭＳＣは、９個の比較器ＣＰを
含むため、面積が大きいが、多数のデータ線で共有する
ことにより少ない個数で済み、占有面積を小さくでき
る。共通データ線が付加されているが、サブアレーのピ
ッチでレイアウトすれば良いので、配置は容易である。
また、共通データ線は複数のサブアレーで共有されてい
るので、共通データ線毎にバッファ回路ＢＵＦを設けて
も面積増加は小さい。バッファ回路ＢＵＦにより、デー
タ母線に接続する比較器ＣＰの入力容量などの容量が、
共通データ線から分離されるので、読みだし動作が高速
に動作が行われる。しかも、第１の実施例と同様に、メ
モリセルＭＣ及びダミーセルＤＣから多値センス回路Ｍ
ＳＣまでの信号経路についてバランスがとれ、高Ｓ／Ｎ
な読出しが実現できる。この実施例は第１の実施例に基
づいた構成であるが、第２の実施例や第３の実施例につ
いても同様に、特願平2-159665に示されている概念を応
用し、データ線を階層化することにより、多数のサブア
レーで多値センス回路を共有する構成にできる。

【００２６】この実施例では、共通スイッチＳＷＣ，Ｓ
ＷＤを設けたことにより、データ母線ＧＤに読出し信号
が、ダミーデータ母線ＤＧＤに参照信号が常に伝達され
る。したがって、多値センス回路ＭＳＣ内で一つの読出
し信号を判別する比較器の組み合わせが、ブロックＢＬ
ＫＡ内で読出された信号に対する場合とＢＬＫＢ内で読
出された信号に対する場合で同じになる。そのため、比
較器の出力信号の処理が容易である。

【００２７】以下、第４の実施例を例にとり、具体的な
回路構成と動作を説明する。図４と同一の符号は同一部
分を示している。

【００２８】図５は、ブロックＢＬＫＡ（１）の構成を
示す図である。ブロックＢＬＫＡ（２），ＢＬＫＡ
（３）は、ＢＬＫＡ（１）と同様の構成で同一の制御パ
ルスにより制御される。複数本のワード線Ｗと複数本の
データ線ＤＡの交差部にそれぞれ、一個のＮＭＯＳトラ
ンジスタと一個の蓄積容量から成るメモリセルＭＣが設
けられる。また、ワード線Ｗとダミーデータ線ＤＤＡの
交差部に、メモリセルＭＣと同じ構成のダミーセルＤＣ
（１）が複数個設けられる。複数のデータ線ＤＡとダミ
ーデータ線ＤＤＡは、ＮＭＯＳトランジスタで構成され
るプリチャージ回路ＰＤに接続される。また、スイッチ
ＳＷとして動作する複数のＮＭＯＳトランジスタからな
るスイッチ回路ＳＷＡにも接続される。以上でサブアレ
ーＳＡＡ（１）が構成されている。スイッチ回路ＳＷＡ
は、３個のＮＭＯＳトランジスタＱ１〜Ｑ３で構成され
る信号伝達手段ＤＳに接続される。信号伝達手段ＤＳ内
のトランジスタＱ１のゲート端子には、共通プリチャー
ジ回路ＰＤＡが接続される。トランジスタＱ２及びＱ３
のドレイン端子は共通データ線ＣＤＡ（１）に接続され
る。

【００２９】図６は、ブロックＢＬＫＢ（１）の構成を
示す図である。サブアレーＳＡＢ（１）はＳＡＡ（１）
と同様の構成であるが、データ線をＤＢ，ダミーデータ
線をＤＤＢ，共通データ線をＣＤＢ（１）と呼ぶ。ま
た、制御パルスＦＰＤＡで制御される共通プリチャージ
回路ＰＤＡの代わりに、制御パルスＦＰＤＢで制御され
る共通プリチャージ回路ＰＤＢが設けられる。制御パル
スＦＳＡＤ，ＦＳＡ（１）〜ＦＳＡ（ｔ）で制御される
スイッチ回路ＳＷＡの代わりに、制御パルスＦＳＢＤ，
ＦＳＢ（１）〜ＦＳＢ（ｔ）で制御されるスイッチ回路
ＳＷＢが設けられる。すなわち、ブロックＢＬＫＢ
（１）はＢＬＫＡ（１）と同様に構成されているが、制
御パルスが異なっている。ブロックＢＬＫＡ（２），Ｂ
ＬＫＢ（３）は、ＢＬＫＢ（１）と同様の構成で同一の
制御パルスにより制御される。

【００３０】図５及び図６に示したように、各サブアレ
ーは、ＰＭＯＳトランジスタを含まず、ｎ型ウェルが不
要である。したがって、ウェル分離領域を必要としな
い。

【００３１】図７は、ブロックＢＬＫＡ（１）に接続さ
れるバッファ回路ＢＵＦなどを示す図である。ブロック
ＢＬＫＡ（２），ＢＬＫＡ（３）にも、同様な構成の回
路が接続され同一の制御パルスにより制御される。共通
データ線ＣＤＡ（１）は、バッファ回路ＢＵＦと書き込
み用スイッチＳＷＥに接続される。バッファ回路ＢＵＦ
は、２個のＰＭＯＳトランジスタＱ４，Ｑ５と差動増幅
器ＤＡＭＰで構成される。差動増幅器ＤＡＭＰの出力端
子は、共通スイッチＳＷＣを介して、データ母線ＧＤ
（１）及びダミーデータ母線ＤＧＤ（１）に接続され
る。また、書込み用スイッチＳＷＥも、データ母線ＧＤ
（１）及びダミーデータ母線ＤＧＤ（１）に接続され
る。

【００３２】図８は、ブロックＢＬＫＢ（１）に接続さ
れるバッファ回路ＢＵＦなどを示す図である。図７と同
様な構成であるが、制御パルスＦＳＣ，ＦＳＣＤで制御
される共通スイッチＳＷＣの代わりに、制御パルスＦＳ
Ｄ，ＦＳＤＤで制御される共通スイッチＳＷＤが設けら
れる。また、制御パルスＦＳＥ，ＦＳＥＤで制御される
書込み用スイッチＳＷＥの代わりに、制御パルスＦＳ
Ｆ，ＦＳＦＤで制御される書込み用スイッチＳＷＦが設
けられる。すなわち、ブロックＢＬＫＢ（１）には、Ｂ
ＬＫＡ（１）と同様な構成の回路が接続されるが、制御
パルスが異なっている。ブロックＢＬＫＡ（２），ＢＬ
ＫＢ（３）にも、図８と同様な構成の回路が接続され同
一の制御パルスにより制御される。

【００３３】図９は、多値センス回路ＭＳＣの構成を示
している。データ母線ＧＤ（１）〜ＧＤ（３）及びダミ
ーデータ母線ＤＧＤ（１）〜ＤＧＤ（３）に接続される
多値センス回路ＭＳＣは、それぞれ３個ずつ同じ構成の
多値判別回路ＭＬＲ（１）〜ＭＬＲ（３）、レジスタ回
路ＭＤＲ（１）〜ＭＤＲ（３）、多値書込み回路ＭＬＷ
（１）〜ＭＬＷ（３）と、共通書込み用スイッチ回路Ｓ
ＷＷで構成される。多値判別回路ＭＬＲ（ｉ）は、デー
タ母線ＧＤ（ｉ）とダミーデータ母線ＤＧＤ（ｊ）に接
続された３個の比較器ＣＰ（ｉ，j）で構成される。レ
ジスタ回路ＭＤＲ（ｉ）は、それぞれ複数ビットを記憶
する３個のレジスタＤＲ（ｉ，１）〜ＤＲ（ｉ，３）で
構成され、比較器ＣＰ（ｉ，１）〜ＣＰ（ｉ，３）の出
力信号が入力される。これらのレジスタは、最初に入力
された情報が最初に出力される構成（ＦＩＦＯ）であ
る。レジスタ回路ＭＤＲ（ｉ）は、多値書込み回路ＭＬ
Ｗ（ｉ）の入力端子に接続される。多値書込み回路ＭＬ
Ｗ（ｉ）の出力端子は、共通書込み用スイッチ回路ＳＷ
Ｗ内のＮＭＯＳトランジスタを介して、データ母線ＧＤ
（ｉ）に接続される。また、参照信号電圧ＶＲＥＦ
（ｊ）が、共通書込み用スイッチ回路ＳＷＷ内のＮＭＯ
Ｓトランジスタを介して、ダミーデータ母線ＤＧＤ
（ｊ）に接続される。多値書込み回路ＭＬＷ（１）〜Ｍ
ＬＷ（３）は、例えば特願平2-322967の第１２図に４値
の場合について示されているような構成で実現できる。

【００３４】図１０は、図５から図９に示した第４の実
施例の具体的構成について、読出し動作のタイミングを
示す図である。これを用いて、読出し動作を説明する。
待機状態では、制御パルスＦＰＤ，ＦＰＤＡ，ＦＰＤＢ
を高電位ＶＣＣとし、ＦＳＡ（１）〜ＦＳＡ（ｔ），Ｆ
ＳＡＤ，ＦＳＢ（１）〜ＦＳＢ（ｔ），ＦＳＢＤをワー
ド線電位（ＶＣＣ＋α）として、各サブアレー内のデー
タ線ＤＡ，ＤＢ及びダミーデータ線ＤＤＡ，ＤＤＢとス
イッチ回路ＳＷＡ，ＳＷＢをプリチャージ電位ＶＰにプ
リチャージしておく。まず、制御パルスＦＰＤ，ＦＳＡ
（１）〜ＦＳＡ（ｔ），ＦＳＡＤ，ＦＳＢ（１）〜ＦＳ
Ｂ（ｔ），ＦＳＢＤを低電位０Ｖにして、プリチャージ
回路ＰＤ及びスイッチ回路ＳＷＡ，ＳＷＢ内のトランジ
スタをオフにし、データ線ＤＡ，ＤＢ及びダミーデータ
線ＤＤＡ，ＤＤＢをプリチャージ電位ＶＰのフローティ
ング状態とする。次に、Ｘデコーダ（図示せず）により
選択されたワード線Ｗをワード線電位（ＶＣＣ＋α）に
上げ、それに接続されたメモリセルＭＣから信号をデー
タ線ＤＡ，ＤＢに、ダミーセルＤＣから参照信号をダミ
ーデータ線ＤＤＡ，ＤＤＢに読出す。ここで、制御パル
スＦＤＲを高電位ＶＣＣに、ＦＢＵＦを低電位０Ｖにし
て、信号伝達手段ＤＳとバッファ回路ＢＵＦを動作状態
にする。

【００３５】このとき、信号伝達手段ＤＳで、ＮＭＯＳ
トランジスタＱ１のゲートに入力された電圧に応じた電
流が、共通データ線ＣＤＡあるいはＣＤＢからトランジ
スタＱ２を通じてＱ１に流れ込む。すなわち、信号電圧
が信号電流に変換されて出力される。スイッチ回路ＳＷ
Ａ，ＳＷＢから見た信号伝達手段ＤＳの入力インピーダ
ンスは大きい。共通データ線ＣＤＡあるいはＣＤＢの配
線容量などが加わらないため、データ線容量が小さく、
読みだし信号が大きいので、高Ｓ／Ｎに読みだし動作が
行われる。信号伝達手段ＤＳの出力電流は、バッファ回
路ＢＵＦのＰＭＯＳトランジスタＱ４からＱ５を通じて
流れる。共通データ線ＣＤＡあるいはＣＤＢの電圧が差
動増幅器ＤＡＭＰに入力され、バイアス電位ＶＢと差動
増幅されて、その出力がトランジスタＱ４のゲートに加
わる。負帰還により、共通データ線ＣＤＡあるいはＣＤ
Ｂから見たバッファ回路ＢＵＦの入力インピーダンスが
小さく、共通データ線ＣＤＡあるいはＣＤＢの電位はバ
イアス電位ＶＢとほぼ同じになる。共通データ線ＣＤＡ
あるいはＣＤＢの電位変動が小さく、配線容量が充放電
されないため、高速に信号が伝達される。バッファ回路
ＢＵＦの差動アンプＤＡＭＰの出力電圧が、共通スイッ
チＳＷＣあるいはＳＷＤへ伝達される。すなわち、信号
伝達手段ＤＳの出力電流がバッファ回路ＢＵＦにより電
圧に変換される。

【００３６】ブロックＢＬＫＡ中のサブアレーＳＡＡ内
のデータ線ＤＡに現れた読出し信号を先に判別する。制
御パルスＦＳＣＤを高電位ＶＣＣにし、共通スイッチＳ
ＷＣにより、サブアレーＳＡＡ（ｉ）の信号をデータ母
線ＧＤ（ｉ）に伝達する。また、制御パルスＦＳＤＤを
高電位ＶＣＣにし、共通スイッチＳＷＤにより、サブア
レーＳＡＢ（ｊ）の信号をダミーデータ母線ＤＧＤ
（ｊ）に伝達する。制御パルスＦＰＤＡ，ＦＰＤＢを低
電位０Ｖにして共通プリチャージ回路ＰＤＡ，ＰＤＢを
オフにする。ＦＳＡ（１）をワード線電位（ＶＣＣ＋
α）に上げ、サブアレーＳＡＡ（１）〜ＳＡＡ（３）
で、スイッチ回路ＳＷＡにより信号伝達手段ＤＳにデー
タ線ＤＡを接続する。サブアレーＳＡＡ（ｉ）中のデー
タ線ＤＡから読出し信号が、スイッチ回路ＳＷＡ，信号
伝達手段ＤＳ，共通データ線ＣＤＡ（ｉ），バッファ回
路ＢＵＦ，共通スイッチＳＷＣ，データ母線ＧＤ（ｉ）
を介して、多値センス回路ＭＳＣ中の多値判別回路ＭＬ
Ｒ（ｉ）内の３個の比較器ＣＰ（ｉ，１）〜ＣＰ（ｉ，
３）に入力される。同時に、ＦＳＢＤをワード線電位
（ＶＣＣ＋α）に上げ、サブアレーＳＡＢ（１）〜ＳＡ
Ｂ（３）で、スイッチ回路ＳＷＢにより信号伝達手段Ｄ
Ｓにダミーデータ線ＤＤＢを接続する。サブアレーＳＡ
Ｂ（ｊ）中のダミーデータ線ＤＤＡから参照信号が、ス
イッチ回路ＳＷＢ，信号伝達手段ＤＳ，共通データ線Ｃ
ＤＢ（ｊ），バッファ回路ＢＵＦ，共通スイッチＳＷ
Ｄ，ダミーデータ母線ＤＧＤ（ｊ）を介して、多値セン
ス回路ＭＳＣ中の３個の比較器ＣＰ（１，ｊ）〜ＣＰ
（３，ｊ）に入力される。比較器でそれぞれ、読出し信
号と参照信号の比較が行われ、ＭＬＲ（ｉ）での比較結
果がレジスタ回路ＭＤＲ（ｉ）に入力され蓄えられる。
そして、制御パルスＦＳＡ（１）を低電位０Ｖにし、サ
ブアレーＳＡＡ（１）〜ＳＡＡ（３）で、データ線ＤＡ
を信号伝達手段ＤＳから切り離す。また、ＦＰＤＡを高
電位ＶＣＣに上げ、共通プリチャージ回路ＰＤＡによ
り、スイッチ回路ＳＷＡと信号伝達手段ＤＳの接続部分
をプリチャージする。以下、制御パルスＦＳＡをＦＳＡ
（ｔ）まで順次ワード線電位（ＶＣＣ＋α）に上げ、デ
ータ線ＤＡ上の読出し信号を、多値センス回路ＭＳＣに
伝達し、多値判別回路ＭＬＲ（１）〜ＭＬＲ（３）によ
る判別とレジスタ回路ＭＤＲ（１）〜ＭＤＲ（３）への
格納を行う。このとき、制御パルスＦＳＡのカップリン
グ雑音の影響を参照信号にも加えるために、制御パルス
ＦＳＢＤは一旦低電位０Ｖにしてワード線電位（ＶＣＣ
＋α）に戻すことを繰り返す。そして、制御パルスＦＳ
ＢＤ，ＦＳＣ，ＦＳＤＤを低電位０Ｖに戻す。制御パル
スＦＰＤＢ，ＦＰＤＡを高電位ＶＣＣにし、共通プリチ
ャージ回路ＰＤＡ，ＰＤＢにより、スイッチ回路ＳＷ
Ａ，ＳＷＢと信号伝達手段ＤＳの接続部分をプリチャー
ジする。

【００３７】引き続き、ブロックＢＬＫＢ中のサブアレ
ーＳＡＢ内のデータ線ＤＢに現れた読出し信号を判別す
る。制御パルスＦＳＣＤを高電位ＶＣＣにし、共通スイ
ッチＳＷＣにより、サブアレーＳＡＡ（ｊ）の信号をダ
ミーデータ母線ＤＧＤ（ｊ）に伝達する。また、制御パ
ルスＦＳＤを高電位ＶＣＣにし、共通スイッチＳＷＤに
より、サブアレーＳＡＢ（ｉ）の信号をデータ母線ＧＤ
（ｉ）に伝達する。制御パルスＦＰＤＡ，ＦＰＤＢを低
電位０Ｖにして共通プリチャージ回路ＰＤＡ，ＰＤＢを
オフにする。ＦＳＢ（１）をワード線電位（ＶＣＣ＋
α）に上げ、サブアレーＳＡＢ（１）〜ＳＡＢ（３）
で、スイッチ回路ＳＷＢにより信号伝達手段ＤＳにデー
タ線ＤＢを接続する。サブアレーＳＡＢ（ｉ）中のデー
タ線ＤＢから読出し信号が、スイッチ回路ＳＷＢ，信号
伝達手段ＤＳ，共通データ線ＣＤＢ（ｉ），バッファ回
路ＢＵＦ，共通スイッチＳＷＤ，データ母線ＧＤ（ｉ）
を介して、多値センス回路ＭＳＣ中の多値判別回路ＭＬ
Ｒ（ｉ）内の３個の比較器ＣＰ（ｉ，１）〜ＣＰ（ｉ，
３）に入力される。同時に、ＦＳＡＤをワード線電位
（ＶＣＣ＋α）に上げ、サブアレーＳＡＡ（１）〜ＳＡ
Ａ（３）で、スイッチ回路ＳＷＡにより信号伝達手段Ｄ
Ｓにダミーデータ線ＤＤＡを接続する。サブアレーＳＡ
Ａ（ｊ）中のダミーデータ線ＤＤＡから参照信号が、ス
イッチ回路ＳＷＡ，信号伝達手段ＤＳ，共通データ線Ｃ
ＤＡ（ｊ），バッファ回路ＢＵＦ，共通スイッチＳＷ
Ｃ，ダミーデータ母線ＤＧＤ（ｊ）を介して、多値セン
ス回路ＭＳＣ中の３個の比較器ＣＰ（１，ｊ）〜ＣＰ
（３，ｊ）に入力される。比較器でそれぞれ、読出し信
号と参照信号の比較が行われ、その結果がレジスタ回路
ＭＤＲ（１）〜ＭＤＲ（３）に入力され蓄えられる。次
に、サブアレーＳＡＢ（１）〜ＳＡＢ（３）について、
制御パルスＦＳＢ（１）を低電位０Ｖにし、ＦＰＤＢを
高電位ＶＣＣに上げ、共通プリチャージ回路ＰＤＢによ
り、スイッチ回路ＳＷＢと信号伝達手段ＤＳの接続部分
をプリチャージする。以下、制御パルスＦＳＢをＦＳＢ
（ｔ）まで順次ワード線電位（ＶＣＣ＋α）に上げ、デ
ータ線ＤＢ上の読出し信号を、多値センス回路ＭＳＣに
伝達し、多値判別回路ＭＬＲ（１）〜ＭＬＲ（３）によ
る判別とレジスタ回路ＭＤＲ（１）〜ＭＤＲ（３）への
格納を行う。このとき、制御パルスＦＳＢのカップリン
グ雑音の影響を参照信号にも加えるために、制御パルス
ＦＳＡＤは一旦低電位０Ｖにしてワード線電位（ＶＣＣ
＋α）に戻すことを繰り返す。そして、制御パルスＦＳ
ＡＤ，ＦＳＣＤ，ＦＳＤを低電位０Ｖに戻す。また、制
御パルスＦＤＲを低電位０Ｖに、ＦＢＵＦを高電位ＶＣ
Ｃにして、信号伝達手段ＤＳとバッファ回路ＢＵＦを非
動作状態にする。

【００３８】図１１は、図１０に示した読出し動作のあ
とに行われる再書込み動作のタイミングを示す図であ
る。まず、サブアレーＳＡＡ（１）〜ＳＡＡ（３）に蓄
積電圧を伝達する。制御パルスＦＳＡ（１）を上げるこ
とにより、サブアレーＳＡＡ（ｉ）内で、読みだし信号
の判別が最初に行われたデータ線ＤＡを、スイッチ回路
ＳＷＡにより信号伝達手段ＤＳに接続する。制御パルス
ＦＤＷをワード線電位（ＶＣＣ＋α）に上げ、サブアレ
ーＳＡＡ（ｉ），ＳＡＢ（ｊ）内で、信号伝達手段ＤＳ
のトランジスタＱ３により、スイッチ回路ＳＷＡもしく
はＳＷＢを共通データ線ＣＤＡ（ｉ）あるいはＣＤＢ
（ｊ）に接続する。また、制御パルスＦＳＥをワード線
電位（ＶＣＣ＋α）に上げ、共通データ線ＣＤＡ（ｉ）
を書き込み用スイッチＳＷＥによりデータ母線ＧＤ
（ｉ）に接続する。さらに、制御パルスＦＷをワード線
電位（ＶＣＣ＋α）に上げ、データ母線ＧＤ（ｉ）を、
多値センス回路ＭＳＣ内で共通書込み用スイッチ回路Ｓ
ＷＷにより多値書込み回路ＭＬＷ（ｉ）に接続する。以
上により、サブアレーＳＡＡ（ｉ）内のデータ線ＤＡ
が、スイッチ回路ＳＷＡ，信号伝達手段ＤＳ，共通デー
タ線ＣＤＡ（ｉ），書き込み用スイッチＳＷＥ，データ
母線ＧＤ（ｉ），共通書込み用スイッチ回路ＳＷＷを介
して、多値書込み回路ＭＬＷ（ｉ）に接続される。ここ
で、レジスタ回路ＭＤＲ（ｉ）から、サブアレーＳＡＡ
（ｉ）内のデータ線ＤＡに現れた読出し信号の判別結果
を、多値書込み回路ＭＬＷ（ｉ）に伝達する。例えば、
レジスタ回路ＭＤＲ（１）内のレジスタＤＲ（１，１）
〜ＤＲ（１，３）から１ビットずつを、多値書込み回路
ＭＬＷ（１）に伝達する。それに応じて、ｍ値の蓄積電
圧のいずれかが、多値書込み回路ＭＬＷ（ｉ）から出力
され、サブアレーＳＡＡ（ｉ）内のデータ線ＤＡに伝達
される。制御パルスＦＳＡ（１）を下げることにより、
サブアレーＳＡＡ（ｉ）内で、データ線ＤＡがスイッチ
回路ＳＷＢにより信号伝達手段ＤＳから切り離される。
以下、制御パルスＦＳＡをＦＳＡ（ｔ）まで順次ワード
線電位（ＶＣＣ＋α）に上げて同様な動作を繰返し、レ
ジスタ回路ＭＤＲに蓄えていた読出し信号の判別結果に
応じた蓄積電圧を、多値書込み回路ＭＬＷからサブアレ
ーＳＡＡ内のデータ線ＤＡに伝達する。その後、制御パ
ルスＦＳＥを低電位０Ｖに下げ、ブロックＢＬＫＡ
（ｉ）の共通データ線ＣＤＡ（ｉ）をデータ母線ＧＤ
（ｉ）から分離する。

【００３９】引き続き、サブアレーＳＡＢ（１）〜ＳＡ
Ｂ（３）に蓄積電圧を伝達する。制御パルスＦＳＢ
（１）を上げることにより、サブアレーＳＡＢ（ｊ）内
で最初に読みだし信号が判別されたデータ線ＤＢをスイ
ッチ回路ＳＷＢにより信号伝達手段ＤＳに接続する。ま
た、制御パルスＦＳＦをワード線電位（ＶＣＣ＋α）に
上げ、共通データ線ＣＤＢ（ｊ）を書き込み用スイッチ
ＳＷＦによりデータ母線ＧＤ（ｊ）に接続する。サブア
レーＳＡＢ（ｊ）内のデータ線ＤＢが、スイッチ回路Ｓ
ＷＢ，信号伝達手段ＤＳ，共通データ線ＣＤＢ（１），
書き込み用スイッチＳＷＦ，データ母線ＧＤ（ｊ），共
通書込み用スイッチ回路ＳＷＷを介して、多値書込み回
路ＭＬＷ（ｊ）に接続される。ここで、レジスタ回路Ｍ
ＤＲ（ｊ）から、サブアレーＳＡＢ（ｊ）内のデータ線
ＤＢに現れた読出し信号の判別結果を、多値書込み回路
ＭＬＷ（ｊ）に伝達する。それに応じて、ｍ値の蓄積電
圧のいずれかが、多値書込み回路ＭＬＷ（ｊ）から出力
され、サブアレーＳＡＢ（ｊ）内のデータ線ＤＢに伝達
される。制御パルスＦＳＢ（１）を下げることにより、
サブアレーＳＡＢ（ｊ）内で、データ線ＤＢがスイッチ
回路ＳＷＢにより信号伝達手段ＤＳから切り離される。
以下、制御パルスＦＳＢをＦＳＢ（ｔ）まで順次ワード
線電位（ＶＣＣ＋α）に上げて同様な動作を繰返し、サ
ブアレーＳＡＢ内の全てのデータ線ＤＢに蓄積電圧を伝
達する。そして、制御パルスＦＳＦを低電位０Ｖに下
げ、サブアレーＳＡＢ（ｊ）の共通データ線ＣＤＢ
（ｊ）をデータ母線ＧＤ（ｊ）から分離する。また、制
御パルスＦＷを低電位０Ｖに下げ、データ母線ＧＤ
（ｊ）を多値書込み回路ＭＬＷ（ｊ）から分離する。

【００４０】その後、サブアレーＳＡＡ（１）〜ＳＡＡ
（３），ＳＡＢ（１）〜ＳＡＢ（３）中のダミーデータ
線ＤＤＡ，ＤＤＢに参照電圧を伝達する。制御パルスＦ
ＳＡＤ，ＦＳＢＤを上げることにより、サブアレーＳＡ
Ａ（ｉ），ＳＡＢ（ｉ）内で、ダミーデータ線ＤＤＡを
スイッチ回路ＳＷＡ，ＳＷＢにより信号伝達手段ＤＳに
接続する。また、制御パルスＦＷＤをワード線電位（Ｖ
ＣＣ＋α）に上げ、共通データ線ＣＤＡ（ｉ），ＣＤＢ
（ｉ）を書き込み用スイッチＳＷＥ，ＳＷＦによりダミ
ーデータ母線ＤＧＤ（ｉ）に接続し、ダミーデータ母線
ＤＧＤ（ｉ）に、多値センス回路ＭＳＣ内で共通書込み
用スイッチ回路ＳＷＷにより参照電圧ＶＲＥＦ（ｉ）を
伝達する。この参照電圧ＶＲＥＦ（ｉ）が、ダミーデー
タ母線ＤＧＤ（ｉ），書き込み用スイッチＳＷＥあるい
はＳＷＦ，共通データ線ＣＤＡ（ｉ）あるいはＣＤＢ
（ｉ），信号伝達手段ＤＳ，スイッチ回路ＳＷＡあるい
はＳＷＢを介して、サブアレーＳＡＡ（ｉ），ＳＡＢ
（ｉ）内のダミーデータ線ＤＤＡあるいはＤＤＢに伝達
される。そして、制御パルスＦＳＡＤ，ＦＳＢＤを低電
位０Ｖに下げサブアレーＳＡＡ（ｉ），ＳＡＢ（ｉ）内
で、ダミーデータ線ＤＤＡ，ＤＤＢを信号伝達手段ＤＳ
から分離する。制御パルスＦＤＷを下げ、スイッチ回路
ＳＷＡもしくはＳＷＢを共通データ線ＣＤＡ（ｉ）から
分離する。制御パルスＦＷＤを下げ、共通データ線ＣＤ
Ａ（ｉ），ＣＤＢ（ｉ）をダミーデータ母線ＤＧＤ
（ｉ）から分離するとともに、共通書込み用スイッチ回
路ＳＷＷ内のトランジスタをオフにする。

【００４１】以上で、サブアレーＳＡＡ（１）〜ＳＡＡ
（３），ＳＡＢ（１）〜ＳＡＢ（３）中で信号が読出さ
れたデータ線ＤＡ，ＤＢ及びダミーデータ線ＤＤＡ，Ｄ
ＤＢに、蓄積電圧もしくは参照電圧が伝達され、それぞ
れフローティング状態となっている。ここで、ワード線
Ｗを低電位０Ｖに下げることにより、それらの蓄積電圧
もしくは参照電圧が、メモリセルＭＣもしくはダミーセ
ルＤＣに蓄えられる。その後、制御パルスＦＰＤ，ＦＰ
ＤＡ，ＦＰＤＢを高電位ＶＣＣとし、ＦＳＡ（１）〜Ｆ
ＳＡ（ｔ），ＦＳＡＤ，ＦＳＢ（１）〜ＦＳＢ（ｔ），
ＦＳＢＤをワード線電位（ＶＣＣ＋α）として、各サブ
アレー内のデータ線ＤＡ，ＤＢとダミーデータ線ＤＤ
Ａ，ＤＤＢとスイッチ回路ＳＷＡをプリチャージ電位Ｖ
Ｐにプリチャージし、待機状態に戻す。

【００４２】このようにして読出し動作と再書込み動作
を行うことにより、ワード線Ｗに接続されたメモリセル
ＭＣのリフレッシュができる。ワード線を順次選択して
同様な動作を行うことにより、すべてのメモリセルのリ
フレッシュが行われる。また、読出し動作と再書込み動
作の間に、Ｙデコーダ（図示せず）により多値判別回路
を選択し、外部との信号の授受を行うことにより、外部
からの書込みもしくは読出しができる。外部との信号の
授受は、メモリセルＭＣ一個分の情報量を単位とするこ
とも可能であるし、１ビットを単位として行っても良
い。また、同一の多値判別回路ＭＬＲ（ｉ）で時系列に
判別するメモリセル分の情報量を単位とすることもでき
る。

【００４３】以上では、サブアレーＳＡＡ（１）〜ＳＡ
Ａ（３）の読出し信号を判別し、引き続きサブアレーＳ
ＡＢ（１）〜ＳＡＢ（３）の読出し信号を判別し、その
後でサブアレーＳＡＡ（１）〜ＳＡＡ（３）に蓄積電圧
を伝達し、引き続きサブアレーＳＡＢ（１）〜ＳＡＢ
（３）に蓄積電圧を伝達する動作を説明した。読出し動
作及び再書込み動作におけるデータ線の選択の順番は、
これに限定されない。たとえば、読出し動作と逆の順番
でデータ線を選択して再書込み動作を行うこともでき
る。その場合、レジスタ回路ＭＤＲ（１）〜ＭＤＲ
（３）は、最後に入力された情報が最初に出力される構
成（ＬＩＦＯ）とする。多値判別回路ＭＬＲ（１）〜Ｍ
ＬＲ（３）で最後に判別した結果を、レジスタ回路ＭＤ
Ｒに蓄えず多値書込み回路ＭＬＷに入力すれば、レジス
タ回路内のレジスタＤＲの記憶容量を、１ビット減らす
ことができる。

【００４４】また、レジスタ回路ＭＤＲを用いずに、多
値判別回路ＭＬＲ（１）〜ＭＬＲ（３）で読出し信号を
判別する毎に、その判別結果を多値書込み回路ＭＬＷ
（１）〜ＭＬＷ（３）に入力して再書込みすることも可
能である。その場合、信号が読出されているデータ線と
隣接するデータ線に蓄積電圧が伝達されるため、データ
線間干渉雑音が問題となるが、例えばアイ・イー・イー
・イー，トランザクション オン エレクトロン デバ
イシズ，第３７巻,３（１９９０年３月）第７３７頁か
ら第７４３頁（IEEE,Trans.on Electron Devices,vol3
7,on.3(March 1990)pp.737-743）に記載されているよう
な、データ線間を別な導電層でシールドして、データ線
間の結合容量を小さくしたメモリセルを用いることによ
り、その影響を小さくできる。

【００４５】１トランジスタ１キャパシタ形メモリセル
を用いるとき、データ線に現われる信号は、メモリセル
中の蓄積容量に蓄えられた電荷が、データ線の容量に再
配分されることによるデータ線の電位変化である。その
ため、信号の大きさが、プロセス変動などによるメモリ
セルの蓄積容量及びデータ線の容量の偏差に影響され
る。本発明では、ダミーセルに蓄えた電荷をダミーデー
タ線に読出すことにより得られる参照信号により参照信
号を得るので、参照信号も同様に、ダミーセルの蓄積容
量及びダミーデータ線の容量の偏差に影響される。よっ
て、メモリセルとダミーセル、データ線とダミーデータ
線の電気的特性の整合を取ることにより、これらの偏差
の影響は相殺される。

【００４６】本実施例では、ダミーセルＤＣに、対応す
るメモリセルＭＣへの蓄積電圧の書込みと同時に、参照
電圧ＶＲＥＦ（ｊ）が蓄えられ、その後は次の選択時ま
で放置される。すなわち、ダミーセルＤＣに蓄えられた
電荷は、メモリセルＭＣに蓄えられた電荷と同様に、蓄
積容量部でのリーク電流等により、時間とともに減衰し
ていく。したがって、従来のＤＲＡＭでのダミーセルの
構成法、例えば1980年アイ・イー・イー・イー，インタ
ーナショナル ソリッド ステート サーキッツ コン
ファレンス，ダイジェスト オブ テクニカル ペーパ
ーズ，第234頁から第235頁（1980 IEEE ISSCC Digest o
f Technical Papers, pp.234-235）に記載されているよ
うな、ダミーセルにダミーセル内の端子を所望の電位に
設定する回路を付加し、プリチャージの期間その電位に
固定しておく方法などを応用した場合に比べ、メモリセ
ルMCに蓄えられた電荷が減衰し、読出し信号が誤判定さ
れるまでの時間、すなわちデータ保持時間を長くするこ
とができる。このことは、メモリセルMCをリフレッシュ
する時間間隔を長くできることであり、半導体記憶装置
がリフレッシュ動作を行っている時間の割合を小さく、
システムにとって半導体記憶装置を使用できる時間の割
合を大きくできる。また、リフレッシュに要する消費電
力を小さくできる。

【００４７】１トランジスタ１キャパシタ形メモリセル
は、蓄積電荷をデータ線に再配分して読みだすため、読
み出し信号が小さい。しかも、破壊読み出しのため、同
一ワード線により駆動されるすべてのメモリセルの読み
出し信号を判別して再書き込みしなければならない。多
値メモリは、ｍ値を蓄えるため、実効的な読み出し信号
の大きさすなわち隣接レベルの差が２値の（ｍ−１）分
の１になる。したがって、１トランジスタ１キャパシタ
形メモリセルに多値を蓄える場合、実効的な読み出し信
号の大きさは非常に小さいので、高Ｓ／Ｎ化技術が特に
大切である。本発明による半導体多値メモリは、同一ワ
ード線により駆動される全メモリセルの読みだし信号が
判別でき、なおかつ、信号経路の条件を揃えて雑音を同
じにして相殺することが可能であり、高Ｓ／Ｎな動作が
実現できるため、１トランジスタ１キャパシタ形メモリ
セルを用いる場合に特に有効である。

【００４８】なお、本発明は１トランジスタ１キャパシ
タ形メモリセル以外のメモリセルを用いた半導体多値メ
モリにも適用可能である。例えば、ＣＣＤやＢＢＤとい
った電荷転送素子をメモリセルとして用いる場合にも、
本発明は適用できる。

【００４９】図１２は、本発明による半導体記憶装置の
応用例で、音声記録再生装置を構成した例を、ブロック
図で示したものである。図中ＭＩＣは音声入力手段たる
マイク、ＳＰは音声出力手段たるスピーカ、ＰＡＭＰ及
びＭＡＭＰは増幅器、ＡＤＣはアナログ／デジタル変換
器、ＤＡＣはデジタル／アナログ変換器、Ｍは本発明に
よる半導体多値メモリ、ＭＣＴは半導体多値メモリＭを
制御する制御回路である。同図では、帯域制限用ローパ
スフィルタ及び波形整形用ローパスフィルタ等は省略し
ている。

【００５０】録音動作は、マイクＭＩＣに入力された音
声を、増幅器ＰＡＭＰにより増幅し、そのアナログ信号
をアナログ／デジタル変換器ＡＤＣによりデジタル信号
に変換し、制御回路ＭＣＴで制御して半導体多値メモリ
Ｍに書込むことにより行われる。このとき、半導体多値
メモリＭのアドレスやクロック信号等を制御回路ＭＣＴ
で発生させる。一方、再生動作は、制御回路ＭＣＴによ
り半導体多値メモリＭを制御して、記憶している情報を
読出し、デジタル／アナログ変換器ＤＡＣによりアナロ
グ信号に変換し、増幅器ＭＡＭＰにより増幅して、スピ
ーカＳＰより出力する。

【００５１】半導体多値メモリＭの入出力が１ビット毎
のとき、アナログ／デジタル変換器ＡＤＣから複数ビッ
トの情報が並列に出力される場合には、パラレル／シリ
アル変換器を設け、時系列な情報に変換して、半導体多
値メモリＭに伝達すれば良い。また、デジタル／アナロ
グ変換器ＡＤＣが複数ビットの情報が並列に入力される
構成の場合には、シリアル／パラレル変換器を設け、半
導体多値メモリＭの出力を、並列な情報に変換すれば良
い。

【００５２】音声情報のデータレートは、６４ｋビット
／秒で良く、サイクル時間が１５μｓの半導体多値メモ
リで対応できる。また、情報は時系列に連続なデータで
ある。このため、音声記録装置に用いる記憶装置は、速
度は問題とならず、安価で大容量であることが要求され
る。本発明による半導体多値メモリは、高Ｓ／Ｎで高集
積化に適しており、チップ面積を削減してビット単価を
下げることが可能である。したがって、このような用途
には、従来のＤＲＡＭよりも本発明の半導体多値メモリ
が適している。

【００５３】

【発明の効果】以上に述べた実施例で明らかなように、
等しい本数の二つのグループに分けられた複数のデータ
線と、それらと交わるように配置された複数のワード線
と、データ線とワード線の所望の交差部に配置され、少
なくとも３値以上であるｍ値の情報を記憶保持するメモ
リセルと、ワード線を駆動することによりメモリセルか
らデータ線に出力される読出し信号を判別する多値セン
ス回路と、ｍ値の判別に用いられる（ｍ−１）種類の参
照信号を発生させる複数個のダミーセルＤＣを有し、選
択されたワード線上の全メモリセルから読出し信号が対
応するデータ線に読出され、一方のグループのデータ線
に読出された読みだし信号が少なくとも（ｍ−１）個を
単位として順次多値センス回路に入力され、他方のグル
ープのデータ線に該読みだし信号の個数と同数のダミー
セルから読出された参照信号と比較されることにより、
同一ワード線により駆動される全メモリセルの読みだし
信号が判別でき、なおかつ、同数の読出し信号と参照信
号を比較することにより、信号経路の条件を揃えて雑音
を同じにして相殺することが可能であり、高Ｓ／Ｎな半
導体多値メモリを実現できる。

【図面の簡単な説明】

【図１】第１実施例を示す図である。

【図２】第２実施例を示す図である。

【図３】第３実施例を示す図である。

【図４】第４実施例を示す図である。

【図５】ブロックＢＬＫＡ（１）の構成を示す図であ
る。

【図６】ブロックＢＬＫＢ（１）の構成を示す図であ
る。

【図７】ブロックＢＬＫＡ（１）に接続されるバッファ
回路ＢＵＦ等を示す図である。

【図８】ブロックＢＬＫＢ（１）に接続されるバッファ
回路ＢＵＦ等を示す図である。

【図９】多値センス回路ＭＳＣの構成を示す図である。

【図１０】読出し動作のタイミング図である。

【図１１】再書込み動作のタイミング図である。

【図１２】音声記録再生装置に応用した例のブロック図
である。

【符号の説明】

ＭＣ…メモリセル、ＤＣ…ダミーセル、Ｗ…ワード線、
ＤＷＡ，ＤＷＢ…ダミーワード線、ＤＡ，ＤＢ…データ
線、ＤＤＡ，ＤＤＢ…ダミーデータ線、ＢＵＦ…バッフ
ァ回路、ＧＤ，ＧＤＡ，ＧＤＢ…データ母線、ＤＧＤ…
ダミーデータ母線、ＤＣ…ダミーセル、ＭＳＣ…多値セ
ンス回路、ＣＰ…比較器、ＣＤＡ，ＣＤＢ…共通データ
線、ＤＳ…信号伝達手段、ＳＡＡ，ＳＡＢ，ＳＡ…サブ
アレー、ＤＳＡＡ，ＤＳＡＢ…サブダミーアレー、ＳＷ
…スイッチ、ＳＷＡ，ＳＷＢ，…スイッチ回路、ＳＷ
Ｃ，ＳＷＤ…スイッチ回路、ＰＤ…プリチャージ回路、
ＰＤＡ，ＰＤＢ…共通プリチャージ回路、ＳＷＥ，ＳＷ
Ｆ…書込み用スイッチ、ＤＡＭＰ…差動増幅器、ＳＷＷ
…共通書込み用スイッチ回路、ＭＬＲ…多値判別回路、
ＭＤＲ…レジスタ回路、ＤＲ…レジスタ、ＭＬＷ…多値
書込み回路、ＭＩＣ…マイク、ＳＰ…スピーカ、ＰＡＭ
Ｐ，ＭＡＭＰ…増幅器、ＡＤＣ…アナログ／デジタル変
換器、ＤＡＣ…デジタル／アナログ変換器、Ｍ…半導体
多値メモリ、ＭＣＴ…制御回路。

Claims (19)

【特許請求の範囲】
1. 【請求項１】等しい本数の二つのグループに分けられた
   複数のデータ線と、それらと交わるように配置された複
   数のワード線と、上記データ線と上記ワード線の所望の
   交差部に配置され、少なくとも３値以上であるｍ値の情
   報を記憶保持するメモリセルと、上記ワード線を駆動す
   ることにより該メモリセルから該データ線に出力される
   読出し信号を判別する多値センス回路と、上記多値セン
   ス回路におけるｍ値の判別に用いられる（ｍ−１）種類
   の参照信号を発生させる複数個のダミーセルを有し、選
   択された上記ワード線上の全メモリセルが対応するデー
   タ線に読出され、少なくとも（ｍ−１）以上のｑ個を単
   位として、一方のグループのデータ線に読出された読み
   だし信号が順次上記多値センス回路に入力され、他方の
   グループのデータ線にダミーセルから読出されたｑ個の
   参照信号と比較される半導体多値メモリ。
2. 【請求項２】上記多値センス回路は、同時に入力される
   読出し信号及び参照信号の数ｑの２乗個の比較器を含ん
   で構成され、読出し信号及び参照信号はそれぞれｑ個の
   上記比較器に入力されることを特徴とする請求項１に記
   載した半導体多値メモリ。
3. 【請求項３】請求項２に記載の半導体多値メモリにおい
   て、多値センス回路に同時に入力される読出し信号及び
   参照信号の数ｑは、メモリセルに蓄えられる多値のレベ
   ル数ｍより１小さい参照レベル数と等しいことを特徴と
   する半導体多値メモリ。
4. 【請求項４】請求項２に記載の半導体多値メモリにおい
   て、多値センス回路に同時に入力される読出し信号及び
   参照信号の数ｑは、メモリセルに蓄えられる多値のレベ
   ル数ｍと等しいことを特徴とする半導体多値メモリ。
5. 【請求項５】請求項１に記載の半導体多値メモリにおい
   て、上記データ線と同じ形状のダミーデータ線が設けら
   れ、上記ダミーセルはダミーデータ線とワード線の交差
   部に配置されることを特徴とする半導体多値メモリ。
6. 【請求項６】請求項１に記載の半導体多値メモリにおい
   て、上記ワード線と同じ形状のダミーワード線が設けら
   れ、上記データ線は対線からなり、あるワード線とデー
   タ線対のいずれか一方との交差部に上記メモリセルが配
   置され、ダミーワード線とデータ線対いずれか一方との
   交差部に上記ダミーセルが配置されることを特徴とする
   半導体多値メモリ。
7. 【請求項７】請求項１に記載の半導体多値メモリにおい
   て、上記データ線と垂直にデータ母線が設けられ、デー
   タ母線に上記多値センス回路が接続され、上記読出し信
   号は上記データ母線を通じて該多値センス回路に伝達さ
   れることを特徴とする半導体多値メモリ。
8. 【請求項８】請求項７に記載の半導体多値メモリにおい
   て、入力インピーダンスが大きいバッファ回路が上記デ
   ータ母線に接続され、上記読出し信号は該バッファ回路
   を介して該データ母線に伝達されることを特徴とする半
   導体多値メモリ。
9. 【請求項９】請求項１に記載の半導体多値メモリにおい
   て、上記データ線と平行に共通データ線が設けられ、上
   記読出し信号は該共通データ線を通じて上記多値センス
   回路に伝達されることを特徴とする半導体多値メモリ。
10. 【請求項１０】請求項９に記載の半導体多値メモリにお
    いて、上記データ線は入力インピーダンスが大きい信号
    伝達手段により上記共通データ線に接続され、上記読出
    し信号は該信号伝達手段を介して該共通データ線に伝達
    されることを特徴とする半導体多値メモリ。
11. 【請求項１１】請求項１に記載の半導体多値メモリにお
    いて、上記データ線から上記多値センス回路までの信号
    経路中にスイッチ回路が設けられ、該スイッチ回路によ
    り複数の読出し信号から選択的にｑ個が上記多値センス
    回路に入力されることを特徴とする半導体多値メモリ。
12. 【請求項１２】請求項７に記載の半導体多値メモリにお
    いて、上記データ母線と平行にダミーデータ母線が設け
    られ、該データ母線及び該ダミーデータ母線に上記多値
    センス回路が接続され、上記読出し信号は該データ母線
    を通じて該多値センス回路に伝達され、上記参照信号は
    該ダミーデータ母線を通じて該多値センス回路に伝達さ
    れることを特徴とする半導体多値メモリ。
13. 【請求項１３】請求項１２に記載の半導体多値メモリに
    おいて、上記データ母線及び上記ダミーデータ母線に共
    通スイッチ回路が設けられ、上記読出し信号は該共通ス
    イッチ回路を介して上記データ母線に、上記参照信号は
    該共通スイッチ回路を介して該ダミーデータ母線に伝達
    されることを特徴とする半導体多値メモリ。
14. 【請求項１４】請求項７に記載の半導体多値メモリにお
    いて、上記データ母線は対線で構成され、該データ母線
    対に上記多値センス回路が接続され、上記読出し信号は
    データ母線対のいずれか一方を通じて該多値センス回路
    に伝達され、上記参照信号は該データ母線対の他方を通
    じて該多値センス回路に伝達されることを特徴とする半
    導体多値メモリ。
15. 【請求項１５】請求項１に記載の半導体多値メモリにお
    いて、上記メモリセルは、１個のＭＯＳトランジスタと
    １個の蓄積容量とで構成されることを特徴とする半導体
    多値メモリ。
16. 【請求項１６】請求項１５に記載の半導体多値メモリに
    おいて、上記蓄積容量は、上記トランジスタの一方の不
    純物添加領域に接しており、上記トランジスタ及びデー
    タ線の上まで延びている電極と、その上に設けられた絶
    縁膜と、さらにその上に設けられた導電性電極により構
    成されることを特徴とする半導体メモリ。
17. 【請求項１７】請求項１に記載の半導体多値メモリにお
    いて、上記多値センス回路は、上記比較器を含む多値判
    別回路と、多値信号を出力する多値書込み回路とを含ん
    で構成されることを特徴とする半導体多値メモリ。
18. 【請求項１８】請求項１７に記載の半導体多値メモリに
    おいて、上記多値センス回路は、上記多値判別回路の出
    力を一時的に蓄えるレジスタ回路を含むことを特徴とす
    る半導体多値メモリ。
19. 【請求項１９】請求項１から請求項１８のいずれかに記
    載した半導体メモリにおいて、音声入力手段と、該音声
    入力手段の出力信号を増幅する増幅器と、該増幅器の出
    力信号が入力されるアナログ／デジタル変換器と、該ア
    ナログ／デジタル変換器の出力信号が入力される半導体
    メモリと、該半導体メモリの出力信号が入力されるデジ
    タル／アナログ変換器と、該デジタル／アナログ変換器
    の出力信号を増幅する増幅器と、該増幅器の出力信号が
    入力される音声出力手段とを有する音声記録再生装置
    の、構成要素であることを特徴とする半導体メモリ。