JP3347625B2 - 光電変換装置 - Google Patents
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- 101150039432 CHS7 gene Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Scanning Arrangements (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は光電変換装置に関
し、例えば、ファクシミリ、イメージスキャナ、ディジ
タル複写機、あるいはＸ線撮像装置等の画像読み取りを
行う１次元及び２次元の光電変換装置に関し、特に、固
定パターンノイズ（ＦＰＮ：Fixed PatternNoise）の除
去に関するものである。
し、例えば、ファクシミリ、イメージスキャナ、ディジ
タル複写機、あるいはＸ線撮像装置等の画像読み取りを
行う１次元及び２次元の光電変換装置に関し、特に、固
定パターンノイズ（ＦＰＮ：Fixed PatternNoise）の除
去に関するものである。
【０００２】
【従来技術】従来、ファクシミリ、イメージスキャナ、
ディジタル複写機、あるいはＸ線撮像装置等の画像読み
取り系としては、縮小光学系とＣＣＤを用いた読み取り
系が用いられてきたが、近年、単結晶シリコンチップを
マルチ実装して用いる、等倍系の密着型イメージセンサ
（ＣＩＳ：Contact Image Senser）の開発もめざまし
い。
ディジタル複写機、あるいはＸ線撮像装置等の画像読み
取り系としては、縮小光学系とＣＣＤを用いた読み取り
系が用いられてきたが、近年、単結晶シリコンチップを
マルチ実装して用いる、等倍系の密着型イメージセンサ
（ＣＩＳ：Contact Image Senser）の開発もめざまし
い。
【０００３】この複数のセンサチップを連結したマルチ
チップＣＩＳにおけるＦＰＮには、チップ内で発生する
ＦＰＮと、チップ間で発生するＦＰＮとに分けられる。
このＦＰＮが大きい場合には、画像に縦筋が発生し、画
質に対して大きく影響を与えるため、このＦＰＮは極力
低減する必要がある。
チップＣＩＳにおけるＦＰＮには、チップ内で発生する
ＦＰＮと、チップ間で発生するＦＰＮとに分けられる。
このＦＰＮが大きい場合には、画像に縦筋が発生し、画
質に対して大きく影響を与えるため、このＦＰＮは極力
低減する必要がある。
【０００４】従来、提案されているＦＰＮ補正手法を図
６、図７、図８に示す。図６は光電変換素子９を各画素
に有する１次元の光電変換装置の１ｂｉｔ分の回路図、
図７、図８はそのタイミングチャートである（テレビジ
ョン学会誌 Ｖｏｌ．４７、Ｎｏ９（１９９３）ｐｐ．
１１８０）。
６、図７、図８に示す。図６は光電変換素子９を各画素
に有する１次元の光電変換装置の１ｂｉｔ分の回路図、
図７、図８はそのタイミングチャートである（テレビジ
ョン学会誌 Ｖｏｌ．４７、Ｎｏ９（１９９３）ｐｐ．
１１８０）。
【０００５】この回路動作、及びＦＰＮ除去について説
明する。図７を参照し、まず、クロックＣＬＫに同期し
て、シフトレジスタＳＲ３９にスタートパルスＳＰが供
給され、リセットパルスφCRをハイとしてＭＯＳトラン
ジスタ１５，１６をオンし、信号保持容量ＣTS１，ＣTN
２をリセットし、次に、光電変換素子９のベースに画像
による光量を蓄積し、蓄積が終了した後、転送パルスφ
TSをハイとして転送ＭＯＳトランジスタ１３をオンし、
ノイズを含む光信号を読み出して（Signal Read ou
t）、光信号保持容量ＣTS１に転送する。続いて、リセ
ットパルスφBRSをローとしてＭＯＳトランジスタ１１
をオンして、続いてリセットパルスφERSをハイとして
光電変換素子のセンサ９のリセット動作を行い、所定時
間後、光電変換素子９の光信号のない時の信号成分をノ
イズ成分として、リセットパルスφTNをハイとしてノイ
ズ転送ＭＯＳトランジスタ１４をオンし、ノイズ信号を
ノイズ信号保持容量ＣTN２に転送し、再度、リセットパ
ルスφBRSをローとし、リセットパルスφERSをハイと
し、センサのリセット動作を行って、次の蓄積動作には
いる。本例では、１光電変換素子の読み取りの一巡の動
作について説明したが、１ラインの光電変換素子の場合
には、各光電変換素子に応じた図６と同様な回路要素が
同様に動作して、１ラインセンサの光信号電荷とノイズ
信号電荷とが各保持容量に転送される。
明する。図７を参照し、まず、クロックＣＬＫに同期し
て、シフトレジスタＳＲ３９にスタートパルスＳＰが供
給され、リセットパルスφCRをハイとしてＭＯＳトラン
ジスタ１５，１６をオンし、信号保持容量ＣTS１，ＣTN
２をリセットし、次に、光電変換素子９のベースに画像
による光量を蓄積し、蓄積が終了した後、転送パルスφ
TSをハイとして転送ＭＯＳトランジスタ１３をオンし、
ノイズを含む光信号を読み出して（Signal Read ou
t）、光信号保持容量ＣTS１に転送する。続いて、リセ
ットパルスφBRSをローとしてＭＯＳトランジスタ１１
をオンして、続いてリセットパルスφERSをハイとして
光電変換素子のセンサ９のリセット動作を行い、所定時
間後、光電変換素子９の光信号のない時の信号成分をノ
イズ成分として、リセットパルスφTNをハイとしてノイ
ズ転送ＭＯＳトランジスタ１４をオンし、ノイズ信号を
ノイズ信号保持容量ＣTN２に転送し、再度、リセットパ
ルスφBRSをローとし、リセットパルスφERSをハイと
し、センサのリセット動作を行って、次の蓄積動作には
いる。本例では、１光電変換素子の読み取りの一巡の動
作について説明したが、１ラインの光電変換素子の場合
には、各光電変換素子に応じた図６と同様な回路要素が
同様に動作して、１ラインセンサの光信号電荷とノイズ
信号電荷とが各保持容量に転送される。
【０００６】一方、蓄積動作中にシフトレジスタＳＲ３
９が位相反転した入力パルスφ１，φ２により走査を開
始する。まず最初に光信号共通出力線３、及びノイズ信
号共通出力線４をリセットパルスφCHRをハイとしてリ
セットＭＯＳ５，６をオンしリセットした後、信号保持
容量ＣTS１、ＣTN２のデータを各共通出力線の容量とそ
れぞれ容量分割にてシフトレジスタＳＲ３９からの走査
パルスをハイとして走査ＭＯＳトランジスタ１７，１８
をオンし、共通出力線３，４に出力する。ここで、ＣHS
７、ＣHN８は各共通出力線の容量であるが、以後、光信
号共通出力線をＣHS７、ノイズ信号共通出力線をＣHN８
と定義する。共通出力線３，４に出力された信号はそれ
ぞれプリアンプ１９，２０で増幅され、差動増幅器２１
により光信号成分からノイズ信号成分の差とり、クラン
プ回路１０でその差信号をホールドされ、アンプ２４で
増幅されて、画像信号として出力される。その後、再び
共通出力線の容量ＣHS７、ＣHN８を、リセットパルスφ
CHRをハイとしてリセットＭＯＳトランジスタ５，６を
オンし共通出力線３，４と共に基準電位ＶCHRにリセッ
トして、次のｂｉｔの信号保持容量ＣTS、ＣTNのデータ
を読み出す。
９が位相反転した入力パルスφ１，φ２により走査を開
始する。まず最初に光信号共通出力線３、及びノイズ信
号共通出力線４をリセットパルスφCHRをハイとしてリ
セットＭＯＳ５，６をオンしリセットした後、信号保持
容量ＣTS１、ＣTN２のデータを各共通出力線の容量とそ
れぞれ容量分割にてシフトレジスタＳＲ３９からの走査
パルスをハイとして走査ＭＯＳトランジスタ１７，１８
をオンし、共通出力線３，４に出力する。ここで、ＣHS
７、ＣHN８は各共通出力線の容量であるが、以後、光信
号共通出力線をＣHS７、ノイズ信号共通出力線をＣHN８
と定義する。共通出力線３，４に出力された信号はそれ
ぞれプリアンプ１９，２０で増幅され、差動増幅器２１
により光信号成分からノイズ信号成分の差とり、クラン
プ回路１０でその差信号をホールドされ、アンプ２４で
増幅されて、画像信号として出力される。その後、再び
共通出力線の容量ＣHS７、ＣHN８を、リセットパルスφ
CHRをハイとしてリセットＭＯＳトランジスタ５，６を
オンし共通出力線３，４と共に基準電位ＶCHRにリセッ
トして、次のｂｉｔの信号保持容量ＣTS、ＣTNのデータ
を読み出す。
【０００７】図８はこの読み出し部分を拡大したタイミ
ングチャートである。クロック信号ＣＬＫに同期して、
シフトレジスタＳＲ３９にパルスφ１，φ２が入力さ
れ、共通出力線３，４をリセットするリセットパルスφ
CHRが出力される。まずこの動作を周期Ｔで繰り返し
て、すべてのｂｉｔの信号を出力する。出力された信号
はそれぞれボルテージフォロアのプリアンプ１９，２０
を介して差動アンプ２１に入力されＩＣの出力となる。
ここで、チップ内のＦＰＮは主に各画素のバイポーラト
ランジスタ９のｈFE等のバラツキに起因するものが主で
あるため、上記の光信号成分からノイズ信号成分の差を
とるＳ−Ｎ方式により、画素ごとのｈFEバラツキをキャ
ンセルできる。一方、チップ間のＦＰＮに関しては図６
のクランプ回路１０により、センサ出力を基準電位ＶRE
Fにクランプすることで、チップ間段差はクランプ回路
１０の後のアンプのオフセットのみとなり低減できる。
ングチャートである。クロック信号ＣＬＫに同期して、
シフトレジスタＳＲ３９にパルスφ１，φ２が入力さ
れ、共通出力線３，４をリセットするリセットパルスφ
CHRが出力される。まずこの動作を周期Ｔで繰り返し
て、すべてのｂｉｔの信号を出力する。出力された信号
はそれぞれボルテージフォロアのプリアンプ１９，２０
を介して差動アンプ２１に入力されＩＣの出力となる。
ここで、チップ内のＦＰＮは主に各画素のバイポーラト
ランジスタ９のｈFE等のバラツキに起因するものが主で
あるため、上記の光信号成分からノイズ信号成分の差を
とるＳ−Ｎ方式により、画素ごとのｈFEバラツキをキャ
ンセルできる。一方、チップ間のＦＰＮに関しては図６
のクランプ回路１０により、センサ出力を基準電位ＶRE
Fにクランプすることで、チップ間段差はクランプ回路
１０の後のアンプのオフセットのみとなり低減できる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来技術のみではＦＰＮの除去は不十分である。従来技
術においては、図８のＡで示した期間、すなわち共通信
号線容量ＣHS、ＣHNが基準電位ＶCHR にリセットされて
フローティングになった状態における共通信号線容量Ｃ
HS、ＣHNの電位が完全に等しい場合を想定しているが、
実際は共通信号線容量ＣHS、ＣHNのリセット後の共通信
号線容量ＣHSとＣHNの電位にはアンバランスが生じる。
従来技術のみではＦＰＮの除去は不十分である。従来技
術においては、図８のＡで示した期間、すなわち共通信
号線容量ＣHS、ＣHNが基準電位ＶCHR にリセットされて
フローティングになった状態における共通信号線容量Ｃ
HS、ＣHNの電位が完全に等しい場合を想定しているが、
実際は共通信号線容量ＣHS、ＣHNのリセット後の共通信
号線容量ＣHSとＣHNの電位にはアンバランスが生じる。
【０００９】この原因としては、例えば共通信号線容量
ＣHS、ＣHNのリセットＭＯＳ５，６のアンバランスや、
共通信号線容量ＣHS、ＣHNと電源線、ＧＮＤ線、種々の
パルス線との寄生容量とのアンバランスが考えられる。
ＣHS、ＣHNのリセットＭＯＳ５，６のアンバランスや、
共通信号線容量ＣHS、ＣHNと電源線、ＧＮＤ線、種々の
パルス線との寄生容量とのアンバランスが考えられる。
【００１０】この共通信号線容量ＣHS、ＣHNのリセット
後に生じる共通信号線容量ＣHS、ＣHNの電位のアンバラ
ンスによって、例えば、光電変換素子の奇数番目及び偶
数番目の奇数ｂｉｔ／偶数ｂｉｔのレベル差によるＦＰ
Ｎや、チップ間段差の増大というような不具合が生じる
こととなる。しかしながら、実際のＩＣにおいて、これ
らのアンバランスを完全に除去する事は非常に困難であ
り、ＦＰＮ低減に大きな支障をきたしている。
後に生じる共通信号線容量ＣHS、ＣHNの電位のアンバラ
ンスによって、例えば、光電変換素子の奇数番目及び偶
数番目の奇数ｂｉｔ／偶数ｂｉｔのレベル差によるＦＰ
Ｎや、チップ間段差の増大というような不具合が生じる
こととなる。しかしながら、実際のＩＣにおいて、これ
らのアンバランスを完全に除去する事は非常に困難であ
り、ＦＰＮ低減に大きな支障をきたしている。
【００１１】［発明の目的］本発明の目的は、共通出力
線のリセット電位のアンバランスを解消する構成を提案
し、光電変換装置のＦＰＮを低減することにある。
線のリセット電位のアンバランスを解消する構成を提案
し、光電変換装置のＦＰＮを低減することにある。
【００１２】
【問題を解決するための手段】本発明は上記の問題を解
決するための手段として、複数の光電変換手段と、該光
電変換手段からノイズ信号を読み出して保持するノイズ
信号保持手段と、該光電変換手段から光信号を読み出し
て保持する光信号保持手段と、ノイズ信号共通出力線
と、光信号共通出力線と、該ノイズ信号共通出力線、及
び該光信号共通出力線を固定電位にリセットするリセッ
ト手段と、該ノイズ信号保持手段の信号、及び該光信号
保持手段の信号を、該ノイズ信号共通出力線、及び該光
信号共通出力線との容量分割で読み出す読み出し手段
と、を有する光電変換装置において、該ノイズ信号共通
出力線と該光信号共通出力線とを直接接続するスイッチ
手段を有し、該スイッチ手段は少なくとも、前記リセッ
ト手段による前記ノイズ信号共通出力線、及び光信号共
通出力線のリセット動作が終了した後にオフすることを
特徴とする光電変換装置をその手段とするものである。
決するための手段として、複数の光電変換手段と、該光
電変換手段からノイズ信号を読み出して保持するノイズ
信号保持手段と、該光電変換手段から光信号を読み出し
て保持する光信号保持手段と、ノイズ信号共通出力線
と、光信号共通出力線と、該ノイズ信号共通出力線、及
び該光信号共通出力線を固定電位にリセットするリセッ
ト手段と、該ノイズ信号保持手段の信号、及び該光信号
保持手段の信号を、該ノイズ信号共通出力線、及び該光
信号共通出力線との容量分割で読み出す読み出し手段
と、を有する光電変換装置において、該ノイズ信号共通
出力線と該光信号共通出力線とを直接接続するスイッチ
手段を有し、該スイッチ手段は少なくとも、前記リセッ
ト手段による前記ノイズ信号共通出力線、及び光信号共
通出力線のリセット動作が終了した後にオフすることを
特徴とする光電変換装置をその手段とするものである。
【００１３】また、該光電変換装置は、前記スイッチ手
段は、前記リセット手段によるノイズ信号共通出力線、
及び光信号共通出力線のリセット動作が終了した時点で
はオン状態であり、その後にオフすることを特徴とす
る。また、前記リセット手段による前記ノイズ信号共通
出力線、及び前記光信号共通出力線のリセット動作が終
了してから前記スイッチ手段がオフするまでの時間
（τ）は、 τ＞（ＣHS＋ＣHN）×ＲON （ＣHS：前記光信号共通出力線の容量、ＣHN：前記ノイ
ズ信号共通出力線の容量、ＲON：前記スイッチ手段のオ
ン抵抗）であることを特徴とする。
段は、前記リセット手段によるノイズ信号共通出力線、
及び光信号共通出力線のリセット動作が終了した時点で
はオン状態であり、その後にオフすることを特徴とす
る。また、前記リセット手段による前記ノイズ信号共通
出力線、及び前記光信号共通出力線のリセット動作が終
了してから前記スイッチ手段がオフするまでの時間
（τ）は、 τ＞（ＣHS＋ＣHN）×ＲON （ＣHS：前記光信号共通出力線の容量、ＣHN：前記ノイ
ズ信号共通出力線の容量、ＲON：前記スイッチ手段のオ
ン抵抗）であることを特徴とする。
【００１４】さらに、該光電変換装置は、前記スイッチ
手段を駆動するパルスは、前記リセット手段を駆動する
パルスと、パルス遅延手段を用いて生成することを特徴
とする。また、前記遅延手段は、容量、抵抗、ＣＭＯＳ
インバータから成ることを特徴とする。加えて、前記ス
イッチ手段はＭＯＳトランジスタから成ることを特徴と
する。
手段を駆動するパルスは、前記リセット手段を駆動する
パルスと、パルス遅延手段を用いて生成することを特徴
とする。また、前記遅延手段は、容量、抵抗、ＣＭＯＳ
インバータから成ることを特徴とする。加えて、前記ス
イッチ手段はＭＯＳトランジスタから成ることを特徴と
する。
【００１５】本発明により、従来構成で問題となってい
た共通出力線のアンバランスに起因するＦＰＮが低減
し、高性能の光電変換装置の提供が可能となる。
た共通出力線のアンバランスに起因するＦＰＮが低減
し、高性能の光電変換装置の提供が可能となる。
【００１６】
［実施形態１］図１は本発明の第１の実施形態における
回路図、図２は本発明の第１の実施形態におけるタイミ
ングチャートである。
回路図、図２は本発明の第１の実施形態におけるタイミ
ングチャートである。
【００１７】図１において、共通出力線容量ＣHSとＣHN
とを接続するスイッチ手段となるスイッチＭＯＳ１００
以外は上述の図６と同様である。本光電変換装置の構成
及び動作は基本的に上述と同様であるので、説明は上述
に譲る。
とを接続するスイッチ手段となるスイッチＭＯＳ１００
以外は上述の図６と同様である。本光電変換装置の構成
及び動作は基本的に上述と同様であるので、説明は上述
に譲る。
【００１８】本実施形態においては、図２に示すよう
に、リセットパルスφCHRをハイとしてリセットＭＯＳ
５，６がリセット動作を開始すると同時に、スイッチパ
ルスφSWをハイとしてスイッチＭＯＳ１００がオン状態
となり、リセットＭＯＳ５，６がリセット動作を終了し
た後、スイッチＭＯＳ１００がオフするタイミングとな
っている。ここで、図２に示すように、リセットＭＯＳ
５，６がオフした瞬間には共通出力線容量ＣHSとＣHNに
電位のアンバランスが生じるが、スイッチＭＯＳ１００
がオン状態にあるため、共通出力線容量ＣHSとＣHNの電
位のアンバランスは解消される。従って、スイッチＭＯ
Ｓ１００がオフした後（図２のＢ期間）の共通出力線容
量ＣHSとＣHNの電位差は従来例よりも小さくすることが
可能となる。
に、リセットパルスφCHRをハイとしてリセットＭＯＳ
５，６がリセット動作を開始すると同時に、スイッチパ
ルスφSWをハイとしてスイッチＭＯＳ１００がオン状態
となり、リセットＭＯＳ５，６がリセット動作を終了し
た後、スイッチＭＯＳ１００がオフするタイミングとな
っている。ここで、図２に示すように、リセットＭＯＳ
５，６がオフした瞬間には共通出力線容量ＣHSとＣHNに
電位のアンバランスが生じるが、スイッチＭＯＳ１００
がオン状態にあるため、共通出力線容量ＣHSとＣHNの電
位のアンバランスは解消される。従って、スイッチＭＯ
Ｓ１００がオフした後（図２のＢ期間）の共通出力線容
量ＣHSとＣHNの電位差は従来例よりも小さくすることが
可能となる。
【００１９】ここで、リセットＭＯＳ５，６がオフして
からスイッチＭＯＳ１００がオフするまでの時間τ１
は、τ１＞（ＣHS＋ＣHN）×ＲON（ＲON＝スイッチＭＯ
Ｓ１００のオン抵抗）であることが好ましいが、τ１が
上式より短くとも従来技術に対して効果を有する。
からスイッチＭＯＳ１００がオフするまでの時間τ１
は、τ１＞（ＣHS＋ＣHN）×ＲON（ＲON＝スイッチＭＯ
Ｓ１００のオン抵抗）であることが好ましいが、τ１が
上式より短くとも従来技術に対して効果を有する。
【００２０】ここで、本実施形態とスイッチＭＯＳ１０
０が無い従来例とを比較すると、従来例においてはシフ
トレジスタＳＲ３９への入力パルスφ１と同期の奇数ｂ
ｉｔと入力パルスφ２と同期の偶数ｂｉｔとの間に５ｍ
Ｖのレベル差があり、チップ内のＦＰＮは約７ｍＶであ
ったが、本実施形態においてはレベル差は観測されず、
チップ内のＦＰＮは約３ｍＶであった。
０が無い従来例とを比較すると、従来例においてはシフ
トレジスタＳＲ３９への入力パルスφ１と同期の奇数ｂ
ｉｔと入力パルスφ２と同期の偶数ｂｉｔとの間に５ｍ
Ｖのレベル差があり、チップ内のＦＰＮは約７ｍＶであ
ったが、本実施形態においてはレベル差は観測されず、
チップ内のＦＰＮは約３ｍＶであった。
【００２１】また、ウエハー内の複数のチップをウエハ
ーの状態で連結する予定のチップの間の差をバラツキと
して測定した場合、ウエハー内の暗出力（１つのチップ
内の遮光状態の複数の画素の出力の平均値ｘのことをい
う）のばらつき（σ）、即ち各チップの平均値ｘ間のば
らつきは、従来例が３０ｍＶであったのに対し、本実施
形態では２２ｍＶであった。
ーの状態で連結する予定のチップの間の差をバラツキと
して測定した場合、ウエハー内の暗出力（１つのチップ
内の遮光状態の複数の画素の出力の平均値ｘのことをい
う）のばらつき（σ）、即ち各チップの平均値ｘ間のば
らつきは、従来例が３０ｍＶであったのに対し、本実施
形態では２２ｍＶであった。
【００２２】尚、この時、共通出力線容量ＣHS＝ＣHN＝
５ｐＦ、スイッチＭＯＳ１００のオン抵抗ＲON＝１００
Ω、τ１＝５ｎｓｅｃである。
５ｐＦ、スイッチＭＯＳ１００のオン抵抗ＲON＝１００
Ω、τ１＝５ｎｓｅｃである。
【００２３】［実施形態２］図１は本発明の第２の実施
形態における回路図、図３は本発明の第２の実施形態に
おけるタイミングチャートである。
形態における回路図、図３は本発明の第２の実施形態に
おけるタイミングチャートである。
【００２４】本実施形態においては、リセットパルスφ
CHRをハイとしてリセットＭＯＳ５，６によるリセット
動作が終了してから、スイッチパルスφSWをハイとして
スイッチＭＯＳ１００がオンする場合を示しており、本
発明はこのような駆動方法でもその効果を発揮すること
が可能である。
CHRをハイとしてリセットＭＯＳ５，６によるリセット
動作が終了してから、スイッチパルスφSWをハイとして
スイッチＭＯＳ１００がオンする場合を示しており、本
発明はこのような駆動方法でもその効果を発揮すること
が可能である。
【００２５】本実施形態においては、スイッチパルスφ
SWをハイとしてスイッチＭＯＳ１００がオンしている期
間の時間τ２が、τ２＞（ＣHS＋ＣHN）×ＲON（ＲON＝
スイッチＭＯＳ１００のオン抵抗）であることが好まし
いが、実施形態１と同様、τ２が上式より短くとも従来
技術に対して効果を有する。
SWをハイとしてスイッチＭＯＳ１００がオンしている期
間の時間τ２が、τ２＞（ＣHS＋ＣHN）×ＲON（ＲON＝
スイッチＭＯＳ１００のオン抵抗）であることが好まし
いが、実施形態１と同様、τ２が上式より短くとも従来
技術に対して効果を有する。
【００２６】［実施形態３］図４は本発明の第３の実施
形態における回路図、図５は本発明の第３の実施形態に
おけるタイミングチャートである。
形態における回路図、図５は本発明の第３の実施形態に
おけるタイミングチャートである。
【００２７】本実施形態においては、ホトダイオード２
５とＰＭＯＳソースホロア２６からなる光電変換素子を
有し、転送ＭＯＳ２８，転送容量２７，ＰＭＯＳソース
ホロア２９及び電流源３０，３１から光電変換素子の電
荷を読み出す。共通出力線容量ＣHSとＣHNのふられを抑
制するために、共通出力線容量ＣHSとＣHNを接続するス
イッチ手段、及び共通出力線容量ＣHS、ＣHNのリセット
手段としてインバータとＭＯＳトランジスタとから成る
アナログスイッチ１０１，１０２，１０３を用いてい
る。
５とＰＭＯＳソースホロア２６からなる光電変換素子を
有し、転送ＭＯＳ２８，転送容量２７，ＰＭＯＳソース
ホロア２９及び電流源３０，３１から光電変換素子の電
荷を読み出す。共通出力線容量ＣHSとＣHNのふられを抑
制するために、共通出力線容量ＣHSとＣHNを接続するス
イッチ手段、及び共通出力線容量ＣHS、ＣHNのリセット
手段としてインバータとＭＯＳトランジスタとから成る
アナログスイッチ１０１，１０２，１０３を用いてい
る。
【００２８】また、外部駆動パルスを減らすために、共
通出力線容量ＣHSとＣHNを接続するスイッチ手段を駆動
するパルスは、ＣHS／ＣHNのリセットパルス（φCHR）
と、抵抗と容量と両端の２つのインバータから成るディ
レイ回路１０４を用いて形成している。
通出力線容量ＣHSとＣHNを接続するスイッチ手段を駆動
するパルスは、ＣHS／ＣHNのリセットパルス（φCHR）
と、抵抗と容量と両端の２つのインバータから成るディ
レイ回路１０４を用いて形成している。
【００２９】従って、図５に示すように、共通出力線容
量ＣHSとＣHNを接続するスイッチ手段を駆動するパルス
（φSW）は共通出力線容量ＣHS／ＣHNのリセットパルス
（φCHR）から、τ３だけ遅れる。
量ＣHSとＣHNを接続するスイッチ手段を駆動するパルス
（φSW）は共通出力線容量ＣHS／ＣHNのリセットパルス
（φCHR）から、τ３だけ遅れる。
【００３０】ここで、共通出力線容量ＣHS／ＣHNのリセ
ットスイッチ１０２，１０３がオフしてから共通出力線
容量ＣHSとＣHNの間を接続するアナログスイッチがオフ
するまでの時間τ３は、τ３＞（ＣHS＋ＣHN）×Ｒ
ON（ＲON＝アナログスイッチ１０１のオン抵抗）である
ことが好ましいが、τ３が上式より短くとも従来技術に
対して効果を有する。
ットスイッチ１０２，１０３がオフしてから共通出力線
容量ＣHSとＣHNの間を接続するアナログスイッチがオフ
するまでの時間τ３は、τ３＞（ＣHS＋ＣHN）×Ｒ
ON（ＲON＝アナログスイッチ１０１のオン抵抗）である
ことが好ましいが、τ３が上式より短くとも従来技術に
対して効果を有する。
【００３１】ここで、本実施形態とアナログスイッチ１
０１が無い従来例とを比較すると、従来例においては、
φ１同期の奇数ｂｉｔとφ２同期の偶数ｂｉｔとの間に
４．３ｍＶのレベル差があり、チップ内のＦＰＮは約
５．８ｍＶであったが、本実施形態においてはレベル差
は観測されず、チップ内のＦＰＮは約２．７ｍＶであっ
た。
０１が無い従来例とを比較すると、従来例においては、
φ１同期の奇数ｂｉｔとφ２同期の偶数ｂｉｔとの間に
４．３ｍＶのレベル差があり、チップ内のＦＰＮは約
５．８ｍＶであったが、本実施形態においてはレベル差
は観測されず、チップ内のＦＰＮは約２．７ｍＶであっ
た。
【００３２】また、ウエハー内の暗出力（チップ内平均
値）のばらつき（σ）は、従来例が２９ｍＶであったの
に対し、本実施形態では２１ｍＶであった。
値）のばらつき（σ）は、従来例が２９ｍＶであったの
に対し、本実施形態では２１ｍＶであった。
【００３３】また、上記のチップ内のＦＰＮ、及びウエ
ハー内の暗出力（チップ内平均値）のばらつきの電源電
圧依存については、従来例は電源電圧が高くなるに従っ
てチップ内のＦＰＮ、及びウエハー内の暗出力（チップ
内平均値）のばらつきも増加したが、本実施形態におい
ては電源電圧依存は観測されなかった。
ハー内の暗出力（チップ内平均値）のばらつきの電源電
圧依存については、従来例は電源電圧が高くなるに従っ
てチップ内のＦＰＮ、及びウエハー内の暗出力（チップ
内平均値）のばらつきも増加したが、本実施形態におい
ては電源電圧依存は観測されなかった。
【００３４】尚、この時、共通出力線容量ＣHS＝ＣHN＝
６．８ｐＦ、アナログスイッチのＲ ON＝６０Ω、τ１＝
８ｎｓｅｃである。
６．８ｐＦ、アナログスイッチのＲ ON＝６０Ω、τ１＝
８ｎｓｅｃである。
【００３５】以上の実施形態では１次元の光電変換装置
について述べたが、本発明は１次元の光電変換装置に限
られるものではなく、同様の容量分割読み出し方式であ
れば、２次元の光電変換装置でも有効である。
について述べたが、本発明は１次元の光電変換装置に限
られるものではなく、同様の容量分割読み出し方式であ
れば、２次元の光電変換装置でも有効である。
【００３６】また、上記実施形態では光電変換手段とし
て、ＢＡＳＩＳ、及びホトダイオード＋ＭＯＳソースホ
ロアについて述べたが、本発明の効果は光電変換手段に
限定されるものではない。
て、ＢＡＳＩＳ、及びホトダイオード＋ＭＯＳソースホ
ロアについて述べたが、本発明の効果は光電変換手段に
限定されるものではない。
【００３７】また、上記実施形態では、マルチチップの
密着型イメージセンサについて主に説明したが、縮小レ
ンズ系のラインセンサやエリアセンサの場合であって
も、上述の通り、従来例に比較してＦＰＮを減少できる
ので、適用することが好ましい。
密着型イメージセンサについて主に説明したが、縮小レ
ンズ系のラインセンサやエリアセンサの場合であって
も、上述の通り、従来例に比較してＦＰＮを減少できる
ので、適用することが好ましい。
【００３８】
【発明の効果】以上説明したように、本発明の構成を用
いることにより、従来技術では除去しきれなかった光電
変換装置のＦＰＮが除去可能となり、高Ｓ／Ｎの光電変
換装置の提供が可能となる。特に、マルチチップのライ
ンセンサやエリアセンサに用いた場合、チップ毎のバラ
ツキによるＦＰＮをも除去できる。
いることにより、従来技術では除去しきれなかった光電
変換装置のＦＰＮが除去可能となり、高Ｓ／Ｎの光電変
換装置の提供が可能となる。特に、マルチチップのライ
ンセンサやエリアセンサに用いた場合、チップ毎のバラ
ツキによるＦＰＮをも除去できる。
【図１】本発明の実施形態１、及び実施形態２の回路図
である。
である。
【図２】本発明の実施形態１のタイミングチャートであ
る。
る。
【図３】本発明の実施形態２のタイミングチャートであ
る。
る。
【図４】本発明の実施形態３の回路図である。
【図５】本発明の実施形態３のタイミングチャートであ
る。
る。
【図６】従来例の回路図である。
【図７】従来例のタイミングチャートである。
【図８】従来例のタイミングチャート（読み出し部分拡
大図）である。
大図）である。
１ 信号保持容量ＣTS ２ ノイズ保持容量ＣTN ３ 光信号共通出力線 ４ ノイズ共通出力線 ５ 光信号共通出力線リセットＭＯＳ ６ ノイズ信号共通出力線リセットＭＯＳ ７ ＣHS＝光信号共通出力線容量 ８ ＣHN＝ノイズ信号共通出力線容量 ９ バイポーラトランジスタ １０ クランプ回路 １００ 共通出力線接続用スイッチＭＯＳ １０１ 共通出力線接続用アナログスイッチ １０２ 光信号共通出力線リセットアナログスイッチ １０３ ノイズ信号共通出力線リセットアナログスイ
ッチ
ッチ
Claims (6)
- 【請求項１】 複数の光電変換手段と、該複数の光電変
換手段からのノイズ信号をそれぞれ保持するノイズ信号
保持手段と、該複数の光電変換手段からの光信号をそれ
ぞれ保持する複数の光信号保持手段と、ノイズ信号共通
出力線と、光信号共通出力線と、該ノイズ信号共通出力
線、及び該光信号共通出力線を固定電位にリセットする
リセット手段と、該複数のノイズ信号保持手段の信号、
及び該複数の光信号保持手段の信号を、該ノイズ信号共
通出力線、及び該光信号共通出力線に容量分割で読み出
す読み出し手段と、該ノイズ信号共通出力線及び該光信
号共通出力線とを直接接続するスイッチ手段とを有する
ことを特徴とする光電変換装置。 - 【請求項２】 前記スイッチ手段は少なくとも、前記リ
セット手段によるノイズ信号共通出力線、及び光信号共
通出力線のリセット動作が終了した後にオフすることを
特徴とする請求項１に記載の光電変換装置。 - 【請求項３】 前記リセット手段による前記ノイズ信号
共通出力線、及び前記光信号共通出力線のリセット動作
が終了してから前記スイッチ手段がオフするまでの時間
（τ）は、 τ＞（ＣHS＋ＣHN）×ＲON （ＣHS：前記光信号共通出力線の容量、ＣHN：前記ノイ
ズ信号共通出力線の容量、ＲON：前記スイッチ手段のオ
ン抵抗）であることを特徴とする請求項２に記載の光電
変換装置。 - 【請求項４】 前記スイッチ手段を駆動するパルスは、
前記リセット手段を駆動するパルスと、パルス遅延手段
を用いて生成することを特徴とする請求項３に記載の光
電変換装置。 - 【請求項５】 前記遅延手段は、容量、抵抗、ＣＭＯＳ
インバータから成ることを特徴とする請求項４に記載の
光電変換装置。 - 【請求項６】 前記スイッチ手段はＭＯＳトランジスタ
から成ることを特徴とする請求項１に記載の光電変換装
置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34314996A JP3347625B2 (ja) | 1996-12-24 | 1996-12-24 | 光電変換装置 |
| US08/993,057 US5998779A (en) | 1996-12-24 | 1997-12-18 | Photoelectric conversion apparatus |
| DE69719712T DE69719712T2 (de) | 1996-12-24 | 1997-12-18 | Photoelektrische Umwandlungsvorrichtung mit Unterdrückung von statischen Störungen |
| TW086119182A TW387154B (en) | 1996-12-24 | 1997-12-18 | Photoelectric conversion apparatus |
| EP97310284A EP0851673B1 (en) | 1996-12-24 | 1997-12-18 | Photoelectric conversion apparatus with removal of fixed pattern noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34314996A JP3347625B2 (ja) | 1996-12-24 | 1996-12-24 | 光電変換装置 |
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|---|---|
| JPH10191173A JPH10191173A (ja) | 1998-07-21 |
| JP3347625B2 true JP3347625B2 (ja) | 2002-11-20 |
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ID=18359303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34314996A Expired - Fee Related JP3347625B2 (ja) | 1996-12-24 | 1996-12-24 | 光電変換装置 |
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| EP (1) | EP0851673B1 (ja) |
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| SG70128A1 (en) * | 1997-10-06 | 2000-01-25 | Canon Kk | Method of driving image sensor |
| JPH11252465A (ja) * | 1998-03-03 | 1999-09-17 | Citizen Watch Co Ltd | 固体撮像装置とその駆動方法 |
| US6570615B1 (en) * | 1998-07-14 | 2003-05-27 | Analog Devices, Inc. | Pixel readout scheme for image sensors |
| US6512546B1 (en) | 1998-07-17 | 2003-01-28 | Analog Devices, Inc. | Image sensor using multiple array readout lines |
| JP2000287130A (ja) * | 1999-03-31 | 2000-10-13 | Sharp Corp | 増幅型固体撮像装置 |
| JP3601053B2 (ja) * | 1999-04-22 | 2004-12-15 | 日本電気株式会社 | 固体撮像装置 |
| JP2000324406A (ja) | 1999-05-07 | 2000-11-24 | Canon Inc | 光電変換装置及びそれを用いた画像読み取りシステム |
| JP4011818B2 (ja) * | 2000-02-29 | 2007-11-21 | キヤノン株式会社 | 半導体固体撮像装置 |
| JP2001298663A (ja) | 2000-04-12 | 2001-10-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその駆動方法 |
| JP2002208841A (ja) * | 2001-01-11 | 2002-07-26 | Seiko Instruments Inc | ダイナミックフリップフロップ |
| US7184002B2 (en) * | 2001-03-29 | 2007-02-27 | Stereographics Corporation | Above-and-below stereoscopic format with signifier |
| US6855937B2 (en) * | 2001-05-18 | 2005-02-15 | Canon Kabushiki Kaisha | Image pickup apparatus |
| US7286174B1 (en) | 2001-06-05 | 2007-10-23 | Dalsa, Inc. | Dual storage node pixel for CMOS sensor |
| DE10160626A1 (de) * | 2001-12-11 | 2003-06-18 | Sick Ag | Auswerteschaltung und Signalverarbeitungsverfahren |
| JP4018655B2 (ja) * | 2004-03-19 | 2007-12-05 | キヤノン株式会社 | 光電変換装置および読取装置 |
| JP4928199B2 (ja) * | 2006-09-07 | 2012-05-09 | キヤノン株式会社 | 信号検出装置、信号検出装置の信号読み出し方法及び信号検出装置を用いた撮像システム |
| JP2008211591A (ja) * | 2007-02-27 | 2008-09-11 | Seiko Instruments Inc | 光電変換装置 |
| JP4054839B1 (ja) | 2007-03-02 | 2008-03-05 | キヤノン株式会社 | 光電変換装置およびそれを用いた撮像システム |
| JP5142696B2 (ja) * | 2007-12-20 | 2013-02-13 | キヤノン株式会社 | 光電変換装置、及び光電変換装置を用いた撮像システム |
| JP5224983B2 (ja) | 2008-09-10 | 2013-07-03 | キヤノン株式会社 | 固体撮像装置 |
| JP5460248B2 (ja) * | 2009-11-10 | 2014-04-02 | パナソニック株式会社 | 固体撮像素子 |
| JP5619122B2 (ja) * | 2012-12-19 | 2014-11-05 | 株式会社半導体エネルギー研究所 | 半導体装置、ｘ線カメラ及び電子機器 |
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|---|---|---|---|---|
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| US5771070A (en) * | 1985-11-15 | 1998-06-23 | Canon Kabushiki Kaisha | Solid state image pickup apparatus removing noise from the photoelectric converted signal |
| US4734776A (en) * | 1986-08-15 | 1988-03-29 | General Electric Company | Readout circuit for an optical sensing charge injection device facilitating an extended dynamic range |
| US4821104A (en) * | 1987-04-29 | 1989-04-11 | Fuji Photo Film Co., Ltd. | Image sensor having reduced fixed-noise output using flip flop circuit |
| US5162912A (en) * | 1989-04-10 | 1992-11-10 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus eliminating noise in an output signal |
| JPH0451785A (ja) * | 1990-06-20 | 1992-02-20 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP2965777B2 (ja) * | 1992-01-29 | 1999-10-18 | オリンパス光学工業株式会社 | 固体撮像装置 |
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- 1996-12-24 JP JP34314996A patent/JP3347625B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-18 DE DE69719712T patent/DE69719712T2/de not_active Expired - Lifetime
- 1997-12-18 US US08/993,057 patent/US5998779A/en not_active Expired - Lifetime
- 1997-12-18 TW TW086119182A patent/TW387154B/zh not_active IP Right Cessation
- 1997-12-18 EP EP97310284A patent/EP0851673B1/en not_active Expired - Lifetime
Also Published As
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