JP5224983B2 - 固体撮像装置 - Google Patents

Description

本発明は固体撮像装置に関するものであり、詳細には、固体撮像装置における読出し回路に関する。

固体撮像装置は近年デジタルカメラなどに用いられている。固体撮像装置の代表的なものとして、ＣＣＤ型やＭＯＳ型固体撮像装置が挙げられる。ＭＯＳ型固体撮像装置は、フォトダイオード等の光電変換素子が２次元状に配置された画素部と、画素部からの信号を保持する信号保持部と、信号保持部の信号を外部へ出力するための共通信号線（水平信号線）とを有する。

近年においては、固体撮像装置の多画素化に対応して、信号読み出しの高速化が求められている。特に水平走査部は垂直走査回路に比べて多数の信号を選択して読み出す必要があり、より高速化が求められる。

特許文献１には水平走査部における信号読出しの高速化を図った際のノイズ低減技術が記載されている。具体的には、水平走査部を構成するシフトレジスタを複数の部分シフトレジスタに分割する。そして、シフトクロック制御回路が、部分シフトレジスタに対するシフトクロックの供給を部分シフトレジスタごとに個別に制御する構成が記載されている。

また、信号読み出しの速度は、共通信号線の容量や共通信号線のリセット速度により影響を受ける。共通信号線のリセットとは、信号を読み出す前もしくは読み出した後に、共通信号線の電位を所定の電位に設定することをいう。

特許文献２には、２系統の共通出力線を有する構成において、共通出力線の電位を所定の電位に設定する手段（第１のリセット手段）と、共通出力線どうしを電気的に接続して導電位にする手段（第２のリセット手段）とを有する構成が記載されている。

特許文献３には、共通信号線の容量を低減するために信号読み出し回路と共通信号線の間に、分割された複数のブロック配線を備える。そしてブロック配線の電位をリセットするリセット手段を複数のブロック配線に設けている。
特開２００３−２３４９６３号公報 特開平１０−１９１１７３号公報 特許第４０５４８３９号公報

特許文献１のように、ブロック水平走査部を用いた構成に、特許文献２、３のような共通出力線を含む共通信号伝達部に対して複数のリセット手段を設けた場合に、リセット動作のやり方によっては画質が低下する場合がある。例えば、ブロック配線ごとにリセット手段を有する構成に関して説明する。

ブロック配線に設けられたリセット手段を制御する制御パルス供給配線を水平走査部の端から引き回した場合、端に近いブロック配線ほど早くリセットされる。これは制御パルスが供給される経路の時定数がリセット手段の配置により異なるためである。一方、各ブロック配線に対応する信号保持部群からの信号を読み出すためのスイッチ群は、対応するブロック水平走査部からのパルスを受けてブロック配線へ信号を読み出す。水平走査部の各ブロックを制御する制御線は、パルス供給経路の時定数による遅延を最小にするために、ブロック水平走査部のうち、中央に位置するブロック水平走査回路から左右に伝播するように配置されることが多い。したがって、各ブロック水平走査部は、中央が最も早く動作し、両端に向かって遅延量が増大し、信号読み出しの時刻がブロック毎に異なる。

信号読出し速度が高速化すると、信号保持部からスイッチを介して信号を読み出すタイミングと、共通信号線もしくはブロック配線がリセットされるタイミングの時間的なマージン量を小さくする必要がある。ここでマージンが必要なのは、ブロック配線に信号が読み出されている期間と、ブロック配線のリセット動作を行なう期間とが重なると、ブロック配線に存在する、読み出すべき信号がリセットされてしまうためである。そしてこの重なり量がブロック配線ごとに異なると、同じ大きさの信号を読み出す場合であってもブロック配線ごとに信号読出し量が異なってしまい、これによりシェ−ディグが生じ画質に影響を与える。

上記構成では、信号保持部からの信号を読み出すスイッチへのパルスがもっとも早く入力される中央のブロック走査回路部と、もっとも遅く入力される両端のブロック走査回路部とでは、読み出しとリセットのタイミングが大きく異なってしまう場合がある。その結果、充分な時間的なマージンを確保するために、余分な待ち時間が必要となり、所望の動作速度が得られない。あるいは、無理にタイミングを詰めると、シェーディング等の画質上の問題が生じる場合がある。

複数のリセット手段を設ける例としてリセット手段を複数のブロック配線に設ける例に関して説明したが、これに限られず、共通信号線に対して複数のリセット手段を設ける場合においても同様の課題が生じる。

このような課題に鑑み本発明は、シェーディングによる画質劣化を抑えながらリセット動作を高速に行うことが可能な固体撮像装置を提供することを目的とする。

上記の課題に鑑み本発明は、光電変換素子を含む複数の画素からの信号を保持する、複数の信号保持部と、前記信号保持部が出力する信号を伝達する共通信号伝達部と、前記共通信号伝達部の信号経路の電位をリセットする複数のリセット手段と、前記複数の信号保持部で保持された信号を前記共通信号伝達部へ出力する水平走査部と、各前記リセット手段を制御する、複数のリセット手段制御部と、を有する固体撮像装置であって、前記水平走査部は複数のブロック水平走査部を含んで構成され、前記水平走査部は、前記ブロック水平走査部に供給される基準パルスにより動作が制御され、前記リセット手段制御部は前記ブロック水平走査部に設けられ、さらに、前記リセット手段制御部は遅延回路を有することを特徴とする。
さらに、本発明の別の側面は、行列状に設けられた複数の画素と、各々が、前記複数の画素のうちの一部の複数の列毎に設けられた複数の列回路ブロックと、前記複数の列回路ブロックが共通に接続された共通信号線と、各々が、前記複数の列回路ブロックのいずれかに対応して設けられた複数のブロック水平走査部と、を有し、前記列回路ブロックは、前記複数の画素に基づく信号を保持する複数の保持部と、前記複数の保持部が共通に接続されたブロック配線と、前記ブロック配線の電位をリセットするリセット手段と、を有し、前記ブロック水平走査部は、対応する前記列回路ブロックに含まれる前記複数の保持部に保持された信号を、前記部録配線および前記共通信号線に出力させ、対応する前記列回路ブロックに含まれる前記リセット手段を制御するリセット制御手段を有することを特徴とする。

本発明によれば、シェーディングを抑制し、信号読出しを高速化することが可能となる。

以下実施例を挙げて本発明の構成を説明する。まず本発明の全ての実施例に適用可能な固体撮像装置の全体構成に関して説明する。

図１は固体撮像装置１００の全体構成図である。

１０１は画素部である。画素部１０１にはフォトダイオードなどの入射光により信号を生じる光電変換素子が複数配置されている。１０２ａ、１０２ｂは、信号保持部を含む列回路部である。列回路部１０２ａ、１０２ｂは、信号増幅部やＡ／Ｄ変換器を有していても良い。画素部１０１からの信号は、列回路部１０２ａ、１０２ｂへ任意に振り分けて読み出すことが可能である。

１０３ａ、１０３ｂは水平走査部である。画素部１０１から列回路部１０２へ読み出された信号を共通信号伝達部１０６ａ、ｂへ順次出力する。

１０４は垂直走査部であり画素部１０１の信号が列回路部１０２へ並列に出力されるように順次画素を走査する。１０５ａ、１０５ｂは共通信号伝達部１０６へ出力された信号を順次増幅する出力増幅回路、１０７ａ、１０７ｂは出力端子である。

本発明はこのような固体撮像装置において水平走査部と共通信号伝達部のリセットを行なうリセット手段の制御回路に特徴を有する。以下実施例において、本発明の特徴部分に関して詳細に説明する。

（実施例１）
図２は、図１の画素部１０１から列回路部１０２を経て出力端子１０７までの信号経路を示している。

画素部１０１には、画素１０８が２次元に配列している。ＰＤは光電変換素子である。例えばフォトダイオードを用いることができる。ＳＦは画素増幅部である。例えばソースフォロワ回路を用いることができる。ＴＸは光電変換素子ＰＤの電荷を画素増幅部の入力部へ転送する転送部である。ＲＥＳは画素増幅部の入力部をリセットする画素リセット部である。ＳＥＬは必要に応じて設けられる画素の選択を行う画素選択部である。ここでは各画素に各素子を有する構成を示したが、複数の光電変換素子で画素増幅部、画素リセット部などを共有する構成としてもよい。また画素選択部を設けずに増幅部の入力部の電位により画素を選択する構成としてもよい。更に、画素に画素増幅部等を設けずに、光電変換素子で生じた信号を転送部を介して後述する垂直信号線に出力する構成でもよく、光電変換素子により入射光に応じた信号を発生しその信号を出力可能な構成であればよい。１０９は垂直信号線である。画素からの信号が出力される。

１０２は列回路部である。画素列毎もしくは複数の画素列毎に設けられた列回路が複数配されて構成される。また複数の列回路により列回路ブロック１２６〜１２８が構成され、複数の列回路ブロックにより列回路部１０２が構成されている。

列回路ブロック１２６は、画素部から垂直信号線を介して並列に出力された信号を増幅する増幅部１１０と、増幅部１１０での増幅後の信号を後段の信号保持部へ転送するスイッチ１１１とを有している。更に、増幅部１１０で増幅された後の信号を保持する信号保持部１１２を有している。信号保持部は各列回路ごとに光信号と、該光信号にノイズ信号が重畳した信号との両者を保持するために１つの列回路に対して少なくとも２つの保持容量（ＣＴＳ，ＣＴＮ）を有している。ノイズ信号としては画素において生じるノイズ信号もしくは増幅部１１０で生じるノイズ信号などが考えられる。数字は各画素列に対応している。

１１３は、信号保持部１１２に保持された信号を後述するブロック配線１１４Ｓ、１１４Ｎへ出力するためのスイッチである。

１１４はブロック配線であり、複数の信号保持部を１つのブロックとし、このブロックを複数備え、同一のブロックに含まれる信号保持部からの信号がそれぞれ読み出される。ブロック配線を設けることにより共通信号線１１６に直接接続されるスイッチ数を減らすことが可能となり共通信号伝達部の寄生容量を低減することが可能となる。ここでブロック配線１１４Ｓは光信号出力用の配線であり、ブロック配線１１４Ｎはノイズ信号出力用の配線である。ここではこの２本のブロック配線の組を一組のみ有する構成を示したが更に複数の組を有していてもよい。

１１５はブロック配線１１４Ｓ、１１４Ｎの信号を後述の共通信号線１１６Ｓ、１１６Ｎへそれぞれ出力するためのスイッチである。

１１６は共通信号線である。信号保持部１１２で保持された信号が、スイッチ１１３、ブロック配線１１４、スイッチ１１５を介して出力される。１１６Ｓが光信号出力用の配線であり、１１６Ｎがノイズ信号出力用の配線である。ブロック配線と同様に更に複数の組を有していてもよい。

ブロック配線１１４、スイッチ１１５、共通出力線１１６とにより共通信号伝達部が構成される。信号保持部の容量値と共通信号伝達部との容量値との比によりゲインが決まる容量分割方式で信号が出力増幅部１０５へ読み出され、その後外部へ読み出される。

各ブロック配線１１４および各共通信号線１１６は２本の組となっており、それぞれ信号保持部ＣＴＳ、ＣＴＮに保持された信号が出力される。これらの信号を用いて後段の差動回路でノイズ成分を抑制可能な構成となっている。

ブロック配線１１４にはリセット手段１１７が設けられ、共通信号線１１６にはリセット手段１１８が設けられている。リセット手段はブロック配線もしくは共通信号線に所望の電圧（リセット電圧）ＶＣＨＲを供給し、共通信号伝達部の信号経路の電位のリセットを行なう。複数のブロック配線にそれぞれリセット手段１１７を備えることにより、ブロック配線１１４Ｓ、１１４Ｎのリセット動作を高速に行うことが可能となる。

水平走査部１０４は、複数のブロック水平走査部１２１、１２３、１２５を有している。水平走査部は、ブロック水平走査部に供給される基準パルスにより動作が制御される。リセット手段の制御部１２０、１２２，１２４はブロック水平走査部に含まれている。全てのブロック水平走査部に１つずつリセット手段の制御部を設けてもよく、全てには設けずに複数のブロック水平走査部に設けてもよい。

図３は図２の水平走査部１０４の回路構成を詳細に示すものである。図３に示すｒ１〜ｒ３は配線の引き回しによる配線抵抗を示し、ｃ１〜ｃ３は寄生容量を示している。固体撮像装置１００の外部から入力される基準パルスＰＨ２００は、配線で引き回されて各ブロック水平走査部に入力される。そのため、各ブロック水平走査部を実際に駆動する基準パルスＰＨ（１）、ＰＨ（２）、ＰＨ（３）は、各ブロック水平走査部までの配線距離によって信号の到達時間が異なる。なお、各ブロック水平走査部内の回路構成、動作タイミングはすべて同一のため、第１のブロック水平走査部１２１についてのみ詳細に説明する。

第１のブロック水平走査部１２１は、基準パルスＰＨ（１）に同期して、信号保持部１１２に保持された信号を読み出すべく、順次、読み出しスイッチ群１１３内のスイッチを開閉する。具体的には読み出しパルスＣＳＥＬ１（１）〜ＣＳＥＬ（４）をシフトレジスタ２０１を用いて生成する。シフトレジスタ２０１内の具体的なブロック構成に関しては後述する。

更に、第１のブロック水平走査部１２１は、第１のリセット手段制御部１２０を備え、リセット手段１１７を制御するリセットパルスＢＣＨＲ（１）を生成する。

図４は、リセット手段制御部１２０の回路構成を示している。第１のリセット手段制御部１２０は、遅延回路３００、制御回路３０１および論理回路３０２を含んで構成される。遅延回路３００は、例えば、抵抗や容量素子により構成され、基準パルスＰＨ（１）を所定時間遅延させた遅延パルスＰＨ（１）Ｄを生成する。制御回路３０１は、基準パルスＰＨ（１）とシフトパルスＰＳＨＩＦＴによりリセットパルスＢＣＨＲを生成する。論理回路３０２は例えばＮＯＲ回路により構成され、リセットパルスＢＣＨＲ（１）と遅延パルスＰＨ（１）Ｄとにより読み出し基準パルスＰＣＳＥＬ（１）を生成しシフトレジスタ２０１に供給する。

図５はブロック水平走査部１２１に含まれるシフトレジスタ２０１の構成を示している。シフトレジスタ２０１は、フリップフロップ４０３で構成され、基準パルスＰＨ（１）に同期してシフトパルスＰＳＨＩＦＴを順次転送する。そしてシフトパルスＰＳＨＩＦＴと読み出し基準パルスＰＣＳＥＬ（１）との論理積により読み出しパルスＣＳＥＬ１（１）〜ＣＳＥＬ４（１）を生成する。４０２は各シフトクロックＱ１〜Ｑ４とＰＣＳＥＬ（１）との論理積信号を生成するためのＡＮＤ回路である。４０１は読出しスイッチ１１５の制御信号を生成するためのブロック選択部である。ここではブロック選択部が選択するブロックとは、列回路ブロックを指す。

ブロック選択部４０１は、ブロック配線と共通信号線との導通、非導通を制御するためのブロック選択信号ＢＳＥＬ（１）を生成する。これにより特定の列回路ブロックに含まれる信号保持部からの信号がブロック配線を介して共通信号線に出力される。

図６はリセット手段制御部（１）１２０の動作タイミング図である。

ブロック水平走査部１２１に基準パルスＰＨ（１）が入力されると、遅延回路３００は、時刻ｔ５１〜ｔ５２の時間分遅れた遅延信号ＰＨ（１）Ｄ信号を生成する。そして、基準パルスＰＨ（１）と遅延信号ＰＨ（１）Ｄ信号との論理和により読み出し基準パルスＰＣＳＥＬ（１）を生成する（時刻ｔ５２〜ｔ５３）。一方、基準パルスＰＨ（１）と同一のタイミングで、リセット信号ＢＣＨＲ（１）が生成される。すなわち、読み出し基準パルスＰＣＳＥＬ（１）とリセット信号ＢＣＨＲ（１）との位相関係は、リセット手段制御部（１）の遅延回路３００によって決まる。このため読み出し基準パルスＰＣＳＥＬ（１）とリセット信号ＢＣＨＲ（１）との位相関係は、他のブロック水平走査部でも同一とすることが可能となり、各ブロック水平走査部間でリセット期間を一定とすることが可能となる。

図７はブロック水平走査部１２１の全体動作タイミング図である。

まず、シフトレジスタ部２０１に、シフトパルスＰＳＨＩＦＴが入力される。その後、ブロック選択部４０１によりブロック選択信号ＢＳＥＬ（１）がハイレベルに設定され（時刻ｔ６１）、ブロック配線（１）１１４Ｓと共通信号線（１）１１６Ｓが電気的に導通状態となる。同時に、ブロック配線（１）１１４Ｎと共通信号線（１）１１６Ｎとも電気的に導通状態となる。つまり、ブロック水平走査部１２１に対応した列回路ブロック１２６からの信号を読み出し可能な状態となる。

この時リセット信号ＢＣＨＲ（１）は、ｔ６２までハイレベルを保持している。ｔ６１からｔ６８までが第１の列回路ブロック１２６の選択期間であり、リセット信号ＢＣＨＲ（１）は第１の列回路ブロック１２６の非選択期間から、選択期間の一部であるｔ６２までハイレベルを保持する。第１の列回路ブロックに限らず、全ての列回路ブロックにおいて、各ブロックの非選択時においては、リセットレベルＢＣＨＲはハイレベルを保持する。つまり、リセット手段制御部は、選択信号が供給されていないブロックに対応するブロック配線に設けられたリセット手段がリセット状態となるように制御をおこなう。このように動作させることにより、列回路ブロックが選択された直後のリセット動作（ここではｔ６１〜ｔ６２）を高速に行なうことが可能となる。

基準パルスＰＨ（１）の反転信号の立ち上がりのタイミングｔ６２でフリップフロップの出力Ｑ１がハイレベルに変化する。その後、基準パルスＰＨ（１）の反転信号に同期してシフトパルスＱ２〜Ｑ４がフリップフロップ４０３によって順次転送される。

また、ｔ６２において、リセット信号ＢＣＨＲ（１）がローレベルに設定される。

次にｔ６３において読み出し基準パルスＰＣＳＥＬ（１）とシフトパルスＱ１との論理積によって読み出し信号ＣＳＥＬ（１）が生成される。時刻ｔ６２〜ｔ６３の期間は、リセット手段制御部（１）における遅延回路３００の遅延時間に相当する。時刻ｔ６３のタイミングで読み出し信号ＣＳＥＬ（１）がハイレベルに設定される。これにより第１の列回路ブロックの信号保持部１１２からブロック配線（１）１１４、共通信号線１０６に信号が読み出される。信号保持部と共通信号伝達部の寄生容量に応じて共通信号線Ｓの電圧６０１および共通信号線Ｎの電圧６０２が徐々に変化する。

時刻ｔ６４において、読み出し基準パルスＰＣＳＥＬ（１）がローレベルに変化すると、読み出し信号ＣＳＥＬ（１）もローレベルに変化し、読出し期間（時刻ｔ６３〜ｔ６４）が終了する。

また時刻ｔ６４に、リセットパルスＢＣＨＲ（１）がハイレベルに設定される。これにより、ブロック配線（１）の電位がリセット手段１１７によってリセット電位ＶＣＨＲに設定される。そして、共通信号線１０６の電位がリセット手段１１８によってリセット電位ＶＣＨＲに設定され共通信号伝達部の信号経路の電位が徐々にリセット電位ＶＣＨＲに変化する。

以下同様に時刻ｔ６５において、リセット信号ＢＣＨＲ（１）がローレベルに設定され、時刻ｔ６６〜ｔ６７の期間で次の列回路の信号が読み出される。本実施例では、第１の列回路ブロックに含まれる４列回路分の信号を読み出し終わると、次のブロック水平走査部にシフトパルスＰＳＨＩＦＴが転送される。各ブロック水平走査部は、読み出し回路部（１）の動作期間（時刻ｔ６１〜ｔ６８）と同様のタイミングで動作する。

本実施例によれば、ブロック配線毎に備えられたリセット手段は、各ブロック水平走査部のリセット手段制御部によって制御される。すなわち、ブロック配線のリセットタイミングは、リセット手段制御部の遅延回路によって決めることが可能となり、各ブロック配線のリセット時間を一定とすることが可能となる。各ブロック配線のリセット時間が一定となることによって、各ブロック配線間で出力レベルにオフセットが重畳することを抑制し、シェーディングによる画質劣化を抑制することが可能となる。また、共通信号線を介さずとも各ブロック配線をリセットすることが可能となり、リセット動作を短時間で行うことが可能となる。

また本実施例ではブロック水平走査部ごとに走査される対象が列回路ブロックであるとして説明したが、複数の信号保持部により１つのブロックが構成されている場合にも同様に適用できる。

（比較例）
比較例を用いて本実施例の効果に関して更に詳細に説明する。また以降に説明する実施例２、３においても実施例１と同様の比較例に対する効果を有する。

図８は、比較例の水平走査部の回路構成を示すものである。図３と同様の機能を有するものには同様の符号を付し詳細な説明は省略する。

８２１〜８２３はブロック水平走査部である。８２４はリセット手段制御部である。本比較例によれば、複数あるリセット手段に対して共通に１つのリセット手段制御部８２４が設けられている。つまり、リセット手段制御部はブロック水平走査部に設けられていない。上述した実施例と同様に、配線の引き回しにより抵抗ｒ１〜ｒ３、寄生容量ｃ１〜ｃ３のために、各ブロック水平走査部に供給される基準パルスＰＨ（１）〜ＰＨ（３）はそれぞれ異なる時定数で各ブロック水平走査部に供給される。基準パルスＰＨ（１）〜ＰＨ（３）のタイミングが各ブロック水平走査部で異なるため、各ブロック水平走査部で読み出しパルスＣＳＥＬのタイミングが異なる。

しかし、ブロック配線をリセットするタイミングを供給するリセットパルスＢＣＨＲはバッファ回路等を介して各リセット手段に供給されるため基準パルスＰＨ（１）〜ＰＨ（３）程時定数の差によるタイミングのずれは大きくない。ほぼ全ブロック共通のタイミングとみなすことができる。この場合、基準パルスが供給される信号経路の時定数が最も小さいブロック水平走査部、すなわち最も早くパルスＰＨが供給されるブロック水平走査部の供給タイミングにあわせてリセットパルスＢＣＨＲを供給する必要がある。このため、一番遅くパルスＰＨが供給されるブロック水平走査部ではマージン量が長くなり高速化の妨げとなる。読み出しパルスＣＳＥＬのハイレベル期間とリセットパルスＢＣＨＲのハイレベル期間とを一部重ねることも考えられるが、この場合には重ねる期間がブロックごとに異なってしまう。つまりブロックごとに読み出し時間が異なり、それがシェーディングにつながる場合がある。

図９に比較例のリセット手段制御部のタイミングチャートを示す。リセットパルスＢＣＨＲの立ち下がりタイミングは上述したようにどのブロックでもほぼ同時になるため全ブロックに対して共通のパルスとして示している。

最も供給経路の時定数が小さい基準パルスＰＨ（２）により生成される読み出しパルスＣＳＥＬ２の立ち上がりタイミングに対してリセットパルスＢＣＨＲはマージンをとる必要がある。時間的なマージン量は、ｔ９１〜ｔ９２、ｔ９５〜ｔ９６となる。読み出しパルスＣＳＥＬ２を基準にマージン量を決定すると、ＣＳＥＬ１、ＣＳＥＬ３の立ち上がりタイミングに対してはマージン量が大きくなりその分が無駄な時間となり、信号読出しの高速化の妨げとなる。

また、更に、リセットパルスＢＣＨＲがハイレベルの期間が読み出しパルスＣＳＥＬ１及びＣＳＥＬ３のハイレベルの期間と重なる期間を有している。このような場合、読み出しパルスＣＳＥＬ１、３による信号読み出し期間の長さが読み出しパルスＣＳＥＬ２の信号読出し期間よりも短くなり、列回路ブロック間で信号読出し期間の長さが異なってしまう。ＣＳＥＬ２の読み出し期間はｔ９２〜ｔ９４であり、ＣＳＥＬ１、３の読み出し期間はｔ９３〜ｔ９４となる。これによりシェ−ディングが生じる場合がある。

またこのような重なり期間を設けないために、リセットパルスＢＣＨＲの立ち上がりをＣＳＥＬ１、３の立ち下がりに合わせて動作させることが考えられる。しかし、この場合にはリセット動作に充分時間が取れない、もしくはリセット動作に充分な時間を確保した場合にはさらに信号読み出しスピードが落ちてしまう。

（実施例２）
図１０に、本実施例の画素部から列回路部、共通信号伝達部に至る信号経路のブロック図を示す。図２と同様の符号を付したものは同様の機能を有するため詳細な説明は省略する。本実施例において実施例１と異なるのは、リセット手段として、一対となったブロック配線どうしを電気的に接続する構成を用いた点である。

８０１は本実施例におけるリセット手段８０１である。リセット手段８０１は、光信号出力用のブロック配線（１）１１４Ｓおよびノイズ信号出力用のブロック配線（１）１１４Ｎどうしをリセット信号ＢＣＨＲ（１）のハイレベルの期間に電気的に導通状態とするためのスイッチＭｅｑを備える。そしてその後各ブロック配線に読み出された信号の差分を演算することで所望の信号を得ることが可能となる。

保持容量ＣＴＮ１から読み出される信号は、保持容量ＣＴＳ１から読み出される信号の振幅に比べて小さくほぼ一定の値であるため、リセット動作を短時間で行うことが可能である。つまり上述のノイズ出力用のブロック配線（１）１１４Ｎのリセット動作は比較的短時間で行うことが可能である。

しかし、保持容量ＣＴＳ１から読み出される信号の振幅は保持容量ＣＴＮ１から読み出される信号に比べて大きく、信号を出力するために共通信号線やブロック配線に充電された電荷も多くなる。すなわち、光信号出力用のブロック配線（１）１１４Ｓのリセット動作はノイズ信号出力用のブロック配線（１）Ｎ１１４Ｎのリセット動作に比べて時間が長くなる。

このようにリセット動作のために多くの電荷を排出する配線と、リセット動作を短時間で行うことが可能な配線とを導通させて両者を同電位とすることでリセット動作を短時間で行うことが可能となる。

このような構成によって、実施例１と比べて、リセット手段の回路構成を簡略化することが可能となる。また、各ブロック間でのリセット時間の差を小さくすることが可能となるため、各ブロック配線間で出力レベルにオフセット電圧が重畳することを抑制し、シェーディングによる画質への影響を抑制することが可能となる。

（実施例３）
図１１に、本実施例のリセット手段制御部の構成を示す。図４と同様の機能を有するものには同様の符号を付し詳細な説明は省略する。本実施例では、各ブロック水平走査部におけるリセット手段制御部内に基準パルスＰＨのデューティを制御するデューティ制御部９０１を備える。各ブロック水平走査部の基準パルスＰＨのデューティを変更することで、リセット期間の長さを変更することが可能となる。デューティ制御部９０１に基準パルスＰＨ（１）が供給されディーティを変更したＰＨ（１）ＤＴを生成する。その後、ＰＨ（１）ＤＴは遅延回路３００及び制御回路３０１に供給される。遅延回路３００においてＰＨ（１）Ｄ´が生成される。そして制御回路３０１においてシフトパルスＰＳＨＩＦＴとＰＨ（１）ＤＴとにより、リセットパルスＢＣＨＲ（１）が生成される。論理回路３０２においてＢＣＨＲ（１）とＰＨ（１）Ｄ´とにより、ＰＣＳＥＬ（１）が生成される。

図１１はリセット手段制御部（１）１２０の動作タイミング図である。

リセット手段制御部（１）１２０に、基準パルスＰＨ（１）が入力されると、デューティ制御部９０１によって基準パルスＰＨ（１）のデューティが変更される。ｔ１０１〜ｔ１０２がディーティ変更分に該当する。デューティが変更された基準パルスＰＨ（１）ＤＴが遅延回路３００によって時刻ｔ１０１〜ｔ１０２の時間分遅れた遅延信号ＰＨ（１）Ｄ´を生成する。リセット手段制御部（１）１２０は、デューティが変更された基準パルスＰＨ（１）ＤＴと遅延パルスＰＨ（１）Ｄ´との論理和により読み出し基準パルスＰＣＳＥＬ（１）を生成する（時刻ｔ１０２〜ｔ１０３）。一方、デューティが変更された基準パルスＰＨ（１）ＤＴと同一のタイミングで、リセット信号ＢＣＨＲ（１）が生成される。

本実施例によれば、基準パルスＰＨ（１）のデューティを可変とすることが可能となる。これにより、任意のリセット期間を設定することが可能となり、より良好な画像信号を得ることが可能となる。

（撮像システムへの応用）
図１３は、本発明による固体撮像装置を撮像システムであるカメラに応用する場合の回路ブロックの例を示したものである。撮影レンズ１１０２の手前にはシャッター１１０１があり、露出を制御する。絞り１１０３により必要に応じ光量を制御し、固体撮像装置１１０４に結像させる。固体撮像装置１１０４から出力された信号は信号処理回路１００５で処理され、Ａ／Ｄ変換器１１０６によりアナログ信号からディジタル信号に変換される。Ａ／Ｄ変換器１１０６は固体撮像装置内に有していてもよい。

Ａ／Ｄ変換器１１０６から出力されるディジタル信号はさらに信号処理部１１０７で演算処理される。処理されたディジタル信号はメモリ１１０９に蓄えられたり、外部Ｉ／Ｆ１１１０を通して外部の機器に送られる。固体撮像装置１１０４、撮像信号処理回路１１０５、Ａ／Ｄ変換器１１０６、信号処理部１１０７はタイミング発生部１１０８により制御される。各実施例におけるＰＨ、ＰＳＨＩＦＴ等の制御パルスはタイミング発生部１１０８から供給される。タイミング発生部１１０８もまた、固体撮像装置１１０４内に設けることも可能である。

撮像システム全体は全体制御部・演算部１１１１で制御される。記録媒体１１１３に画像を記録するために、出力ディジタル信号は全体制御部・演算部で制御される記録媒体制御Ｉ／Ｆ部１１１２を通して、記録される。

以上、具体的な実施例を挙げて本発明を説明したが、本発明はこれら実施例に限定されるものではなく、発明の概念を超えない限りで適宜変更、構成の追加は可能である。

例えば、共通信号伝達部としてブロック配線を含む構成について特に説明したが、これに限られるものではなく、共通出力線のみを有する構成にも適用可能である。ただしこの場合には、共通出力線の電位をリセットするリセット手段を複数有し、各リセット手段を制御するリセット手段制御部がブロック水平走査部ごとに設けられていればよい。またブロック配線を有する場合においても、各ブロック水平走査部のブロック分割数と、ブロック配線のブロック分割数は同数である必要は無い。ブロック水平走査部ごとにリセット手段制御部を有していれば、各ブロック水平走査部ごとにリセットタイミングがずれるという課題を抑制することが可能となるため、少なくともそのような構成を有していればよい。

本発明に適用可能な固体撮像装置のブロック図である。 実施例１に係る固体撮像装置の信号経路を説明するためのブロック図である。 実施例１に係る水平走査部の構成図である。 実施例１に係るリセット手段制御部の構成図である。 実施例１に係るシフトレジスタ部の構成図である。 実施例１に係るリセット手段制御部のタイミングチャートである。 実施例１に係るブロック水平走査部のタイミングチャートである。 比較例に係る水平走査部の構成図である。 比較例に係る水平走査部のタイミングチャートである。 実施例２に係る固体撮像装置の信号経路を説明するためのブロック図である。 実施例３に係るリセット手段制御部のブロック図である。 実施例３に係るリセット手段制御部のタイミングチャートである。 本発明の固体撮像装置を撮像システムへ応用した場合のブロック図である。

符号の説明

１００ 固体撮像装置
１０１ 画素部
１０２ 列回路部
１０３ 水平走査部
１０６ 共通信号線
１０９ 垂直出力線
１１７、１１８、８０１ リセット手段
１２０、１２２、１２４ リセット手段制御部
１２１、１２３、１２５ ブロック水平走査部

Claims (9)

1. 光電変換素子を含む複数の画素からの信号を保持する、複数の信号保持部と、
   前記信号保持部が出力する信号を伝達する共通信号伝達部と、
   前記共通信号伝達部の信号経路の電位をリセットする複数のリセット手段と、
   前記複数の信号保持部で保持された信号を前記共通信号伝達部へ出力する水平走査部と、
   各前記リセット手段を制御する、複数のリセット手段制御部と、を有する固体撮像装置であって、
   前記水平走査部は複数のブロック水平走査部を含んで構成され、前記水平走査部は、前記ブロック水平走査部に供給される基準パルスにより動作が制御され、
   前記リセット手段制御部は前記ブロック水平走査部に設けられ、
   さらに、前記リセット手段制御部は遅延回路を有することを特徴とする固体撮像装置。
2. 前記共通信号伝達部は、
   複数の前記信号保持部を１つのブロックとし、前記ブロックを複数備え、同一のブロックに含まれる前記信号保持部からの信号がそれぞれ読み出される複数のブロック配線と、前記ブロック配線の信号がスイッチを介して出力される共通信号線と、
   を含んで構成され、
   前記ブロック水平走査部は、前記ブロックに対応して設けられていることを特徴とする請求項１に記載の固体撮像装置。
3. 前記リセット手段は、前記ブロック配線の電位をリセットすることを特徴とする請求項２に記載の固体撮像装置。
4. 前記ブロック配線は、光信号出力用のブロック配線とノイズ信号出力用のブロック配線とを備え、
   前記リセット手段は、前記光信号出力用のブロック配線と前記ノイズ信号出力用のブロック配線とを電気的に導通状態にするためのスイッチを有することを特徴とする請求項３に記載の固体撮像装置。
5. 前記ブロック水平走査部は、
   各前記ブロックに含まれる複数の前記信号保持部の信号を前記共通信号線へ読み出す期間であることを示す選択信号を供給し、
   前記リセット手段制御部は、
   前記選択信号が供給されていないブロックに対応する前記ブロック配線に設けられた前記リセット手段がリセット状態となるように制御することを特徴とする請求項２に記載の固体撮像装置。
6. 前記リセット手段制御部は、前記基準パルスのデューティを変更するデューティ制御部を備えることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
7. 行列状に設けられた複数の画素と、各々が、前記複数の画素のうちの一部の複数の列毎に設けられた複数の列回路ブロックと、
   前記複数の列回路ブロックが共通に接続された共通信号線と、
   各々が、前記複数の列回路ブロックのいずれかに対応して設けられた複数のブロック水平走査部と、を有し、
   前記列回路ブロックは、
   前記複数の画素に基づく信号を保持する複数の保持部と、
   前記複数の保持部が共通に接続されたブロック配線と、
   前記ブロック配線の電位をリセットするリセット手段と、を有し、
   前記ブロック水平走査部は、
   対応する前記列回路ブロックに含まれる前記複数の保持部に保持された信号を、前記部録配線および前記共通信号線に出力させ、
   対応する前記列回路ブロックに含まれる前記リセット手段を制御するリセット制御手段を有すること
   を特徴とする固体撮像装置。
8. 前記複数のブロック水平走査部は、共通の基準パルスにより動作が制御されることを特徴とする請求項７に記載の固体撮像装置。
9. 請求項１〜８のいずれかに記載の固体撮像装置と、
   前記固体撮像装置に入射光を結像させる光学系と、
   前記固体撮像装置から出力された信号を処理する信号処理部と、を有すること
   を特徴とする撮像システム。

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