JP3313398B2 - バイポーラ集積回路 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
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Description
【０００１】
【技術の分野】この発明は、一般にバイポーラ集積回路
に関するものであり、より特定的には第２のトランジス
タの利得の正確な比例である利得を有する複合バイポー
ラトランジスタに関するものである。
に関するものであり、より特定的には第２のトランジス
タの利得の正確な比例である利得を有する複合バイポー
ラトランジスタに関するものである。
【０００２】
【背景技術】集積回路は従来、特定の集積回路を構成す
る様々な個別の回路を形成するために構成され、かつ組
立てられた多数の同様に形成された構成要素を含む。限
定された種類の構成要素の型だけが必要な回路を形成す
るために必要とされ、使用される。特定の型のすべての
構成要素が共通に、かつ同時に形成されるので、特定の
型のすべての構成要素の特性は均一であり、特定の型の
構成要素間にはほとんど変化がない。
る様々な個別の回路を形成するために構成され、かつ組
立てられた多数の同様に形成された構成要素を含む。限
定された種類の構成要素の型だけが必要な回路を形成す
るために必要とされ、使用される。特定の型のすべての
構成要素が共通に、かつ同時に形成されるので、特定の
型のすべての構成要素の特性は均一であり、特定の型の
構成要素間にはほとんど変化がない。
【０００３】すべての同様の型の構成要素が同時に形成
されるので、処理の変化はこのようなすべての構成要素
に等しく影響を及ぼし、それによって特定の型の構成要
素間の作動特性における差を最小にする。たとえば、第
１の予め定められたしきい値を有するために必要とされ
るすべてのＮＰＮトランジスタは異なる基板位置で同時
に形成され、それによってそれらのＮＰＮトランジスタ
の作動特性における変化を最小にする。
されるので、処理の変化はこのようなすべての構成要素
に等しく影響を及ぼし、それによって特定の型の構成要
素間の作動特性における差を最小にする。たとえば、第
１の予め定められたしきい値を有するために必要とされ
るすべてのＮＰＮトランジスタは異なる基板位置で同時
に形成され、それによってそれらのＮＰＮトランジスタ
の作動特性における変化を最小にする。
【０００４】１ステップまたはそれより多いステップの
製造工程は変化されて異なる型の構成要素を生産する。
同じ型の構成要素間で作動特性はほとんど変化しない
が、正常な処理変化は異なる型の構成要素間の一貫した
関係を保証することを困難にする。たとえば、処理変化
によって２つの異なる型のトランジスタのしきい値間の
一貫した関係を保証することが困難である。これらの変
化は焼きなまし条件における変化によって生じるドーピ
ングレベルおよび拡散の深さにおける僅かな差を含む。
製造工程は変化されて異なる型の構成要素を生産する。
同じ型の構成要素間で作動特性はほとんど変化しない
が、正常な処理変化は異なる型の構成要素間の一貫した
関係を保証することを困難にする。たとえば、処理変化
によって２つの異なる型のトランジスタのしきい値間の
一貫した関係を保証することが困難である。これらの変
化は焼きなまし条件における変化によって生じるドーピ
ングレベルおよび拡散の深さにおける僅かな差を含む。
【０００５】図１は、従来のバイポーラ型の集積回路の
基本構成要素の断面図である。接合絶縁はＰ型基板に形
成される構成要素間に、Ｎ型ウェルに構成要素を形成す
ることによって設けられる。
基本構成要素の断面図である。接合絶縁はＰ型基板に形
成される構成要素間に、Ｎ型ウェルに構成要素を形成す
ることによって設けられる。
【０００６】集積回路は第１の導電型の単結晶Ｐ型シリ
コン半導体基板上に形成される。従来の集積回路におい
て、Ｐ型の第１の導電性半導体材料と、反対のＮ型の第
２の導電性半導体材料とは、図示されるＮＰＮトランジ
スタを形成する。対応するＰＮＰ素子は、Ｎ型の第１の
導電性材料とＰ型の第２の導電性材料とを使用すること
によって形成され得る。
コン半導体基板上に形成される。従来の集積回路におい
て、Ｐ型の第１の導電性半導体材料と、反対のＮ型の第
２の導電性半導体材料とは、図示されるＮＰＮトランジ
スタを形成する。対応するＰＮＰ素子は、Ｎ型の第１の
導電性材料とＰ型の第２の導電性材料とを使用すること
によって形成され得る。
【０００７】図示されるように、反対の導電性Ｎ型層
は、たとえばエピタキシャル成長によって常に基板内に
形成されるわけではない。Ｎ型層は予め定められた位置
３で基板の上部面からＰ型不純物の深い拡散によって分
離ウェル２に分割される。従来ウェルの底部は第２のＮ
型導電性材料の高度にドープされた埋込領域を含む。
は、たとえばエピタキシャル成長によって常に基板内に
形成されるわけではない。Ｎ型層は予め定められた位置
３で基板の上部面からＰ型不純物の深い拡散によって分
離ウェル２に分割される。従来ウェルの底部は第２のＮ
型導電性材料の高度にドープされた埋込領域を含む。
【０００８】ウェル２は、コレクタコンタクトＣがウェ
ル２のオーバドープされた領域６の表面上に形成され
て、ＮＰＮトランジスタのコレクタ領域を構成する。Ｐ
型ウェル領域７はオーバドープされた領域６から横方向
に間隔をあけられた基板１の表面領域にＰ型不純物を埋
込むか、拡散することによって、ウェル２に形成され
る。Ｐ型ウェル領域７は、ベースコンタクトＢが領域７
の表面上に形成されて、トランジスタのベース領域を構
成する。Ｎ+ エミッタ領域８はベースコンタクトＢから
横方向に間隔をあけられて、Ｐ型ウェル領域７に形成さ
れる。エミッタメタライゼーションＥはエミッタ領域８
の表面上に形成される。
ル２のオーバドープされた領域６の表面上に形成され
て、ＮＰＮトランジスタのコレクタ領域を構成する。Ｐ
型ウェル領域７はオーバドープされた領域６から横方向
に間隔をあけられた基板１の表面領域にＰ型不純物を埋
込むか、拡散することによって、ウェル２に形成され
る。Ｐ型ウェル領域７は、ベースコンタクトＢが領域７
の表面上に形成されて、トランジスタのベース領域を構
成する。Ｎ+ エミッタ領域８はベースコンタクトＢから
横方向に間隔をあけられて、Ｐ型ウェル領域７に形成さ
れる。エミッタメタライゼーションＥはエミッタ領域８
の表面上に形成される。
【０００９】図１のＮＰＮトランジスタの作動特性は、
エミッタ−ベースおよびベース−コレクタ接合の不純物
ドーピングレベル、接合の深さおよび濃度勾配を含む装
置の物理特性の組合せによって決定される。特定的に
は、電流利得および降伏電圧ＢＶCEO がこの装置の載せ
られた物理特性によって影響を及ぼされた作動特性の中
のものである。
エミッタ−ベースおよびベース−コレクタ接合の不純物
ドーピングレベル、接合の深さおよび濃度勾配を含む装
置の物理特性の組合せによって決定される。特定的に
は、電流利得および降伏電圧ＢＶCEO がこの装置の載せ
られた物理特性によって影響を及ぼされた作動特性の中
のものである。
【００１０】従来、装置のベース、またはエミッタ領域
のドーピングレベルは、図１に示されるトランジスタと
は異なる電流利得を有する第２のＮＰＮトランジスタを
製造するために変化される。しかし、この第２のトラン
ジスタが異なる処理ステップによって製造されるので、
異なる製造バッチ間の第１のトランジスタに関する第２
のトランジスタの相対利得は一貫しておらず、それによ
ってトランジスタ利得の予め定められた比率を正確に得
ることは不可能であろう。
のドーピングレベルは、図１に示されるトランジスタと
は異なる電流利得を有する第２のＮＰＮトランジスタを
製造するために変化される。しかし、この第２のトラン
ジスタが異なる処理ステップによって製造されるので、
異なる製造バッチ間の第１のトランジスタに関する第２
のトランジスタの相対利得は一貫しておらず、それによ
ってトランジスタ利得の予め定められた比率を正確に得
ることは不可能であろう。
【００１１】ＩＢＭに譲渡された米国特許第3,770,519
号およびＲＣＡに譲渡された英国特許第1,502,622 号は
対応する異なる作動特性を達成するために予め定められ
た異なる物理特性を有するトランジスタを開示する。Ｉ
ＢＭ特許において、標準の第１のトランジスタおよび相
対的に極めて低い電流利得を有する第２のトランジスタ
は共通のウェル内に形成される。極めて低利得のトラン
ジスタは、アノードが第１のトランジスタのベースに接
続されてダイオードとして作動される。しかし先行技術
では２つの基本の相互接続されたトランジスタから形成
され、それによって同一基板に形成される従来のトラン
ジスタに関する予め定められた利得を有する複合トラン
ジスタは説明されていない。
号およびＲＣＡに譲渡された英国特許第1,502,622 号は
対応する異なる作動特性を達成するために予め定められ
た異なる物理特性を有するトランジスタを開示する。Ｉ
ＢＭ特許において、標準の第１のトランジスタおよび相
対的に極めて低い電流利得を有する第２のトランジスタ
は共通のウェル内に形成される。極めて低利得のトラン
ジスタは、アノードが第１のトランジスタのベースに接
続されてダイオードとして作動される。しかし先行技術
では２つの基本の相互接続されたトランジスタから形成
され、それによって同一基板に形成される従来のトラン
ジスタに関する予め定められた利得を有する複合トラン
ジスタは説明されていない。
【００１２】
【発明の概要】この発明の目的は、製造変化および温度
パラメータに耐性のある構造によって規定される予め定
められた利得比率を有する第１および第２のバイポーラ
トランジスタを含む集積回路およびその製造方法を提供
することである。
パラメータに耐性のある構造によって規定される予め定
められた利得比率を有する第１および第２のバイポーラ
トランジスタを含む集積回路およびその製造方法を提供
することである。
【００１３】この発明の別の目的は、ドーピングレベル
および他の製造感度パラメータにおける変化によって実
質的に影響を受けない、第２のトランジスタに関する予
め定められた利得を有するバイポーラトランジスタを提
供することである。
および他の製造感度パラメータにおける変化によって実
質的に影響を受けない、第２のトランジスタに関する予
め定められた利得を有するバイポーラトランジスタを提
供することである。
【００１４】この発明の別の目的は、同時に行なわれる
処理ステップを使用して、それによって処理ステップの
変化がトランジスタのしきい値に等しく影響を及ぼす、
異なる電流利得を有する２つのトランジスタを提供する
ことである。
処理ステップを使用して、それによって処理ステップの
変化がトランジスタのしきい値に等しく影響を及ぼす、
異なる電流利得を有する２つのトランジスタを提供する
ことである。
【００１５】この発明の一局面に従って、複合トランジ
スタ構造は、共通のウェル内に形成される２つの基本ト
ランジスタを含み、第１の基本バイポーラトランジスタ
および利得制御する第２の基本バイポーラトランジスタ
は極めて高度にドープされたベースを有する。２つの基
本トランジスタのベースおよびエミッタは相互接続され
る。「標準の」トランジスタに関して１／ｋ＋１の総電
流利得を達成するために、利得制御する基本トランジス
タは他の基本トランジスタのｋ倍のエミッタ面を有する
ように形成される。
スタ構造は、共通のウェル内に形成される２つの基本ト
ランジスタを含み、第１の基本バイポーラトランジスタ
および利得制御する第２の基本バイポーラトランジスタ
は極めて高度にドープされたベースを有する。２つの基
本トランジスタのベースおよびエミッタは相互接続され
る。「標準の」トランジスタに関して１／ｋ＋１の総電
流利得を達成するために、利得制御する基本トランジス
タは他の基本トランジスタのｋ倍のエミッタ面を有する
ように形成される。
【００１６】この発明の前述および他の目的、特徴、局
面および利点は、この発明の以下の詳細な説明が添付の
図面に関連して行なわれるときそこからより明らかにな
るであろう。
面および利点は、この発明の以下の詳細な説明が添付の
図面に関連して行なわれるときそこからより明らかにな
るであろう。
【００１７】図１，図２，図４および図５において、示
される層は一定の縮尺で描かれておらず、図示される形
状は理想的な図であることに注目されたい。
される層は一定の縮尺で描かれておらず、図示される形
状は理想的な図であることに注目されたい。
【００１８】
【この発明の実行のためのベストモード】図２は、共通
基板１に複合トランジスタ２２から遠く間隔をあけられ
て形成される従来の「標準の」ＮＰＮトランジスタ２０
を含むバイポーラ集積回路の理想的な断面図である。標
準のトランジスタ２０は図面の図１に関して前に説明さ
れたように、Ｐ型基板１に形成されるＮ型ウェル領域２
ａを含む。標準のトランジスタ２０のベース領域を構成
するＰ型サブウェル７ａはウェル２ａの一部分に形成さ
れる。Ｎ+型エミッタ領域８ａはベース領域７ａの一部
分に形成される。ウェル領域２ａは、オーバドープされ
たＮ+型コレクタコンタクト領域６ａがベース領域７ａ
から遠くに間隔をあけられた基板１の表面上に形成され
て、トランジスタ２０のコレクタを形成する。Ｎ+型埋
込領域４ａはウェル２ａの底部に形成される。ウェル２
ａおよび２ｂは基板１の表面近くに介在する高度にドー
プされたＰ+型領域によって分離される。
基板１に複合トランジスタ２２から遠く間隔をあけられ
て形成される従来の「標準の」ＮＰＮトランジスタ２０
を含むバイポーラ集積回路の理想的な断面図である。標
準のトランジスタ２０は図面の図１に関して前に説明さ
れたように、Ｐ型基板１に形成されるＮ型ウェル領域２
ａを含む。標準のトランジスタ２０のベース領域を構成
するＰ型サブウェル７ａはウェル２ａの一部分に形成さ
れる。Ｎ+型エミッタ領域８ａはベース領域７ａの一部
分に形成される。ウェル領域２ａは、オーバドープされ
たＮ+型コレクタコンタクト領域６ａがベース領域７ａ
から遠くに間隔をあけられた基板１の表面上に形成され
て、トランジスタ２０のコレクタを形成する。Ｎ+型埋
込領域４ａはウェル２ａの底部に形成される。ウェル２
ａおよび２ｂは基板１の表面近くに介在する高度にドー
プされたＰ+型領域によって分離される。
【００１９】複合トランジスタ２２は基本トランジスタ
の共通コレクタ領域を構成する共通のＮ型ウェル２ｂに
形成される第１の基本ＮＰＮトランジスタ２４および第
２の基本ＮＰＮトランジスタ２６を含む。基本トランジ
スタ２４の構造はトランジスタ２０と同じである。した
がって基本トランジスタ２４はＮ型ウェル２ｂの一部分
に形成されるＰ型ベース領域７ｂを含み、Ｎ+ 型エミッ
タ領域８ｂはベース領域７ｂの一部分に形成される。ベ
ース領域７ｂはＰ型領域７ａと同じ不純物型および濃度
を有する。エミッタ８ｂはオーバドープされたコレクタ
コンタクト領域６ｂと共に、ウェル２ｂと同じＮ導電型
であるが、より高いドーピング濃度を有する。
の共通コレクタ領域を構成する共通のＮ型ウェル２ｂに
形成される第１の基本ＮＰＮトランジスタ２４および第
２の基本ＮＰＮトランジスタ２６を含む。基本トランジ
スタ２４の構造はトランジスタ２０と同じである。した
がって基本トランジスタ２４はＮ型ウェル２ｂの一部分
に形成されるＰ型ベース領域７ｂを含み、Ｎ+ 型エミッ
タ領域８ｂはベース領域７ｂの一部分に形成される。ベ
ース領域７ｂはＰ型領域７ａと同じ不純物型および濃度
を有する。エミッタ８ｂはオーバドープされたコレクタ
コンタクト領域６ｂと共に、ウェル２ｂと同じＮ導電型
であるが、より高いドーピング濃度を有する。
【００２０】第２の基本トランジスタ２６はウェル２ｂ
の別の部分に形成され、Ｐ+型ベース領域１１と、ベー
ス領域１１に形成されるＮ+型エミッタ領域１２とを含
む。ベース領域１１は基板と同じ導電型のものである
が、第１の基本トランジスタ２４のベース領域７ｂより
高度にドープされる。第２の基本トランジスタ２６のエ
ミッタ領域１２は標準のトランジスタ２０および第１の
基本トランジスタ２４のエミッタ領域８ａおよび８ｂと
同じ導電型およびドーピングレベルのものである。埋込
まれたＮ+型領域４ｂはウェル２ｂの底に形成され、ウ
ェル２ｂと同じ導電性を有するが、より高度にドープさ
れる。
の別の部分に形成され、Ｐ+型ベース領域１１と、ベー
ス領域１１に形成されるＮ+型エミッタ領域１２とを含
む。ベース領域１１は基板と同じ導電型のものである
が、第１の基本トランジスタ２４のベース領域７ｂより
高度にドープされる。第２の基本トランジスタ２６のエ
ミッタ領域１２は標準のトランジスタ２０および第１の
基本トランジスタ２４のエミッタ領域８ａおよび８ｂと
同じ導電型およびドーピングレベルのものである。埋込
まれたＮ+型領域４ｂはウェル２ｂの底に形成され、ウ
ェル２ｂと同じ導電性を有するが、より高度にドープさ
れる。
【００２１】第１および第２の基本トランジスタ２４お
よび２６は並列に接続される。特定的にはベースＢ１お
よびＢ２は外部でか、基板上に形成されるメタライゼー
ション層によってのいずれかで相互接続され、複合トラ
ンジスタ２２のベースＢ′を形成する。同様に、エミッ
タＥ１およびＥ２は相互接続され、複合トランジスタ２
２のエミッタＥ′を形成する。第２の基本トランジスタ
２６のエミッタ領域１２はベース領域１１と接触する表
面積を有し、この表面積は第１の基本トランジスタ２４
のベース領域７ｂと接触するエミッタ領域８ｂの表面積
のｋ倍である。しかし、この比率はエミッタ領域のそれ
ぞれの表面積間の比率にほぼ等しいので、以下に説明さ
れるようにこの後者の比率を使用することが複合トラン
ジスタ２２の利得を計算するのに十分である。
よび２６は並列に接続される。特定的にはベースＢ１お
よびＢ２は外部でか、基板上に形成されるメタライゼー
ション層によってのいずれかで相互接続され、複合トラ
ンジスタ２２のベースＢ′を形成する。同様に、エミッ
タＥ１およびＥ２は相互接続され、複合トランジスタ２
２のエミッタＥ′を形成する。第２の基本トランジスタ
２６のエミッタ領域１２はベース領域１１と接触する表
面積を有し、この表面積は第１の基本トランジスタ２４
のベース領域７ｂと接触するエミッタ領域８ｂの表面積
のｋ倍である。しかし、この比率はエミッタ領域のそれ
ぞれの表面積間の比率にほぼ等しいので、以下に説明さ
れるようにこの後者の比率を使用することが複合トラン
ジスタ２２の利得を計算するのに十分である。
【００２２】電圧ＶBEがトランジスタのベースおよびエ
ミッタ間に印加されるとき、２つのキャリアの流れが発
生される。エミッタはベースに、ベースのガンメル数に
反比例するキャリアの流れを注入する。ガンメル数はト
ランジスタの各領域内に表面単位ごとに導入されるドー
ピング原子の数である。トランジスタ２０のような従来
のドーピングレベルを有するトランジスタにおいて、実
質的にすべてのキャリアがベースを通過し、したがって
トランジスタのコレクタ電流を構成する。逆に、ベース
はエミッタに、エミッタのガンメル数に反比例するキャ
リアの流れを注入する。これらのキャリアは実質的にす
べてのベース電流を構成する。
ミッタ間に印加されるとき、２つのキャリアの流れが発
生される。エミッタはベースに、ベースのガンメル数に
反比例するキャリアの流れを注入する。ガンメル数はト
ランジスタの各領域内に表面単位ごとに導入されるドー
ピング原子の数である。トランジスタ２０のような従来
のドーピングレベルを有するトランジスタにおいて、実
質的にすべてのキャリアがベースを通過し、したがって
トランジスタのコレクタ電流を構成する。逆に、ベース
はエミッタに、エミッタのガンメル数に反比例するキャ
リアの流れを注入する。これらのキャリアは実質的にす
べてのベース電流を構成する。
【００２３】トランジスタの電流利得はコレクタ電流お
よびベース電流間の比率に等しい。したがって、トラン
ジスタの電流利得はエミッタおよびベースのガンメル数
間の比率として計算され得る。もしエミッタのガンメル
数がベースのものより実質的に大きければ、トランジス
タは高い電流利得を有するであろう。この説明は最初の
近似値に過ぎない。実際に、トランジスタの利得はガン
メル数間の比率に等しくないが、その代わり直接それに
比例する。比例因子はこの発明におけるように、エミッ
タのドーピングレベルが考慮されるすべてのトランジス
タについて同じであるとき定数である。図２を再度参照
すると、もし第２の基本トランジスタ２６が第１の基本
トランジスタ２４と同じ表面積のエミッタを有すれば、
基本トランジスタを同じベース−エミッタ電圧が印加さ
れるとき等しいベース電流を有するであろう。これは、
両方の基本トランジスタのエミッタのガンメル数が等し
いからである。しかし、第２の基本トランジスタ２６の
ベース領域１１のガンメル数がベース領域１１のオーバ
ドーピングによって極めて高いので、コレクタ電流は比
較的低いであろう。これによって第２の基本トランジス
タ２６の電流利得は極めて低くなる。
よびベース電流間の比率に等しい。したがって、トラン
ジスタの電流利得はエミッタおよびベースのガンメル数
間の比率として計算され得る。もしエミッタのガンメル
数がベースのものより実質的に大きければ、トランジス
タは高い電流利得を有するであろう。この説明は最初の
近似値に過ぎない。実際に、トランジスタの利得はガン
メル数間の比率に等しくないが、その代わり直接それに
比例する。比例因子はこの発明におけるように、エミッ
タのドーピングレベルが考慮されるすべてのトランジス
タについて同じであるとき定数である。図２を再度参照
すると、もし第２の基本トランジスタ２６が第１の基本
トランジスタ２４と同じ表面積のエミッタを有すれば、
基本トランジスタを同じベース−エミッタ電圧が印加さ
れるとき等しいベース電流を有するであろう。これは、
両方の基本トランジスタのエミッタのガンメル数が等し
いからである。しかし、第２の基本トランジスタ２６の
ベース領域１１のガンメル数がベース領域１１のオーバ
ドーピングによって極めて高いので、コレクタ電流は比
較的低いであろう。これによって第２の基本トランジス
タ２６の電流利得は極めて低くなる。
【００２４】複合トランジスタ２２のベース端子Ｂ′に
与えられるベース電流ＩB によって、総ベース電流は基
本トランジスタ２４および２６の間で等しく分布され、
そのエミッタは同じガンメル数を有する。したがって、
ベース電流ＩB2を有する基本トランジスタ２４は基本ト
ランジスタ２６のない値の1/2 である対応するコレクタ
電流を有するであろう。基本トランジスタ２６のコレク
タ電流が実質的にゼロであるため、複合トランジスタ２
２の電流利得はトランジスタ２０と比較して1/2 にされ
る。より一般的には、もしエミッタ領域８ｂおよび１２
の表面積間の比率がｋに等しければ、複合トランジスタ
２２の利得はトランジスタ２０の利得の１／ｋ＋１倍に
等しいであろう。
与えられるベース電流ＩB によって、総ベース電流は基
本トランジスタ２４および２６の間で等しく分布され、
そのエミッタは同じガンメル数を有する。したがって、
ベース電流ＩB2を有する基本トランジスタ２４は基本ト
ランジスタ２６のない値の1/2 である対応するコレクタ
電流を有するであろう。基本トランジスタ２６のコレク
タ電流が実質的にゼロであるため、複合トランジスタ２
２の電流利得はトランジスタ２０と比較して1/2 にされ
る。より一般的には、もしエミッタ領域８ｂおよび１２
の表面積間の比率がｋに等しければ、複合トランジスタ
２２の利得はトランジスタ２０の利得の１／ｋ＋１倍に
等しいであろう。
【００２５】説明されるように、複合トランジスタは
「標準の」トランジスタのものに関して予め定められた
利得を有し、その利得は複合トランジスタを形成するエ
ミッタ領域の表面積間の比率によって確立される。エミ
ッタ領域の表面積は集積回路の組立て中精密に、かつ正
確に調整され得るので、複合トランジスタの対応する利
得は標準のトランジスタの利得に関して精密に、かつ正
確にセットされ得る。すなわち、標準のトランジスタお
よび複合トランジスタが同じ処理ステップ中に形成さ
れ、かつ異なるトランジスタの相対利得を変化させるた
めに不純物の濃度レベルを調整する必要がないので、所
望の利得比率が精密に、かつ正確に達成され得る。標準
のトランジスタおよび複合トランジスタの相対利得は、
第１の基本トランジスタが標準のトランジスタと同じよ
うに形成されると仮定すれば、複合トランジスタを形成
する基本トランジスタの表面積間の比率だけに依存す
る。
「標準の」トランジスタのものに関して予め定められた
利得を有し、その利得は複合トランジスタを形成するエ
ミッタ領域の表面積間の比率によって確立される。エミ
ッタ領域の表面積は集積回路の組立て中精密に、かつ正
確に調整され得るので、複合トランジスタの対応する利
得は標準のトランジスタの利得に関して精密に、かつ正
確にセットされ得る。すなわち、標準のトランジスタお
よび複合トランジスタが同じ処理ステップ中に形成さ
れ、かつ異なるトランジスタの相対利得を変化させるた
めに不純物の濃度レベルを調整する必要がないので、所
望の利得比率が精密に、かつ正確に達成され得る。標準
のトランジスタおよび複合トランジスタの相対利得は、
第１の基本トランジスタが標準のトランジスタと同じよ
うに形成されると仮定すれば、複合トランジスタを形成
する基本トランジスタの表面積間の比率だけに依存す
る。
【００２６】図４および図５は、それぞれこの発明の第
２の実施例の断面図および上面図である。特定的には、
第１の基本トランジスタ２４のベース領域７ｂおよび第
２の基本トランジスタ２６のベース領域１１は連なって
いる。ベース領域は、第１の実施例におけるようにウェ
ル領域２ｂを形成するＮ型材料によって分離されない。
図示されるこの発明の実施例に従って、典型的なドーピ
ングレベル、または平方当りのオームの抵抗値（ｒ）お
よびμｍで与えられる接合の深さ（ｘ）は次のとおりで
ある。
２の実施例の断面図および上面図である。特定的には、
第１の基本トランジスタ２４のベース領域７ｂおよび第
２の基本トランジスタ２６のベース領域１１は連なって
いる。ベース領域は、第１の実施例におけるようにウェ
ル領域２ｂを形成するＮ型材料によって分離されない。
図示されるこの発明の実施例に従って、典型的なドーピ
ングレベル、または平方当りのオームの抵抗値（ｒ）お
よびμｍで与えられる接合の深さ（ｘ）は次のとおりで
ある。
【００２７】 Ｎ型コレクタ２： ２．１０15／ｃｍ3 Ｐ型ベース７（外側のエミッタ領域）： ｒ＝１３０，ｘ＝３ Ｐ+型ベース１１（外側のエミッタ領域）： ｒ＝１０，ｘ＝６−１５ Ｎ型エミッタ８および１２： ｒ＝５，ｘ＝２．８ これらの典型値が与えられると、第１の基本トランジス
タ２４は５０ないし５００の範囲の利得を有し、基本ト
ランジスタ２６は０．１より小さい利得を有する。ベー
ス１１および７ｂの不純物量の間の比率はおよそ１，０
００である。
タ２４は５０ないし５００の範囲の利得を有し、基本ト
ランジスタ２６は０．１より小さい利得を有する。ベー
ス１１および７ｂの不純物量の間の比率はおよそ１，０
００である。
【００２８】要約すると、この発明は回路を形成する他
のトランジスタに関する予め定められた調整可能な利得
を有するトランジスタを構成する新型のバイポーラ構成
要素を提供することである。
のトランジスタに関する予め定められた調整可能な利得
を有するトランジスタを構成する新型のバイポーラ構成
要素を提供することである。
【００２９】無論、この発明は当業者に明らかであろう
ように従来の変更を行なう余地がある。特に、バイポー
ラトランジスタに適用される典型的な改良はこの発明に
組込まれ得る。たとえば、接合絶縁されたウェルを含む
従来のバイポーラ構造だけが説明されているが、この発
明は誘電的に絶縁されたウェルにも等しく適用する。
ように従来の変更を行なう余地がある。特に、バイポー
ラトランジスタに適用される典型的な改良はこの発明に
組込まれ得る。たとえば、接合絶縁されたウェルを含む
従来のバイポーラ構造だけが説明されているが、この発
明は誘電的に絶縁されたウェルにも等しく適用する。
【００３０】この発明は詳細に説明され、かつ示されて
きたが、これらは説明および例証にのみよるものであ
り、限定的にとられるべきではなく、この発明の精神お
よび範囲は添付の請求項によってのみ限定されることが
明らかに理解される。
きたが、これらは説明および例証にのみよるものであ
り、限定的にとられるべきではなく、この発明の精神お
よび範囲は添付の請求項によってのみ限定されることが
明らかに理解される。
【図１】接合絶縁されたウェルに形成されるバイポーラ
集積回路における従来のＮＰＮトランジスタの構造の代
表的断面図である。
集積回路における従来のＮＰＮトランジスタの構造の代
表的断面図である。
【図２】この発明の第１の実施例の断面図である。
【図３】この発明に従った調整可能な利得トランジスタ
の電気的概略図である。
の電気的概略図である。
【図４】この発明の第２の実施例の断面図である。
【図５】図４に示されるこの発明の実施例の上面図であ
る。
る。
１：基板 ２：ウェル ６：コレクタコンタクト領域 ７，１１：ベース領域 ８，１２：エミッタ領域 Ｅ，Ｂ，Ｃ：トランジスタ
Claims (20)
- 【請求項１】 第１の導電型のウェル（２）を有するバ
イポーラ集積回路であって、これは第２の導電型の基板
（１）に形成され、 第１のウェルにおいて第１のトランジスタ（ＥＢＣ）を
含み、前記第１のウェルは前記第１のトランジスタのコ
レクタ領域を形成し、かつ第２の導電型のベース領域
（７）が前記第1のウェルに形成され、前記ベース領域
には第１の導電型のエミッタ領域（８）が形成され、 第２のウェルにおいて第２の複合トランジスタ（Ｅ′
Ｂ′Ｃ′）をさらに含み、前記第２のウェルは前記複合
トランジスタのコレクタ領域を形成し、前記第２の複合
トランジスタは、 （ｉ） 前記第２のウェルに形成されるエミッタおよび
ベース領域を含み、前記第１のトランジスタのドーピン
グレベルに等しいドーピングレベルを有する第１の基本
トランジスタ（Ｅ1 Ｂ1 Ｃ′）と、 （ｉｉ） 前記第２のウェルに形成され、かつ前記第１
のトランジスタの前記ベース領域のドーピングレベルよ
り高いドーピングレベルを有するベース領域（１１）お
よび前記第１のトランジスタの前記ドーピングレベルに
実質的に等しいドーピングレベルを有するエミッタ領域
（１２）を含む第２の基本トランジスタ（Ｅ2 Ｂ
2 Ｃ′）とを含み、 第１および第２の基本トランジスタのエミッタおよびベ
ースはそれぞれ相互接続されて前記第２の複合トランジ
スタのエミッタおよびベース領域を形成する、バイポー
ラ集積回路。 - 【請求項２】 前記第１および第２のウェルは接合絶縁
され、前記第１および第２のウェルの底部は前記それぞ
れの第１および第２のウェルのドーピングレベルより高
度のドーピングレベルを有する前記第１の導電型の埋込
層を含む、請求項１に記載のバイポーラ集積回路。 - 【請求項３】 前記第２の基本トランジスタのベース
は、前記第１のトランジスタの前記ベースの不純物濃度
の少なくとも１０００倍の不純物濃度を有する、請求項
１に記載のバイポーラ集積回路。 - 【請求項４】 前記第１および第２の基本トランジスタ
のベースは連なって いる、請求項１に記載のバイポーラ
集積回路。 - 【請求項５】 基板上に形成されるバイポーラ集積回路
であって、 前記基板に互いに絶縁されて形成される第１および第２
のウェル（２）と、 前記第１のウェルに形成される第１のバイポーラトラン
ジスタ（ＥＢＣ）とを含み、前記第１のウェルは前記第
１のトランジスタのコレクタを形成し、 前記第２のウェル（２）に形成される第２のバイポーラ
トランジスタ（Ｅ′Ｂ′Ｃ′）をさらに含み、前記第２
のウェルは前記第２のトランジスタのコレクタを形成
し、前記第２のトランジスタは前記第１のトランジスタ
の電流利得の１／（ｋ＋１）倍に等しい電流利得を有
し、前記第２のトランジスタは前記第２のウェルに形成
される並列接続された第１および第２の基本トランジス
タ（Ｅ1 Ｂ1Ｃ′およびＥ2 Ｂ2 Ｃ′）を含み、前記第
１の基本トランジスタは前記第１のトランジスタに実質
的に等しく形成され、前記第２の基本トランジスタは前
記第１のトランジスタのベース領域より高度にドープさ
れたベース（１１）および前記第１のトランジスタのド
ーピングレベルに実質的に等しいドーピングレベルを有
するエミッタを有し、前記第２の基本トランジスタのエ
ミッタの表面積は前記第１の基本トランジスタの前記エ
ミッタの表面積よりｋ倍大きい、バイポーラ集積回路。 - 【請求項６】 前記第１および第２のウェルは接合絶縁
され、前記第１および第２のウェルの底部は前記それぞ
れの第１および第２のウェルのドーピングレベルより高
いドーピングレベルを有する前記第１の導電型の埋込層
を含む、請求項５に記載のバイポーラ集積回路。 - 【請求項７】 前記第２の基本トランジスタのベースは
前記第１のトランジスタの前記ベースの不純物濃度の１
０００倍の不純物濃度を有する、請求項５に記載のバイ
ポーラ集積回路。 - 【請求項８】 前記第１および第２の基本トランジスタ
のベースは連なっている、請求項５に記載のバイポーラ
集積回路。 - 【請求項９】 第１の導電型の基板（１）と、前記基板
に形成される第２の導電型の第１の主ウェル（２ｂ）に
形成される複合トランジスタ（Ｅ′Ｂ′Ｃ′）とを有す
るバイポーラ集積回路であって、前記複合トランジスタ
は、前 記第１の主ウェル（２ｂ）を含むコレクタ領域と、前
記第１の主ウェル（２ｂ）に形成される前記第１の導電
型の第１のサブウェルを含むベース領域（７）と、前記
第１の主ウェルの前記不純物濃度より高い不純物濃度を
有する前記第２の導電型の第１のエミッタ不純物領域を
含むエミッタ領域（８）とを有する第１の基本トランジ
スタ（Ｅ1Ｂ1Ｃ′）と、前 記第１の主ウェル（２ｂ）を含むコレクタ領域と、前
記第１の主ウェル（２ｂ）に前記第１のサブウェル
（７）から間隔をあけられて形成される前記第１の導電
型の、前記第１のサブウェル（７）より高い不純物濃度
を有する第２のサブウェル（１１）を含むベース領域
と、前記第１の主ウェルの不純物濃度より大きい不純物
濃度を有する前記第２の導電型の不純物領域を含み、か
つ前記第２のサブウェルに形成され、前記第１の基本ト
ランジスタの前記エミッタ領域の不純物濃度に実質的に
等しい不純物濃度を有するエミッタ領域（１２）とを有
する第２の基本トランジスタ（Ｅ2Ｂ2Ｃ′）と、 前記第１および第２の基本トランジスタの前記コレクタ
領域に接続されるコレクタ端子と、 前記第１および第２の基本トランジスタの前記ベース領
域に共通に接続されるベース端子と、 前記第１および第２の基本トランジスタの前記エミッタ
領域に共通に接続されるエミッタ端子とを含む、バイポ
ーラ集積回路。 - 【請求項１０】 前記第１および第２の基本トランジス
タの前記ベース領域（８ｂ、１１）から間隔をあけられ
て第１の主ウェル（２ｂ）に形成される前記第２の導電
型のコレクタコンタクト領域（６）をさらに含み、前記
コレクタコンタクト領域は前記第１の主ウェルの不純物
濃度より高い不純物濃度を有する、請求項９に記載のバ
イポーラ集積回路。 - 【請求項１１】 前記第１の主ウェルから間隔をあけら
れて前記基板に形成され、同じドーピングレベルを有す
る第２の主ウェルに形成される標準のトランジスタをさ
らに含み、前記標準のトランジスタは、 前記第２の主ウェル（２ａ）を含むコレクタ領域（２
ａ）と、 前記第２の主ウェル（２ａ）に前記コレクタコンタクト
領域（６）から間隔をあけられて形成される前記第１の
導電型の、前記第１の基本トランジスタの同じ領域と同
じドーピングレベルを有する第１のサブウェルを含むベ
ース領域（７ａ）と、 前記第２の主ウェルの前記不純物濃度より高い不純物濃
度を有する前記第２の導電型の第１のエミッタ不純物領
域（８ａ）を含む、請求項９に記載のエミッタ領域とを
含む、バイポーラ集積回路。 - 【請求項１２】 前記標準のトランジスタは前記第２の
主ウェルに形成され、前記第２の主ウェルの不純物濃度
より高い不純物濃度を有する前記第２の導電型のコレク
タコンタクト領域（６ａ）をさらに含む、請求項１１に
記載のバイポーラ集積回路。 - 【請求項１３】 前記第１および第２の主ウェルは接合
絶縁され、前記第１および第２のウェルの底部は前記そ
れぞれの第１および第２のウェルのドーピングレベルよ
り高いドーピングレベルを有する前記第１の導電型の埋
込層を含む、請求項１１に記載のバイポーラ集積回路。 - 【請求項１４】 前記第２の基本トランジスタのベース
領域は前記標準のトランジスタの前記ベースの不純物濃
度の１０００倍の不純物濃度を有する、請求項１１に記
載のバイポーラ集積回路。 - 【請求項１５】 前記第１および第２の基本トランジス
タのベース領域は連なっている、請求項１０に記載のバ
イポーラ集積回路。 - 【請求項１６】 前記第２の基本トランジスタの前記エ
ミッタ領域の表面積は前記第１の基本トランジスタの前
記エミッタ領域の表面積のｋ倍であり、それによって前
記複合トランジスタは前記標準のトランジスタの利得の
１／（ｋ＋１）倍に等しい利得を有する、請求項１０に
記載のバイポーラ集積回路。 - 【請求項１７】 第１の導電型および同じドーピングレ
ベルの第１および第２のウェルのそれぞれに形成される
第１および第２のトランジスタを有するバイポーラ集積
回路であって、前記ウェルは第２の導電型の共通基板に
形成され、前記第２のトランジスタ装置は前記第１のト
ランジスタの電流利得の１／（ｋ＋１）倍に等しい電流
利得を有するように形成され、前記第１のトランジスタは、 前 記第１のウェルに形成される前記第１の導電性の第１
のベース領域と、前記基板上に第１の表面積を有し、 前記第１のベース領
域に形成される前記第２の導電性の第１のエミッタ領域
と、 前記第１のウェルを含む第１のコレクタ領域とを含み、前記第２のトランジスタは、 前記第１のベース領域と同じドーピングレベルを有し、
前記第２のウェルに形成される前記第１の導電性の相互
接続された第２および第３のベース領域と、 前記第２および第３のベース領域にそれぞれ形成される
前記第２の導電性の相互接続された第２および第３のエ
ミッタ領域と、 前記第２のウェル領域を含む共通コレクタ領域とを含
み、 前記第２のエミッタ領域は前記基板上に前記第１の表面
積を有し、前記第３のエミッタ領域は前記第１の表面積
のｋ倍の表面積を前記基板上に有する、 バイポーラ集積
回路。 - 【請求項１８】 前記第１および第２のウェルの底部に
それぞれ形成される第１および第２の埋込層をさらに含
む、請求項１７に記載のバイポーラ集積回路。 - 【請求項１９】 前記第３のベース領域は前記第１およ
び第２のベース領域の前記ドーピングレベルより高い不
純物ドーピングレベルを有し、 前記第１、第２および第３のエミッタ領域は実質的に等
しい不純物ドーピングレベルを有する、請求項１７に記
載のバイポーラ集積回路。 - 【請求項２０】 前記第２および第３の領域は前記第２
のウェル内で連なっている、請求項１７に記載のバイポ
ーラ集積回路。
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