JPH04102366A - ２チップ回路の実装構造 - Google Patents
２チップ回路の実装構造Info
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- JPH04102366A JPH04102366A JP22020990A JP22020990A JPH04102366A JP H04102366 A JPH04102366 A JP H04102366A JP 22020990 A JP22020990 A JP 22020990A JP 22020990 A JP22020990 A JP 22020990A JP H04102366 A JPH04102366 A JP H04102366A
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- JP
- Japan
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- integrated circuit
- chip
- circuit
- solder
- bonding pads
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- Pending
Links
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- 238000000034 method Methods 0.000 claims abstract description 17
- 229910000679 solder Inorganic materials 0.000 claims abstract description 12
- 238000005476 soldering Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000010408 film Substances 0.000 description 3
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- 239000008188 pellet Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
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- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路（ＩＣ）２個からなる２チップ回路
の実装構造に関する。
の実装構造に関する。
一般に第３図の回路図に示すように、２個の工Ｃ１，４
が、お互いの信号線を全て接続する回路構成をとる場合
がある。このような２個のＩＣを小型に実装する構造と
しては、第４図のように、これらＩＣ１，４をボンディ
ングワイヤ２２により接続するワイヤボンディング法を
用いてセラミック配線基板２１に実装している。ここで
特に小型化を要求される場合、ＴＡＢ方式やフリップチ
ップ方式があるが、配線基板２１は薄膜基板などの高精
度でファインパターンが可能な基板が必要とされており
、ガラスエポキシ基板等の有機系の基板ではファインパ
ターンは可能であるが、ＩＣベレットの熱膨張率の違い
が大きいためフリップチップ方式には不適当である。
が、お互いの信号線を全て接続する回路構成をとる場合
がある。このような２個のＩＣを小型に実装する構造と
しては、第４図のように、これらＩＣ１，４をボンディ
ングワイヤ２２により接続するワイヤボンディング法を
用いてセラミック配線基板２１に実装している。ここで
特に小型化を要求される場合、ＴＡＢ方式やフリップチ
ップ方式があるが、配線基板２１は薄膜基板などの高精
度でファインパターンが可能な基板が必要とされており
、ガラスエポキシ基板等の有機系の基板ではファインパ
ターンは可能であるが、ＩＣベレットの熱膨張率の違い
が大きいためフリップチップ方式には不適当である。
上述したワイヤボンディング方式では、例えば、２５
（５ｘ５）−のＩＣベレットを実装した場合、ボンディ
ングによる占有面積が６４ （８Ｘ８）−程度となり、
相互配線を含めると２個ＩＣの占有面積として２００−
以上の領域が必要となる。また、ＴＡＢ方式、フリップ
チップ方式では、安価な有機系の基板が使えず、高価な
薄膜基板が必要となるという問題がある。
（５ｘ５）−のＩＣベレットを実装した場合、ボンディ
ングによる占有面積が６４ （８Ｘ８）−程度となり、
相互配線を含めると２個ＩＣの占有面積として２００−
以上の領域が必要となる。また、ＴＡＢ方式、フリップ
チップ方式では、安価な有機系の基板が使えず、高価な
薄膜基板が必要となるという問題がある。
本発明の目的は、このような問題を解決し、占有面積を
小さくすると共に、安価に構成できる２チップ回路の実
装構造を提供することにある。
小さくすると共に、安価に構成できる２チップ回路の実
装構造を提供することにある。
本発明の構成は、第１の集積回路の接続端子が、全て第
２の集積回路の接続端子と接続される２チップ回路の実
装構造において、前記第２の集積回路上に半田接続用電
極を設け、前記第１の集積回路上に半田バンプを設け、
この第１の集積回路を前記第２の集積回路上にフリップ
チップ方式で実装したことを特徴とする。
２の集積回路の接続端子と接続される２チップ回路の実
装構造において、前記第２の集積回路上に半田接続用電
極を設け、前記第１の集積回路上に半田バンプを設け、
この第１の集積回路を前記第２の集積回路上にフリップ
チップ方式で実装したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例の側面図およ
びその平面図である。本実施例も、第３図のように、２
個のＩＣＩ、４による回路を用いるとする。このＩＣＩ
も信号及び電源は全てＩＣ４と共通であり、ＩＣ４の外
部接続用ポンディングパッド３のみを外部に接続するこ
とにより、この回路を動作させることができる。
びその平面図である。本実施例も、第３図のように、２
個のＩＣＩ、４による回路を用いるとする。このＩＣＩ
も信号及び電源は全てＩＣ４と共通であり、ＩＣ４の外
部接続用ポンディングパッド３のみを外部に接続するこ
とにより、この回路を動作させることができる。
ＩＣ４の表面にポリイミド樹脂による絶縁膜２を設け、
この絶縁Ｍ２の上にフリップチップ接続用半田付パッド
５を形成し、その外側にポンディングパッド３が形成さ
れている。一方、ＩＣＩはそのポンディングパッド６の
上に半田バンプ７を形成しておき、ＩＣ４の上にフェー
スダウンで搭載して半田リフロー法により相互に接続さ
れる。
この絶縁Ｍ２の上にフリップチップ接続用半田付パッド
５を形成し、その外側にポンディングパッド３が形成さ
れている。一方、ＩＣＩはそのポンディングパッド６の
上に半田バンプ７を形成しておき、ＩＣ４の上にフェー
スダウンで搭載して半田リフロー法により相互に接続さ
れる。
第２図は本発明の第２の実施例の平面図である。この場
合、ＬＣＩとＩＣ４のパッド配置が一層のＡ（配線で接
続できない場合Ａｆｆｌ多層配線技術を用いて、パッド
の再配列を行なう必要が生じる。この場合、図のように
、ポンディングパッド６ａと半田付パッド５ａとを対向
させないように配置して、ＩＣＩとＩＣ４とを接続する
。この場合、半田付ランド５ａはＩＣベレットの中央部
に設けられ、ポンディングパッド６ａとの電気的接続は
Ａρ多層配線技術により行われる。この多層配線はＩＣ
Ｉ側のみ、ＩＣ４側のみあるいは、ＴＣｌ、ＩＣ４の両
者に形成する場合かある。
合、ＬＣＩとＩＣ４のパッド配置が一層のＡ（配線で接
続できない場合Ａｆｆｌ多層配線技術を用いて、パッド
の再配列を行なう必要が生じる。この場合、図のように
、ポンディングパッド６ａと半田付パッド５ａとを対向
させないように配置して、ＩＣＩとＩＣ４とを接続する
。この場合、半田付ランド５ａはＩＣベレットの中央部
に設けられ、ポンディングパッド６ａとの電気的接続は
Ａρ多層配線技術により行われる。この多層配線はＩＣ
Ｉ側のみ、ＩＣ４側のみあるいは、ＴＣｌ、ＩＣ４の両
者に形成する場合かある。
本実施例においては、ＩＣＩとＩＣ４とのチップサイズ
の差が必要であるため、−辺の長さをそれぞれηｌ 、
！２２とすると、！２ｔＸ０．４＋ｎ＋ｊ＜！２２と
なる必要がある。
の差が必要であるため、−辺の長さをそれぞれηｌ 、
！２２とすると、！２ｔＸ０．４＋ｎ＋ｊ＜！２２と
なる必要がある。
この配線基板への搭載工程は、ＩＣ４のウェハ上にあら
かしめＩＣＩを搭載リフローした後、フルカットダイシ
ング法によりチップに分割して、配線基板にマウントボ
ンディングする第一の方法と、ＩＣ７を配線基板上にマ
ウントボンディングした後、ＩＣＩのフリップチップ実
装を行なう第２の方法とがある。
かしめＩＣＩを搭載リフローした後、フルカットダイシ
ング法によりチップに分割して、配線基板にマウントボ
ンディングする第一の方法と、ＩＣ７を配線基板上にマ
ウントボンディングした後、ＩＣＩのフリップチップ実
装を行なう第２の方法とがある。
以上説明したように本発明は、２つのＩＣをフリップチ
ップ技術により一体化して構成するなめ、配線基板等へ
実装した場合、従来のマルチチップマウントボンディン
グ実装の場合と比較して、相互配線に要する面積も考慮
すると、４０〜７０％もの実装面積を削減が可能となり
、また配線基板として、一般の厚膜配線基板等が使用で
きるため、直接配線基板にフリップチップ実装を行なう
場合に必要となる高価な薄膜基板が不要になり、安価に
構成できるという高価がある。
ップ技術により一体化して構成するなめ、配線基板等へ
実装した場合、従来のマルチチップマウントボンディン
グ実装の場合と比較して、相互配線に要する面積も考慮
すると、４０〜７０％もの実装面積を削減が可能となり
、また配線基板として、一般の厚膜配線基板等が使用で
きるため、直接配線基板にフリップチップ実装を行なう
場合に必要となる高価な薄膜基板が不要になり、安価に
構成できるという高価がある。
第１図（ａ）、（ｂ）は本発明の一実施例の断面図およ
びその平面図、第２図は本発明の第２の実施例の平面図
、第３図は２チップ回路の一例のブロック図、第４図は
従来例の２チツプＩＣの実装構造の平面図である。 １．４・・・ＩＣ，２・・・絶縁膜、３・・・ＩＣ４の
ポンディングパッド、５，５ａ・・・半田付パッド、６
゜６ａ・・・ＩＣＩのポンディングパッド、７・・・半
田バンプ、２１・・・配線基板、２２・・・ボンディン
グワイヤ、２３・・・外部端子ランド６
びその平面図、第２図は本発明の第２の実施例の平面図
、第３図は２チップ回路の一例のブロック図、第４図は
従来例の２チツプＩＣの実装構造の平面図である。 １．４・・・ＩＣ，２・・・絶縁膜、３・・・ＩＣ４の
ポンディングパッド、５，５ａ・・・半田付パッド、６
゜６ａ・・・ＩＣＩのポンディングパッド、７・・・半
田バンプ、２１・・・配線基板、２２・・・ボンディン
グワイヤ、２３・・・外部端子ランド６
Claims (1)
- 第１の集積回路の接続端子が、全て第２の集積回路の
接続端子と接続される２チップ回路の実装構造において
、前記第２の集積回路上に半田接続用電極を設け、前記
第１の集積回路上に半田バンプを設け、この第１の集積
回路を前記第２の集積回路上にフリップチップ方式で実
装したことを特徴とする２チップ回路の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22020990A JPH04102366A (ja) | 1990-08-22 | 1990-08-22 | ２チップ回路の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22020990A JPH04102366A (ja) | 1990-08-22 | 1990-08-22 | ２チップ回路の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04102366A true JPH04102366A (ja) | 1992-04-03 |
Family
ID=16747600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22020990A Pending JPH04102366A (ja) | 1990-08-22 | 1990-08-22 | ２チップ回路の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04102366A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10142119A1 (de) * | 2001-08-30 | 2003-03-27 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
| KR100415279B1 (ko) * | 2001-06-26 | 2004-01-16 | 삼성전자주식회사 | 칩 적층 패키지 및 그 제조 방법 |
| JP2006237280A (ja) * | 2005-02-25 | 2006-09-07 | Sony Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-08-22 JP JP22020990A patent/JPH04102366A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415279B1 (ko) * | 2001-06-26 | 2004-01-16 | 삼성전자주식회사 | 칩 적층 패키지 및 그 제조 방법 |
| DE10142119A1 (de) * | 2001-08-30 | 2003-03-27 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
| US6683374B2 (en) | 2001-08-30 | 2004-01-27 | Infineon Technologies Ag | Electronic component and process for producing the electronic component |
| DE10142119B4 (de) * | 2001-08-30 | 2007-07-26 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
| JP2006237280A (ja) * | 2005-02-25 | 2006-09-07 | Sony Corp | 半導体装置及びその製造方法 |
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