JP3306802B2 - 光子集積回路およびその製造方法 - Google Patents
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Description
クティブな光導波路構造を有する光子的集積回路デバイ
スに関する。
発展を多くの方法で反映して、発展しつつある。ディス
クリートデバイスの段階は、光波技術にとってほとんど
終わっており、ハイブリッド集積の光波段階と見なすこ
とができるかもしれない洗練された集積レベルに急速に
進みつつある。光電子的集積回路は、ハイブリッド集積
回路の真の特性を有し、光子的集積回路(PIC)の発
展により、モノリシック半導体ICの要素が、現れてき
ている。
集積された光導波路を有する単一基板(チップ)デバイ
スである。アクティブ素子の中で目立つものは、レーザ
であり、これは、ほとんどのPIC素子の基本構成要素
である。
造において直面する問題は、2つのグループに分けるこ
とができる。すなわち、光技術の問題と光電子−電子技
術の問題である。前者の一例は、ドーピングのタイプお
よびレベルについての制約を伴う低損失光導波路の製造
である。別の重要な光的な問題は、様々な導波素子のア
クティブ部分とパッシブ部分との間の低損失の縦方向結
合の設計および製造である。
ける厳密な単一モードガイドである。非線形しきい値素
子であるレーザは、厳密な基本モードガイドを有しない
ものがしばしば製造される。埋込みヘテロ構造ガイドを
厳密な基本モードとする際にもたらされる寸法的な制約
に加えて、ほとんどのレーザに典型的な導波路は、それ
らの敏感な位相特性のために、パッシブカプラまたはア
クティブ導波路スイッチに適していない。
避けられない製造誤差により、素子特性を大きく変動さ
せる。この理由のために、埋込みリブ導波路は、カプ
ラ、スイッチおよびフィルタのような非しきい値デバイ
ス中にあることが好ましい。そして、異なる導波路タイ
プ、すなわちレーザのための埋込みヘテロ構造とパッシ
ブ導波路のための埋込みリブ導波路との間の自己整合的
かつ低損失の結合手段を考えなければならない。また、
低損失結合のために、結合される導波路は、本質的にコ
プレーナ(同平面型)であることが要求される。
は、レーザにおける電流阻止を要求することである。こ
の要求の結果として、PIC技術における典型的なレー
ザデバイスは、メサ構造を有する。このタイプのレーザ
構造の一例は、B.I.Miller,U.KorenおよびR.J.Capikに
よるElectron.Lett.22,947(1986)に示されているような
半絶縁平面埋込みヘテロ構造(SIPBH)タイプレー
ザである。メサ構造の使用は、一時は、表面の平坦性の
目標と両立しなかった半導体技術における発展の並列段
階を思い出させる。意外なことではないが、現在、導波
路の平坦性の要求、レーザのメサ構造、および表面平坦
性の目標の間にPIC技術における同様の両立性の問題
がある。
の最初のアプローチは、アクティブ領域およびパッシブ
領域を別個に形成し、この2つの部分を接合して結合す
ることであった。有効な結合を得ることが困難であった
ので、2つの部分を共通基板上に集積する試みがさらに
なされた。これに沿った1つのアプローチは、回路全体
の領域上にアクティブ層スタックを形成し、パッシブ領
域中のアクティブ層スタックを除去し、アクティブ層に
隣接してパッシブ層を再成長させることであった。しか
し、2つの部分の間の導波路の許容できる結合は、得る
ことが困難であり、製造歩留まりは低かった。
は、別個に、比較的容易に実現できるが、現在までのと
ころ、信頼性があり、安価であり、かつ真に集積された
平面構造を得るプロセスで2つの目的を達成すること
は、なかなか実現しなかった。平面の光インタフェース
の必要条件は、妥協することができないので、現在のP
ICデバイスのメサ(レーザ)構造および埋込みリブ導
波路を形成するために使用される現在のプロセスは、激
しく段差がついた表面を生じる。上述したデバイスの必
要条件を妥協することなしに、平坦なデバイス表面をつ
くるPICデバイス設計およびプロセスは、PIC技術
における大きな進歩となる。
バイスが開発され、このデバイスを製造するためのプロ
セスは、関連づけられたパッシブ埋込みリブ導波路と本
質的に同じ平面にあるレーザ導波路構造をつくり、本質
的に平坦な表面トポグラフィをつくる。新たなPIC設
計において、プロセスを複雑にすることなしに、かつデ
バイス性能を低下させることなしに、レーザデバイスの
ための厳しいメサが取り除かれる。本発明のPIC設計
は、レーザまたは増幅器のアレイに特に適している。
バイスの表面の非平坦性が示されている。この技術分野
において知られているように、これらのデバイスは、典
型的に、複雑な層構造を有する。図1の断面は、単に、
本質的なアクティブ要素およびパッシブ要素を並べて示
すために簡略化されている。n型InP基板11が、一
方の側をパッシブ導波路部分および他方をアクティブデ
バイス部分として示されている。
サ構造は、半絶縁阻止埋込みヘテロ構造多量子井戸レー
ザ導波路である。パッシブ部分の上には、埋込みリブ半
絶縁クラッド導波路13がある。半絶縁層14が堆積さ
れており、これは、アクティブ部分上の深くエッチング
された領域を充填し、レーザ導波路12のための横方向
ブロッキング層として働く。
路のための低損失上側クラッドが形成される。また、パ
ッシブサイド層14は、実質的な段差15をつくる。レ
ーザ導波路12のためのp型InP上側クラッド層16
は、パッシブサイド層14の上に堆積され、段差15を
複製し、非平坦表面のままとなる。このデバイス技術の
詳細は、Thomas L. Koch および Uziel Korenによる"Se
miconductor PhotonicIntegrated Circuits",IEEE Jour
nal of Quantum Electronics, Vol.27, No.3,March 199
1,pp.641-653 および米国特許第5,288,659号
(1994年2月22日発行)に示されている。
類似しており、対応する構成要素には、同じ参照番号が
付されている。本発明の構造から明らかなように、従来
技術による構造にあった段差15は、取り除かれてい
る。図2中のパッシブサイド層14は、上側クラッド層
16と同様に、局所的な凹部17を除いて、本質的に平
坦である。アクティブ領域とパッシブ領域との間の遷移
は、デバイス表面の主要部分と同様に、好ましくは、約
2000オングストロームよりも大きい段差を有しな
い。
詳細に示されている。図3は、PICのパッシブ部分を
示し、図4は、アクティブ部分を示す。双方の部分にお
いて同じ特徴が示されている場合、共通の参照番号が使
用されている。当業者は、図3および4中の様々な構成
要素は、必ずしも同じ縮尺で示されていないことを理解
するであろう。当業者が本発明を実施することを可能に
するためにここに示された多くの詳細は、例示であり、
デバイスおよびプロセスの設計者のスキルおよび選択の
範囲内にある多様なオプションを提供する。
ープされた半導体基板である。一次導波路スタックが、
3つのエピタキシャル成長のうちの第1の成長におい
て、基板21上に形成される。一次導波路スタックは、
4つの層22−25を含む。これらの層は、この技術分
野において良く知られている手順を使用して、有機金属
CVD法(MOCVD)および分子線エピタキシ方(M
BE)により成長されうる。
00〜3000オングストロームの厚さのInGaAs
Pのパッシブ導波路層である。 λPL=1.3および層
22の厚さと匹敵する厚さのInGaAsPの第2のパ
ッシブ導波路層23が、層22の上に成長させられる。
第3の層24は、 MQW層であり、これは、レーザの
アクティブ層である。第4の層25は、比較的薄い、す
なわち500〜1000オングストロームのp型InP
の保護層である。この保護層は、量子井戸接合から離れ
た遠隔的または寄生的な接合形成を防止するため、かつ
その電流注入効率を低下させるために、アクティブな量
子井戸層がp型のままであることを保証するように働
く。
に関連付けられた導波路層22〜23との間の段差を最
小化するために、2500オングストロームよりも薄い
ことが望ましい。
域は、以下に詳細に説明するように、標準的なSiO2
またはフォトレジストマスクを使用して、化学的選択エ
ッチングにより形成される。アクティブ領域およびパッ
シブ領域の双方のパターンニングの後に、第2のエピタ
キシャル成長が、PICのブロッキング領域をつくるた
めに行われる。
較的厚く、すなわち1〜3μmであり、ここに示された
特定の実施例において、λPL=1.1および200〜3
00オングストロームの厚さのストップエッチ4成分層
26、厚い(1.2〜1.4μm)非ドープInP層2
7、p−InP層28、およびn型InP層29からな
る。非ドープ層は、主要なブロッキング機能を提供す
る。この層は、代替的に、鉄ドーピングによりさらに絶
縁性とすることができる。n型およびp型の層は、ブロ
ッキング層を通る電流をさらに禁止する逆バイアス接合
を形成する。これらの層の厚さは、p−n接合を維持す
るために必要とされるものであり、すなわち数百ないし
数千オングストロームである。
のための接点バイアスが、アクティブ領域上のブロッキ
ング層を選択的に除去することにより形成される。そし
て、最上のp−InP層31が、図示のようにわずかに
V字型の表面を持つ凹部を残して、アクティブ領域上の
凹部を充填する第3の成長工程において成長させられ
る。この層は、アクティブ領域上の溝を充填するため
に、比較的厚く、すなわち1.5〜3.0μmである。
ストロームのオーダーの厚さのInGaAsの3成分の
層である。金属化されたAu−Zn接点パッド33は、
平坦な金属化パターンを表わし、この構造を完成させ
る。アクティブ領域上にV字型凹部があること以外、P
ICの表面は平坦であり、追加的な金属化パターンおよ
び接点パッドを、ほとんど完全に自由なデザインで加え
ることができる。
クティブ導波路とパッシブ導波路との間の平坦性および
アクティブ部分およびパッシブ部分において表面層に至
るまで(表面層も含む)の対応する層の本質的な平坦性
を示している。参照符号は、両方の構造に共通の層を示
す。パッシブ導波路は、符号34で示されている。図3
および4に示されたPIC構造の形成のための適切なプ
ロセスシーケンスを、図5〜14との関係で説明する。
に堆積された一次導波路スタックの層とともに示されて
いる。層52は、光ルミネセンス波長λPL=1.1およ
び1000〜5000オングストロームの厚さのInG
aAsP層である。層53は、λPL=1.3および10
00〜5000オングストロームの厚さのコア導波路層
である。アクティブ多量子井戸(MQW)層54は、典
型的に3〜10個の量子井戸を含み、各量子井戸は、3
0〜100オングストロームのオーダーの厚さである。
〜200オングストロームの高いバンドギャップ障壁に
より分離されている。図示の構造において、アクティブ
層は、約1000オングストロームの厚さを有する。ア
クティブ層の材料は、所望の放射波長に依存する。0.
98ミクロンのシステムについては、MQW材料は、G
a0.8In0.2Asであり、障壁層は、GaAsである。
1.55μmのシステムについては、量子井戸は、典型
的は、4成分のInGaAsP合成物であり、境界層
は、高いバンドギャップの4成分材料である。
戸、超格子、勾配付きバンドギャップ領域のようなこの
種のレーザダイオード構造とともに使用可能な多くの可
能性のある変形を含めるように説明していない。また、
例示の目的のために、単一のアクティブ領域および単一
のパッシブ領域が示されており、そのように図示されて
いるが、この技術分野において良く知られているよう
に、典型的なPICが、いくつかのまたは多数のアクテ
ィブ領域を有し、変調器および増幅器のような様々に異
なる形の能動デバイスであってもよい。
した材料も良く知られている。典型的には、これらの材
料は、Al、GaおよびInとAsおよびPとの組み合
わせである。これらの組み合わせは、この技術において
十分に確立されており、層51〜55のような層は、光
特性、たとえば、λPLにより特徴づけられ、当業者は、
これらの層をつくるために必要とされる合成物およびプ
ロセスを知っている。
前述したように、量子井戸層の近傍におけるリモート接
合形成を防止するための約200〜3000オングスト
ローム、好ましくは約400〜800オングストローム
の厚さのp型InPの保護層55である。層52〜55
は、この分野においてよく知られた手順を使用して、有
機金属CVD(MOCVD)法または分子線エピタキシ
法により、成長させられる。複数の層の成長は、好まし
くは、単一の成長工程であり、すなわち複数の層は、中
断なしに成長装置中で逐次成長させられる。
として示されているが、PICデバイス中のアクティブ
領域は、他の構造および他の機能を有し得る。バルク層
は、バルクレーザ、変調器または増幅器のために使用さ
れ得る。典型的には、バルク層は、300〜2000オ
ングストロームの厚さの4成分層である。したがって、
アクティブ層または領域という用語は、そのようなバル
ク層構造を含むことを意図している。アクティブ層また
は領域の主要な特徴は、これを活性化するために電気的
にアクセス可能ということである。
ブ領域およびその関連する導波路、およびパッシブ導波
路領域を形成するためにパターン化される。プロセスシ
ーケンスの図示を単純化するために、パッシブ導波路部
分は、図5および8ないし14において、アクティブ部
分と並べて示されている。しかし、実際には、パッシブ
部分は、典型的に、(光の伝播方向に関して)縦方向
に、PICのアクティブ領域を相互接続する。
域とアクティブおよびパッシブ導波路とを形成するため
に使用される方法をより明瞭に示すために、PICの平
面図が有用である。図6および7は、x軸に沿う幅寸法
およびy軸に沿う縦方向寸法をもつ典型的なPIC81
の一区分の平面図である。図6は、アクティブ領域を形
成するための第1のステップ、すなわち保護層55およ
びアクティブMQW層54の不所望部分の除去である。
て符号81で示されており、層55で覆われている。エ
ッチマスク56は、維持されるべきアクティブ領域を覆
っている。このエッチングステップにおいて、アクティ
ブ領域の縦方向(y軸)の境界のみが決定される。さら
なる明瞭さのために、概略の側断面が、破線82により
平面図と接続されて示されている。
56の位置を示し、このプロセスのためのエッチング戦
略を示す。複数の層は、単純化のために省略されてい
る。層55および54は、エッチマスク56を使用し
て、エッチング境界を決定するためにエッチングにより
除去され、デバイス断面の幅(x軸)に渡って、アクテ
ィブ材料のストライプが残る。
エッチング手順が、ここに示された様々な層をエッチン
グするために使用され得る。ドライエッチまたはプラズ
マエッチが、この技術において、しばしば使用される。
ここの示された実施形態を実施するためには、ウエット
エッチが使用された。なお、選択的エッチおよび非選択
的エッチの両方が使用された。非選択的エッチャント
は、1:1:10 H2O2,HBr,H2Oであった。
InP層の選択的エッチャントは、2:1 HCl,H
3PO4であり、4成分層の選択的エッチャントは、1:
1:3 H2O2,H2O,H2SO4であった。
の後、アクティブおよびパッシブ層の双方に対する縦方
向(y軸)導波路が形成される。図7は、図6に示され
たものと同じPIC区分およびこの回路中の全ての導波
路に対する導波路境界を覆うエッチマスク58の平面図
を示す。マスクされた基板81の前面図は、さらなる明
瞭さのために、破線82により、平面図に接続されて示
されている。
示しない複数の層のような詳細を示す。しかし、図7の
マスクされていない部分中の最上層は、図6との関係で
示されたエッチステップにおいて、これらの領域から除
去された層53、層55および層54である。したがっ
て、マスク58は、アクティブ領域およびパッシブ導波
路の両方を覆う。図7中のアクティブ領域は、領域83
により示されている。
は、図8および9中のデバイス断面において具現化され
る。図8は、図6との関係で説明したエッチ後の多層構
造を示し、図9は、図7に対応するが、適切な場所に別
個にエッチマスク58を備えたアクティブ領域とパッシ
ブ領域を示す。
よびエッチマスクの除去後に、PIC区分が、図10に
おいて現れる。エッチングは、図示のように導波路層5
3を部分的に除去した後に停止される。結果として得ら
れる層は、層52,53よりも実質的に厚い、すなわち
300〜1000オングストロームの導波路部分59を
有する。層52,53に対応する厚い部分が、アクティ
ブ領域の下に形成される。層52,53の対応する厚い
部分は、ガイド領域として働く。導波路ストライプの幅
は、典型的には、1.5〜3.0ミクロンの範囲にあ
る。この目的は、PICのパッシブ領域における単一モ
ードガイドを維持することである。
一モードであるが、厚い導波路領域は、単一モードガイ
ド特性を維持するために、狭くなければならない。アク
ティブ層の厚さは、領域59の側面境界を決定するため
に使用されるエッチングステップの深さよりも厚い。追
加的なエッチングステップは、アクティブ領域を完全に
絶縁することが望ましい。
されていない厚さをエッチングする導波路幅を決定する
エッチングステップを有することである。この条件は、
アクティブ層の厚さが、導波路を形成するために使用さ
れるエッチングの深さ、すなわち領域59の厚さと層5
3の厚さとの差よりも薄いことを示唆している。
おいて、ブロッキング層を形成する。図11に示されて
いるように、ブロッキング層は、ここで説明されている
特定の実施形態において、第1のエッチ停止層68を含
み、これは、約200〜300オングストロームの厚さ
かつλPL=1.1の4成分InGaAsP層である。主
ブロッキング層601は、非ドープのInP層であり、
1.2〜1.4μmの厚さを有する。電流ブロッキング
をさらに保証するために、pnp構造が、双方ともに約
2000オングストロームの厚さのp型InP層62お
よびn型InP層63によりつくられる。これら4つの
層は、好ましくは、単一の中断の無い成長工程において
成長させられる。
トマスク64が、アクティブ領域の電気的接続のための
開口65を形成するために、複数のブロッキング層の上
に加えられる。InP選択的エッチングが使用され、こ
れは、エッチ停止層68において停止する。エッチマス
ク64の除去後に、第3の成長工程が、図13に示され
ているように、厚いp型クラッド層66を形成するため
に行われる。この層は、1〜3μmの厚さであり、デバ
イスの表面にわずかな凹部67を残して、溝65(図1
2)を充填する。
この段階において成長させられ、約3000オングスト
ロームのInGaAs層からなる。接点層72は、通常
の技術を使用して、スパッタまたは蒸着され、かつ合金
化されうるAu−Znの合金化層である。この層は、オ
ーミック接点パッドを表わす。金属化パターンにおける
追加的なランナが使用でき、多様な材料から選択された
合成物、たとえばTiPtAuを有しうる。この第2の
金属化パターンは、一般に、ボンディングパッドとして
使用される。
典型的には、1つまたは2つ以上の光ファイバを含み得
る入出力アッセンブリに結合されている。ここに示され
た平坦な構造は、特に、光増幅器、スイッチおよび/ま
たは変調器のアレイに適しており、これらのデバイスア
レイは、一般に、多くの光ファイバ入出力を含む。
ロセスを複雑にすることなしに、かつデバイス性能を低
下させることなしに、パッシブ埋込みリブ導波路とレー
ザ導波路構造が質的に同じ平面にある光子集積回路を提
供することができる。
デバイスを示す概略図。
施形態によるPICデバイスの設計を示す概略図。
図。
図。
るプロセスステップを示す図。
るプロセスステップを示す図。
るプロセスステップを示す図。
るプロセスステップを示す図。
るプロセスステップを示す図。
れるプロセスステップを示す図。
れるプロセスステップを示す図。
れるプロセスステップを示す図。
れるプロセスステップを示す図。
れるプロセスステップを示す図。
Claims (19)
- 【請求項1】 共通基板(21)上に形成された少なく
とも1つのアクティブデバイスおよび少なくとも1つの
パッシブ導波路を含む光子集積回路の製造方法におい
て、 (a)導波路層およびアクティブ層を含む導波路スタッ
ク(22−25)を前記基板上で成長させるステップ
と、 (b)少なくとも1つのアクティブ領域が残るように、
前記アクティブ層の選択された部分をエッチングにより
除去するステップと、 (c)少なくとも1つのパッシブ導波路(34)を形成
するために、前記導波路層の厚さまで少なくとも部分的
に前記導波路層の選択された部分をエッチングするステ
ップと、 (d)前記アクティブ領域および前記パッシブ導波路の
上に、本質的に平坦なブロッキング層(27)を成長さ
せるステップと、 (e)前記アクティブ領域の上に溝を形成するために、
前記アクティブ領域の上にある前記ブロッキング層の一
部をエッチングにより除去するステップと、 (f)本質的に平坦な表面層を得るために、少なくとも
前記アクティブ領域上の前記溝を充填するために十分な
厚さを有するクラッド層(31)を、前記ステップ
(e)から得られる構造の上に成長させるステップと、 (g)前記クラッド層の一部の上に電気的接点(33)
を形成するステップとを有することを特徴とする方法。 - 【請求項2】 前記アクティブ領域が、レーザであるこ
とを特徴とする請求項1の方法。 - 【請求項3】 導波路スタックを成長させるステップ
が、多量子井戸レーザの成長を含むことを特徴とする請
求項2の方法。 - 【請求項4】 前記基板が、InPであることを特徴と
する請求項1の方法。 - 【請求項5】 前記アクティブ層が、InGaAsPで
あることを特徴とする請求項4の方法。 - 【請求項6】 前記ブロッキング層が、1〜3ミクロン
の厚さを有し、ドープされていないInPを含むことを
特徴とする請求項5の方法。 - 【請求項7】 前記ブロッキング層が、全体にわたって
本質的に平坦であることを特徴とする請求項1の方法。 - 【請求項8】 前記ステップ(a)、(d)および
(f)が、有機金属化学気相成長法および分子線エピタ
キシ法からなるグループから選択されたエピタキシャル
成長プロセスであることを特徴とする請求項1の方法。 - 【請求項9】 接点層からアクティブ領域への電流を制
限するために、前記ブロッキング層の表面にp−n接合
を形成するステップをさらに含むことを特徴とする請求
項1の方法。 - 【請求項10】 共通基板上に形成された少なくとも1
つのアクティブ領域および少なくとも1つのパッシブ導
波路を含む光子集積回路の製造方法において、 前記基板は、y軸に沿う長さとx軸に沿う幅とを有し、 (a)導波路層およびアクティブ層を含む導波路スタッ
クを前記基板上で成長させるステップと、 (b)前記アクティブ領域のy軸方向寸法を決定するた
めに、前記アクティブ層の選択された部分をマスキング
するステップと、 (c)アクティブ層の部分が残るように、前記アクティ
ブ層の露光された部分をエッチングにより除去するステ
ップと、 (d)前記アクティブ領域および前記パッシブ導波路の
両方のx軸方向寸法を決定するために、前記の残ったア
クティブ層の部分および前記パッシブ導波路層の部分を
マスキングするステップと、 (e)少なくとも1つのパッシブ導波路を形成するため
に、前記導波路層の厚さまで少なくとも部分的に前記導
波路層の前記露光された部分をエッチングするステップ
と、 (f)前記アクティブ領域を形成するために、前記アク
ティブ層の露光された部分を同時にエッチングするステ
ップと、 (g)前記アクティブ領域および前記パッシブ導波路の
上に、本質的に平坦なブロッキング層を成長させるステ
ップと、 (h)前記アクティブ領域の上に溝を形成するために、
前記アクティブ領域の上にある前記ブロッキング層の一
部をエッチングにより除去するステップと、 (i)本質的に平坦な表面層を得るように、少なくとも
前記アクティブ領域上の前記溝を充填するために十分な
厚さを有するクラッド層を、前記ステップ(e)から得
られる構造の上に成長させるステップと、 (j)前記クラッド層の一部の上に電気的接点を形成す
るステップとを有することを特徴とする方法。 - 【請求項11】 前記ステップ(e)において、前記導
波路層は、前記アクティブ層の厚さを超える厚さまでエ
ッチングされることを特徴とする請求項10の方法。 - 【請求項12】 (a)半導体基板と、 (b)前記基板の上にある平坦な導波路層と、 (c)前記平坦な導波路層の一部の上にある少なくとも
1つのアクティブ領域と、 (d)前記平坦な導波路層中に形成された少なくとも1
つのパッシブ導波路と、 (e)前記平坦な導波路層の上にあり、かつ前記アクテ
ィブ領域および前記パッシブ導波路の両方を覆う本質的
に平坦なブロッキング層と、 (f)前記アクティブ領域の上に、前記ブロッキング層
まで形成された溝と、 (g)前記ブロッキング層の上に形成されかつ前記溝を
充填するクラッド層と、 (h)前記アクティブ領域の上にある前記クラッド層の
一部の上にある接点層とを有することを特徴とする光子
集積回路。 - 【請求項13】 前記アクティブ領域が、レーザである
ことを特徴とする請求項12の光子集積回路。 - 【請求項14】 前記レーザが、多量子井戸レーザであ
ることを特徴とする請求項13の光子集積回路。 - 【請求項15】 前記アクティブ領域が、300〜20
00オングストロームの範囲の厚さを有する4成分半導
体のバルク層であることを特徴とする請求項12の光子
集積回路。 - 【請求項16】 アクティブ領域のアレイを含むことを
特徴とする請求項12の光子集積回路。 - 【請求項17】 前記アレイ中のアクティブ領域が、レ
ーザ、変調器、スイッチおよび増幅器からなるグループ
から選択されることを特徴とする請求項16の光子集積
回路。 - 【請求項18】 前記パッシブ導波路は、光ファイバに
結合されていることを特徴とする請求項12の光子集積
回路。 - 【請求項19】 前記平坦なブロッキング層に、約20
00オングストロームよりも大きい段差がないことを特
徴とする請求項12の光子集積回路。
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