JP2001274528A - 薄膜デバイスの基板間転写方法 - Google Patents

薄膜デバイスの基板間転写方法

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JP2001274528A
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substrate
array
carrier substrate
assembly
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Tetsuzo Yoshimura
徹三 吉村
Vincent Wang Uen-Cho
ヴィンセント ワン ウェン−チョウ
Masaaki Inao
正章 稲生
Maccormack Mark
マッコーマック マーク
Peters Michael
ピーターズ マイケル
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 デバイスをデバイス基板へ転写する方法を提
供する。 【解決手段】 デバイスのアレイがキャリア基板に設け
られる。アレイは多数のデバイス複合体を含む。各デバ
イス複合体は、実質的に同じパターンを成し、対応した
デバイス基板上のデバイス領域に第１の複数のデバイス
１６（ａ）及び第２の複数のデバイスをフォーメーショ
ン基板に形成する工程と、第１の複数のデバイス及び第
２の複数のデバイスをキャリア基板１４に転写する工程
と、第１の複数のデバイスを第１のデバイス基板１７
（ａ）上の第１の複数のデバイス領域に配置する工程
と、第２の複数のデバイスを第２デバイス基板上の第２
の複数のデバイス領域に配置する工程と、を有する方法
によって配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デバイス、特に、
光電子デバイスをデバイス基板へ転写する方法に関す
る。
【０００２】
【従来の技術】従来の一方法に従って典型的な光電子装
置を製造する場合、多数の個別の光検出器がガリウム砒
素（GaAs）基板に形成される。光検出器は、形成された
後、GaAs基板から除去され、互いに分離される。個々の
光検出器は、デバイス基板上でデバイス領域と位置合わ
せされ、デバイス領域に接合される。更なる光検出器が
同様の方法でデバイス基板上の他のデバイス領域に接合
され、デバイス組立体が形成される。デバイス組立体
は、光電子装置を形成するため、同種又は異種の他の組
立体に接合され得る。
【０００３】
【発明が解決しようとする課題】このような方法は、あ
る種の場合には有効であるが、改良の余地がある。たと
えば、各デバイスを別々に操作し、デバイス基板と位置
合わせし、デバイス基板へ接合することは、時間的な無
駄が多く、労働集約的な作業である。望ましい組立体を
形成するため余分に必要な時間と作業は、組立体のコス
トを増加させる。デバイス位置合わせ工程の数が増加す
ると共に、少なくとも一つのデバイスが所望の組立体内
で誤って位置合わせされる確率が高くなり、所望の組立
体が動作不能になる可能性が増大する。形成された組立
体の手直しが必要になる。組立体の手直しは、最終的な
組立体のコストを増大させる。
【０００４】本発明は、上記の問題点並びにその他の問
題点に鑑みて、光基板、キャパシタ埋め込み回路基板を
低コストで製造する方法の提供を目的とする。
【０００５】
【課題を解決するための手段】本発明の実施例は、デバ
イスをデバイス基板上に効率的に配置する方法である。
本発明の一実施例は、デバイスアレイ中の種々のデバイ
ス複合体が、できるだけ少ない位置合わせ工程と、一つ
のデバイス基板毎に１回のデバイス接合工程とを用いて
異なるデバイス基板上に配置される点が有利である。位
置合わせ工程と接合工程の数は、従来の方法よりも削減
され、デバイス組立体及び装置の製造コストも低減され
る。したがって、本発明の実施例は、特に、デバイス組
立体の大量生産に好適である。
【０００６】本発明の一実施例は、デバイス組立体を形
成する方法である。本発明のデバイス組立方法は、第１
の複数のデバイス及び第２の複数のデバイスをフォーメ
ーション基板に形成する工程と、上記第１の複数のデバ
イス及び上記第２の複数のデバイスをキャリア基板に転
写する工程と、上記第１の複数のデバイスを第１のデバ
イス基板上の第１の複数のデバイス領域に配置する工程
と、上記第２の複数のデバイスを第２のデバイス基板上
の第２の複数のデバイス領域に配置する工程と、を有す
る。
【０００７】本発明の他の一実施例は、デバイス複合体
を多数のデバイス基板に配置する方法である。本発明の
方法は、所定のパターン状のデバイスを有する多数のデ
バイス複合体を含むデバイスのアレイをキャリア基板に
設ける工程と、上記デバイス複合体を上記デバイス複合
体の所定のパターンに対応した所定のパターンでデバイ
ス領域にそれぞれに配置する工程と、を有する。
【０００８】好ましくは、上記デバイス領域の所定のパ
ターンは、種々のデバイス基板に個別に存在する。
【０００９】
【発明の実施の形態】本願発明は、米国特許出願第09/2
95,431号、第09/295,813号及び第09/295,628号に関連
し、これらの米国特許出願明細書の全体が参考のため引
用される。
【００１０】以下、添付図面を参照して、上記実施例及
びその他の実施例を詳細に説明する。尚、図面は、説明
の便宜上、簡略化されていること、ならびに、本発明
は、図面に記載された特定の実施例に限定されるもので
はないことに注意する必要がある。
【００１１】本発明の種々の実施例による方法は、電気
的特性、光学的特性、或いは、光電子的特性を備えた組
立体及び装置を製造するため使用される。好ましくは、
これらの組立体及び装置は、ＶＣＳＥＬ（垂直共振器表
面放射レーザー）、ＰＤ（受光素子）、光変調器、光ス
イッチ、又は、波長スイッチのような光電子デバイスを
含む。光電子装置の例は、図１（ａ）及び図１（ｂ）に
示されている。光電子装置及び組立体のその他の例に
は、ポリマー・スマート・ピクセル（ＰＳＰ）、光電子
システムボード（ＯＥ−ＳＢ）、光電子スーパー挿入物
（ＯＥ ＳＩＰ），光電子バックプレーン（ＯＥ−Ｂ
Ｐ）、光電子マルチチップモジュール（ＯＥ−ＭＣ
Ｍ）、フィルム光リンクモジュール（ＦＯＬＭ）、及
び、３次元光電子スタック・マルチチップ・モジュール
（３−Ｄ ＯＥ ＭＣＭ）が含まれる。これらの、或い
は、その他の組立体及び装置は、米国特許出願第０９／
２９５，４３１号、第０９／２９５，８１３号及び第０
９／２９５，６２８号に詳細に記載されている。これら
の特許出願明細書は、参考のため全文を引用する。
【００１２】図１（ａ）には、光電子バックプレーン
（ＯＥ−ＢＰ）１０４に連結された二つのデバイス組立
体１０５を含む光電子装置が示されている。光電子バッ
クプレーン１０４は、導波路１０４（ａ）と光フィルタ
とを含む。電気基板１０７は、夫々のデバイス組立体１
０５の下に設けられた１層以上の電子回路層（図示しな
い）を有する。多数（若しくは、一つの）チップ１１６
がデバイス組立体１０５の上部に設けられる。複数の導
電相互連結構造体１１８は、デバイス組立体１０５を電
気基板１０７並びにチップ１１６へ電気接続する。各デ
バイス組立体１０５は、光信号を送信、受信、及び／又
は、中継する多数の光電子デバイス１１１及び光デバイ
ス１１０を含む。光デバイス１１０は、たとえば、多数
の誘電層又はフォトニック・クリスタルからなる光フィ
ルタであり、光電子デバイス１１１は、ＶＣＳＥＬ及び
ＰＤである。図１（ａ）には、二つのデバイス組立体だ
けが示されている。多数の他の実施例では、多数の組立
体がＯＥ−ＢＰに連結される。典型的なシステムにおい
て、デバイス組立体は、４種類以上の波長をもつ光信号
を処理し、中継する。
【００１３】図１（ｂ）には、隣り合う第１のデバイス
組立体１３６及び第２のデバイス組立体１３０を含む光
電子装置が示されている。第１のデバイス組立体１３６
は、主として、ＬＳＩチップと、抵抗と、コンデンサ
と、トランシーバーと、マルチプレクサ／デマルチプレ
クサ回路、誤り訂正回路、タイミング制御回路、及び、
ノイズ除去回路を収容するＩＣチップのような埋め込み
型電気デバイス１３２を含む。電気デバイス１３２は、
（ドライバ及び増幅器を含む）トランシーバー回路と、
マルチプレクサ／デマルチプレクサ回路と、誤り訂正回
路と、ノイズ除去回路などの組み合わせを収容する適当
なインタフェースＩＣチップの組み合わせを含むので、
デバイス組立体１３６は、インタフェースチップ埋め込
み型フィルムである。フィルムは、第２のデバイス組立
体１３０に積層され、及び／又は、第２のデバイス組立
体１３０上にビルドアップされる。或いは、第２のデバ
イス組立体を第１のデバイス組立体に積層してもよく、
及び／又は、第２のデバイス組立体を第１のデバイス組
立体上にビルドアップしてもよい。又、図２では、２種
類のバイア構造体が第１のデバイス組立体１３６の中に
示されている。一方のタイプのバイア構造体は、デバイ
ス１３２（たとえば、チップ）の周辺領域に配置され、
もう一方のタイプのバイア構造体はデバイス１３２（た
とえば、チップ）に接続される。
【００１４】第２のデバイス組立体１３０は、埋め込み
型光電子デバイス１３８（たとえば、ＶＳＣＥＬ及びＰ
Ｄ）と、埋め込み型光デバイス１３１（たとえば、フィ
ルタ）とを含む。１層以上の回路層（図示しない）と、
たとえば、ポリマー若しくはセラミックの１層以上の誘
電層とを有する電気基板１３９は、第１のデバイス組立
体１３６及び第２のデバイス組立体１３０の下側に配置
され、チップ１３３がデバイス組立体１３０及び１３６
の上部に配置される。電気基板１３９、第１の装置組立
体１３６、第２の装置組立体１３０及びチップ１３３
は、多数の相互連結構造体１３４（たとえば、はんだ接
合、金属拡散接合、又は、導電性接着接合）を介して、
電気的に一体として連結される。２次元ファイバアレイ
は、第２のデバイス組立体１３０へ連結され、所定の波
長を有する光信号を第２のデバイス組立体１３０へ供給
し、その逆に第２のデバイス組立体１３０から２次元フ
ァイバアレイへ光信号が供給される。光信号は、第２の
デバイス組立体１３０内の導波路１３７を通過する。
【００１５】これ以外の構造も実現可能である。第１の
デバイス組立体又は第２のデバイス組立体は、ＰＣＢ
（印刷回路基板）及びＭＣＭ（マルチチップモジュー
ル）のように完全に電気的な組立体でもよい。たとえ
ば、第２のデバイス組立体は電気回路基板でもよい。好
ましい一実施例において、デバイス組立体内の電気デバ
イスは、コンデンサ又はインタフェースＩＣチップであ
るので、形成されたデバイス組立体は、コンデンサ埋め
込み型フィルム（ＣＥＭ）、又は、薄膜インタフェース
チップ埋め込み型フィルムである。どちらのタイプのデ
バイス組立体が形成されるかとは無関係に、フィルム
は、第２のデバイス組立体に積層され、或いは、第２の
デバイス組立体１３０上にビルドアップされる。図１に
示された装置は、たとえば、ＷＤＭ（波長分割多重）バ
ックプレーン通信、大容量並列光リンク、及び、光電子
バックプレーンのため使用される。
【００１６】図２にはデバイス組立体の一例が示されて
いる。デバイス組立体は、導波路アレイカップリング領
域１１４（又は、光ファイバアレイ又は像案内カップリ
ング領域）を含み、導波路アレイ（又は、光ファイバア
レイ又は像案内）（図示しない）がデバイス組立体に連
結される。デバイス組立体は、導波路１１３を介して導
波路アレイカップリング領域１１４へ連結された複数の
光電子装置１１５を含む。チップ（図示しない）は、光
電子デバイスの上方でデバイス組立体に配置される。光
電子装置１１５は、チップの入力端子及び出力端子を介
して各光デバイスと繋がる。この点に関して、光電子デ
バイス１１５によって形成されたパターンは、チップ上
の入力端子及び出力端子に対応する。チップの入力端子
及び出力端子は、複数の相互連結構造体（たとえば、は
んだ接合）によって光電子装置１１５に電気的に接続さ
れる。一つ以上のチップがデバイス組立体に配置された
とき、デバイス組立体は、チップ・スケール・パッケー
ジ（ＳＣＰ）又はマルチチップモジュール（ＭＣＭ）で
ある。
【００１７】本発明の実施例は、上記並びにその他のデ
バイス組立体及び装置を非常に効率的な態様で形成する
ため使用される。本発明の実施例における操作、位置合
わせ及び／又はボンディング工程の回数は、従来の工程
よりも削減される。一実施例において、第１のデバイス
複合体及び第２のデバイス複合体は、別のデバイス基板
のデバイス領域に配置される前に、キャリア基板上にア
レイ状に配置される。デバイス領域は、デバイス基板上
の場所の中でデバイスを配置すべき場所である。デバイ
ス基板上のデバイス領域は、好ましくは、デバイス基板
に配置されたチップの入力端子及び出力端子に対応す
る。しかし、デバイス領域は、デバイス基板上で適当な
場所であればどこでもよい。たとえば、一つ以上のデバ
イス領域は、デバイス基板に配置されたチップの入力端
子又は出力端子の下側に存在しないデバイス基板の領域
に配置される。好ましくは、第１のデバイス基板と第２
のデバイス基板上のデバイス領域によって形成されたパ
ターンは実質的に同じであり、第１の複数のデバイス領
域と第２の複数のデバイス領域によって形成されたパタ
ーンは実質的に同じである。アレイ中の各デバイスは、
好ましくは、実質的に同じ大きさを有する。
【００１８】キャリア基板上の第１のデバイス複合体
は、第１のデバイス基板上のデバイス領域に接合され
る。ボンディング工程を補助するため、ボンディング材
料が各デバイス領域に設けられる。以下、ボンディング
材料とボンディング工程の例を詳細に説明する。好まし
くは、第１のデバイス複合体中の全デバイスは、同時に
第１の基板上に配置され、接合される。特定のデバイス
複合体中の全デバイスが同時に位置合わせ、接合される
ので、位置合わせ手順の数と接合手順の数は、従来のデ
バイス配置工程よりも減少する。
【００１９】第１のデバイス複合体が第１のデバイス基
板に接合された後、キャリア基板上の第２のデバイス複
合体は、第２のデバイス基板上のデバイス領域と揃えら
れる。第２のデバイス基板上のデバイス領域は、第１の
デバイス複合体が接合されるべき第１のデバイス基板上
のデバイス領域と同じ場所に配置され得る。キャリア基
板を第２のデバイス基板上のデバイス領域と位置合わせ
させるとき、キャリア基板は、アレイによって形成され
た平面と平行な方向へシフトされる。キャリア基板の移
動距離は、実質的にＮ×ｄに一致する。式中、ｄは、ア
レイ内の境界溝領域を含むデバイスの寸法（たとえば、
長さ、幅）であり、アレイ状のデバイスのピッチを表
し、Ｎは１以上の整数である。デバイスのピッチは、隣
り合うデバイス上の対応点（たとえば、デバイス中心、
デバイス隅）の間の距離である。第２のデバイス複合体
と第２の複数の接合領域が揃えられたとき、第２のデバ
イス複合体中のデバイスは第２の複数のデバイス領域に
接合される。
【００２０】光電子装置の使用例が詳細に記載されてい
るが、本発明の実施例による方法、組立体及び装置は、
任意の適当なデバイスを使用できることに注意する必要
がある。デバイスは、受動型若しくは能動型のいずれで
もよく、適当な数の電気素子、光素子、若しくは、光電
子素子、又は、それらの適当な組み合わせを含む。適当
なデバイスの例には、ＶＳＣＥＬ、ＶＳＣＥＬドライ
バ、ＬＤ、ＬＤドライバ、光変調器、光変調器ドライ
バ、受光素子、ホログラム、表面ノーマル・カップラ
ー、受光素子増幅器、光スイッチ、光スイッチドライ
バ、フィルタ（たとえば、多数の誘電膜を使用して形成
されたフィルタ）、同調フィルタ、波長スイッチ、導波
路素子、フォトニック・クリスタル、導波路、光増幅
器、干渉計、非線形光デバイス、半導体デバイス、ミラ
ー（たとえば、マイクロミラー）、レンズ、トランシー
バーチップ、ゲーティング、ＬＳＩチップ、ＩＣチッ
プ、コンデンサ、抵抗、レジスタ、インダクタ、及び、
これらの望ましい組み合わせが含まれる。
【００２１】好ましくは、デバイスは、アクティブ層を
有する光電子デバイスを含む。好ましくは、アクティブ
層は、シリコンのような半導体と、ＧａＡｓ及びＩｎＰ
のような第３〜第５族化合物とを含み、多数の副層にわ
かれる。電極のペアは、アクティブ層へ動作的に接続さ
れる。たとえば、アクティブ層は、二つの電極の間に挿
入される。ＶＣＳＥＬのようなデバイスは、アクティブ
層からの光が電極の中を通過するように、アパーチャを
含む電極（たとえば、環状の電極）を有する。
【００２２】デバイスは、材料の小さい薄膜を含む。た
とえば、小さい薄膜は、ＴｉＯ2、ＷＯ3、ＳｉＮx、Ｓ
ｉなどの高屈性率膜を含む。別の例は、希土類金属がド
ープされたガラスの薄膜である。デバイスは、ＢＳＴ、
ＢＴＯ、ＰＬＺ、ＰＬＺＴなどの高誘電率の小さい薄膜
を含み得る。たとえば、スパッタリング、蒸着、ＣＶ
Ｄ、及び、めっきのような工程が金属層をフォーメーシ
ョン基板上に堆積させるため使用される。堆積層は、小
さい薄膜のアレイを形成するため、カッティング装置又
はエッチングによって切断される。
【００２３】デバイスは適当な形状をもつ。ある実施例
の場合、デバイスは、約６０ミクロン未満の長さと、約
６０ミクロン未満の幅とを有する。たとえば、デバイス
の長さ及び幅の寸法は、約１０ミクロン乃至約５０ミク
ロン未満である。典型的に、各デバイスの主要な表面の
形状は、正方形、四角形、若しくは、その他の多角形で
ある。
【００２４】デバイス複合体は、それぞれ、異なるデバ
イス基板へ接合される前には、アレイの中に存在する。
アレイ内の別々のデバイス複合体は同じパターンを有
し、異なるデバイス複合体に含まれるデバイスは、アレ
イ内で混合される。デバイス複合体内の隣り合うデバイ
スは、他のデバイス複合体中のデバイスによって分離さ
れる。また、デバイスアレイ内のデバイス、又は、デバ
イス複合体内のデバイスは、同種のデバイスでも、異種
のデバイスでも構わない。たとえば、デバイス複合体中
のデバイスは、全てＰＤであり、或いは、ＰＤとＶＳＣ
ＥＬの両方が含まれてもよい。さらに、デバイスアレ
イ、又は、デバイス複合体は、任意の適当な数のデバイ
スを含む。たとえば、デバイスアレイ内のデバイスの個
数、又は、デバイス複合体中のデバイスの個数は、僅か
に４個程度でも構わないが、典型的には、５０個以上で
ある。
【００２５】デバイスアレイは適当な方法で形成され得
る。たとえば、半導体デバイスのアレイは、半導体基板
に形成される。アレイ内の各半導体デバイスは、デバイ
ス境界でドライ式又はウェット式エッチングされた溝、
或いは、画線によって分離され、後で、アレイ内の半導
体デバイスを互いに切り離すため、はさみ又はレーザー
を用いて切断される。粘着性キャリア基板が切断された
アレイをキャリア基板へ移すため、切断されたアレイに
接合される。或いは、半導体デバイスは、キャリア基板
上に移した後、（キャリア基板を切断することなく）分
離若しくは切断してもよい。
【００２６】好ましくは、デバイスアレイは、フォーメ
ーション基板に形成される。フォーメーション基板は、
ウェーハを含む任意の適当な形状をなす。また、フォー
メーション基板は、アモルファス若しくは結晶体（たと
えば、半晶質、若しくは、単結晶）材料を含む任意の適
当な材料により構成される。好ましくは、フォーメーシ
ョン基板は、シリコン、又は、ＧａＡｓ及びＩｎＰのよ
うな第３〜５族の化合物材料を含む。
【００２７】好ましい実施例において、リリース層は、
デバイスアレイがフォーメーション基板に形成される前
にフォーメーション基板上に形成される。リリース層
は、適当な工程（たとえば、ＣＶＤ、ＭＯＣＶＤなど）
によって形成され、適当な材料（たとえば、半導体材
料、無機材料）を包含する。デバイスアレイが形成され
た後、アレイはリリース層を使用してフォーメーション
基板から分離される。好ましい実施例において、リリー
ス層は分解可能である。分解後、アレイはフォーメーシ
ョン基板から分離される。
【００２８】ある種の実施例では、有機ポリマー材料が
透明フォーメーション基板（たとえば、水晶又はガラ
ス）にリリース層として被覆される。リリース層は、た
とえば、エキシマレーザー、又は、ＵＶ ＹＡＧレーザ
ーを用いる照射（たとえば、ＵＶ）によって分解され、
デバイスアレイと離れる。アレイの解放後に、ポリマー
残留物がデバイスアレイに残る場合、残留物は、プラズ
マエッチング、或いは、その他の適当な工程によって除
かれる。フォーメーション基板全体を分解若しくは加工
すること（たとえば、エッチング）により、フォーメー
ション基板を除去することが可能である。一実施例で
は、デバイスアレイを保護するため、エッチング停止層
がフォーメーション基板とデバイスアレイの間に設けら
れる。或いは、裏面の研磨又はエッチングがフォーメー
ション基板を除くために使用される。場合によっては、
フォーメーション基板は完全に除去されず、部分的なフ
ォーメーション基板が薄膜デバイスの裏面に残る。
【００２９】デバイスアレイの形成後、このデバイスア
レイはキャリア基板に配置される。キャリア基板は、フ
ォーメーション基板と同じでもよいが、好ましくは、フ
ォーメーション基板とは別にされる。好ましい実施例に
おいて、デバイスのアレイは、キャリア基板に接合さ
れ、フォーメーション基板から分離される。一実施例で
は、デバイスアレイの全デバイスが、好ましくは、同時
にキャリア基板へ移される。たとえば、デバイスアレイ
は、フォーメーション基板に形成される。アレイの形成
後、キャリア基板がアレイに積層される。デバイスアレ
イとキャリア基板の間の粘着力は、デバイスアレイとフ
ォーメーション基盤の間の粘着力よりも強い。したがっ
て、デバイスアレイ中の全デバイスは、フォーメーショ
ン基板とキャリア基板が互いに分離されるときに、フォ
ーメーション基板からキャリア基板へ転写される。
【００３０】キャリア基板は、好ましくは、剛性であ
り、剛性ポリマー材料、ガラス、セラミック及び金属を
含む任意の適当な材料から製作される。キャリア基板
は、本来的に粘着性があるので、デバイスはキャリア基
板に直に接合し得る。キャリア基板が本来的には粘着性
がない場合、デバイスをキャリア基板へ接合するため、
ボンディング材料がキャリア基板に設けられる。ボンデ
ィング材料は、エポキシ又はポリイミドベースの接着材
のような接着剤、及び／又は、ブラックワックス、石油
ゼリー、ワセリン、及び、アピエゾン Ｗのような変形
可能材料を含む。感圧接着剤をボンディング材料として
使用できる。ボンディング材料は、キャリア基板表面に
連続的な層又は不連続的な層として設けられる。不連続
なボンディング層は、たとえば、新しいデバイスアレイ
を形成すべく、デバイスアレイ中のデバイスを選択的に
接合し、除去するために望ましい。
【００３１】好ましい実施例において、デバイスは、エ
ピタキシャル・リフトオフ（ＥＬＯ）工程のようなリフ
トオフプロセスを用いてフォーメーション基板から分離
される。典型的なリフトオフプロセスにおいて、デバイ
スアレイは、フォーメーション基板上のリリース層に形
成される。リリース層は、たとえば、ＡｌxＧａl-xのよ
うなエッチング可能な材料により構成される。Ｘは、０
からｌまでの値をとる。溝が隣接したデバイスの間に形
成されるので、隣接したデバイスの横方向エッジは互い
に接触しない。デバイスは、溝が形成された後、リリー
ス層に取り付けられたままである。次に、リリース層
は、基板とデバイスの間のコネクションを切断するため
エッチングされ、これにより、デバイスはフォーメーシ
ョン基板から分離される。
【００３２】以下、図３（ａ）乃至図３（ｄ）を参照し
てＥＬＯ工程の一例について説明する。図３（ａ）を参
照するに、リリース層１１がフォーメーション基板１３
に形成される。フォーメーション基板１３は、結晶性リ
リース層１１の成長を促進する結晶性（たとえば、単結
晶）表面を有する。たとえば、フォーメーション基板１
３は、単結晶ＧａＡｓ基板である。リリース層１３は、
好ましくは、ＡｌＡｓのようなエッチング可能及び／又
はエピタキシャル材料を含み、フォーメーション基板１
３上で成長させられる。ゾル−ゲル、ＭＢＥ、ＣＶＤ
（たとえば、ＭＯＣＶＤ）、ＰＶＤ、若しくは、ＯＭＶ
ＰＥを含む適当な工程は、リリース層１１を形成するた
め使用され得る。リリース層１１の形成後、デバイスア
レイを含むデバイス層１２がリリース層１１の上に形成
される。デバイス層１２と、デバイスアレイ内の各デバ
イスは、エピタキシャルＧａＡｓ及びＡｌxＧａl-xＡｓ
（０＜ｘ＜ｌ）を含む１層以上の副層のような１層以上
の材料の副層を含む。デバイスアレイが形成された後、
溝１５が、隣接したデバイス１６を互いに分離させるた
め、オプション的にリリース層１１を通してデバイス層
１２に形成される。この点に関して、溝１５の深さは、
デバイス１６の厚さ以上（たとえば、約３ミクロン以
上）である。溝１５の形成後、隣接したデバイス１６の
横方向エッジは、互いに接触せず、デバイス１６はフォ
ーメーション基板１３に取り付けられたままである。デ
バイス１６は、次に、好ましくは、ブラックワックスの
ようなボンディング材を用いてキャリア基板１４に接合
される。一実施例において、キャリア基板１４は、デバ
イス１６のアレイに積層され、或いは、デバイス１６の
アレイは、キャリア基板１４に積層される。リリース層
１１は、デバイス１６とフォーメーション基板１３の間
の物理的コネクションを切断するため、横方向にエッチ
ングされる。たとえば、図３（ｃ）に示された構造体
は、フッ化水素酸（ＨＦ）浴のようなエッチング液に晒
される。ＨＦ浴中に、ＨＦはＡｌＡｓリリース層を横方
向にエッチングする。横方向エッチングの結果として、
図３（ｄ）に示されるように、デバイス１６は、フォー
メーション基板１３から分離すると共に、キャリア基板
１４には取り付けられたままである。
【００３３】アレイをフォーメーション基板から分離す
るため、リリース層によるリフトオフプロセスを使用す
ることにより多数の利点が得られる。たとえば、リリー
ス層によるリフトオフプロセスを使用することによっ
て、フォーメーション基板１３は、付加的なデバイスア
レイを形成するため再利用可能である。単結晶ＧａＡｓ
ウェーハのようなフォーメーション基板は、非常に高価
になる。そのため、付加的なデバイスアレイを製造する
際にフォーメーション基板を再利用することによって、
製造コストを下げることが可能である。
【００３４】リリース層を使用するエピタキシャル・リ
フトオフ工程は、上述の通り、好ましい工程であるが、
フォーメーション基板全体をエッチングすることにより
フォーメーション基板を除去することが可能である。こ
の場合、リリース層１１は、たとえば、エッチング停止
層である。次に、フォーメーション基板１３の全体がエ
ッチングされる。裏面研磨及び裏面エッチングは、基板
を薄膜化し、基板を取り除くため使用される。
【００３５】キャリア基板１４上のデバイスアレイは、
別のデバイス基板へ転写可能な適当な数のデバイス複合
体を含む。アレイ内のデバイス複合体の数は、典型的
に、処理されるデバイス基板の数と一致する。たとえ
ば、図３（ｅ）に示されたアレイ５０において、第１の
複数のデバイスａ（たとえば、デバイス１ａから９ａ）
は、第１のデバイス基板へ転写され、第２の複数のデバ
イスｂは第２のデバイス基板へ転写され、第３の複数の
デバイスｃは第３のデバイス基板へ転写され、以下同様
である。別のデバイス複合体によって形成されたパター
ンは、接合先の異なるデバイス基板上のデバイス領域パ
ターンに対応する。この点に関して、各デバイス複合体
内のデバイスは、所定のパターンで配置される。たとえ
ば、図３（ｅ）を参照するに、第１の複数のデバイスａ
と、第２の複数のデバイスｂは、それぞれ、同じパター
ンで配置された９個のデバイスを有する。好ましくは、
特定のデバイス複合体内の少なくとも一つのデバイス
は、同じデバイス複合体内の他のデバイスから隔離さ
れ、異なるデバイス複合体内のデバイスは、アレイ内で
入り混じる。たとえば、図３（ｅ）に示されるように、
第１の複数のデバイス中のデバイス１ａ〜９ａの各デバ
イスは、相互に離間している。また、同図に示されるよ
うに、デバイス複合体内の隣接したデバイス（たとえ
ば、デバイス１ａ及び２ａ）は、他のデバイス複合体か
ら一つ以上のデバイス（たとえば、１ｂ、１ｃ）によっ
て分離される。各デバイス複合体中のデバイスを空間的
に分離することにより、デバイスは、キャリア基板のサ
イズを増大させることなく、デバイス基板のより広い領
域に亘って配置される。
【００３６】デバイスアレイ５０は、多数のデバイスグ
ループを含む。各グループは、典型的に、デバイスアレ
イ内のデバイスのクラスタである。たとえば、図３
（ｅ）に示されるように、デバイスアレイ５０は、”
１”から”９”までのラベルを付けられた９種類のデバ
イスのグループを含む。アレイ５０内の各デバイスグル
ープは、別々のデバイス複合体からの少なくとも一つの
デバイスを含む。図３（ｅ）に示されたアレイ５０の場
合、９種類の各デバイスグループは、デバイス複合体ａ
乃至ｉの各デバイス複合体からの少なくとも一つずつの
デバイスを含む。
【００３７】アレイ５０内のデバイスグループは、適当
な寸法若しくはピッチを有する。グループのピッチは、
隣接したグループ上の対応した点間（たとえば、コーナ
ー対コーナー、中心対中心）の距離である。たとえば、
図３（ｅ）を参照するに、アレイ５０内の各デバイス１
６は、４０ミクロン×４０ミクロンの平面的寸法を有す
る。アレイ５０内の各デバイスグループは、１２０ミク
ロンの寸法Ｐｘと、１２０ミクロンの寸法Ｐｙとを有す
る。図３（ｅ）に示されるように、各寸法Ｐｘ及びＰｙ
は、三つのデバイス１６のエッジによって形成された距
離に実質的に一致する。本例の場合に、各デバイスグル
ープは、正方形であり、デバイスグループのピッチは、
４０ミクロン×４０ミクロンのデバイスに対し、約１２
０ミクロンである。デバイスは、デバイス境界領域に溝
が形成されるので、寸法が僅かに小さくなる場合があ
る。
【００３８】一実施例において、一部のデバイスグルー
プは、第１のタイプのデバイスを含み、他のグループは
別のタイプのデバイスを含む。たとえば、図３（ｅ）を
参照するに、グループ２、４、６及び８は、ＰＤを有
し、グループ１、３、５、７及び９は、ＶＣＳＥＬを有
する。ラベルａが付されたデバイス複合体内のデバイス
がデバイス基板に接合されるとき、グループ１から９ま
での各グループからのデバイス（たとえば、デバイス１
ａ、２ａ、３ａ、４ａ、５ａ、６ａ、７ａ、８ａ及び９
ａ）は除去される。接合されたデバイスは、ＰＤとＶＣ
ＳＥＬの両方を含む。デバイス基板上へのデバイスの配
置は、ＰＤの場所が最終的にデバイス基板に配置される
チップの入力端子に対応し、ＶＣＳＥＬの場所が出力端
子に対応するように行われる。
【００３９】デバイスがフォーメーション基板から分離
され、キャリア基板へ転写された後、デバイスは一つ以
上のデバイス基板へ転写され得る。図３（ｆ）及び３
（ｇ）を参照するに、キャリア基板１４上の第１の複数
のデバイス１６（ａ）は、第１のデバイス基板１７
（ａ）上のデバイス領域１８（ａ）と並べられる。位置
合わせされた後、キャリア基板１４は、下方向へ移動
し、第１のデバイス複合体１６（ａ）は、デバイス領域
１８（ａ）上のボンディング材料１９（ａ）と接触し、
接合する。好ましくは、第１のデバイス複合体１６
（ａ）をデバイス基板１７（ａ）に接合するため、均等
な圧力がキャリア基板１４へ加えられる。第１のデバイ
ス複合体１６（ａ）がデバイス領域１８（ａ）に接合し
た後、キャリア基板１４は上方向へ移動し、デバイス基
板１７（ａ）から離れ、第１のデバイス複合体１６
（ａ）をデバイス基板１７（ａ）に残す。アレイ内の他
のデバイスは、他のデバイス基板への転写のため、キャ
リア基板１４上に留められ得る。各デバイス領域１８
（ａ）とデバイス１６（ａ）の間の接合強度は、好まし
くは、デバイス１６（ａ）とキャリア基板１４の間の接
合強度よりも強く、その結果として、キャリア基板１４
は、デバイス１６（ａ）から分離され、一方、他のデバ
イスはデバイス基板１７（ａ）に残される。
【００４０】図３（ｈ）に示されるように、第１の複数
のデバイスが除去された多数の空き領域１０がデバイス
アレイ５０内に存在する。アレイ５０内の他のデバイス
１６は、他のデバイス基板への転写のためキャリア基板
に残される。図３（ｉ）に示されるように、第１の複数
のデバイス１６（ａ）は、第１のデバイス基板１７
（ａ）上のボンディング材料１９（ａ）とデバイス領域
１８（ａ）のパターンに対応したパターンでデバイス基
板１７（ａ）に設けられる。デバイス領域と、デバイス
領域に設けられたデバイス１６（ａ）のピッチ（たとえ
ば、Ｐ）は、（溝領域を含む）アレイ５０内のデバイス
グループの寸法、又は、デバイスアレイ５０内のデバイ
スグループのピッチ（たとえば、Ｐｘ若しくはＰｙ）と
実質的に一致する。
【００４１】上述の通り、デバイス領域は、デバイスが
接合されるデバイス基板上の場所であり、ボンディング
材料はデバイス領域毎に離散的に堆積される。例示の目
的のため、ボンディング材料が堆積し、図示されたデバ
イス領域は、載置されるデバイスに対応した平面的寸法
を有する。しかし、ボンディング材料堆積物及びデバイ
ス領域の形状と寸法は、図示された実施例には限定され
ないことに注意する必要がある。
【００４２】適当なボンディング材料がデバイス領域に
設けられる。ボンディング材料は、ポリマー接着剤（た
とえば、エポキシ、ポリイミド、ソフトベークドポリマ
ー堆積物、ボンディングシート材料、若しくは、アンダ
ーフィル材料）、又は、金属材料を含む。好ましい金属
材料には、はんだ接合可能な材料及び拡散接合可能な材
料が含まれる。たとえば、金属ボンディング材料には、
Ｉｎ、Ｓｎ、ＩｎＳｎ、Ｚｎ、Ａｕ、Ｃｕ、或いは、
０．５ミクロンのＳｎと３ミクロンのＡｕとの化合物の
ような金属の化合物構造体が含まれる。デバイスが金属
に接合されたとき、デバイス領域上の金属をデバイスに
堅固に接合するため、ある程度の熱及び／又は圧力が使
用される。典型的な拡散工程において、ＩｎＳｎは、約
１５分間以上に亘り約１８０℃以上でＡｕに拡散接合さ
れる。ボンディング材料は、適当な方法でデバイス基板
上に堆積される。たとえば、金属ボンディング材料は、
フォトリソグラフィー技術と、スパッタリング、電気め
っき、真空蒸着及び印刷のような金属堆積工程との組み
合わせを用いて塗布される。
【００４３】好ましくは、ボンディング材料は、熱硬化
性若しくは熱可塑性の接着剤のようなフィルド又はアン
フィルドポリマー接着材料を含む。接着材料は、デバイ
スをより低温（実質的に環境温度）でデバイス基板へ接
合させることができる。例示的には、複数のデバイスが
デバイス領域のポリマー接着剤の上に配置された後、接
着剤は、低温でソフトベーク及び／又は硬化させられる
ので、デバイス領域とデバイスの間の接着は、デバイス
とキャリア基板の間の接着よりも強い。キャリア基板が
引き離され、デバイスがキャリア基板から分離されたと
き、デバイスはデバイス領域に保持される。他の実施例
の場合、デバイスをデバイス基板に接合するため加熱は
不要である。
【００４４】ボンディング材料が金属を含む場合、デバ
イスは別の金属（たとえば、金）を含み、デバイス領域
の金属がその金属に接合する。デバイスの金属は、電極
でもよく、特に、ＶＣＳＥＬ又はＰＤのようなデバイス
用の電極である。デバイス金属が金属被覆デバイス領域
に接合するとき、電気的コネクションがデバイスとデバ
イス基板との間に形成される。
【００４５】デバイス上の金属と、デバイス領域上の金
属は、たとえば、拡散ボンディングプロセスを含む適当
なプロセスを用いて接合される。拡散プロセスにおい
て、デバイスとデバイス領域の間の拡散接合は強く、キ
ャリア基板はデバイスから分離され、デバイスがデバイ
ス基板に残される。Ｔｉ及びＮｉのような拡散バリアメ
タルは、デバイスの接合中に、（たとえば、デバイスの
アクティブ領域への）望ましくない金属拡散の可能性を
減少させるためデバイスに使用される。デバイスが金属
被覆される場合、金属は適当な時間にデバイス上に被覆
される。たとえば、デバイスの露出面は、デバイスがフ
ォーメーション基板からリフトオフされた後に、及び／
又は、デバイスがキャリア基板に転写された後に金属で
被覆される。
【００４６】ある種の場合に、加熱は、デバイスアレイ
のキャリア基板への接着を弱めると同時に、デバイスア
レイのデバイス基板への接着を高めるために使用され
る。たとえば、キャリア基板上のボンディング材料がブ
ラックワックス又は熱可塑性接着剤である場合、キャリ
ア基板上のデバイス複合体中のデバイスは、デバイス基
板上のデバイス領域に配置される。次に、この結合体は
加熱される。加熱中、キャリアとデバイスの間の接着力
は、ブラックワックスが流動化すると共に弱まる。同時
に、たとえば、デバイスとデバイス基板の間に形成され
た接合が拡散接合である場合に、デバイスとデバイス基
板の間の接着性が強まる。他の実施例において、キャリ
ア基板が透明（たとえば、水晶基板若しくはガラス基
板）である場合、デバイス複合体は、選択的に放射線
（たとえば、ＩＲ、ＵＶ）を、基板を通してデバイス複
合体へ与えることによって、キャリア基板から分離され
る。たとえば、ＵＶ−レーザーは、キャリア基板の裏面
からデバイス複合体中のデバイスに対応したボンディン
グ材料の選択的領域へ照射される。ボンディング材料は
分解し、デバイスをキャリア基板から外し、デバイスを
デバイス基板へ転写する。
【００４７】ボンディング材料が好ましくはデバイス領
域に堆積される間、ボンディング材料はデバイス領域に
含まれる必要がない。一実施例では、デバイス基板上の
デバイス領域は、ボンディング材料を含有しない。ボン
ディング材料は，キャリア基板上のデバイスへ選択的に
加えられる。ボンディング材料で被覆されたデバイス
は、デバイス基板に配置される。他の実施例の場合、デ
バイスは、ファンデルワールス力によってデバイス基板
へ接着する。ファンデルワールス力による転写の信頼性
を高めるため、デバイス基板の表面に表面処理を施すこ
とが有効である。たとえば、分子層吸着プロセス、ラン
グミュア・ブロジェット・プロセス、又は、分子層デポ
ジション（ＭＬＤ）によって製作されたプレボンディン
グ層が有用である。しかし、デバイスを接合するためフ
ァンデルワールス力を使用することは、デバイスをデバ
イス基板へ接合するためボンディング材料又は他の金属
が必要とされない点で好ましい。
【００４８】一実施例において、異種のデバイスタイプ
を有する種々のデバイス複合体は、異なるキャリア基板
を用いて一つのデバイス基板に配置される。たとえば、
第１のキャリア基板は、第１のタイプの第１の複数のデ
バイスをデバイス基板に配置するため使用される。次
に、第２のキャリア基板は、第２のタイプの第２の複数
のデバイスをデバイス基板に配置するため使用される。
熱がデバイスをデバイス基板へ接合するため使用される
とき、デバイス接合温度は、順番に接合されるデバイス
複合体に関して順番に低下する。たとえば、デバイスを
デバイス基板に拡散接合するとき、連続的なデバイス複
合体上のデバイス金属と、連続的なデバイス基板上のデ
バイス領域の金属は、両方の金属を接合するため必要と
される温度が後続のデバイス複合体接合手順に対し順番
に低下するように選択される。処理温度は、他の実施例
の場合、連続的に低下させる必要はない。たとえば、一
実施例において、連続的なデバイス複合体は、全てのデ
バイス複合体に対して実質的に同じ処理温度を用いてデ
バイス基板へ接合される。たとえば、一部の拡散接合
は、形成後に安定である。連続的なデバイス複合体への
付加的な加熱は、デバイス基板と、既に基板に接合され
たデバイスの間の接合強度に影響を与えない。
【００４９】他の実施例において、はんだがデバイス領
域に堆積される。順番に接合されるデバイス複合体のた
めのはんだは、先行して接合されたデバイス複合体のた
め使用された、はんだよりも低いリフロー温度を有す
る。後続のデバイス複合体に対してより低い接合温度を
使用することは、先に接合されたデバイス複合体が、た
とえば、形成済みの接合部の再溶融のために接合しなく
なることを防止する。
【００５０】別の実施例では、処理温度を徐々に低下さ
せる必要がない。たとえば、デバイスタイプが異なるデ
バイス複合体は、デバイス領域上のはんだ堆積物に配置
される。次に、全てのデバイスをデバイス基板へ同時に
接合するため、基板全体が加熱される。
【００５１】上述の通り、デバイス複合体は、二つ以上
のデバイス基板のデバイス領域パターンへ配置され、接
合される。この代わりに、或いは、これに加えて、デバ
イス複合体は、同じデバイス基板上のデバイス領域パタ
ーンに配置してもよい。デバイス基板は、アルミニウム
のような金属、シリコンのような半導体、水晶及びガラ
スのような無機材料、及び、ポリマー材料などを含む適
当な材料を含有する。デバイス基板は、デバイス基板上
へ配置されたデバイスに通信チャネルを提供する回路
（パッド、ライン、ビア）のような通信ライン、及び／
又は、導波路を選択的に含む。信号は、これらの通信ラ
インを介して、デバイスとの間で授受される。この点に
関して、デバイス基板の例として、チップ、光回路基
板、電気回路基板などが含まれる。通信ラインは、デバ
イスがデバイス基板上に置かれる前、又は、デバイスが
デバイス基板上に設置された後に設けられる。この点に
関して、デバイス基板は、デバイス組立体に組み込まれ
る最終的な基板である。しかし、以下で詳述するよう
に、デバイス基板は、予定されたデバイス組立体を形成
する前に取り除いてもよい。
【００５２】デバイス複合体を、異なる基板上（或い
は、同じデバイス基板上の別の部分）のキャリア基板に
アレイ状に配置するとき、キャリア基板は、異なるデバ
イス複合体を異なるデバイス基盤上のデバイス領域と位
置合わせさせるため、平面上の方向（たとえば、ｘ方向
又はｙ方向）へ距離ｄ、或いは、距離ｄの整数倍（たと
えば、ｄ×Ｎ、但し、Ｎは１以上の整数）だけ移動され
得る。図３（ｅ）に示されたアレイ５０の場合に、キャ
リア基板は、ａからｉまでのラベルを有する９種類のデ
バイス複合体を９通りのデバイス基板（又は、デバイス
基板の一部）に夫々配置するため、距離ｄずつ９回に亘
ってシフトされる。この距離ｄは、アレイ内の（境界溝
領域を含む）一つのデバイスの寸法に一致するか、及び
／又は、デバイスアレイ内のデバイスのピッチと一致す
る。たとえば、距離ｄは、（境界溝領域を含む）デバイ
スの長さ又は幅と実質的に一致する。アレイ内のデバイ
スの長さと幅が一致する場合、デバイスのピッチは、デ
バイス長及びデバイス幅と実質的に一致する。たとえ
ば、アレイ内の全てのデバイスが、（境界溝領域を含め
て）３０ミクロンの幅と、３０ミクロンの長さを有する
場合、デバイスピッチも３０ミクロンである。キャリア
基板は、先行のデバイス複合体が接合されたときのキャ
リア基板の位置に関して、ｘ方向若しくはｙ方向へ３０
ミクロンの距離だけ移される。
【００５３】他の実施例において、アレイ内のデバイス
が３０ミクロンの幅と、５０ミクロンの長さとを有する
場合（この場合、隣接したデバイスのピッチは、５０ミ
クロン又は３０ミクロンである）、キャリア基板は、次
のデバイス複合体を次のデバイス基板上の次のデバイス
複合体と位置合わせさせるため、５０ミクロン又は３０
ミクロンだけ移される。
【００５４】第１の複数のデバイスがデバイス基板へ配
置された後、更なる複数のデバイスが他のデバイス基板
へ配置され、接合される。たとえば、図３（ｊ）及び３
（ｋ）を参照するに、第２のデバイス基板１７（ｂ）
は、第２のデバイス基板１７（ｂ）上のボンディング材
料１９（ｂ）及びデバイス領域１８（ｂ）が、先行のボ
ンディング手順における第１のデバイス基板１７（ａ）
上のボンディング材料１９（ａ）及びデバイス領域１８
（ａ）と同じ位置になるように配置され得る。キャリア
基板１４は、第２のデバイス基板１７（ｂ）に配置さ
れ、先行のキャリア基板１４の接合位置から距離ｄだけ
シフトされ、次に、第２の複数のデバイス１６（ｂ）を
デバイス領域１８（ｂ）上のボンディング材料１９
（ｂ）へ接合するため、第２のデバイス基板１７（ｂ）
の方へシフトされる。
【００５５】第２の複数のデバイス１６（ｂ）が第２の
デバイス基板１７（ｂ）へ接合された後、第３のデバイ
ス１６（ｃ）が第３のデバイス基板１７（ｃ）へ接合さ
れる。デバイス領域１８（ｃ）及びその上のボンディン
グ材料１９（ｃ）は、前のボンディング材料堆積物１９
（ａ）、１９（ｂ）、並びに、前のデバイス領域１８
（ａ）、１８（ｂ）と同じ位置でもよい。キャリア基板
１４は、第３のデバイス基板１７（ｃ）の上に設けら
れ、先行のキャリア基板１４の接合位置からさらに距離
ｄだけシフトされ、すなわち、第１の複数の基板１６
（ａ）が接合されたときのキャリア基板の位置合わせさ
れた位置から距離２ｄだけシフトされる。次に、キャリ
ア基板１４は、第３の複数のデバイス１６（ｃ）をデバ
イス領域へ接合するため、第３のデバイス基板１７
（ｃ）に向かって移される。このプロセスは、全てのデ
バイス複合体が夫々のデバイス基板に接続されるまで繰
り返し実施され、アレイをｘ方向若しくはｙ方向へ移動
させる。
【００５６】このような態様でのデバイス組立体の形成
は、多数の効果を奏する。たとえば、多数のデバイスが
一体として操作されるので、１回の手順で位置合わせさ
せることができ、１回の手順でデバイス基板上に配置さ
れる。また、複数のデバイスがまとめて位置合わせさせ
られるので、複数のデバイスをデバイス基板へ配置する
ため必要とされる位置合わせ手順の回数が減少する。た
とえば、図３（ｅ）を参照するに、８１個のデバイスを
別々に操作し、９個のデバイス基板へ位置合わせ、接合
するのではなく、８１個の全デバイスが、９回の位置合
わせ及び接合手順で９個のデバイス基板に位置合わせ、
接合される。従来のプロセスと比較すると、位置合わせ
及び接合手順の回数は（たとえば、８１回の位置合わせ
及び接合手順から９回まで）激減される。一実施例にお
いて，単一のデバイス組立体（したがって、デバイスア
レイ）は、１００乃至１０００個以上のデバイスを含み
得る。このように多数のデバイスを用いたデバイス組立
体を製造する際の時間及び労力の節約は、非常に重要で
ある。デバイス基板を処理する際の位置合わせ手順及び
接合手順の削減は、デバイスをデバイス基板に配置する
ための所要時間を短縮し、処理スループットを増大させ
る点が有利である。
【００５７】一実施例において、アレイ内のデバイス
は、デバイス基板に配置される前に試験される。たとえ
ば、デバイスがキャリア基板に配置された後、アレイ内
のデバイスは、試験電流をデバイスに供給することによ
って電気的に試験される。一例において、試験中に過剰
な抵抗性発熱が生じる可能性を避けるため、デバイスの
小さいグループを別個に試験することが望ましい。デバ
イス配置の前にデバイスを試験することによって、欠陥
のあるデバイスのデバイス基板への配置が回避され、最
大の歩留りが得られる。
【００５８】欠陥のあるデバイスは、試験装置を用いて
突き止められ、好ましくは、自動的に突き止められる。
欠陥デバイスの場所を含むデータは、デバイス複合体が
デバイス基板へ接合されるときに、キャリア基板を操作
するハンドリング装置のコンピュータへ入力される。ハ
ンドリング装置は、欠陥デバイスを含むデバイス複合体
を飛ばすようにキャリア基板及びデバイスを操作、若し
くは、移動する。或いは、キャリア基板は、欠陥デバイ
スを接合することなく、機能的デバイスをデバイス領域
へ選択的に接合するよう操作される。たとえば、デバイ
スアレイは、アレイ内で欠陥デバイスを判定するため、
フォーメーション基板上で試験される。ボンディング層
は、アレイ内の機能的デバイスに対応した（すなわち、
欠陥デバイスを除く）パターンでキャリア基板に形成さ
れ、機能的デバイスはキャリア基板へ転写され得る。キ
ャリア基板への転写後、デバイス複合体は、上述の方法
でデバイス基板へ転写される。欠陥デバイスが接合され
ることになっていたデバイス領域は、空き状態のままに
される。機能的デバイスを備えた第２のキャリア基板
は、機能的デバイスをこの空き状態のデバイス領域へ接
合するため使用される。
【００５９】任意の数の異なるデバイスが本発明の実施
例に従ってデバイス基板に接合される。たとえば、一実
施例によれば、異種タイプのデバイスは、異なる波長で
動作するよう適合した光デバイスである。他の例におい
て、ＶＣＳＥＬ、ＰＤ、ドライバチップ、増幅器チッ
プ、及び、他のデバイスが、ヘテロ集積デバイス組立体
を形成するため単一のデバイス基板に収容される。この
ようなデバイス組立体を形成する好ましい一方法は、図
４（ａ）〜４（ｙ）に記載されている。
【００６０】図４（ａ）及び４（ｂ）には、第１のフォ
ーメーション基板４３に形成されたデバイス４６（ａ）
のアレイが示されている。各デバイスは、（境界溝領域
を含む）寸法ｄｘ及び寸法ｄｙを有する。溝は、各デバ
イス４６（ａ）の間に形成され、デバイス４６（ａ）の
横方向エッジは互いに接触しない。図４（ｃ）及び４
（ｄ）に示されるように、アレイ中のデバイス４６
（ａ）は、第１のキャリア基板４４（ａ）に転写され、
フォーメーション基板４３から分離される。第１のキャ
リア基板４４（ａ）は、次に、第２のキャリア基板４４
（ｂ）上の領域と位置合わせされ、第２のキャリア基板
４４（ｂ）上のデバイス領域へ接合される。図４（ｆ）
及び４（ｇ）に示されるように、デバイス４６（ａ）
は、第２のキャリア基板４４（ｂ）上の新しいアレイ内
に存在する。第２のキャリア基板４４（ｂ）上のデバイ
スのアレイは、デバイスの５個のグループを有し、各グ
ループの寸法は、ＰｘとＰｙである。第２のキャリア基
板４４（ｂ）上のデバイス４６（ａ）は、図４（ｈ）及
び４（ｉ）に示されるようなデバイス基板４７へ転写さ
れる。
【００６１】図４（ｈ）及び４（ｉ）に示されたデバイ
ス基板４７は、デバイスタイプの異なる異種デバイス複
合体を受容するよう夫々適合した第１の複数のデバイス
領域４８（ａ）及び第２の複数のデバイス領域４８
（ｂ）を有する。ボンディング材料４９（ａ）及び４９
（ｂ）がデバイス領域４８（ａ）及び４８（ｂ）に設け
られる。本例において、デバイス領域４８（ａ）及び４
８（ｂ）は、相互に規則的な形で配置されているが、第
１のデバイス領域４８（ａ）及び第２のデバイス領域４
８（ｂ）は、不規則に出現してもよい。たとえば、複数
の第２のデバイス領域４８（ｂ）は、図４（ｈ）に示さ
れている場所から任意の距離でシフトさせてもよく、そ
の結果として、デバイス基板４７上のデバイス領域４８
（ａ）及び４８（ｂ）は、不規則に配置されているよう
に見える。
【００６２】図４（ｊ）に示されるように、第２のキャ
リア基板４４（ｂ）上の第１の複数のデバイス４６
（ａ）は、デバイス基板４７上の第１の複数のデバイス
領域４８（ａ）と位置合わせされ、接合される。図４
（ｌ）を参照するに、デバイスが第２のキャリア基板４
４から分離された後、第２のキャリア基板４４に残され
たデバイスは、第１の複数のデバイス領域４８（ａ）と
類似したパターンのデバイス領域を有する他のデバイス
基板（或いは、同じデバイス基板の他の部分）へ接合さ
れる。たとえば、キャリア基板４４（ｂ）は、連続的な
デバイス基板に対し、距離ｄｘ又はｄｙずつシフトされ
る。図４（ｋ）に示されるように、デバイス４６（ａ）
がデバイス基板４７へ接合された後、デバイス基板４７
上の第２の複数のデバイス領域４８（ｂ）は、第１のデ
バイス複合体４６（ａ）内のデバイスとは別のタイプの
引き続き配置されるデバイスを自由に受容する。
【００６３】第１のデバイス複合体がデバイス基板へ接
合された後、第２の複数のデバイスがデバイス基板上の
第２の複数のデバイス領域へ接合される。図４（ｍ）及
び４（ｎ）には、第２のフォーメーション基板５３上の
第２のデバイス４６（ｂ）のアレイが示されている。各
デバイス４６（ｂ）は、（境界溝領域を含む）寸法ｄｘ
及びｄｙを有する。溝は、各デバイス４６（ｂ）の間に
形成されるので、デバイス４６（ｂ）の横方向エッジは
互いに接触しない。図４（ｏ）及び４（ｐ）に示される
ように、第２のデバイスアレイ中のデバイス４６（ｂ）
は、第３のキャリア基板５４（ａ）へ転写され、フォー
メーション基板５３から分離される。図４（ｑ）に示さ
れるように、第３のキャリア基板５４（ａ）は、第４の
キャリア基板５４（ｂ）の領域と位置合わせされ、複数
のデバイス４６（ｂ）が第４のキャリア基板５４（ｂ）
の領域に配置される。図４（ｓ）及び４（ｔ）に示され
るように、デバイス４６（ｂ）は、新たに形成されたア
レイである。デバイスは、第４のキャリア基板５４
（ｂ）上の４グループに存在する。各グループは、四角
形であり、寸法Ｐｘと寸法Ｐｙを有する。多数の空き領
域４９が第４のキャリア基板５４（ｂ）上に存在する。
【００６４】第４のキャリア基板５４（ｂ）上のデバイ
ス４６（ａ）は、次に、デバイス基板４７へ転写され
る。第４のキャリア基板５４（ｂ）上のデバイス４６
（ｂ）は、デバイス基板４７上で利用可能なデバイス領
域４８（ｂ）と位置合わせされ、ボンディング材料堆積
物４９（ａ）、４９（ｂ）を用いてデバイス領域へ接合
される。第４のキャリア基板５４（ｂ）上の空き領域４
９は、デバイス基板４７上の他のデバイス４６（ｂ）か
ら妨げられることなく、第２の複数の領域４６（ｂ）を
デバイス基板４７に接合させることができる。デバイス
４６（ｂ）が第２の複数のデバイス領域４８（ｂ）に設
けられた後、第４のキャリア基板５４（ｂ）はデバイス
４６（ｂ）から分離される。図４（ｇ）に示されるよう
な得られた構造体は、デバイス基板４７と、第１の複数
のデバイス４６（ａ）及び第２の複数のデバイス４６
（ｂ）とを含む。第１のデバイス複合体及び第２のデバ
イス複合体におけるデバイス４６（ａ）及び４６（ｂ）
は、異なるデバイスタイプでも構わない。たとえば、第
１の複数のデバイス４６（ａ）は受光素子でもよく、一
方、第２の複数のデバイス４６（ｂ）はＶＳＣＥＬデバ
イスでもよい。他の例において、第１の複数のデバイス
４６（ａ）は、λ１で動作可能なＶＳＣＥＬを含み、第
２の複数のデバイス４６（ｂ）は、λ２で動作可能なＶ
ＣＳＥＬを含む。
【００６５】第１のキャリア基板４４（ａ）には、デバ
イスが第２のキャリア基板４４（ｂ）へ転写された後、
多数のデバイスが残される。第１のキャリア基板４４
（ａ）に残されたデバイスは、第２のキャリア基板４４
（ｂ）と同種の動作を実行するため、別のキャリア基板
（図示しない）へ転写することが可能である。同様に、
第３のキャリア基板５４（ａ）から第４のキャリア基板
５４（ｂ）へデバイスを転写した後、多数のデバイスが
第３のキャリア基板５４（ａ）に残る。第３のキャリア
基板５４（ａ）に残されたデバイスは、第４のキャリア
基板５４（ｂ）と同種の動作を実行するため、別のキャ
リア基板（図示しない）へ転写することが可能である。
【００６６】上記並びにその他のデバイス転写に関する
実施例は、特に、材料節約及びプロセス効率の点で、デ
バイスのタイプの種類数が増加すると共に重要になる。
たとえば、３種類のタイプのデバイスがデバイス組立体
に統合される場合、これらの異種タイプのデバイスをデ
バイス基板に配置するため多数の異なるキャリア基板を
使用することが可能である。
【００６７】他の実施例において、各デバイスは、デバ
イス基板の単一デバイス領域に配置され得る素子の組み
合わせにより構成される。例示的な実施例は、図５
（ａ）乃至５（ｑ）を参照して説明される。図５（ａ）
乃至５（ｑ）に示された光フィルタ、導波路などの形成
に関する詳細事項は、米国特許出願第０９／２９５，４
３１号、０９／２９５，８１３号、及び、０９／２９
５，６２８号に記載されているので、ここでは、これ以
上の説明を加えない。
【００６８】図５（ａ）において、ＶＣＳＥＬ（又はＰ
Ｄ）６７を含む光電子層６４は、フォーメーション基板
６３の上に形成される。ＶＣＳＥＬ６７の形成後、導波
路層６５が光電子層６４の上に堆積される。導波路素子
６８は、導波路層６５から形成され、光フィルタ６６
は、複数の光電子デバイス６９を形成するため導波路素
子６８の上に形成される。光電子デバイス６９の光フィ
ルタ６６は、波長λ１の光をフィルタリングする。光フ
ィルタ６６は、フォトリソグラフィー、レーザー融除、
鋳造、或いは、その他の適当な方法を用いて形成され
る。フィルタ６６の形成後、ＶＣＳＥＬ６７と対応した
光電子デバイス６９を互いに分離するため溝が形成され
る。次に、光電子デバイス６９は、第１のキャリア基板
７１上の接着層７２に接合される。第１のキャリア基板
７１は、光電子デバイス６９をフォーメーション基板６
３から分離するため持ち上げられる。たとえば、図５
（ｅ）に示された構造体は、各ＶＣＳＥＬ６７の下側に
設けられたリリース層部分（図示しない）をエッチング
するためエッチング浴に浸漬される。図５（ｆ）に示さ
れるように、エッチング後、フォーメーション基板６３
とＶＣＳＥＬ６７の間の物理的コネクションは、光電子
デバイス６９がフォーメーション基板６３から分離され
えるように切断される。
【００６９】オプション的に、光電子デバイス６９は、
デバイス基板へ設置される前に、他のキャリア基板へ転
写される。たとえば、図５（ｇ）に示されるように、光
電子デバイス６９は、第２のキャリア基板７３上の接着
層７４へ接合される。次に、第２のキャリア基板７３上
の光電子デバイスのアレイの範囲内で選択された光電子
デバイス６９は、第３のキャリア基板７６上の不連続接
着層７７へ接合される。図５（ｉ）に示されるように、
選択された光電子デバイス６９は、光電子デバイス６９
の新しいアレイを形成するため第３のキャリア基板７６
上に配置される。光電子デバイス６９は、上述の方法で
一つ以上のデバイス基板へ転写される。たとえば、図５
（ｊ）及び５（ｋ）に示されるように、複数の光電子デ
バイス６９は、第１のデバイス基板９６上の第１の複数
のデバイス領域に設けられた第１の複数のボンディング
領域９５（ａ）と位置合わせされ、接合される。
【００７０】光電子デバイス６９は、第１の方向に予め
選択された波長（たとえば、λ１）の光信号を供給する
ように配置される。次に、図５（ｌ）及び５（ｍ）に示
されるように、光電子デバイス７０は、デバイス基板９
６上の複数のデバイス領域に設けられた第２の複数のボ
ンディング領域９５（ｂ）へ転写される。光電子デバイ
ス７０は、第２の方向に予め選択された波長（たとえ
ば、λ２）の光信号を供給するように配置される。
【００７１】光電子デバイス６９、７０がデバイス基板
９６に設けられた後、光電子デバイス６９、７０との間
で光信号を伝送することができる導波路がデバイス基板
９６に形成される。図５（ｎ）に示されるように、アン
ダークラッド層１０１がデバイス基板９６の上に形成さ
れ、コア層１０２がアンダークラッド層１０１の上に形
成される。次に、図５（ｏ）に示されるように、オプシ
ョン的なオーバークラッド層１０３が、コアパターンの
形成後にコア層１０１の上に形成される。図５（ｎ）〜
５（ｑ）に示されるように、導波路構造体の一部の乱れ
は、デバイス境界領域の近傍に存在する。このような乱
れは、コア層及びクラッド層を形成するため気相成長法
を使用することによって低減される。気相成長法の例に
は、蒸着ポリマライゼーション法、ＣＶＤ、分子ビーム
成長法（ＭＢＤ）、分子層成長法（ＭＬＤ）などが含ま
れる。
【００７２】光電子デバイス６９、７０の表面は金属被
覆される。たとえば、図５（ｐ）に示されるように、メ
タライゼーション処理中にクラッド層及びコア層のサポ
ートを行うため、一時的基板９９が上方クラッド層１０
３の上面に取り付けられ、デバイス基板９６は形成され
た組立体から分離される。次に、光電子デバイス６９、
７０の底部が適当な方法（たとえば、電気めっき、スパ
ッタリングなど）で金属被膜される。メタライゼーショ
ン後、一時的基板９９が取り除かれる。必要に応じて、
一時的基板９９は、デバイス組立体が他の基板又は層へ
連結された後に取り外してもよい。形成されたデバイス
組立体は、図５（ｑ）に示されている。このデバイス組
立体は、たとえば、λ１とλ２の異なる波長に対し、波
長マルチプレクス／デマルチプレクス機能を実現する光
電子デバイス６９、７０を含む。図５（ｑ）に示された
例の場合に、光は、組立体中で種々の方向に伝搬する。
しかし、光が同じ方向に伝搬するように光電子デバイス
６９、７０を設置することが可能である。本例の場合
に、光電子デバイス６９、７０は、カスケード状に並べ
られ、案内された光波の波長増加／減少機能を実現す
る。他の実施例の場合、光電子デバイス６９、７０は、
フォトニック・クリスタルを含むスタックコンポーネン
トを包含する。これらのスタックコンポーネントはフィ
ルタとして使用される。
【００７３】以下、図６（ａ）から６（ｈ）を参照し
て、デバイス組立体を形成するため使用される他の方法
を説明する。図６（ａ）には、多数の導電パッド１２８
を有するデバイス基板１２７が示されている。導電パッ
ド１２８は、はんだ、又は、拡散接合可能な金属堆積物
のようなボンディング材料を含む。次に、一つ以上のデ
バイス１２６が既に説明した方法で導電パッド上に配置
される。デバイス１２６を導電パッド１２８に配置した
後、ポリマー材料のようなカバー材料１２１がデバイス
基板１２７に堆積され、硬化される。ポリマー材料は、
堆積させられる際に、ラミネート状シートの形態である
か、又は、液体状でも構わない。図６（ｄ）に示される
ように、カバー材料１２１は、要望次第で化学機械的研
磨プロセスを用いてプレーナー化される。多数の通信ラ
イン（たとえば、回路、導波路など）、バイア、及び、
付加的なパッド１２５がデバイス１２６に通信路を設け
るべく形成される。電気的、光学的、及び／又は、光電
子的デバイス又はライン（図示されない）を含む付加的
な層は、必要に応じてカバー材料の上にビルトアップさ
れる。
【００７４】図６（ｆ）に示されるように、デバイス基
板１２７は、形成された組立体１２９の中に含まれるべ
きではない場合、取り除かれる。必要に応じて、組立体
１２９内のデバイス１２６の下側は、デバイス基板１２
７が分離された後、金属被膜される。デバイス組立体１
２９は、光装置、電子装置、若しくは、光電子装置を形
成するため、他の組立体に接合される。たとえば、図６
（ｆ）に示されるように、導波路及び光フィルタを有す
る光基板１３０は、組立体１２９と連結される。他の例
の場合、図６（ｇ）に示されるように、光電子組立体１
２９は、ＬＳＩチップ１３１のような電気デバイスに連
結される。連結の際に、デバイス基板１２１は、デバイ
ス組立体１２９を光基板１３０若しくは電気デバイス１
３１へ積層した後に除去される。これにより、連結プロ
セス中の寸法的安定性が改善される。また、デバイス基
板１２７のため、電気デバイス１３１を使用することが
可能であり、これにより，組立体１２９を電気デバイス
１３１の上に直接ビルドアップすることができる。同様
に、デバイス基板１２７のため光基板１３０を使用する
ことが可能であり、組立体１２９を光基板１３０に直接
ビルドアップすることができる。
【００７５】本発明は、上記の詳細な実施例及びその変
形された実施例に限定されないことに注意する必要があ
る。実施例の変形及び変更は、本発明の精神及び範囲を
逸脱することなく、当業者が容易に成し得るものであ
る。また、本発明の一実施例の一つ以上の特徴的な事項
は、本発明の範囲を逸脱することなく、本発明の他の実
施例の一つ以上の解く地用的な事項と組み合わせること
が可能である。
【００７６】以上の説明に関して更に以下のような態様
が考えられる。
【００７７】（付記１） 第１の複数のデバイス及び第
２の複数のデバイスをフォーメーション基板に形成する
工程と、上記第１の複数のデバイス及び上記第２の複数
のデバイスをキャリア基板に転写する工程と、上記第１
の複数のデバイスを第１のデバイス基板上の第１の複数
のデバイス領域に配置する工程と、上記第２の複数のデ
バイスを第２のデバイス基板上の第２の複数のデバイス
領域に配置する工程と、を有する方法。
【００７８】（付記２） 上記第１の複数のデバイスを
上記第１の複数のデバイス領域へ接合する工程と、上記
第２の複数のデバイスを上記第２の複数のデバイス領域
へ接合する工程と、を更に有する項１記載の方法。
【００７９】（付記３） 上記第１の複数のデバイス領
域に設けられたボンディング材料を使用して上記第１の
複数のデバイスを上記第１の複数のデバイス領域へ接合
する工程と、上記第２の複数のデバイス領域に設けられ
たボンディング材料を使用して上記第２の複数のデバイ
スを上記第２の複数のデバイス領域へ接合する工程と、
を更に有する項１記載の方法。
【００８０】（付記４） 上記第１の複数のデバイス及
び上記第２の複数のデバイスを上記フォーメーション基
板に形成する工程の後に、上記第１の複数のデバイスの
中の各デバイスと上記第２の複数のデバイスの中の各デ
バイスを互いに分離するため溝を形成する工程を更に有
する項１記載の方法。
【００８１】（付記５） 上記第１の複数のデバイスと
上記第２の複数のデバイスは同じパターンを有する項１
記載の方法。
【００８２】（付記６） 上記第１の複数のデバイスと
上記第２の複数のデバイスは同じパターンを有し、上記
キャリア基板上の上記第１の複数のデバイスの中の少な
くとも一つのデバイスは、上記第２の複数のデバイスの
中の少なくとも二つの隣接したデバイスの間に設けられ
る、項１記載の方法。
【００８３】（付記７） 転写する工程の前に、リフト
オフプロセスを用いて上記第１の複数のデバイス及び上
記第２の複数のデバイスを上記フォーメーション基板か
ら分離する工程を更に有する項１記載の方法。
【００８４】（付記８） 転写する工程の前に、エピタ
キシャル・リフトオフプロセスを用いて上記第１の複数
のデバイス及び上記第２の複数のデバイスを上記フォー
メーション基板から分離する工程を更に有する項１記載
の方法。
【００８５】（付記９） 上記第１の複数のデバイス及
び上記第２の複数のデバイスを上記フォーメーション基
板に形成する工程は、上記第１の複数のデバイス及び上
記第２の複数のデバイスを上記フォーメーション基板上
のリリース層に形成する工程を含む項１記載の方法。
【００８６】（付記１０） 上記第１の複数のデバイス
は、波長フィルタ、ミラー、ホログラム、ゲーティン
グ、発光フィルム、フォトダイオード、ＶＣＳＥＬ、光
スイッチ、フォトニック・クリスタル、ＬＤ、受光素
子、トランシーバーチップ、ＩＣ、ＬＳＩ、光変調器、
同調フィルタ、波長スイッチ、及び、薄膜構造体の中の
少なくとも一つを含む、項１記載の方法。
【００８７】（付記１１） 上記第１の複数のデバイス
を用いてコンデンサ埋め込み型フィルムを上記第１のデ
バイス基板に形成する工程を更に有する項１記載の方
法。
【００８８】（付記１２） 上記キャリア基板は第１の
キャリア基板であり、第３の複数のデバイス及び第４の
複数のデバイスを第２のキャリア基板に設ける工程と、
上記第３の複数のデバイスを上記第１のデバイス基板上
の第３の複数のデバイス領域に配置する工程と、上記第
４の複数のデバイスを上記第２のデバイス基板上の第４
の複数のデバイス領域に配置する工程とを更に有し、上
記第１の複数のデバイス中のデバイスと上記第３の複数
のデバイス中のデバイスは、異なる動作特性を有する、
項１記載の方法。
【００８９】（付記１３） 上記キャリア基板は第１の
キャリア基板であり、第３の複数のデバイス、第４の複
数のデバイス、及び、空き領域を第２のキャリア基板に
設ける工程と、上記第１のデバイス基板上に既にあるデ
バイスが上記空き領域に置かれるように上記第３の複数
のデバイスを上記第１のデバイス基板上の第３の複数の
デバイス領域に配置する工程と、上記第２のデバイス基
板上に既にあるデバイスが上記空き領域に置かれるよう
に上記第４の複数のデバイスを上記第２のデバイス基板
上の第４の複数のデバイス領域に配置する工程とを更に
有する項１記載の方法。
【００９０】（付記１４） 第１のボンディング材料を
用いて上記第１の複数のデバイスを上記第１の複数のデ
バイス領域へ接合する工程と、第２のボンディング材料
を用いて上記第２の複数のデバイスを上記第２の複数の
デバイス領域へ接合する工程とを更に有し、上記第１の
ボンディング材料及び上記第２のボンディング材料は、
拡散接合可能金属とはんだの中の少なくとも一方を含有
する、項１記載の方法。
【００９１】（付記１５） 上記キャリア基板は第１
のキャリア基板であり、第１のボンディング材料を用い
て、上記第１の複数のデバイスを上記第１の複数のデバ
イス領域へ接合し上記第２の複数のデバイスを上記第２
の複数のデバイス領域へ接合する工程と、第３の複数の
デバイス及び第４の複数のデバイスを第２のキャリア基
板に設ける工程と、第２のボンディング材料を用いて上
記第３の複数のデバイスを上記第１のデバイス基板上の
第３の複数のデバイス領域へ接合する工程と、上記第２
のボンディング材料を用いて上記第４の複数のデバイス
を上記第２のデバイス基板上の第４の複数のデバイス領
域へ接合する工程とを更に有し、上記第１のボンディン
グ材料は上記第２のボンディング材料よりも高い接合温
度を有する、項１記載の方法。
【００９２】（付記１６） 上記第１の複数のデバイス
及び上記第２の複数のデバイスは光電子デバイスを構成
する、項１記載の方法。
【００９３】（付記１７） 上記フォーメーション基板
は結晶性である、項１記載の方法。
【００９４】（付記１８） 上記第１の複数のデバイス
及び上記第２の複数のデバイスはデバイスアレイの形に
配置され、上記デバイスアレイは、デバイスの少なくと
も二つのグループにより構成され、デバイスの各グルー
プは、上記第１の複数のデバイスの中の少なくとも一つ
のデバイスと、上記第２の複数のデバイスの中の少なく
とも一つのデバイスとを含む、項１記載の方法。
【００９５】（付記１９） 上記第１の複数のデバイス
及び上記第２の複数のデバイスはデバイスアレイの形に
配置され、上記デバイスアレイは、デバイスの少なくと
も二つのグループにより構成され、デバイスの各グルー
プは、上記第１の複数のデバイスの中の少なくとも一つ
のデバイスと、上記第２の複数のデバイスの中の少なく
とも一つのデバイスとを含み、上記第１の複数のデバイ
スを上記第１の複数のデバイス領域と位置合わせする工
程と、上記キャリア基板を上記アレイ内のデバイスの寸
法に略一致する距離だけシフトさせ、上記第２の複数の
デバイスを上記第２の複数のデバイス領域と位置合わせ
する工程とを更に有する項１記載の方法。
【００９６】（付記２０） 上記第１の複数のデバイス
及び上記第２の複数のデバイスはデバイスアレイの形に
配置され、上記デバイスアレイは、デバイスの少なくと
も二つのグループにより構成され、デバイスの各グルー
プは、上記第１の複数のデバイスの中の少なくとも一つ
のデバイスと、上記第２の複数のデバイスの中の少なく
とも一つのデバイスとを含み、デバイスの各グループの
寸法はＰｘとＰｙであり、上記第１のデバイス基板上の
少なくとも二つの隣接したデバイス領域は、Ｐｘ又はＰ
ｙと略一致する距離で分離されている、項１記載の方
法。
【００９７】（付記２１） 上記第１の複数のデバイス
中のデバイスは、ＶＣＳＥＬと受光素子を構成する、項
１記載の方法。
【００９８】（付記２２） 上記第１の複数のデバイス
中のデバイスは、異なる動作特性を有する、項１記載の
方法。
【００９９】（付記２３） 上記第１の複数のデバイス
を上記第１の複数のデバイス領域に配置する工程は、上
記第１の複数のデバイス中のデバイスを上記第１の複数
のデバイス領域に同時に配置し、上記第２の複数のデバ
イスを上記第２の複数のデバイス領域に配置する工程
は、上記第２の複数のデバイス中のデバイスを上記第２
の複数のデバイス領域に同時に配置する、項１記載の方
法。
【０１００】（付記２４） 上記第１のデバイス基板上
の上記デバイス領域は、上記第１のデバイス基板に載せ
られるべきチップの入力端子及び出力端子の場所に対応
し、上記第１の複数のデバイス及び上記第２の複数のデ
バイスは、受光素子と、受光素子増幅器と、ＶＣＳＥＬ
と、ＶＣＳＥＬドライバの中の少なくとも一つを含む、
項１記載の方法。
【０１０１】（付記２５） チップを上記第１のデバイ
ス基板へ接合する工程を更に有し、上記第１の複数のデ
バイス領域及び上記第２の複数のデバイス領域は上記チ
ップの入力端子及び出力端子に対応した場所である、項
１記載の方法。
【０１０２】（付記２６） チップを上記第１のデバイ
ス基板へ接合する工程を更に有し、上記第１の複数のデ
バイス中の少なくとも一部のデバイスは、デバイス組立
体に設けられた上記チップの入力端子又は出力端子の直
ぐ下には配置されない、項１記載の方法。
【０１０３】（付記２７） 上記第１の複数のデバイス
を上記第１のデバイス基板に配置し、上記第２の複数の
デバイスを上記第２のデバイス基板に配置した後、第１
のデバイス組立体及び第２のデバイス組立体を形成する
ため、上記第１の複数のデバイス及び上記第２の複数の
デバイスを埋め込むべく、カバー層を上記第１の複数の
デバイス及び上記第２の複数のデバイスに被覆する工程
を更に有する項１記載の方法。
【０１０４】（付記２８） 上記第１の複数のデバイス
と上記第２の複数のデバイスの中の少なくとも二つのデ
バイスは、異なる放射波長で動作的である、項１記載の
方法。
【０１０５】（付記２９） 第１の複数の導波路を上記
第１のデバイス基板に形成し、第２の複数の導波路を上
記第２のデバイス基板に形成する工程を更に有し、上記
導波路は上記第１の複数のデバイスと上記第２の複数の
デバイスの中のデバイスと繋がる、項１記載の方法。
【０１０６】（付記３０） 上記第１の複数のデバイス
及び上記第２の複数のデバイスは光フィルタを含み、少
なくとも一つの光フィルタは、複数の誘電膜若しくはフ
ォトニック・クリスタルを含む、項１記載の方法。
【０１０７】（付記３１） 上記第１の複数のデバイス
及び上記第２の複数のデバイスは、導波路素子の傾斜面
に形成されたフィルタを含む、項１記載の方法。
【０１０８】（付記３２） 上記第１のデバイス基板及
び上記第２のデバイス基板は電気回路を構成する、項１
記載の方法。
【０１０９】（付記３３） ポリマーカバー層を上記第
１の複数のデバイスの上から上記第１のデバイス基板に
堆積させる工程と、上記ポリマーカバー層をプレーナー
化する工程とを更に有する項１記載の方法。
【０１１０】（付記３４） ポリマーカバー層を上記第
１の複数のデバイスの上から上記第１のデバイス基板に
堆積させる工程と、上記第１のデバイス基板を上記第１
の複数のデバイスから取り外す工程とを更に有する項１
記載の方法。
【０１１１】（付記３５） 項１記載の方法を用いて第
１のデバイス組立体を形成する工程と、第２のデバイス
組立体を形成する工程と、上記第１のデバイス組立体及
び上記第２のデバイス組立体を含む装置を形成する工程
とを有する、装置を製造する方法。
【０１１２】（付記３６） 上記装置を形成する工程
は、上記第１のデバイス組立体と上記第２のデバイス組
立体を積層する工程を含む、項３５記載の方法。
【０１１３】（付記３７） 上記第２のデバイス組立体
はマルチチップモジュール又はチップスケールパッケー
ジである、項３５記載の方法。
【０１１４】（付記３８） 上記第１のデバイス組立体
はポリマー・スマート・ピクセルである、項３５記載の
方法。
【０１１５】（付記３９） 上記第２のデバイス組立体
はインタフェースチップ層である、項３５記載の方法。
【０１１６】（付記４０） 所定のパターン状のデバイ
スを有する多数のデバイス複合体を含むデバイスのアレ
イをキャリア基板に設ける工程と、上記デバイス複合体
を上記デバイス複合体の上記所定のパターンに対応した
所定のパターンを有するデバイス領域にそれぞれに配置
する工程とを含む、デバイス複合体をデバイス基板に配
置する方法。
【０１１７】（付記４１） ボンディング材料を用いて
上記デバイス複合体を上記デバイス基板毎のデバイス領
域へ接合する工程を更に有する項４０記載の方法。
【０１１８】（付記４２） ｄが上記アレイ内のデバイ
スの寸法又は上記アレイ内のデバイスのピッチに略一致
する距離を表し、Ｎが１以上の整数を表すとき、上記デ
バイス複合体を配置する工程の前に、上記キャリア基板
をＮ×ｄに略一致する距離だけ移動させ、上記デバイス
複合体を上記デバイス基板毎の上記デバイス領域と位置
合わせする工程を更に有する、項４０記載の方法。
【０１１９】（付記４３） 上記デバイスのアレイはデ
バイスのグループを含み、各グループは上記デバイス複
合体からの少なくとも一つずつのデバイスを含む、項４
０記載の方法。
【０１２０】（付記４４） 上記デバイスのアレイは多
数のデバイスグループを含み、各デバイスグループの寸
法はＰｘとＰｙであり、上記デバイス基板上の隣接した
デバイス領域は距離Ｐｘ又はＰｙによって分離される、
項４０記載の方法。
【０１２１】（付記４５） 上記デバイス複合体中のデ
バイスは同じパターンを有する、項４０記載の方法。
【０１２２】（付記４６） 上記デバイスのアレイを上
記キャリア基板に設ける前に、上記デバイスのアレイを
フォーメーション基板に形成する工程を更に有する、項
４０記載の方法。
【０１２３】（付記４７） 上記デバイスのアレイを上
記キャリア基板に設ける前に、上記デバイスのアレイを
半導体により構成されたフォーメーション基板に形成す
る工程を更に有する、項４０記載の方法。
【０１２４】（付記４８） 上記デバイスのアレイはデ
バイスのグループを含み、各グループは上記デバイス複
合体からの少なくとも一つずつのデバイスを含み、上記
グループは、上記デバイス基板毎の上記デバイス領域の
ピッチと略一致するピッチをアレイ内で有する、項４０
記載の方法。
【０１２５】（付記４９） 欠陥デバイスを見つけるた
め上記デバイスのアレイを試験する工程と、欠陥デバイ
スを上記デバイス基板に配置させない工程とを更に有す
る項４０記載の方法。
【０１２６】（付記５０） 上記デバイス基板毎に上記
デバイス領域によって形成されたパターンと上記デバイ
ス複合体毎に上記デバイスによって形成されたパターン
は同じである、項４０記載の方法。
【０１２７】（付記５１） チップを上記第１のデバイ
ス基板に実装する工程を更に有する項１記載の方法。
【０１２８】（付記５２） 真空蒸着プロセスを用いて
導波路を上記第１のデバイス基板に形成する工程を更に
有する項１記載の方法。
【０１２９】（付記５３） 上記第１の複数のデバイス
を上記第１のデバイス基板に配置した後、上記第１の複
数のデバイス及び上記第１のデバイス基板を含む第１の
デバイス組立体を形成する工程を更に有し、上記第１の
デバイス組立体は、ＬＳＩチップと、ＩＣチップと、光
回路と、ＣＳＰと、ＭＣＭの中の少なくとも一つを構成
する、項１記載の方法。
【０１３０】（付記５４） 上記第１の複数のデバイス
を上記第１のデバイス基板に配置した後、多数の層を上
記第１のデバイス基板にビルドアップする工程を更に有
する、項１記載の方法。
【０１３１】（付記５５） 光導波路を上記第１のデバ
イス基板に形成する工程を更に有する項１記載の方法。
【０１３２】（付記５６） 所定のパターン状のデバイ
スを有する多数のデバイス複合体を含むデバイスのアレ
イをキャリア基板に設ける工程と、上記デバイス複合体
を上記デバイス複合体の上記所定のパターンに対応した
デバイス領域の所定のパターンにそれぞれに配置する工
程とを含む、デバイス複合体をデバイス基板に配置する
方法。
【０１３３】（付記５７） 上記デバイス領域の上記所
定のパターンは、それぞれ、異なるデバイス基板に設け
られる、項５６記載の方法。
【０１３４】（付記５８） 上記デバイス領域の上記所
定のパターンは、同じデバイス基板上に存在する、項５
６記載の方法。
【０１３５】（付記５９） チップを上記第１のデバイ
ス基板に実装する工程を更に有し、上記第１のデバイス
基板上の上記デバイス領域は、上記第１のデバイス基板
に実装された上記チップの入力端子及び出力端子の場所
に対応する、項１記載の方法。
【０１３６】（付記６０） 上記第１のデバイス基板と
上記第２のデバイス基板は、ＬＳＩチップと、光回路
と、ＣＳＰと、ＭＣＭの中の少なくとも一つを構成す
る、項１記載の方法。
【０１３７】（付記６１） 上記第２のデバイス組立体
はビルドアッププロセスを用いて上記第１のデバイス組
立体に形成される、項３５記載の方法。
【０１３８】
【発明の効果】本発明によれば、除去可能基板に薄膜デ
バイスアレイを形成し、これをサポート基板に移植し、
テストした後、ファイナル基板のパッドへの選択的転写
によって、光基板、キャパシタ埋め込み回路基板を低価
格で製造することが可能になる。
【図面の簡単な説明】
【図１（ａ）】光電子装置の断面図である。
【図１（ｂ）】光電子装置の断面図である。
【図２】デバイス組立体の斜視図である。
【図３（ａ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図３（ｂ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図３（ｃ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図３（ｄ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図３（ｅ）】デバイスがデバイス基板に配置される前
のキャリア基板上のデバイスのアレイの平面図である。
【図３（ｆ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図３（ｇ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図３（ｈ）】複数のデバイスがキャリア基板から取り
外され、デバイス基板に配置された後のキャリア基板上
のデバイスのアレイの平面図である。
【図３（ｉ）】デバイス基板上の複数のデバイスの平面
図である。
【図３（ｊ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図３（ｋ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図４（ａ）】フォーメーション基板上の多数のデバイ
スの平面図である。
【図４（ｂ）】フォーメーション基板上の多数のデバイ
スの断面図である。
【図４（ｃ）】本発明の別の一実施例で使用される構造
体の断面図である。
【図４（ｄ）】本発明の別の一実施例で使用される構造
体の断面図である。
【図４（ｅ）】本発明の別の一実施例で使用される構造
体の断面図である。
【図４（ｆ）】キャリア基板上のデバイスのアレイの平
面図である。
【図４（ｇ）】図４（ｆ）に示された構造体の断面図で
ある。
【図４（ｈ）】デバイス領域を含むデバイス基板の平面
図である。
【図４（ｉ）】図４（ｈ）に示された構造体の断面図で
ある。
【図４（ｊ）】デバイス基板及びキャリア基板の断面図
である。
【図４（ｋ）】デバイス領域と、デバイス領域に接合さ
れたデバイスとを含むデバイス基板の平面図である。
【図４（ｌ）】キャリア基板及びデバイス基板の断面図
である。
【図４（ｍ）】フォーメーション基板上のデバイスのア
レイの平面図である。
【図４（ｎ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図４（ｏ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図４（ｐ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図４（ｑ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図４（ｓ）】キャリア基板上のデバイスのアレイの平
面図である。
【図４（ｔ）】図４（ｓ）に示された構造体の断面図で
ある。
【図４（ｕ）】デバイス及びデバイス領域を含むデバイ
ス基板の平面図である。
【図４（ｖ）】図４（ｕ）に示されたデバイス基板及び
デバイスの断面図である。
【図４（ｗ）】本発明の一実施例による方法で使用され
る構造体の断面図である。
【図４（ｘ）】デバイス基板上に２種類のデバイスを有
する組立体の平面図である。
【図４（ｙ）】図４（ｘ）に示された組立体と、デバイ
スを含むキャリア基板の断面図である。
【図５（ａ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｂ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｃ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｄ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｅ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｆ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｇ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｈ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｉ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｊ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｋ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｌ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｍ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｎ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｏ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｐ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図５（ｑ）】デバイス組立体の製造方法で使用される
構造体の断面図である。
【図６】デバイス組立体の製造方法で使用される構造体
の断面図である。
【符号の説明】
１０ 空き領域 １１ リリース層 １２ デバイス層 １３ フォーメーション基板 １４ キャリア基板 １５ 溝 １６ デバイス １７ デバイス基板 １８ デバイス領域 １９ ボンディング材料 ４３ 第１のフォーメーション層 ４４ キャリア基板 ４６ デバイス ４７ デバイス基板 ４８ デバイス領域 ４９ ボンディング材料 ５０ デバイスアレイ ５３ 第２のフォーメーション層 ５４ キャリア基板 ６３ フォーメーション基板 ６４ 光電子層 ６５ 導波路層 ６６ 光フィルタ ６７ ＶＣＳＥＬ ６８ 導波路素子 ６９，７０ 光電子デバイス ７１ キャリア基板 ７２ 接着層 ７３ キャリア基板 ７４ 接着層 ７６ キャリア基板 ７７ 不連続接着層 ９５ ボンディング領域 ９６ デバイス基板 ９９ 一時的基板 １０１ アンダークラッド層 １０２ コア層 １０３ オーバークラッド層 １０４ 光電子バックプレーン １０４（ａ），１１３ 導波路 １０５ デバイス組立体 １０７ 電気基板 １１０ 光デバイス １１１，１１５ 光電子デバイス １１４ 導波路アレイカップリング領域 １１５ 光電子装置 １１６ チップ １１８ 導電相互連結構造体 １２１ カバー材料 １２５ パッド １２６ デバイス １２７ デバイス基板 １２８ 導電パッド １２９ 組立体 １３０ 光基板 １３１ ＬＳＩチップ １３０ 第２のデバイス組立体 １３２ 埋め込み型電気デバイス １３３ チップ １３４ 相互連結構造体 １３６ 第１のデバイス組立体 １３７ 導波路 １３８ 埋め込み型光電子デバイス １３９ 電気基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェン−チョウ ヴィンセント ワン アメリカ合衆国，カリフォルニア 95014, クパティーノ，エドミントン・ドライヴ 18457番 (72)発明者 稲生 正章 アメリカ合衆国，カリフォルニア 95129, サン・ノゼ，オールバニー・サークル 4671番 137号 (72)発明者 マーク マッコーマック アメリカ合衆国，カリフォルニア 94550, リヴァーモア，ホワイト・オーク・プレイ ス 2356番 (72)発明者 マイケル ピーターズ アメリカ合衆国，カリフォルニア 95051, サンタ・クララ，ジャンニニ・ドライヴ 485番

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の複数のデバイス及び第２の複数の
    デバイスをフォーメーション基板に形成する工程と、 上記第１の複数のデバイス及び上記第２の複数のデバイ
    スをキャリア基板に転写する工程と、 上記第１の複数のデバイスを第１のデバイス基板上の第
    １の複数のデバイス領域に配置する工程と、 上記第２の複数のデバイスを第２のデバイス基板上の第
    ２の複数のデバイス領域に配置する工程と、を有する方
    法。
  2. 【請求項２】 上記第１の複数のデバイスを上記第１の
    複数のデバイス領域へ接合する工程と、 上記第２の複数のデバイスを上記第２の複数のデバイス
    領域へ接合する工程と、を更に有する請求項１記載の方
    法。
  3. 【請求項３】 請求項１記載の方法を用いて第１のデバ
    イス組立体を形成する工程と、 第２のデバイス組立体を形成する工程と、 上記第１のデバイス組立体及び上記第２のデバイス組立
    体を含む装置を形成する工程と、を有する装置を製造す
    る方法。
  4. 【請求項４】 所定のパターン状のデバイスを有する多
    数のデバイス複合体を含むデバイスのアレイをキャリア
    基板に設ける工程と、 上記デバイス複合体を上記デバイス複合体の上記所定の
    パターンに対応した所定のパターンを有するデバイス領
    域にそれぞれに配置する工程と、を含む、デバイス複合
    体をデバイス基板に配置する方法。
  5. 【請求項５】 所定のパターン状のデバイスを有する多
    数のデバイス複合体を含むデバイスのアレイをキャリア
    基板に設ける工程と、 上記デバイス複合体を上記デバイス複合体の上記所定の
    パターンに対応したデバイス領域の所定のパターンにそ
    れぞれに配置する工程と、を含むデバイス複合体をデバ
    イス基板に配置する方法。
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