JPH08330665A - 光半導体レーザの製造方法 - Google Patents
光半導体レーザの製造方法Info
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- JPH08330665A JPH08330665A JP13318695A JP13318695A JPH08330665A JP H08330665 A JPH08330665 A JP H08330665A JP 13318695 A JP13318695 A JP 13318695A JP 13318695 A JP13318695 A JP 13318695A JP H08330665 A JPH08330665 A JP H08330665A
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/2205—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2272—Buried mesa structure ; Striped active layer grown by a mask induced selective growth
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【目的】 低閾値，高効率な単体の半導体レーザ及び光
導波路デバイスを集積した半導体レーザの製造方法を提
供する。 【構成】 ＩｎＰ基板上に形成された一対のＳｉＯ2膜
ストライプマスクにより挾まれた領域に有機金属気相成
長法により活性層を含むダブルヘテロ層３をもつメサを
選択成長させ、その後、ＳｉＯ2膜４を堆積させ、次い
でＡｒイオンミリングにより全面エッチングしメサ斜面
部５のＳｉＯ2膜を除去し、少なくともメサをフォトレ
ジストにより覆い、メサ上以外のＳｉＯ2膜をウェット
エッチングして除去することにより、電流ブロック層成
長に必要な成長阻止マスクを形成し、選択成長で形成し
た活性層に良好な電流狭窄構造を設ける。
導波路デバイスを集積した半導体レーザの製造方法を提
供する。 【構成】 ＩｎＰ基板上に形成された一対のＳｉＯ2膜
ストライプマスクにより挾まれた領域に有機金属気相成
長法により活性層を含むダブルヘテロ層３をもつメサを
選択成長させ、その後、ＳｉＯ2膜４を堆積させ、次い
でＡｒイオンミリングにより全面エッチングしメサ斜面
部５のＳｉＯ2膜を除去し、少なくともメサをフォトレ
ジストにより覆い、メサ上以外のＳｉＯ2膜をウェット
エッチングして除去することにより、電流ブロック層成
長に必要な成長阻止マスクを形成し、選択成長で形成し
た活性層に良好な電流狭窄構造を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、光通信に用いられる半
導体レーザ、特に低閾値，高効率動作に適した単体の半
導体レーザ及び光導波路デバイスを集積した光半導体レ
ーザの製造方法に関する。
導体レーザ、特に低閾値，高効率動作に適した単体の半
導体レーザ及び光導波路デバイスを集積した光半導体レ
ーザの製造方法に関する。
【０００２】
【従来の技術】光ファイバー通信技術の進歩に伴い、長
距離・大容量の幹線系伝送システムはもちろんのこと、
加入者系へも拡がり始めている。そして半導体レーザも
使いやすさの観点から、耐環境性，低消費電力すなわち
低閾値，高効率等の性能がより強く求められ、特性の一
層の改善が急務となっている。又、高機能化の観点から
他の光導波路デバイスとの集積化も必要となってきてい
る。
距離・大容量の幹線系伝送システムはもちろんのこと、
加入者系へも拡がり始めている。そして半導体レーザも
使いやすさの観点から、耐環境性，低消費電力すなわち
低閾値，高効率等の性能がより強く求められ、特性の一
層の改善が急務となっている。又、高機能化の観点から
他の光導波路デバイスとの集積化も必要となってきてい
る。
【０００３】従来から知られている半導体レーザとして
は、埋め込みヘテロ（ＢＨ）構造により電流ブロック層
として、ｐｎ接合を利用する構造が知られている〔例え
ば、電子情報通信学会，春季大会講演論文集，Ｃ−２１
３（４−２１０頁）参照〕。
は、埋め込みヘテロ（ＢＨ）構造により電流ブロック層
として、ｐｎ接合を利用する構造が知られている〔例え
ば、電子情報通信学会，春季大会講演論文集，Ｃ−２１
３（４−２１０頁）参照〕。
【０００４】一方従来から知られている半導体レーザの
製造方法として、二本のＳｉＯ2膜の成長阻止マスクに
挾まれた領域に選択有機金属気相成長法（選択ＭＯ−Ｖ
ＰＥ成長）により活性層を形成する方法が知られてい
る。この方法は、低損失な光導波路形成が可能なことか
ら低閾値レーザ作製に適しており、又ＳｉＯ2膜パター
ン幅で導波路幅を制御でき、制御性にも優れている。更
に、ＳｉＯ2膜マスク幅を変えるだけで導波路方向での
バンドギャップ制御が可能であり、光集積素子の製造に
も有力な技術である。
製造方法として、二本のＳｉＯ2膜の成長阻止マスクに
挾まれた領域に選択有機金属気相成長法（選択ＭＯ−Ｖ
ＰＥ成長）により活性層を形成する方法が知られてい
る。この方法は、低損失な光導波路形成が可能なことか
ら低閾値レーザ作製に適しており、又ＳｉＯ2膜パター
ン幅で導波路幅を制御でき、制御性にも優れている。更
に、ＳｉＯ2膜マスク幅を変えるだけで導波路方向での
バンドギャップ制御が可能であり、光集積素子の製造に
も有力な技術である。
【０００５】この技術を用いた従来の光半導体素子とし
ては、二本の成長阻止マスクに挾まれた領域に選択ＭＯ
−ＶＰＥ成長により、光吸収層を含む台形のダブルヘテ
ロ層（ＤＨ層）を成長させた後、ＤＨ層両脇の成長阻止
マスクの一部を除去し、クラッド層を成長させた変調器
を集積した半導体レーザが知られている〔例えば、電子
情報通信学会，１９９３年秋季大会講演論文集，Ｃ−９
８（４−１７８頁）参照〕。
ては、二本の成長阻止マスクに挾まれた領域に選択ＭＯ
−ＶＰＥ成長により、光吸収層を含む台形のダブルヘテ
ロ層（ＤＨ層）を成長させた後、ＤＨ層両脇の成長阻止
マスクの一部を除去し、クラッド層を成長させた変調器
を集積した半導体レーザが知られている〔例えば、電子
情報通信学会，１９９３年秋季大会講演論文集，Ｃ−９
８（４−１７８頁）参照〕。
【０００６】図６に示した従来例に係るｐｎ接合を用い
た電流ブロック構造を持つ半導体レーザの製造方法では
図６（Ａ）のように、ｐ−ＩｎＰよりなる基板２８上に
ｐ−ＩｎＰクラッド層とｎ−ＩｎＰクラッド層に挾まれ
たＤＨ層（ダブルヘテロ層）２９を形成し、図６（Ｂ）
のようにＳｉＯ2膜３０をマスクとしてウェットエッチ
ングによりメトストライプを形成した後、図６（Ｃ）の
ようにｐ−ＩｎＰ層，ｎ−ＩｎＰ層，ｐ−ＩｎＰ層より
なる電流ブロック層３１を順次積層し、図６（Ｄ）のよ
うにＳｉＯ2膜３０を除去した後、ｎ−ＩｎＰ層３２，
ｎ−ＩｎＧａＡｓ層３３を順次積層する。そして、Ｓｉ
Ｏ2膜３４を堆積してｎ側の窓開けをした後、ｐ電極３
５，ｎ電極３６を形成して素子を完成させていた。
た電流ブロック構造を持つ半導体レーザの製造方法では
図６（Ａ）のように、ｐ−ＩｎＰよりなる基板２８上に
ｐ−ＩｎＰクラッド層とｎ−ＩｎＰクラッド層に挾まれ
たＤＨ層（ダブルヘテロ層）２９を形成し、図６（Ｂ）
のようにＳｉＯ2膜３０をマスクとしてウェットエッチ
ングによりメトストライプを形成した後、図６（Ｃ）の
ようにｐ−ＩｎＰ層，ｎ−ＩｎＰ層，ｐ−ＩｎＰ層より
なる電流ブロック層３１を順次積層し、図６（Ｄ）のよ
うにＳｉＯ2膜３０を除去した後、ｎ−ＩｎＰ層３２，
ｎ−ＩｎＧａＡｓ層３３を順次積層する。そして、Ｓｉ
Ｏ2膜３４を堆積してｎ側の窓開けをした後、ｐ電極３
５，ｎ電極３６を形成して素子を完成させていた。
【０００７】また図７に示した従来例２に係る選択ＭＯ
−ＶＰＥ成長を利用した半導体レーザの製造方法では、
図７（Ａ）のようにｎ−ＩｎＰよりなる基板３７上に
１．８μｍ間隔で二本のＳｉＯ2膜のストライプマスク
３８を形成し、ストライプマスク３８に挾まれた領域に
導波領域となるｎ−ＩｎＰクラッド層とｐ−ＩｎＰクラ
ッド層に挾まれたＤＨ層３９を選択ＭＯ−ＶＰＥ成長で
形成させ、図７（Ｂ）のように前記導波領域に隣接する
ＳｉＯ2膜のストライプマスク３８をそれぞれ２μｍ除
去し、ＤＨ層３９をｐ−ＩｎＰ層４０で埋め込み、更に
ｐ−ＩｎＰ層４０上にｐ−ＩｎＧａＡｓ層４１を成長さ
せ、図７（Ｃ）のように全面にＳｉＯ2膜４２を堆積
し、ｐ側の窓開けをした後、ｐ電極４３，ｎ電極４４を
形成して素子を完成させていた。
−ＶＰＥ成長を利用した半導体レーザの製造方法では、
図７（Ａ）のようにｎ−ＩｎＰよりなる基板３７上に
１．８μｍ間隔で二本のＳｉＯ2膜のストライプマスク
３８を形成し、ストライプマスク３８に挾まれた領域に
導波領域となるｎ−ＩｎＰクラッド層とｐ−ＩｎＰクラ
ッド層に挾まれたＤＨ層３９を選択ＭＯ−ＶＰＥ成長で
形成させ、図７（Ｂ）のように前記導波領域に隣接する
ＳｉＯ2膜のストライプマスク３８をそれぞれ２μｍ除
去し、ＤＨ層３９をｐ−ＩｎＰ層４０で埋め込み、更に
ｐ−ＩｎＰ層４０上にｐ−ＩｎＧａＡｓ層４１を成長さ
せ、図７（Ｃ）のように全面にＳｉＯ2膜４２を堆積
し、ｐ側の窓開けをした後、ｐ電極４３，ｎ電極４４を
形成して素子を完成させていた。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来例１の場合、電流ブロック層を最適な形状にする
には、ＳｉＯ2膜のマスクに対するサイドエッチ量とメ
サ幅を制御する必要があるが、ウェットエッチングでは
ウェハー面内のばらつきや、エッチング速度のばらつき
により、サイドエッチング量とメサ幅を正確に制御する
ことは困難であった。
た従来例１の場合、電流ブロック層を最適な形状にする
には、ＳｉＯ2膜のマスクに対するサイドエッチ量とメ
サ幅を制御する必要があるが、ウェットエッチングでは
ウェハー面内のばらつきや、エッチング速度のばらつき
により、サイドエッチング量とメサ幅を正確に制御する
ことは困難であった。
【０００９】また上述した従来例２の場合は高効率動作
を実現するためには、活性層へ効率よく電流を注入する
ために、電流ブロック構造が必要であるが、従来の構造
ではＩｎＰのホモ接合を用いたビルトイン電圧差のみの
構造であったために高注入時には、漏れ電流が大きく、
高出力動作ができないという問題点があった。又、選択
ＭＯ−ＶＰＥ成長により形成させたＤＨ層に電流ブロッ
ク構造を導入するには、１．０〜１．５μｍ幅のＤＨ層
のメサ上のみに成長阻止マスクを形成しなければならな
いが、通常の目合わせ露光によるパターニング法では、
目合わせずれを無くすことは不可能であった。
を実現するためには、活性層へ効率よく電流を注入する
ために、電流ブロック構造が必要であるが、従来の構造
ではＩｎＰのホモ接合を用いたビルトイン電圧差のみの
構造であったために高注入時には、漏れ電流が大きく、
高出力動作ができないという問題点があった。又、選択
ＭＯ−ＶＰＥ成長により形成させたＤＨ層に電流ブロッ
ク構造を導入するには、１．０〜１．５μｍ幅のＤＨ層
のメサ上のみに成長阻止マスクを形成しなければならな
いが、通常の目合わせ露光によるパターニング法では、
目合わせずれを無くすことは不可能であった。
【００１０】本発明の目的は、低閾値，高効率な単体の
半導体レーザ及び光導波路デバイスを集積した光半導体
レーザの製造方法を提供することにある。
半導体レーザ及び光導波路デバイスを集積した光半導体
レーザの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る光半導体レーザの製造方法は、メサ成
長工程と、イオンミリング工程と、エッチング工程とを
有する光半導体レーザの製造方法であって、メサ成長工
程は、半導体基板上に有機金属気相成長法により活性層
を含むダブルヘテロ層をもつメサを成長させる処理であ
り、イオンミリング工程は、半導体基板全面に絶縁層を
形成した後、イオンミリングにより全面エッチングし、
前記メサの斜面部に堆積した絶縁層を除去する処理であ
り、エッチング工程は、前記メサをフォトレジストによ
り覆い、該メサの頂部に絶縁層を残し、それ以外の絶縁
層をエッチングにより除去する処理である。
め、本発明に係る光半導体レーザの製造方法は、メサ成
長工程と、イオンミリング工程と、エッチング工程とを
有する光半導体レーザの製造方法であって、メサ成長工
程は、半導体基板上に有機金属気相成長法により活性層
を含むダブルヘテロ層をもつメサを成長させる処理であ
り、イオンミリング工程は、半導体基板全面に絶縁層を
形成した後、イオンミリングにより全面エッチングし、
前記メサの斜面部に堆積した絶縁層を除去する処理であ
り、エッチング工程は、前記メサをフォトレジストによ
り覆い、該メサの頂部に絶縁層を残し、それ以外の絶縁
層をエッチングにより除去する処理である。
【００１２】また前記メサの斜面部における絶縁層のエ
ッチレートが平坦面より大きいことを利用して、メサ斜
面部の絶縁層を除去するものである。
ッチレートが平坦面より大きいことを利用して、メサ斜
面部の絶縁層を除去するものである。
【００１３】またフォトレジストで覆われたメサ斜面の
底部側に堆積した絶縁層をサイドエッチングにより除去
するものである。
底部側に堆積した絶縁層をサイドエッチングにより除去
するものである。
【００１４】また電流ブロック層形成工程を有し、電流
ブロック層形成工程は、前記メサの頭部に絶縁層を残存
し、電流ブロック層を成長させる処理である。
ブロック層形成工程は、前記メサの頭部に絶縁層を残存
し、電流ブロック層を成長させる処理である。
【００１５】
【作用】イオンミリング時のメサ斜面部における絶縁層
のエッチレートが平坦面より大きいことを利用して、メ
サ斜面部の絶縁層を選択的に除去し、その後メサ頂部の
絶縁層を残して平坦面の絶縁層を除去することにより、
ｐｎ接合を用いた電流ブロック層の形成を可能にする。
のエッチレートが平坦面より大きいことを利用して、メ
サ斜面部の絶縁層を選択的に除去し、その後メサ頂部の
絶縁層を残して平坦面の絶縁層を除去することにより、
ｐｎ接合を用いた電流ブロック層の形成を可能にする。
【００１６】
【実施例】次に本発明の実施例を図により詳細に説明す
る。
る。
【００１７】（実施例１）図１，図２は、本発明の実施
例１に係る半導体レーザの製造方法を工程順に示す断面
図である。
例１に係る半導体レーザの製造方法を工程順に示す断面
図である。
【００１８】図１（Ａ）に示すように、（１００）面方
位のｎ−ＩｎＰよりなる基板１上に、熱ＣＶＤ法により
ＳｉＯ2膜を１５０ｎｍ堆積させ、＜０１１＞方向に間
隔が１．５μｍで幅８μｍの一対のＳｉＯ2膜のストラ
イプマスク２を通常のフォトリソグラフィとウェットエ
ッチングにより形成する。
位のｎ−ＩｎＰよりなる基板１上に、熱ＣＶＤ法により
ＳｉＯ2膜を１５０ｎｍ堆積させ、＜０１１＞方向に間
隔が１．５μｍで幅８μｍの一対のＳｉＯ2膜のストラ
イプマスク２を通常のフォトリソグラフィとウェットエ
ッチングにより形成する。
【００１９】次に、選択ＭＯ−ＶＰＥ成長により成長圧
力７５Ｔｏｒｒ，成長温度６２５℃でキャリア濃度５×
１０17ｃｍ-3で層厚０．１μｍのｎ−ＩｎＰクラッド
層，波長組成１．３０μｍで層厚０．２μｍのノンドー
プのｉ−ＩｎＧａＡｓＰよりなる活性層，キャリア濃度
５×１０17ｃｍ-3のｐ−ＩｎＰクラッド層を０．１μｍ
積層してＤＨ層（ダブルヘテロ層）３を形成する。この
とき上記のマスク配置では（１１１）Ｂ面の露出したメ
サが形成される。次にウェハー全面に厚さ４００ｎｍの
ＳｉＯ2膜４を熱ＣＶＤ法により堆積させる。
力７５Ｔｏｒｒ，成長温度６２５℃でキャリア濃度５×
１０17ｃｍ-3で層厚０．１μｍのｎ−ＩｎＰクラッド
層，波長組成１．３０μｍで層厚０．２μｍのノンドー
プのｉ−ＩｎＧａＡｓＰよりなる活性層，キャリア濃度
５×１０17ｃｍ-3のｐ−ＩｎＰクラッド層を０．１μｍ
積層してＤＨ層（ダブルヘテロ層）３を形成する。この
とき上記のマスク配置では（１１１）Ｂ面の露出したメ
サが形成される。次にウェハー全面に厚さ４００ｎｍの
ＳｉＯ2膜４を熱ＣＶＤ法により堆積させる。
【００２０】次に図１（Ｂ）に示すように、不活性ガス
例えばＡｒガスを用いたイオンミリングにより全面をエ
ッチングし、メサ斜面部５のＳｉＯ2膜４を除去する。
ＳｉＯ2膜のエッチング速度は、Ａｒイオンの図３に示
すような入射角度依存性があり、角度をつけることによ
りエッチング速度が大きくなり、約６０°で最大にな
る。一方、メサ斜面は（１１１）Ｂ面が露出しており、
メサ斜面に対するＡｒイオンの入射角は、約５５°とな
る。従ってメサ斜面部では、平坦部よりもエッチング速
度は約２倍となり、平坦面のＳｉＯ2膜を残し、メサ斜
面のＳｉＯ2膜のみを除去することができる。
例えばＡｒガスを用いたイオンミリングにより全面をエ
ッチングし、メサ斜面部５のＳｉＯ2膜４を除去する。
ＳｉＯ2膜のエッチング速度は、Ａｒイオンの図３に示
すような入射角度依存性があり、角度をつけることによ
りエッチング速度が大きくなり、約６０°で最大にな
る。一方、メサ斜面は（１１１）Ｂ面が露出しており、
メサ斜面に対するＡｒイオンの入射角は、約５５°とな
る。従ってメサ斜面部では、平坦部よりもエッチング速
度は約２倍となり、平坦面のＳｉＯ2膜を残し、メサ斜
面のＳｉＯ2膜のみを除去することができる。
【００２１】次に図１（Ｃ）に示すようにメサトップを
覆うようにフォトレジストマスク６を通常のフォトリソ
グラフィにより形成する。このときマスク幅を５μｍと
すると、メサトップにマスクを形成するときの目合わせ
マージンは、１μｍ以上とることができる。これは通常
の目合わせ露光により充分パターニング可能である。そ
して、ふっ酸とふっ化アンモニウムの混合液によりメサ
トップ以外の平坦面のＳｉＯ2膜４をエッチング除去す
る。このとき、フォトレジストマスク６が一部平坦面の
ＳｉＯ2膜４をカバーしているが、サイドエッチングに
より完全に除去することができる。これにより、メサト
ップにのみＳｉＯ2膜４を残すことができる。
覆うようにフォトレジストマスク６を通常のフォトリソ
グラフィにより形成する。このときマスク幅を５μｍと
すると、メサトップにマスクを形成するときの目合わせ
マージンは、１μｍ以上とることができる。これは通常
の目合わせ露光により充分パターニング可能である。そ
して、ふっ酸とふっ化アンモニウムの混合液によりメサ
トップ以外の平坦面のＳｉＯ2膜４をエッチング除去す
る。このとき、フォトレジストマスク６が一部平坦面の
ＳｉＯ2膜４をカバーしているが、サイドエッチングに
より完全に除去することができる。これにより、メサト
ップにのみＳｉＯ2膜４を残すことができる。
【００２２】次に図２（Ｄ）に示すように、ＭＯ−ＶＰ
Ｅ成長法により成長圧力７５Ｔｏｒｒ，成長温度６２５
℃でキャリア濃度５×１０17ｃｍ-3のｐ−ＩｎＰを０．
３μｍ，キャリア濃度５×１０18ｃｍ-3のｎ−ＩｎＰを
１．０μｍ，キャリア濃度５×１０17ｃｍ-3のｐ−Ｉｎ
Ｐを０．２μｍに順次積層し、電流ブロック層７を形成
する。
Ｅ成長法により成長圧力７５Ｔｏｒｒ，成長温度６２５
℃でキャリア濃度５×１０17ｃｍ-3のｐ−ＩｎＰを０．
３μｍ，キャリア濃度５×１０18ｃｍ-3のｎ−ＩｎＰを
１．０μｍ，キャリア濃度５×１０17ｃｍ-3のｐ−Ｉｎ
Ｐを０．２μｍに順次積層し、電流ブロック層７を形成
する。
【００２３】その後、図２（Ｅ）に示すように、メサ上
のＳｉＯ2膜マスクをふっ酸により除去し、ＭＯ−ＶＰ
Ｅ成長法により成長圧力７５Ｔｏｒｒ，成長温度６２５
℃でキャリア濃度５×１０17ｃｍ-3のｐ−ＩｎＰ層８を
１．５μｍ，キャリア濃度５×１０18ｃｍ-3のｐ−Ｉｎ
ＧａＡｓ層９を積層する。
のＳｉＯ2膜マスクをふっ酸により除去し、ＭＯ−ＶＰ
Ｅ成長法により成長圧力７５Ｔｏｒｒ，成長温度６２５
℃でキャリア濃度５×１０17ｃｍ-3のｐ−ＩｎＰ層８を
１．５μｍ，キャリア濃度５×１０18ｃｍ-3のｐ−Ｉｎ
ＧａＡｓ層９を積層する。
【００２４】その後、熱ＣＶＤ法によりＳｉＯ2膜１０
を３５０ｎｍ堆積させ、通常のフォトリソグラフィとウ
ェットエッチングによりコンタクト用の窓を開け、Ｔｉ
／Ａｕをそれぞれ１００／３００ｎｍスパッタ法により
堆積させ、通常のフォトリソグラフィとウェットエッチ
ングによりパッド構造のｐ側電極１１を形成し、その後
ウェハーを１００μｍに研磨し、裏面にｎ側電極１２と
なるＴｉ／Ａｕをそれぞれ１００／３００ｎｍスパッタ
法により堆積させ、Ｎ2雰囲気中で４３０℃のシンター
を行う。
を３５０ｎｍ堆積させ、通常のフォトリソグラフィとウ
ェットエッチングによりコンタクト用の窓を開け、Ｔｉ
／Ａｕをそれぞれ１００／３００ｎｍスパッタ法により
堆積させ、通常のフォトリソグラフィとウェットエッチ
ングによりパッド構造のｐ側電極１１を形成し、その後
ウェハーを１００μｍに研磨し、裏面にｎ側電極１２と
なるＴｉ／Ａｕをそれぞれ１００／３００ｎｍスパッタ
法により堆積させ、Ｎ2雰囲気中で４３０℃のシンター
を行う。
【００２５】最後に素子長３００μｍに劈開して素子を
完成させる。本実施例では、室温での発振閾値が５ｍ
Ａ，スロープ効率０．３Ｗ／Ａ、又、５０ｍＷ以上の飽
和光出力が得られた。
完成させる。本実施例では、室温での発振閾値が５ｍ
Ａ，スロープ効率０．３Ｗ／Ａ、又、５０ｍＷ以上の飽
和光出力が得られた。
【００２６】（実施例２）図４（Ａ）は、本発明の実施
例２に係る半導体レーザの製造方法を工程順に示す平面
図、（Ｂ）は同断面図、（Ｃ），（Ｄ）のうち左側の図
は（Ｂ）のａ−ａ’線断面図、右側の図は（Ｂ）のｂ−
ｂ’線断面図である。本実施例では半導体レーザと光変
調器とを集積させている。図５は本実施例の光変調器と
ＤＦＢレーザとの集積素子の構造図を示す。
例２に係る半導体レーザの製造方法を工程順に示す平面
図、（Ｂ）は同断面図、（Ｃ），（Ｄ）のうち左側の図
は（Ｂ）のａ−ａ’線断面図、右側の図は（Ｂ）のｂ−
ｂ’線断面図である。本実施例では半導体レーザと光変
調器とを集積させている。図５は本実施例の光変調器と
ＤＦＢレーザとの集積素子の構造図を示す。
【００２７】図４（Ａ）に示すように（１００）面方位
のｎ−ＩｎＰよりなる基板１３のレーザ部１４に、干渉
露光法とウェットエッチングにより＜０１１＞方向に周
期２４１．７ｎｍの回折格子１５を形成する。
のｎ−ＩｎＰよりなる基板１３のレーザ部１４に、干渉
露光法とウェットエッチングにより＜０１１＞方向に周
期２４１．７ｎｍの回折格子１５を形成する。
【００２８】次に、熱ＣＶＤ法によりＳｉＯ2膜を１５
０ｎｍ堆積させ、レーザ部１４では＜０１１＞方向に間
隔が１．５μｍで幅１８μｍ，長さ５００μｍ，変調器
部１６では幅５μｍ，長さ２００μｍの一対のＳｉＯ2
膜のストライプマスク１７を通常のフォトリソグラフィ
とウェットエッチングにより形成する。
０ｎｍ堆積させ、レーザ部１４では＜０１１＞方向に間
隔が１．５μｍで幅１８μｍ，長さ５００μｍ，変調器
部１６では幅５μｍ，長さ２００μｍの一対のＳｉＯ2
膜のストライプマスク１７を通常のフォトリソグラフィ
とウェットエッチングにより形成する。
【００２９】次に図４（Ｂ）に示すように、ＭＯ−ＶＰ
Ｅ成長法により成長圧力７５Ｔｏｒｒ，成長温度６２５
℃で波長組成１．１３μｍのキャリア濃度５×１０17ｃ
ｍ-3 のｎ−ＩｎＧａＡｓＰからなるガイド層を０．１μ
ｍ，レーザ部１４でバンドギャップ波長組成が１．５６
μｍとなるようなノンドープのＩｎＧａＡｓ井戸層，波
長組成１．１５μｍのＩｎＧａＡｓＰをバリア層とする
７層の多重量子井戸層，キャリア濃度５×１０17ｃｍ-3
のｐ−ＩｎＰからなるクラッド層を成長させＤＨ層１８
を形成する。
Ｅ成長法により成長圧力７５Ｔｏｒｒ，成長温度６２５
℃で波長組成１．１３μｍのキャリア濃度５×１０17ｃ
ｍ-3 のｎ−ＩｎＧａＡｓＰからなるガイド層を０．１μ
ｍ，レーザ部１４でバンドギャップ波長組成が１．５６
μｍとなるようなノンドープのＩｎＧａＡｓ井戸層，波
長組成１．１５μｍのＩｎＧａＡｓＰをバリア層とする
７層の多重量子井戸層，キャリア濃度５×１０17ｃｍ-3
のｐ−ＩｎＰからなるクラッド層を成長させＤＨ層１８
を形成する。
【００３０】次に図４（Ｃ）に示すようにウェハー全面
に厚さ４００ｎｍのＳｉＯ2膜１９を熱ＣＶＤ法により
堆積させ、Ａｒガスを用いたイオンミリングにより全面
をエッチングしメサ斜面部のＳｉＯ2膜を除去する。こ
のとき上記のマスク配置では変調器部１６とレーザ部１
４で成長速度が異なるためＤＨ層厚が異なるが、メサ斜
面は（１１１）Ｂ面が露出している。イオンミリングの
エッチング速度はイオンの入射角のみで決まっているの
で、平坦面のＳｉＯ2膜１９を残し、メサ斜面のＳｉＯ2
膜１９のみを除去することができる。
に厚さ４００ｎｍのＳｉＯ2膜１９を熱ＣＶＤ法により
堆積させ、Ａｒガスを用いたイオンミリングにより全面
をエッチングしメサ斜面部のＳｉＯ2膜を除去する。こ
のとき上記のマスク配置では変調器部１６とレーザ部１
４で成長速度が異なるためＤＨ層厚が異なるが、メサ斜
面は（１１１）Ｂ面が露出している。イオンミリングの
エッチング速度はイオンの入射角のみで決まっているの
で、平坦面のＳｉＯ2膜１９を残し、メサ斜面のＳｉＯ2
膜１９のみを除去することができる。
【００３１】次にメサトップを覆うようにフォトレジス
トマスクを通常のフォトリソグラフィにより形成する。
そして、ふっ酸とふっ化アンモニウムの混合液によりメ
サトップ以外の平坦面のＳｉＯ2膜をエッチング除去す
る。このとき、フォトレジストマスクが一部平坦面のＳ
ｉＯ2膜４をカバーしているが、サイドエッチングによ
り完全に除去することができる。
トマスクを通常のフォトリソグラフィにより形成する。
そして、ふっ酸とふっ化アンモニウムの混合液によりメ
サトップ以外の平坦面のＳｉＯ2膜をエッチング除去す
る。このとき、フォトレジストマスクが一部平坦面のＳ
ｉＯ2膜４をカバーしているが、サイドエッチングによ
り完全に除去することができる。
【００３２】以下の結晶成長工程は、実施例１と同じく
ＭＯ−ＶＰＥ成長法により、成長圧力７５Ｔｏｒｒ，成
長温度６２５℃でキャリア濃度５×１０17ｃｍ-3のｐ−
ＩｎＰを０．３μｍ，キャリア濃度５×１０18ｃｍ-3の
ｎ−ＩｎＰを１．０μｍ，キャリア濃度５×１０17ｃｍ
-3のｐ−ＩｎＰを０．２μｍに順次積層し、電流ブロッ
ク層２０を形成する。
ＭＯ−ＶＰＥ成長法により、成長圧力７５Ｔｏｒｒ，成
長温度６２５℃でキャリア濃度５×１０17ｃｍ-3のｐ−
ＩｎＰを０．３μｍ，キャリア濃度５×１０18ｃｍ-3の
ｎ−ＩｎＰを１．０μｍ，キャリア濃度５×１０17ｃｍ
-3のｐ−ＩｎＰを０．２μｍに順次積層し、電流ブロッ
ク層２０を形成する。
【００３３】その後、メサ上のＳｉＯ2膜マスクをふっ
酸により除去し、ＭＯ−ＶＰＥ成長法により、成長圧力
７５Ｔｏｒｒ，成長温度６２５℃でキャリア濃度５×１
０17ｃｍ-3のｐ−ＩｎＰ層２１を１．５μｍ，キャリア
濃度５×１０18ｃｍ-3のｐ−ＩｎＧａＡｓ層２２を積層
する。次に、フォトレジストをマスクとして臭素とメタ
ノールの混合液で幅１０μｍのメサストライプを形成す
る。
酸により除去し、ＭＯ−ＶＰＥ成長法により、成長圧力
７５Ｔｏｒｒ，成長温度６２５℃でキャリア濃度５×１
０17ｃｍ-3のｐ−ＩｎＰ層２１を１．５μｍ，キャリア
濃度５×１０18ｃｍ-3のｐ−ＩｎＧａＡｓ層２２を積層
する。次に、フォトレジストをマスクとして臭素とメタ
ノールの混合液で幅１０μｍのメサストライプを形成す
る。
【００３４】その後、熱ＣＶＤ法によりＳｉＯ2膜２３
を３５０ｎｍ堆積させ、通常のフォトリソグラフィとウ
ェットエッチングによりコンタクト用の窓を開け、Ｔｉ
／Ａｕをそれぞれ１００／３００ｎｍスパッタ法により
堆積させ、通常のフォトリソグラフィとウェットエッチ
ングにより変調器部１６，レーザ部１４にそれぞれパッ
ド構造のｐ側電極２４を形成した後、ウェハーを１００
μｍに研磨し、裏面にｎ側電極２５となるＴｉ／Ａｕを
それぞれ１００／３００ｎｍスパッタ法により堆積さ
せ、Ｎ2雰囲気中で４３０℃のシンターを行う。
を３５０ｎｍ堆積させ、通常のフォトリソグラフィとウ
ェットエッチングによりコンタクト用の窓を開け、Ｔｉ
／Ａｕをそれぞれ１００／３００ｎｍスパッタ法により
堆積させ、通常のフォトリソグラフィとウェットエッチ
ングにより変調器部１６，レーザ部１４にそれぞれパッ
ド構造のｐ側電極２４を形成した後、ウェハーを１００
μｍに研磨し、裏面にｎ側電極２５となるＴｉ／Ａｕを
それぞれ１００／３００ｎｍスパッタ法により堆積さ
せ、Ｎ2雰囲気中で４３０℃のシンターを行う。
【００３５】最後にレーザ部１４，変調器部１６の中央
で劈開し、ＳｉＮｘ膜をスパッタ法によりレーザ側の端
面に高反射膜２６，変調器側の端面に無反射膜２７を形
成し素子が完成する（図５）。
で劈開し、ＳｉＮｘ膜をスパッタ法によりレーザ側の端
面に高反射膜２６，変調器側の端面に無反射膜２７を形
成し素子が完成する（図５）。
【００３６】本実施例では、レーザの閾値８ｍＡ，１０
０ｍＡでの光出力３０ｍＷと従来の２倍以上の光出力が
得られた。又、３Ｖの逆バイアス電圧を変調器部に印加
したところ１５ｄＢの良好な消光比が得られた。
０ｍＡでの光出力３０ｍＷと従来の２倍以上の光出力が
得られた。又、３Ｖの逆バイアス電圧を変調器部に印加
したところ１５ｄＢの良好な消光比が得られた。
【００３７】尚、上記の実施例ではイオンミリングにＡ
ｒを用いているが、これに限らず反応性をもつガスであ
っても良い。又、上記の実施例では、ｎ型の基板を用い
ているが、適当な電流ブロック構造を与えることによ
り、ｐ型の基板を用いても良い。更にＤＨ層構造も上記
の実施例に限らずいかなる層構造であっても良い。
ｒを用いているが、これに限らず反応性をもつガスであ
っても良い。又、上記の実施例では、ｎ型の基板を用い
ているが、適当な電流ブロック構造を与えることによ
り、ｐ型の基板を用いても良い。更にＤＨ層構造も上記
の実施例に限らずいかなる層構造であっても良い。
【００３８】
【発明の効果】以上説明したように本発明の半導体レー
ザの製造方法は、イオンミリング時のＳｉＯ2膜へのイ
オンの入射角が６０℃で最大になることを利用して、選
択ＭＯ−ＶＰＥ成長で形成したＤＨ層のメサ斜面のＳｉ
Ｏ2膜を選択的に除去し、それに続くフォトレジストマ
スクを用いたウェットエッチングによりＤＨメサトップ
以外の平坦面のＳｉＯ2膜を除去することにより、ＤＨ
層のメサトップのみにＳｉＯ2膜を形成することによ
り、ｐｎ接合を用いた電流ブロック層を形成することを
可能にし低閾値，高効率、又高出力な単体の半導体レー
ザおよび光導波路デバイスを集積した半導体レーザを実
現する。
ザの製造方法は、イオンミリング時のＳｉＯ2膜へのイ
オンの入射角が６０℃で最大になることを利用して、選
択ＭＯ−ＶＰＥ成長で形成したＤＨ層のメサ斜面のＳｉ
Ｏ2膜を選択的に除去し、それに続くフォトレジストマ
スクを用いたウェットエッチングによりＤＨメサトップ
以外の平坦面のＳｉＯ2膜を除去することにより、ＤＨ
層のメサトップのみにＳｉＯ2膜を形成することによ
り、ｐｎ接合を用いた電流ブロック層を形成することを
可能にし低閾値，高効率、又高出力な単体の半導体レー
ザおよび光導波路デバイスを集積した半導体レーザを実
現する。
【図１】本発明の実施例１に係る半導体レーザの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】本発明の実施例１に係る半導体レーザの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】ＳｉＯ2膜のＡｒでイオンミリングしたときの
エッチング速度の入射角依存性を示す特性図である。
エッチング速度の入射角依存性を示す特性図である。
【図４】本発明の実施例２に係る変調器を集積した半導
体レーザの製造方法を工程順に示す断面図である。
体レーザの製造方法を工程順に示す断面図である。
【図５】本発明の実施例２に係る光変調器と半導体レー
ザとの集積素子を示す構造図である。
ザとの集積素子を示す構造図である。
【図６】従来例１に係るの半導体レーザの製造方法を工
程順に示す断面図図である。
程順に示す断面図図である。
【図７】従来例２に係る半導体レーザの製造方法を工程
順に示す断面図である。
順に示す断面図である。
１ 基板 ２ ストライプマスク ３ ＤＨ層 ４ ＳｉＯ2膜 ５ メサ斜面部 ６ フォトレジストマスク ７ 電流ブロック層 ８ ｐ−ＩｎＰ層 ９ ｎ−ＩｎＧａＡｓ層 １０ ＳｉＯ2膜 １１ ｐ側電極 １２ ｎ側電極 １３ 基板 １４ レーザ部 １５ 回折格子 １６ 変調器部 １７ ストライプマスク １８ ＤＨ層 １９ ＳｉＯ2膜 ２０ 電流ブロック層 ２１ ｐ−ＩｎＰ層 ２２ ｐ−ＩｎＧａＡｓ層 ２３ ＳｉＯ2膜 ２４ ｐ側電極 ２５ ｎ側電極 ２６ 高反射膜 ２７ 無反射膜 ２８ 基板 ２９ ＤＨ層 ３０ ＳｉＯ2膜 ３１ 電流ブロック層 ３２ ｎ−ＩｎＰ層 ３３ ｎ−ＩｎＧａＡｓ層 ３４ ＳｉＯ2膜 ３５ ｐ側電極 ３６ ｎ側電極 ３７ 基板 ３８ ストライプマスク ３９ ＤＨ層 ４０ ｐ−ＩｎＰ層 ４１ ｐ−ＩｎＧａＡｓ層 ４２ ＳｉＯ2膜 ４３ ｐ側電極 ４４ ｎ側電極
【手続補正書】
【提出日】平成８年８月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】従来例１に係る半導体レーザの製造方法を工程
順に示す断面図である。
順に示す断面図である。
Claims (4)
- 【請求項１】 メサ成長工程と、イオンミリング工程
と、エッチング工程とを有する光半導体レーザの製造方
法であって、 メサ成長工程は、半導体基板上に有機金属気相成長法に
より活性層を含むダブルヘテロ層をもつメサを成長させ
る処理であり、 イオンミリング工程は、半導体基板全面に絶縁層を形成
した後、イオンミリングにより全面エッチングし、前記
メサの斜面部に堆積した絶縁層を除去する処理であり、 エッチング工程は、前記メサをフォトレジストにより覆
い、該メサの頂部に絶縁層を残し、それ以外の絶縁層を
エッチングにより除去する処理であることを特徴とする
光半導体レーザの製造方法。 - 【請求項２】 前記メサの斜面部における絶縁層のエッ
チレートが平坦面より大きいことを利用して、メサ斜面
部の絶縁層を除去することを特徴とする請求項１に記載
の光半導体レーザの製造方法。 - 【請求項３】 フォトレジストで覆われたメサ斜面の底
部側に堆積した絶縁層をサイドエッチングにより除去す
ることを特徴とする請求項１に記載の光半導体レーザの
製造方法。 - 【請求項４】 電流ブロック層形成工程を有し、 電流ブロック層形成工程は、前記メサの頭部に絶縁層を
残存し、電流ブロック層を成長させる処理であることを
特徴とする請求項１に記載の光半導体レーザの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13318695A JPH08330665A (ja) | 1995-05-31 | 1995-05-31 | 光半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13318695A JPH08330665A (ja) | 1995-05-31 | 1995-05-31 | 光半導体レーザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330665A true JPH08330665A (ja) | 1996-12-13 |
Family
ID=15098713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13318695A Pending JPH08330665A (ja) | 1995-05-31 | 1995-05-31 | 光半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330665A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187856A (ja) * | 1997-09-16 | 1999-03-30 | Toshiba Corp | 窒化ガリウム系化合物半導体レーザ及びその製造方法 |
| US6222867B1 (en) | 1997-05-16 | 2001-04-24 | Nec Corporation | Optical semiconductor device having waveguide layers buried in an InP current blocking layer |
| JP2001168467A (ja) * | 1999-12-14 | 2001-06-22 | Nec Corp | 半導体レーザの製造方法 |
| JP2016054168A (ja) * | 2014-09-02 | 2016-04-14 | 住友電気工業株式会社 | 半導体素子及び半導体素子の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01115185A (ja) * | 1987-10-28 | 1989-05-08 | Fuji Electric Co Ltd | 埋め込みヘテロ接合型半導体レーザ素子の製造方法 |
| JPH0697591A (ja) * | 1992-09-14 | 1994-04-08 | Nec Corp | 半導体レーザの製造方法 |
| JPH07135194A (ja) * | 1993-11-11 | 1995-05-23 | Nec Corp | ドライエッチング用マスクの形成方法 |
-
1995
- 1995-05-31 JP JP13318695A patent/JPH08330665A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01115185A (ja) * | 1987-10-28 | 1989-05-08 | Fuji Electric Co Ltd | 埋め込みヘテロ接合型半導体レーザ素子の製造方法 |
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| JPH07135194A (ja) * | 1993-11-11 | 1995-05-23 | Nec Corp | ドライエッチング用マスクの形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6222867B1 (en) | 1997-05-16 | 2001-04-24 | Nec Corporation | Optical semiconductor device having waveguide layers buried in an InP current blocking layer |
| US6391671B2 (en) | 1997-05-16 | 2002-05-21 | Nec Corporation | Method of producing an optical semiconductor device having a waveguide layer buried in an InP current blocking layer |
| JPH1187856A (ja) * | 1997-09-16 | 1999-03-30 | Toshiba Corp | 窒化ガリウム系化合物半導体レーザ及びその製造方法 |
| JP2001168467A (ja) * | 1999-12-14 | 2001-06-22 | Nec Corp | 半導体レーザの製造方法 |
| JP2016054168A (ja) * | 2014-09-02 | 2016-04-14 | 住友電気工業株式会社 | 半導体素子及び半導体素子の製造方法 |
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