JP2008166371A - 光半導体素子及びその製造方法 - Google Patents
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Abstract
【解決手段】 第1導電型の半導体材料からなる下部クラッド層の上に、p型の量子ドット構造を持つ活性層が配置されている。活性層の上に上部クラッド層が配置されている。上部クラッド層は、半導体材料で形成され、リッジ部と被覆部とを含む。リッジ部は活性層の表面に沿って一方向に延在し、被覆部はリッジ部の両側の、活性層の表面を覆う。リッジ部の両側に、被覆部の上面から、少なくとも被覆部の下面まで達する容量低減領域が配置されている。容量低減領域は、第1導電型であるか、またはリッジ部よりも高い抵抗率を示し、リッジ部は、第1導電型とは反対の第2導電型である。下部クラッド層がn型である場合には、容量低減領域は、少なくとも下部クラッド層の上面まで達する。
【選択図】 図1
Description
Nobuaki Hatori et al.,"20°C-70°C Temperature Independent 10 Gb/s Operation of a DirectlyModulated Laser Diode Using P-doped Quantum Dots", Technical Digest of30th European Conference on Optical Communication, post-deadline paser Th4.3.4
第1導電型の半導体材料からなる下部クラッド層と、
前記下部クラッド層の上に配置されたp型の量子ドット構造を持つ活性層と、
前記活性層の上に配置され、半導体材料で形成され、リッジ部と被覆部とを含み、該リッジ部は該活性層の表面に沿って一方向に延在し、該被覆部は該リッジ部の両側の、該活性層の表面を覆う上部クラッド層と、
前記リッジ部の両側に配置され、前記被覆部の上面から、少なくとも該被覆部の下面まで達する容量低減領域と
を有し、
前記容量低減領域は、第1導電型であるか、または前記リッジ部よりも高い抵抗率を示し、前記リッジ部は、前記第1導電型とは反対の第2導電型であり
前記下部クラッド層がn型である場合には、前記容量低減領域は、少なくとも前記下部クラッド層の上面まで達する光半導体素子が提供される。
(a)第1導電型の半導体材料からなる下部クラッド層の上に、p型の量子ドット構造を持つ活性層を形成する工程と、
(b)前記活性層の上に、前記第1導電型とは反対の第2導電型の半導体材料からなる上部クラッド層を形成する工程と、
(c)前記上部クラッド層の上面のうち、一方向に延在する領域をマスクパターンで覆う工程と、
(d)前記マスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と、
(e)前記マスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層を第1導電型にするかまたは高抵抗化する不純物を注入することにより、容量低減領域を形成する工程と、
(f)前記マスクパターンを除去する工程と
を有し、
前記工程eで形成される容量低減領域は、前記下部クラッド層がp型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がn型である場合には、少なくとも前記下部クラッド層の上面まで達する光半導体素子の製造方法が提供される。
(a)第1導電型の半導体材料からなる下部クラッド層の上に、p型の量子ドット構造を持つ活性層を形成する工程と、
(b)前記活性層の上に、前記第1導電型とは反対の第2導電型の半導体材料からなる上部クラッド層を形成する工程と、
(c)前記上部クラッド層の上面のうち、一方向に延在する領域を第1のマスクパターンで覆う工程と、
(d)前記第1のマスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層の第1導電型にするかまたは高抵抗化する不純物を添加することにより、容量低減領域を形成する工程と、
(e)前記第1のマスクパターンを除去する工程と、
(f)前記第1のマスクパターンで覆われていた領域のうち、両側の縁からある間隔だけ隔てられた内部領域を、第2のマスクパターンで覆う工程と、
(g)前記第2のマスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と
を有し、
前記工程dで形成される容量低減領域は、前記下部クラッド層がp型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がn型である場合には、少なくとも前記下部クラッド層の上面まで達し、
前記工程gでエッチングされた後、前記容量低減領域が前記第2のマスクパターンから面内方向にある間隔だけ隔てられるように、前記第2のマスクパターンの平面形状が設定されている光半導体素子の製造方法が提供される。
第1導電型の半導体材料からなる下部クラッド層と、
前記下部クラッド層の上に配置されたp型の量子ドット構造を持つ活性層と、
前記活性層の上に配置され、半導体材料で形成され、リッジ部と被覆部とを含み、該リッジ部は該活性層の表面に沿って一方向に延在し、該被覆部は該リッジ部の両側の、該活性層の表面を覆う上部クラッド層と、
前記リッジ部の両側に配置され、前記被覆部の上面から、少なくとも該被覆部の下面まで達する容量低減領域と
を有し、
前記容量低減領域は、第1導電型であるか、または前記リッジ部よりも高い抵抗率を示し、前記リッジ部は、前記第1導電型とは反対の第2導電型であり
前記下部クラッド層がn型である場合には、前記容量低減領域は、少なくとも前記下部クラッド層の上面まで達する光半導体素子。
前記容量低減領域は、前記リッジ部の縁からある間隔を隔てて配置され、前記リッジ部、及び前記被覆部のうち前記容量低減領域とリッジ部との間の領域は第2導電型である付記1に記載の光半導体素子。
前記リッジ部と、前記容量低減領域との間隔が、前記活性層の管内発光波長以上である付記2に記載の光半導体素子。
前記リッジ部と、前記容量低減領域との間隔が5μm以下である付記2または3に記載の光半導体素子。
前記被覆部の上面のうち前記リッジ部の縁からある距離までの領域は、該リッジ部から遠ざかるに従って低くなるように傾斜している付記2乃至4のいずれか1項に記載の光半導体素子。
前記容量低減領域のうち前記リッジ部側の一部分は、該リッジ部に近づくに従って浅くなっている付記2乃至4のいずれか1項に記載の光半導体素子。
(a)第1導電型の半導体材料からなる下部クラッド層の上に、p型の量子ドット構造を持つ活性層を形成する工程と、
(b)前記活性層の上に、前記第1導電型とは反対の第2導電型の半導体材料からなる上部クラッド層を形成する工程と、
(c)前記上部クラッド層の上面のうち、一方向に延在する領域をマスクパターンで覆う工程と、
(d)前記マスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と、
(e)前記マスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層を第1導電型にするかまたは高抵抗化する不純物を注入することにより、容量低減領域を形成する工程と、
(f)前記マスクパターンを除去する工程と
を有し、
前記工程eで形成される容量低減領域は、前記下部クラッド層がp型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がn型である場合には、少なくとも前記下部クラッド層の上面まで達する光半導体素子の製造方法。
前記工程dにおいて、前記マスクパターンの縁から該上部クラッド層を横方向にもエッチングすることにより、該マスクパターンが庇状に張り出した庇部を残し、前記工程eにおいて、前記庇部の陰になる部分に前記不純物を注入しない付記7に記載の光半導体素子の製造方法。
前記工程dにおいて、前記マスクパターンの縁から横方向にエッチングされる部分の奥行きが、前記活性層の管内発光波長以上である付記8に記載の光半導体素子の製造方法。
前記工程dにおいて、前記マスクパターンの縁から横方向にエッチングされる部分の奥行きが5μm以下である付記8または9に記載の光半導体素子の製造方法。
(a)第1導電型の半導体材料からなる下部クラッド層の上に、p型の量子ドット構造を持つ活性層を形成する工程と、
(b)前記活性層の上に、前記第1導電型とは反対の第2導電型の半導体材料からなる上部クラッド層を形成する工程と、
(c)前記上部クラッド層の上面のうち、一方向に延在する領域を第1のマスクパターンで覆う工程と、
(d)前記第1のマスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層の第1導電型にするかまたは高抵抗化する不純物を添加することにより、容量低減領域を形成する工程と、
(e)前記第1のマスクパターンを除去する工程と、
(f)前記第1のマスクパターンで覆われていた領域のうち、両側の縁からある間隔だけ隔てられた内部領域を、第2のマスクパターンで覆う工程と、
(g)前記第2のマスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と
を有し、
前記工程dで形成される容量低減領域は、前記下部クラッド層がp型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がn型である場合には、少なくとも前記下部クラッド層の上面まで達し、
前記工程gでエッチングされた後、前記容量低減領域が前記第2のマスクパターンから面内方向にある間隔だけ隔てられるように、前記第2のマスクパターンの平面形状が設定されている光半導体素子の製造方法。
前記工程gでエッチングされた後の前記容量低減領域と前記第2のマスクパターンとの面内方向の間隔が、前記活性層の管内発光波長以上である付記11に記載の光半導体素子の製造方法。
前記工程gでエッチングされた後の前記容量低減領域と前記第2のマスクパターンとの面内方向の間隔が5μm以下である付記11または12に記載の光半導体素子の製造方法。
2、42 下部クラッド層
3、43 活性層
6 障壁層
7 量子ドット層
8 障壁層
10、50 上部クラッド層
10A、50A リッジ部
10B、50B リッジ隣接領域
10C、50C 容量低減領域
10D、50D 被覆部
11、51 コンタクト層
12、52 保護膜
13、53 上部電極
14、54 下部電極
20、30、31、60、70 マスクパターン
20A、60A 庇部
Claims (9)
- 第1導電型の半導体材料からなる下部クラッド層と、
前記下部クラッド層の上に配置されたp型の量子ドット構造を持つ活性層と、
前記活性層の上に配置され、半導体材料で形成され、リッジ部と被覆部とを含み、該リッジ部は該活性層の表面に沿って一方向に延在し、該被覆部は該リッジ部の両側の、該活性層の表面を覆う上部クラッド層と、
前記リッジ部の両側に配置され、前記被覆部の上面から、少なくとも該被覆部の下面まで達する容量低減領域と
を有し、
前記容量低減領域は、第1導電型であるか、または前記リッジ部よりも高い抵抗率を示し、前記リッジ部は、前記第1導電型とは反対の第2導電型であり
前記下部クラッド層がn型である場合には、前記容量低減領域は、少なくとも前記下部クラッド層の上面まで達する光半導体素子。 - 前記容量低減領域は、前記リッジ部の縁からある間隔を隔てて配置され、前記リッジ部、及び前記被覆部のうち前記容量低減領域とリッジ部との間の領域は第2導電型である請求項1に記載の光半導体素子。
- 前記リッジ部と、前記容量低減領域との間隔が、前記活性層の管内発光波長以上である請求項2に記載の光半導体素子。
- 前記リッジ部と、前記容量低減領域との間隔が5μm以下である請求項2または3に記載の光半導体素子。
- 前記被覆部の上面のうち前記リッジ部の縁からある距離までの領域は、該リッジ部から遠ざかるに従って低くなるように傾斜している請求項2乃至4のいずれか1項に記載の光半導体素子。
- 前記容量低減領域のうち前記リッジ部側の一部分は、該リッジ部に近づくに従って浅くなっている請求項2乃至4のいずれか1項に記載の光半導体素子。
- (a)第1導電型の半導体材料からなる下部クラッド層の上に、p型の量子ドット構造を持つ活性層を形成する工程と、
(b)前記活性層の上に、前記第1導電型とは反対の第2導電型の半導体材料からなる上部クラッド層を形成する工程と、
(c)前記上部クラッド層の上面のうち、一方向に延在する領域をマスクパターンで覆う工程と、
(d)前記マスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と、
(e)前記マスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層を第1導電型にするかまたは高抵抗化する不純物を注入することにより、容量低減領域を形成する工程と、
(f)前記マスクパターンを除去する工程と
を有し、
前記工程eで形成される容量低減領域は、前記下部クラッド層がp型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がn型である場合には、少なくとも前記下部クラッド層の上面まで達する光半導体素子の製造方法。 - 前記工程dにおいて、前記マスクパターンの縁から該上部クラッド層を横方向にもエッチングすることにより、該マスクパターンが庇状に張り出した庇部を残し、前記工程eにおいて、前記庇部の陰になる部分に前記不純物を注入しない請求項7に記載の光半導体素子の製造方法。
- (a)第1導電型の半導体材料からなる下部クラッド層の上に、p型の量子ドット構造を持つ活性層を形成する工程と、
(b)前記活性層の上に、前記第1導電型とは反対の第2導電型の半導体材料からなる上部クラッド層を形成する工程と、
(c)前記上部クラッド層の上面のうち、一方向に延在する領域を第1のマスクパターンで覆う工程と、
(d)前記第1のマスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層の第1導電型にするかまたは高抵抗化する不純物を添加することにより、容量低減領域を形成する工程と、
(e)前記第1のマスクパターンを除去する工程と、
(f)前記第1のマスクパターンで覆われていた領域のうち、両側の縁からある間隔だけ隔てられた内部領域を、第2のマスクパターンで覆う工程と、
(g)前記第2のマスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と
を有し、
前記工程dで形成される容量低減領域は、前記下部クラッド層がp型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がn型である場合には、少なくとも前記下部クラッド層の上面まで達し、
前記工程gでエッチングされた後、前記容量低減領域が前記第2のマスクパターンから面内方向にある間隔だけ隔てられるように、前記第2のマスクパターンの平面形状が設定されている光半導体素子の製造方法。
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