JP3440987B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置およびその製造方法に関し、例えば、パワー用縦
型のＭＯＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の絶縁
ゲート型半導体装置およびその製造方法に関する。
体装置およびその製造方法に関し、例えば、パワー用縦
型のＭＯＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の絶縁
ゲート型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型半導体装置としてのパワー
用縦型ＭＯＳＦＥＴは通常チップ外周部にＥＱＲ（Equi
Potential Ring）によるチャネルストッパ構造を設け
ている。特開平９−３２１２８２号公報の図１には、チ
ャネルストッパ構造として、チップ外周端から所定距離
内部側の位置にゲート酸化膜を介すと共に内部側のエッ
ジをゲート酸化膜に接するフィールド酸化膜を介して形
成したＥＱＲポリシリコン電極の表面と、このＥＱＲポ
リシリコン電極と自己整合的にチップ外周端に形成した
Ｎ+ 拡散領域の表面とにアルミニウムのＥＱＲ金属電極
を電気的接続したＭＯＳＦＥＴが開示されている。とこ
ろでこのＭＯＳＦＥＴのベース領域およびソース領域
は、ＥＱＲポリシリコン電極と同時に形成されるゲート
電極と自己整合的に形成されるが、後工程でベース領域
およびソース領域とソース電極とを電気的接触させるた
めソース領域を形成するときフォトリソグラフィ法を用
いてベース領域の一部にイオン注入されないようにして
ベース領域の一部を表面に露出するようにしている。
用縦型ＭＯＳＦＥＴは通常チップ外周部にＥＱＲ（Equi
Potential Ring）によるチャネルストッパ構造を設け
ている。特開平９−３２１２８２号公報の図１には、チ
ャネルストッパ構造として、チップ外周端から所定距離
内部側の位置にゲート酸化膜を介すと共に内部側のエッ
ジをゲート酸化膜に接するフィールド酸化膜を介して形
成したＥＱＲポリシリコン電極の表面と、このＥＱＲポ
リシリコン電極と自己整合的にチップ外周端に形成した
Ｎ+ 拡散領域の表面とにアルミニウムのＥＱＲ金属電極
を電気的接続したＭＯＳＦＥＴが開示されている。とこ
ろでこのＭＯＳＦＥＴのベース領域およびソース領域
は、ＥＱＲポリシリコン電極と同時に形成されるゲート
電極と自己整合的に形成されるが、後工程でベース領域
およびソース領域とソース電極とを電気的接触させるた
めソース領域を形成するときフォトリソグラフィ法を用
いてベース領域の一部にイオン注入されないようにして
ベース領域の一部を表面に露出するようにしている。
【０００３】一方、本出願人はソース領域を形成すると
きフォトリソグラフィ法を用いないでゲート電極と自己
整合的に形成する絶縁ゲート型半導体装置およびその製
造方法を特願平９−２６１４３３により出願している。
この出願ではＭＯＳＦＥＴを構成するチップの外周部の
チャネルストッパ構造については記載されていないが、
特開平９−３２１２８２号公報の図１に示されているチ
ャネルストッパ構造を適用した場合で、以下、図５を参
照して説明する。尚、特願平９−２６１４３３に示され
ているフィールド酸化膜上にゲートポリシリコン配線層
を有するフィールド部については図示および説明を省略
し、セル部と外周部についてのみ説明する。図におい
て、１は半導体本体で、高濃度Ｎ型であるＮ+ 型半導体
基板２と、この半導体基板２表面上に設けたエピタキシ
ャル層３とからなる。エピタキシャル層３は平面方向に
セル部Ａと外周部Ｂとに区分され、セル部Ａにはこの表
面層に選択的に設けたＰ型第１ベース領域４と、このベ
ース領域４の表面層に選択的に設けたＮ+ 型ソース領域
５と、ベース領域４とソース領域５が設けられたエピタ
キシャル層３の元のままの領域である低濃度Ｎ型である
Ｎ- 型ドレイン領域６とを含み、ソース領域５表面から
ソース領域５を貫通した溝７を形成している。外周部Ｂ
にはこの表面層にベース領域４と同時に選択的に設けた
Ｐ型第２ベース領域１４と、このベース領域１４の表面
層にソース領域５と同時に選択的に設けたＮ+ 型拡散領
域１５と、セル部Ａと共通のドレイン領域６とを含み、
溝７と同時にＮ+ 型拡散領域１５表面からベース領域１
４までの段差１９を形成している。セル部Ａ表面にはベ
ース領域４表面のソース領域５とドレイン領域６とによ
って挟まれた位置にゲート酸化膜８を介してポリシリコ
ンのゲート電極９を設けている。外周部Ｂ表面には、ド
レイン領域６上の外周端から所定距離離間した位置まで
フィールド部に設けられたフィールド酸化膜１３を延長
して設け、さらにＮ+ 型拡散領域１５からフィールド酸
化膜１３にかけてゲート酸化膜１６を介してフィールド
酸化膜１３側のエッジがフィールド酸化膜１３上となる
ＥＱＲポリシリコン電極１７を設け、このＥＱＲポリシ
リコン電極１７を貫通した溝１８を形成している。尚、
ＥＱＲポリシリコン電極１７の厚さによっては溝１８は
ＥＱＲポリシリコン電極１７のみに形成される。セル部
Ａ上において、ソース領域５表面の溝７側の一部を除い
た位置上およびゲート電極９表面上と、外周部Ｂにおい
て、ＥＱＲポリシリコン電極１７表面の溝１８側の一部
を除いた位置上と、フィールド酸化膜１３上およびＮ+
型拡散領域１５表面の段差１９側の一部を除いた位置上
とに層間絶縁膜１０を設けている。セル部Ａ上におい
て、層間絶縁膜１０表面上、ソース領域５表面の溝７側
の一部上および溝７内にアルミニウムのソース電極１１
を設けている。外周部Ｂ上において、層間絶縁膜１０表
面上、溝１８内、Ｎ+ 型拡散領域１５表面の段差１９側
の一部上および段差１９のスクライブ領域Ｄを除く位置
にソース電極１１と同時にＥＱＲ金属電極２０を設けて
いる。半導体基板２の裏面にはドレイン電極１２を設け
ている。
きフォトリソグラフィ法を用いないでゲート電極と自己
整合的に形成する絶縁ゲート型半導体装置およびその製
造方法を特願平９−２６１４３３により出願している。
この出願ではＭＯＳＦＥＴを構成するチップの外周部の
チャネルストッパ構造については記載されていないが、
特開平９−３２１２８２号公報の図１に示されているチ
ャネルストッパ構造を適用した場合で、以下、図５を参
照して説明する。尚、特願平９−２６１４３３に示され
ているフィールド酸化膜上にゲートポリシリコン配線層
を有するフィールド部については図示および説明を省略
し、セル部と外周部についてのみ説明する。図におい
て、１は半導体本体で、高濃度Ｎ型であるＮ+ 型半導体
基板２と、この半導体基板２表面上に設けたエピタキシ
ャル層３とからなる。エピタキシャル層３は平面方向に
セル部Ａと外周部Ｂとに区分され、セル部Ａにはこの表
面層に選択的に設けたＰ型第１ベース領域４と、このベ
ース領域４の表面層に選択的に設けたＮ+ 型ソース領域
５と、ベース領域４とソース領域５が設けられたエピタ
キシャル層３の元のままの領域である低濃度Ｎ型である
Ｎ- 型ドレイン領域６とを含み、ソース領域５表面から
ソース領域５を貫通した溝７を形成している。外周部Ｂ
にはこの表面層にベース領域４と同時に選択的に設けた
Ｐ型第２ベース領域１４と、このベース領域１４の表面
層にソース領域５と同時に選択的に設けたＮ+ 型拡散領
域１５と、セル部Ａと共通のドレイン領域６とを含み、
溝７と同時にＮ+ 型拡散領域１５表面からベース領域１
４までの段差１９を形成している。セル部Ａ表面にはベ
ース領域４表面のソース領域５とドレイン領域６とによ
って挟まれた位置にゲート酸化膜８を介してポリシリコ
ンのゲート電極９を設けている。外周部Ｂ表面には、ド
レイン領域６上の外周端から所定距離離間した位置まで
フィールド部に設けられたフィールド酸化膜１３を延長
して設け、さらにＮ+ 型拡散領域１５からフィールド酸
化膜１３にかけてゲート酸化膜１６を介してフィールド
酸化膜１３側のエッジがフィールド酸化膜１３上となる
ＥＱＲポリシリコン電極１７を設け、このＥＱＲポリシ
リコン電極１７を貫通した溝１８を形成している。尚、
ＥＱＲポリシリコン電極１７の厚さによっては溝１８は
ＥＱＲポリシリコン電極１７のみに形成される。セル部
Ａ上において、ソース領域５表面の溝７側の一部を除い
た位置上およびゲート電極９表面上と、外周部Ｂにおい
て、ＥＱＲポリシリコン電極１７表面の溝１８側の一部
を除いた位置上と、フィールド酸化膜１３上およびＮ+
型拡散領域１５表面の段差１９側の一部を除いた位置上
とに層間絶縁膜１０を設けている。セル部Ａ上におい
て、層間絶縁膜１０表面上、ソース領域５表面の溝７側
の一部上および溝７内にアルミニウムのソース電極１１
を設けている。外周部Ｂ上において、層間絶縁膜１０表
面上、溝１８内、Ｎ+ 型拡散領域１５表面の段差１９側
の一部上および段差１９のスクライブ領域Ｄを除く位置
にソース電極１１と同時にＥＱＲ金属電極２０を設けて
いる。半導体基板２の裏面にはドレイン電極１２を設け
ている。
【０００４】
【発明が解決しようとする課題】ところで、上記構成の
ＭＯＳＦＥＴはＥＱＲポリシリコン電極１７の厚さによ
ってはＥＱＲ金属電極２０が溝１８内でドレイン領域６
に電気的接触するため、フィールド部側からの空乏層は
溝１８の位置より外周へは伸ばすことができなくなりチ
ャネルストッパ構造として機能しなくなる虞がある。従
って、本発明は上記の問題点を解決するためになされた
もので、ＥＱＲポリシリコン電極のＥＱＲ金属電極への
電気的接触をＥＱＲポリシリコン電極の端面で取ること
によりチャネルストッパ構造として機能する絶縁ゲート
型半導体装置の製造方法を提供することを目的とする。
ＭＯＳＦＥＴはＥＱＲポリシリコン電極１７の厚さによ
ってはＥＱＲ金属電極２０が溝１８内でドレイン領域６
に電気的接触するため、フィールド部側からの空乏層は
溝１８の位置より外周へは伸ばすことができなくなりチ
ャネルストッパ構造として機能しなくなる虞がある。従
って、本発明は上記の問題点を解決するためになされた
もので、ＥＱＲポリシリコン電極のＥＱＲ金属電極への
電気的接触をＥＱＲポリシリコン電極の端面で取ること
によりチャネルストッパ構造として機能する絶縁ゲート
型半導体装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の請求項１に係る
絶縁ゲート型半導体装置の製造方法は、平面方向にセル
部とセル部を取り囲む外周部との区分を有する低濃度の
一導電型半導体本体表面上にフィールド酸化膜を形成
し、半導体本体表面のセル部と外周部の外周端から内部
へ所定距離離れた位置までのフィールド酸化膜を除去
し、フィールド酸化膜が除去されたセル部に第１ゲート
酸化膜および外周部表面に第２ゲート酸化膜を形成し、
その後半導体本体上にポリシリコン膜を被着させ、ポリ
シリコン膜を選択的に除去して第１ゲート酸化膜を介し
てゲート電極および第２ゲート酸化膜を介してＥＱＲポ
リシリコン電極を形成し、前記ゲート電極をマスクに半
導体本体のセル部表面層に他導電型第１ベース領域とこ
の第１ベース領域表面層に高濃度の一導電型ソース領域
を形成すると共にＥＱＲポリシリコン電極をマスクに半
導体本体の外周部表面層に第１ベース領域と同時に他導
電型第２ベース領域とこの第２ベース領域表面層にソー
ス領域と同時に高濃度の一導電型拡散領域を形成する第
１工程と、第１工程を完了後、半導体本体上に層間絶縁
膜を被着させ、その上にソース領域上、ＥＱＲポリシリ
コン電極の一導電型拡散領域側のエッジ上および一導電
型拡散領域上の位置に窓を有するレジストパターンを形
成する第２工程と、第２工程を完了後、前記レジストパ
ターンをマスクに前記層間絶縁膜をウェットエッチング
して、ソース領域表面と、ＥＱＲポリシリコン電極の一
導電型拡散領域側のエッジの表面および端面と、の表面
を露出させる第３工程と、第３工程を完了後、前記レジ
ストパターンをマスクに露出したソース領域と、ＥＱＲ
ポリシリコン電極の一導電型拡散領域側のエッジと、一
導電型拡散領域との表面からイオンエッチングして、ソ
ース領域および一導電型拡散領域を貫通して第１ベース
領域および第２ベース領域の一部までの溝を形成する第
４工程と、第４工程を完了後、レジストパターンを除去
し半導体本体上にアルミニウム膜を被着させアルミニウ
ム膜を選択的に除去して、ソース領域表面の溝側の一部
とソース領域および第１ベース領域の溝内面とで電気的
接続したソース電極を形成すると共に、一導電型拡散領
域表面の溝側の一部と一導電型拡散領域の溝内面と、Ｅ
ＱＲポリシリコン電極の一導電型拡散領域側のエッジの
表面および端面とで電気的接続したＥＱＲ金属電極を形
成する第５工程とを含む。上記手段によれば、ソース領
域をフォトリソグラフィ法を用いないセルフアラインで
形成し、ソース電極とベース領域との接続をレジストパ
ターンの開口を利用してソース領域を貫通する溝を形成
してその溝内で行う場合、レジストパターンを形成する
際、ＥＱＲポリシリコン電極のエッジの位置に開口を有
するレジストパターンとすることにより、高濃度の一導
電型拡散領域に電気的接続されたＥＱＲ金属電極がＥＱ
Ｒポリシリコン電極にそのエッジの表面および端面で電
気的接続されるので、フォトリソグラフィ工程を増加さ
せないでＥＱＲポリシリコン電極へのＥＱＲ金属電極の
コンタクトを取るとき、ＥＱＲ金属電極がＥＱＲポリシ
リコン電極を貫通することによりドレイン領域と接触す
るということはなくＥＱＲ金属電極およびＥＱＲポリシ
リコン電極をチャネルストッパとして十分に機能させる
ことができる。また本発明の請求項２に係る絶縁ゲート
型半導体装置の製造方法は、請求項１に係る方法におい
てレジストパターンが一導電型拡散領域上でメッシュ状
の開口パターンを有する。上記手段によれば、レジスト
パターンが外周部の高濃度の一導電型拡散領域上でメッ
シュ状の開口を有することにより、外周部には一導電型
拡散領域表面から一導電型拡散領域を貫通する溝がメッ
シュ状に形成され、この溝内面および一導電型拡散領域
表面の溝周りで一導電型拡散領域と十分なコンタクトで
ＥＱＲ金属電極に接続できる絶縁ゲート型半導体装置を
製造でき、この方法で製造した絶縁ゲート型半導体装置
がウェーハからチップとしてスクライブ領域でカットさ
れたとき、カット面は加工歪みにより裏面と表面で同電
位となり、カット面の表面側には一導電型拡散領域が露
出しＥＱＲ電極は確実にドレイン電極と同電位となり、
ＥＱＲ金属電極はチャネルストッパとして機能する。ま
た本発明の請求項３に係る絶縁ゲート型半導体装置の製
造方法は、請求項１に係る方法においてレジストパター
ンが一導電型拡散領域上で外周端に垂直のストライプ状
の開口パターンを有する。上記手段によれば、レジスト
パターンが外周部の高濃度の一導電型拡散領域上で外周
端に垂直のストライプ状の開口を有することにより、外
周部には一導電型拡散領域表面から一導電型拡散領域を
貫通する溝が外周端に垂直のストライプ状に形成され、
この溝内面および一導電型拡散領域表面の溝周りで一導
電型拡散領域と十分なコンタクトでＥＱＲ金属電極に接
続できる絶縁ゲート型半導体装置を製造でき、この方法
で製造した絶縁ゲート型半導体装置がウェーハからチッ
プとしてスクライブ領域でカットされたとき、カット面
は加工歪みにより裏面と表面で同電位となり、カット面
の表面側には一導電型拡散領域が露出しＥＱＲ電極は確
実にドレイン電極と同電位となり、ＥＱＲ金属電極はチ
ャネルストッパとして機能する。また本発明の請求項４
に係る絶縁ゲート型半導体装置の製造方法は、請求項１
に係る方法においてウェットエッチングがジャストエッ
チングとオーバーエッチングとからなり、レジストパタ
ーンをマスクに、先ず層間絶縁膜をジャストエッチング
し更に所定時間オーバーエッチングするので正確にレジ
ストパターンの開口面積より広くエピタキシャル層表面
を露出できる。
絶縁ゲート型半導体装置の製造方法は、平面方向にセル
部とセル部を取り囲む外周部との区分を有する低濃度の
一導電型半導体本体表面上にフィールド酸化膜を形成
し、半導体本体表面のセル部と外周部の外周端から内部
へ所定距離離れた位置までのフィールド酸化膜を除去
し、フィールド酸化膜が除去されたセル部に第１ゲート
酸化膜および外周部表面に第２ゲート酸化膜を形成し、
その後半導体本体上にポリシリコン膜を被着させ、ポリ
シリコン膜を選択的に除去して第１ゲート酸化膜を介し
てゲート電極および第２ゲート酸化膜を介してＥＱＲポ
リシリコン電極を形成し、前記ゲート電極をマスクに半
導体本体のセル部表面層に他導電型第１ベース領域とこ
の第１ベース領域表面層に高濃度の一導電型ソース領域
を形成すると共にＥＱＲポリシリコン電極をマスクに半
導体本体の外周部表面層に第１ベース領域と同時に他導
電型第２ベース領域とこの第２ベース領域表面層にソー
ス領域と同時に高濃度の一導電型拡散領域を形成する第
１工程と、第１工程を完了後、半導体本体上に層間絶縁
膜を被着させ、その上にソース領域上、ＥＱＲポリシリ
コン電極の一導電型拡散領域側のエッジ上および一導電
型拡散領域上の位置に窓を有するレジストパターンを形
成する第２工程と、第２工程を完了後、前記レジストパ
ターンをマスクに前記層間絶縁膜をウェットエッチング
して、ソース領域表面と、ＥＱＲポリシリコン電極の一
導電型拡散領域側のエッジの表面および端面と、の表面
を露出させる第３工程と、第３工程を完了後、前記レジ
ストパターンをマスクに露出したソース領域と、ＥＱＲ
ポリシリコン電極の一導電型拡散領域側のエッジと、一
導電型拡散領域との表面からイオンエッチングして、ソ
ース領域および一導電型拡散領域を貫通して第１ベース
領域および第２ベース領域の一部までの溝を形成する第
４工程と、第４工程を完了後、レジストパターンを除去
し半導体本体上にアルミニウム膜を被着させアルミニウ
ム膜を選択的に除去して、ソース領域表面の溝側の一部
とソース領域および第１ベース領域の溝内面とで電気的
接続したソース電極を形成すると共に、一導電型拡散領
域表面の溝側の一部と一導電型拡散領域の溝内面と、Ｅ
ＱＲポリシリコン電極の一導電型拡散領域側のエッジの
表面および端面とで電気的接続したＥＱＲ金属電極を形
成する第５工程とを含む。上記手段によれば、ソース領
域をフォトリソグラフィ法を用いないセルフアラインで
形成し、ソース電極とベース領域との接続をレジストパ
ターンの開口を利用してソース領域を貫通する溝を形成
してその溝内で行う場合、レジストパターンを形成する
際、ＥＱＲポリシリコン電極のエッジの位置に開口を有
するレジストパターンとすることにより、高濃度の一導
電型拡散領域に電気的接続されたＥＱＲ金属電極がＥＱ
Ｒポリシリコン電極にそのエッジの表面および端面で電
気的接続されるので、フォトリソグラフィ工程を増加さ
せないでＥＱＲポリシリコン電極へのＥＱＲ金属電極の
コンタクトを取るとき、ＥＱＲ金属電極がＥＱＲポリシ
リコン電極を貫通することによりドレイン領域と接触す
るということはなくＥＱＲ金属電極およびＥＱＲポリシ
リコン電極をチャネルストッパとして十分に機能させる
ことができる。また本発明の請求項２に係る絶縁ゲート
型半導体装置の製造方法は、請求項１に係る方法におい
てレジストパターンが一導電型拡散領域上でメッシュ状
の開口パターンを有する。上記手段によれば、レジスト
パターンが外周部の高濃度の一導電型拡散領域上でメッ
シュ状の開口を有することにより、外周部には一導電型
拡散領域表面から一導電型拡散領域を貫通する溝がメッ
シュ状に形成され、この溝内面および一導電型拡散領域
表面の溝周りで一導電型拡散領域と十分なコンタクトで
ＥＱＲ金属電極に接続できる絶縁ゲート型半導体装置を
製造でき、この方法で製造した絶縁ゲート型半導体装置
がウェーハからチップとしてスクライブ領域でカットさ
れたとき、カット面は加工歪みにより裏面と表面で同電
位となり、カット面の表面側には一導電型拡散領域が露
出しＥＱＲ電極は確実にドレイン電極と同電位となり、
ＥＱＲ金属電極はチャネルストッパとして機能する。ま
た本発明の請求項３に係る絶縁ゲート型半導体装置の製
造方法は、請求項１に係る方法においてレジストパター
ンが一導電型拡散領域上で外周端に垂直のストライプ状
の開口パターンを有する。上記手段によれば、レジスト
パターンが外周部の高濃度の一導電型拡散領域上で外周
端に垂直のストライプ状の開口を有することにより、外
周部には一導電型拡散領域表面から一導電型拡散領域を
貫通する溝が外周端に垂直のストライプ状に形成され、
この溝内面および一導電型拡散領域表面の溝周りで一導
電型拡散領域と十分なコンタクトでＥＱＲ金属電極に接
続できる絶縁ゲート型半導体装置を製造でき、この方法
で製造した絶縁ゲート型半導体装置がウェーハからチッ
プとしてスクライブ領域でカットされたとき、カット面
は加工歪みにより裏面と表面で同電位となり、カット面
の表面側には一導電型拡散領域が露出しＥＱＲ電極は確
実にドレイン電極と同電位となり、ＥＱＲ金属電極はチ
ャネルストッパとして機能する。また本発明の請求項４
に係る絶縁ゲート型半導体装置の製造方法は、請求項１
に係る方法においてウェットエッチングがジャストエッ
チングとオーバーエッチングとからなり、レジストパタ
ーンをマスクに、先ず層間絶縁膜をジャストエッチング
し更に所定時間オーバーエッチングするので正確にレジ
ストパターンの開口面積より広くエピタキシャル層表面
を露出できる。
【０００６】
【発明の実施の形態】以下に、本発明に基づき第１実施
例のＭＯＳＦＥＴおよびその製造方法を図１および図２
を参照して説明する。先ず構成を説明すると、図１にお
いて、（ａ）はセル部の断面図、（ｂ）は外周部Ｂにお
ける半導体本体２１の表面を見た平面図、（ｃ）はその
平面図でのＡ−Ａ断面図、（ｄ）はその平面図でのＢ−
Ｂ断面図を表わしており、２１は半導体本体で、高濃度
一導電型としてのＮ+ 型半導体基板２２と、この半導体
基板２２表面上に設けたエピタキシャル層２３とからな
る。エピタキシャル層２３は平面方向にセル部Ａとセル
部を取り囲む外周部Ｂとに区分され、セル部Ａにはこの
表面層に選択的に設けた他導電型としてのＰ型第１ベー
ス領域２４と、このベース領域２４の表面層に選択的に
設けたＮ+ 型ソース領域２５と、ベース領域２４とソー
ス領域２５が設けられたエピタキシャル層２３の元のま
まの領域である低濃度Ｎ型であるＮ- 型ドレイン領域２
６とを含み、ソース領域２５表面からソース領域２５を
貫通した溝２７を形成している。外周部Ｂにはこの表面
層にベース領域２４と同時に選択的に設けたＰ型第２ベ
ース領域３４と、このベース領域３４の表面層にソース
領域２５と同時に選択的に設けたＮ+ 型拡散領域３５
と、セル部Ａと共通のドレイン領域２６とを含み、溝２
７と同時にＮ+ 型拡散領域３５表面からＮ+ 型拡散領域
３５を貫通する溝３９をメッシュ状に形成している。セ
ル部Ａ表面にはベース領域２４表面のソース領域２５と
ドレイン領域２６とによって挟まれた位置にゲート酸化
膜２８を介してポリシリコンのゲート電極２９を設けて
いる。外周部Ｂ表面には、ドレイン領域２６上の外周端
から所定距離離間した位置までフィールド部に設けられ
たフィールド酸化膜３３を延長して設け、さらにＮ+ 型
拡散領域３５からフィールド酸化膜３３にかけてゲート
酸化膜３６を介してフィールド酸化膜３３側のエッジが
フィールド酸化膜３３上となるＥＱＲポリシリコン電極
３７を設けている。セル部Ａ上において、ソース領域２
５表面の溝２７側の一部を除いた位置上およびゲート電
極２９表面上と、外周部Ｂにおいて、ＥＱＲポリシリコ
ン電極３７表面の溝３９側の一部を除いた位置上、フィ
ールド酸化膜３３上およびＮ+ 型拡散領域３５表面の溝
周り４１を除いた位置上に層間絶縁膜３０を設けてい
る。セル部Ａ上において、層間絶縁膜３０表面上、ソー
ス領域２５表面の溝２７側の一部上および溝２７内にア
ルミニウムのソース電極３１を設けている。外周部Ｂ上
において、スクライブ領域Ｄを除く位置の層間絶縁膜３
０表面上、溝３９内およびＮ+ 型拡散領域３５表面の溝
周り４１上にソース電極３１と同時にアルミニウムのＥ
ＱＲ金属電極４０を設けている。半導体基板２２の裏面
にはドレイン電極３２を設けている。
例のＭＯＳＦＥＴおよびその製造方法を図１および図２
を参照して説明する。先ず構成を説明すると、図１にお
いて、（ａ）はセル部の断面図、（ｂ）は外周部Ｂにお
ける半導体本体２１の表面を見た平面図、（ｃ）はその
平面図でのＡ−Ａ断面図、（ｄ）はその平面図でのＢ−
Ｂ断面図を表わしており、２１は半導体本体で、高濃度
一導電型としてのＮ+ 型半導体基板２２と、この半導体
基板２２表面上に設けたエピタキシャル層２３とからな
る。エピタキシャル層２３は平面方向にセル部Ａとセル
部を取り囲む外周部Ｂとに区分され、セル部Ａにはこの
表面層に選択的に設けた他導電型としてのＰ型第１ベー
ス領域２４と、このベース領域２４の表面層に選択的に
設けたＮ+ 型ソース領域２５と、ベース領域２４とソー
ス領域２５が設けられたエピタキシャル層２３の元のま
まの領域である低濃度Ｎ型であるＮ- 型ドレイン領域２
６とを含み、ソース領域２５表面からソース領域２５を
貫通した溝２７を形成している。外周部Ｂにはこの表面
層にベース領域２４と同時に選択的に設けたＰ型第２ベ
ース領域３４と、このベース領域３４の表面層にソース
領域２５と同時に選択的に設けたＮ+ 型拡散領域３５
と、セル部Ａと共通のドレイン領域２６とを含み、溝２
７と同時にＮ+ 型拡散領域３５表面からＮ+ 型拡散領域
３５を貫通する溝３９をメッシュ状に形成している。セ
ル部Ａ表面にはベース領域２４表面のソース領域２５と
ドレイン領域２６とによって挟まれた位置にゲート酸化
膜２８を介してポリシリコンのゲート電極２９を設けて
いる。外周部Ｂ表面には、ドレイン領域２６上の外周端
から所定距離離間した位置までフィールド部に設けられ
たフィールド酸化膜３３を延長して設け、さらにＮ+ 型
拡散領域３５からフィールド酸化膜３３にかけてゲート
酸化膜３６を介してフィールド酸化膜３３側のエッジが
フィールド酸化膜３３上となるＥＱＲポリシリコン電極
３７を設けている。セル部Ａ上において、ソース領域２
５表面の溝２７側の一部を除いた位置上およびゲート電
極２９表面上と、外周部Ｂにおいて、ＥＱＲポリシリコ
ン電極３７表面の溝３９側の一部を除いた位置上、フィ
ールド酸化膜３３上およびＮ+ 型拡散領域３５表面の溝
周り４１を除いた位置上に層間絶縁膜３０を設けてい
る。セル部Ａ上において、層間絶縁膜３０表面上、ソー
ス領域２５表面の溝２７側の一部上および溝２７内にア
ルミニウムのソース電極３１を設けている。外周部Ｂ上
において、スクライブ領域Ｄを除く位置の層間絶縁膜３
０表面上、溝３９内およびＮ+ 型拡散領域３５表面の溝
周り４１上にソース電極３１と同時にアルミニウムのＥ
ＱＲ金属電極４０を設けている。半導体基板２２の裏面
にはドレイン電極３２を設けている。
【０００７】以上の構成によると、ＭＯＳＦＥＴがウェ
ーハからチップとしてスクライブ領域Ｄでカットされた
とき、カット面Ｅは加工歪みにより裏面と表面で同電位
となり、カット面Ｅの表面側にはＮ+ 型拡散領域３５が
露出しこのＮ+ 型拡散領域３５にメッシュ状に形成した
溝３９内面およびＮ+ 型拡散領域３５表面の溝周り４１
で十分なコンタクトで接続されたＥＱＲ金属電極４０は
確実に裏面電極と同電位となり、さらにＥＱＲ金属電極
４０はＥＱＲポリシリコン電極３７にエッジの表面およ
び端面で電気的接続されるので、フォトリソグラフィ工
程を増加させないでＥＱＲポリシリコン電極３７へのＥ
ＱＲ金属電極４０のコンタクトを取るとき、ＥＱＲ金属
電極４０がＥＱＲポリシリコン電極３７を貫通すること
によりドレイン領域と接触するということはなくＥＱＲ
金属電極４０およびＥＱＲポリシリコン電極３７をチャ
ネルストッパとして十分に機能させることができる。
ーハからチップとしてスクライブ領域Ｄでカットされた
とき、カット面Ｅは加工歪みにより裏面と表面で同電位
となり、カット面Ｅの表面側にはＮ+ 型拡散領域３５が
露出しこのＮ+ 型拡散領域３５にメッシュ状に形成した
溝３９内面およびＮ+ 型拡散領域３５表面の溝周り４１
で十分なコンタクトで接続されたＥＱＲ金属電極４０は
確実に裏面電極と同電位となり、さらにＥＱＲ金属電極
４０はＥＱＲポリシリコン電極３７にエッジの表面およ
び端面で電気的接続されるので、フォトリソグラフィ工
程を増加させないでＥＱＲポリシリコン電極３７へのＥ
ＱＲ金属電極４０のコンタクトを取るとき、ＥＱＲ金属
電極４０がＥＱＲポリシリコン電極３７を貫通すること
によりドレイン領域と接触するということはなくＥＱＲ
金属電極４０およびＥＱＲポリシリコン電極３７をチャ
ネルストッパとして十分に機能させることができる。
【０００８】次に製造方法を図２（ａ）〜（ｄ）と図１
を参照して説明する。尚、以下の説明において（ａ）〜
（ｄ）の各項目記号は、図２の（ａ）〜（ｄ）のそれぞ
れに対応する。 （ａ）Ｎ+ 型半導体基板２２表面上にＮ型不純物を低濃
度に含んだエピタキシャル層２３を成長させた半導体本
体２１表面上に熱酸化法によりフィールド酸化膜３３を
形成し、エピタキシャル層２３をセル部Ａと外周部Ｂと
に区分する。そしてフォトリソグラフィ法およびエッチ
ング法により外周部Ｂ上の外周端から所定幅およびセル
部Ａ上のフィールド酸化膜３３を除去し、熱酸化法によ
りフィールド酸化膜３３が除去された表面のセル部Ａ上
に第１ゲート酸化膜２８と外周部Ｂ上に第２ゲート酸化
膜３６を形成する。次にこれらの酸化膜３３，２８，３
６表面にポリシリコン膜を被着させ、このポリシリコン
膜およびゲート酸化膜２８，３６をフォトリソグラフィ
法およびエッチング法により選択的に除去して、セル部
Ａ上にゲート酸化膜２８を介して残したポリシリコン膜
によりゲート電極２９と、外周部Ｂ上にフィールド酸化
膜３３に隣接したゲート酸化膜３６を介して残したポリ
シリコン膜によりＥＱＲポリシリコン電極３７とを形成
する。ＥＱＲポリシリコン電極３７のフィールド酸化膜
３３側のエッジはフィールド酸化膜３３上になるように
形成する。次にセル部Ａにおいてゲート電極２９と、外
周部Ｂにおいてフィールド酸化膜３３およびＥＱＲポリ
シリコン電極３７とをマスクとして、ボロンおよび砒素
を順次イオン注入および熱拡散してセル部ＡにＰ型第１
ベース領域２４およびＮ+型ソース領域２５を形成する
と共に外周部ＢにＰ型第２ベース領域３４およびＮ+ 型
拡散領域３５を形成する。これらの領域が形成されたエ
ピタキシャル層２３の元のままの領域はＮ- 型ドレイン
領域２６となる。 （ｂ）次に（ａ）の工程を完了した半導体本体２１上に
層間絶縁膜３０を被着させ、その上からフォトリソグラ
フィ法によりソース領域２５表面上と、ＥＱＲポリシリ
コン電極３７のＮ+ 型拡散領域３５側のエッジ上および
Ｎ+ 型拡散領域３５表面上とにそれぞれ開口５１，５２
を有するレジストパターン５３を形成する。開口５２は
メッシュ状パターンである。 （ｃ）次にレジストパターン５３をマスクにしてウエッ
トエッチング法によりレジストパターンの各開口５１，
５２下の層間絶縁膜３０をソース領域２５表面と、ＥＱ
Ｒポリシリコン電極３７のＮ+ 型拡散領域３５側のエッ
ジの表面および端面と、Ｎ+ 型拡散領域３５表面が露出
するまでジャストエッチし、更に所定時間だけオーバー
エッチしてその露出面積がレジストパターン５３の各開
口面積より大きいコンタクトホール５４，５５を形成す
る。 （ｄ）次に（ｃ）の工程で用いたレジストパターン５３
を再びマスクにして露出した半導体本体２１表面よりイ
オンエッチング法によりソース領域２５と、Ｎ+型拡散
領域３５を貫通して溝２７，３９を形成する。このとき
同時に、露出したＥＱＲポリシリコン電極３７のＮ+ 型
拡散領域３５側のエッジもレジストパターン５３の開口
５２に合わせてエッチングされる。尚、ＥＱＲポリシリ
コン電極３７の厚さによってはＥＱＲポリシリコン電極
３７は下までエッチングされないこともある。 以上の工程を終了した後、図１に示すようにレジストパ
ターン５３を除去し、半導体本体２１上に真空蒸着によ
りアルミニウム膜を被着し、このアルミニウム膜をフォ
トリソグラフィ法およびエッチング法により選択的に除
去して、ソース領域２５およびベース領域２４と電気的
に接続するソース電極３１と、ＥＱＲポリシリコン電極
３７のＮ+ 型拡散領域３５側のエッジ、Ｎ+ 型拡散領域
３５およびベース領域３４と電気的接続するＥＱＲ金属
電極４０を形成すると共に、半導体本体２１の裏面に金
属を蒸着してドレイン電極３２を形成する。
を参照して説明する。尚、以下の説明において（ａ）〜
（ｄ）の各項目記号は、図２の（ａ）〜（ｄ）のそれぞ
れに対応する。 （ａ）Ｎ+ 型半導体基板２２表面上にＮ型不純物を低濃
度に含んだエピタキシャル層２３を成長させた半導体本
体２１表面上に熱酸化法によりフィールド酸化膜３３を
形成し、エピタキシャル層２３をセル部Ａと外周部Ｂと
に区分する。そしてフォトリソグラフィ法およびエッチ
ング法により外周部Ｂ上の外周端から所定幅およびセル
部Ａ上のフィールド酸化膜３３を除去し、熱酸化法によ
りフィールド酸化膜３３が除去された表面のセル部Ａ上
に第１ゲート酸化膜２８と外周部Ｂ上に第２ゲート酸化
膜３６を形成する。次にこれらの酸化膜３３，２８，３
６表面にポリシリコン膜を被着させ、このポリシリコン
膜およびゲート酸化膜２８，３６をフォトリソグラフィ
法およびエッチング法により選択的に除去して、セル部
Ａ上にゲート酸化膜２８を介して残したポリシリコン膜
によりゲート電極２９と、外周部Ｂ上にフィールド酸化
膜３３に隣接したゲート酸化膜３６を介して残したポリ
シリコン膜によりＥＱＲポリシリコン電極３７とを形成
する。ＥＱＲポリシリコン電極３７のフィールド酸化膜
３３側のエッジはフィールド酸化膜３３上になるように
形成する。次にセル部Ａにおいてゲート電極２９と、外
周部Ｂにおいてフィールド酸化膜３３およびＥＱＲポリ
シリコン電極３７とをマスクとして、ボロンおよび砒素
を順次イオン注入および熱拡散してセル部ＡにＰ型第１
ベース領域２４およびＮ+型ソース領域２５を形成する
と共に外周部ＢにＰ型第２ベース領域３４およびＮ+ 型
拡散領域３５を形成する。これらの領域が形成されたエ
ピタキシャル層２３の元のままの領域はＮ- 型ドレイン
領域２６となる。 （ｂ）次に（ａ）の工程を完了した半導体本体２１上に
層間絶縁膜３０を被着させ、その上からフォトリソグラ
フィ法によりソース領域２５表面上と、ＥＱＲポリシリ
コン電極３７のＮ+ 型拡散領域３５側のエッジ上および
Ｎ+ 型拡散領域３５表面上とにそれぞれ開口５１，５２
を有するレジストパターン５３を形成する。開口５２は
メッシュ状パターンである。 （ｃ）次にレジストパターン５３をマスクにしてウエッ
トエッチング法によりレジストパターンの各開口５１，
５２下の層間絶縁膜３０をソース領域２５表面と、ＥＱ
Ｒポリシリコン電極３７のＮ+ 型拡散領域３５側のエッ
ジの表面および端面と、Ｎ+ 型拡散領域３５表面が露出
するまでジャストエッチし、更に所定時間だけオーバー
エッチしてその露出面積がレジストパターン５３の各開
口面積より大きいコンタクトホール５４，５５を形成す
る。 （ｄ）次に（ｃ）の工程で用いたレジストパターン５３
を再びマスクにして露出した半導体本体２１表面よりイ
オンエッチング法によりソース領域２５と、Ｎ+型拡散
領域３５を貫通して溝２７，３９を形成する。このとき
同時に、露出したＥＱＲポリシリコン電極３７のＮ+ 型
拡散領域３５側のエッジもレジストパターン５３の開口
５２に合わせてエッチングされる。尚、ＥＱＲポリシリ
コン電極３７の厚さによってはＥＱＲポリシリコン電極
３７は下までエッチングされないこともある。 以上の工程を終了した後、図１に示すようにレジストパ
ターン５３を除去し、半導体本体２１上に真空蒸着によ
りアルミニウム膜を被着し、このアルミニウム膜をフォ
トリソグラフィ法およびエッチング法により選択的に除
去して、ソース領域２５およびベース領域２４と電気的
に接続するソース電極３１と、ＥＱＲポリシリコン電極
３７のＮ+ 型拡散領域３５側のエッジ、Ｎ+ 型拡散領域
３５およびベース領域３４と電気的接続するＥＱＲ金属
電極４０を形成すると共に、半導体本体２１の裏面に金
属を蒸着してドレイン電極３２を形成する。
【０００９】以上の方法によると、ソース領域２５をフ
ォトリソグラフィ法を用いないでゲート電極と自己整合
的に形成し、ソース電極３１とベース領域２４との接続
をソース電極のコンタクトのためのレジストパターンの
開口を利用してソース領域２５を貫通する溝２７を形成
してその溝内で行うＭＯＳＦＥＴの製造方法において、
（ｂ）の工程で、外周部ＢのＥＱＲポリシリコン電極３
７のＮ+ 型拡散領域３５側のエッジおよびＮ+ 型拡散領
域３５表面上にメッシュ状パターンの開口５２を有する
レジストパターン５３を形成することにより、外周部Ｂ
にはＮ+ 型拡散領域３５表面からＮ+ 型拡散領域３５を
貫通する溝３９がメッシュ状に形成され、この溝３９内
面およびＮ+ 型拡散領域３５表面の溝周り４１でＮ+ 型
拡散領域３５と十分なコンタクトで接続されたＥＱＲ金
属電極４０が形成でき、このＭＯＳＦＥＴがウェーハか
らチップとしてスクライブ領域Ｄでカットされたとき、
カット面Ｅは加工歪みにより裏面と表面で同電位とな
り、カット面Ｅの表面側にはＮ+ 型拡散領域３５が露出
しＥＱＲ金属電極４０は確実にドレイン電極３２と同電
位となり、さらに、ＥＱＲ金属電極４０はＥＱＲポリシ
リコン電極３７にエッジの表面および端面で電気的接続
されるので、フォトリソグラフィ工程を増加させないで
ＥＱＲポリシリコン電極３７へのＥＱＲ金属電極４０の
コンタクトを取るとき、ＥＱＲ金属電極４０がＥＱＲポ
リシリコン電極３７を貫通することによりドレイン領域
と接触するということはなくＥＱＲ金属電極４０および
ＥＱＲポリシリコン電極３７をチャネルストッパとして
十分に機能させることができる。
ォトリソグラフィ法を用いないでゲート電極と自己整合
的に形成し、ソース電極３１とベース領域２４との接続
をソース電極のコンタクトのためのレジストパターンの
開口を利用してソース領域２５を貫通する溝２７を形成
してその溝内で行うＭＯＳＦＥＴの製造方法において、
（ｂ）の工程で、外周部ＢのＥＱＲポリシリコン電極３
７のＮ+ 型拡散領域３５側のエッジおよびＮ+ 型拡散領
域３５表面上にメッシュ状パターンの開口５２を有する
レジストパターン５３を形成することにより、外周部Ｂ
にはＮ+ 型拡散領域３５表面からＮ+ 型拡散領域３５を
貫通する溝３９がメッシュ状に形成され、この溝３９内
面およびＮ+ 型拡散領域３５表面の溝周り４１でＮ+ 型
拡散領域３５と十分なコンタクトで接続されたＥＱＲ金
属電極４０が形成でき、このＭＯＳＦＥＴがウェーハか
らチップとしてスクライブ領域Ｄでカットされたとき、
カット面Ｅは加工歪みにより裏面と表面で同電位とな
り、カット面Ｅの表面側にはＮ+ 型拡散領域３５が露出
しＥＱＲ金属電極４０は確実にドレイン電極３２と同電
位となり、さらに、ＥＱＲ金属電極４０はＥＱＲポリシ
リコン電極３７にエッジの表面および端面で電気的接続
されるので、フォトリソグラフィ工程を増加させないで
ＥＱＲポリシリコン電極３７へのＥＱＲ金属電極４０の
コンタクトを取るとき、ＥＱＲ金属電極４０がＥＱＲポ
リシリコン電極３７を貫通することによりドレイン領域
と接触するということはなくＥＱＲ金属電極４０および
ＥＱＲポリシリコン電極３７をチャネルストッパとして
十分に機能させることができる。
【００１０】次に、本発明に基づき第２実施例のＭＯＳ
ＦＥＴを図３を参照して説明する。図において、（ａ）
はセル部の断面図、（ｂ）は外周部Ｂにおける半導体本
体６１の表面を見た平面図、（ｃ）はその平面図でのＡ
−Ａ断面図、（ｄ）はその平面図でのＢ−Ｂ断面図、
（ｅ）はその平面図でのＣ−Ｃ断面図を表わしており、
６１は半導体本体で、Ｎ+ 型半導体基板６２と、この半
導体基板６２表面上に設けたエピタキシャル層６３とか
らなる。エピタキシャル層６３は平面方向にセル部Ａと
外周部Ｂとに区分され、セル部Ａにはこの表面層に選択
的に設けたＰ型第１ベース領域６４と、このベース領域
６４の表面層に選択的に設けたＮ+ 型ソース領域６５
と、ベース領域６４とソース領域６５が設けられたエピ
タキシャル層６３の元のままの領域であるＮ- 型ドレイ
ン領域６６とを含み、ソース領域６５表面からソース領
域６５を貫通した溝６７を形成している。外周部Ｂには
この表面層にベース領域６４と同時に選択的に設けたＰ
型第２ベース領域７４と、このベース領域７４の表面層
にソース領域６５と同時に選択的に設けたＮ+ 型拡散領
域７５と、セル部Ａと共通のドレイン領域６６とを含
み、溝６７と同時にＮ+ 型拡散領域７５表面からＮ+ 型
拡散領域７５を貫通する溝７９をストライプ状に形成し
ている。セル部Ａ表面にはベース領域６４表面のソース
領域６５とドレイン領域６６とによって挟まれた位置に
ゲート酸化膜６８を介してポリシリコンのゲート電極６
９を設けている。外周部Ｂ表面には、ドレイン領域６６
上の外周端から所定距離離間した位置までフィールド部
に設けられたフィールド酸化膜７３を延長して設け、さ
らにＮ+ 型拡散領域７５からフィールド酸化膜７３にか
けてゲート酸化膜７６を介してフィールド酸化膜７３側
のエッジがフィールド酸化膜７３上となるＥＱＲポリシ
リコン電極７７を設けている。セル部Ａ上において、ソ
ース領域６５表面の溝６７側の一部を除いた位置上およ
びゲート電極６９表面上と、外周部Ｂにおいて、ＥＱＲ
ポリシリコン電極７７表面の溝７９側の一部を除いた位
置上、フィールド酸化膜７３上およびＮ+ 型拡散領域７
５表面の溝周り８１を除いた位置上に層間絶縁膜７０を
設けている。セル部Ａ上において、層間絶縁膜７０表面
上、ソース領域６５表面の溝６７側の一部上および溝６
７内にアルミニウムのソース電極７１を設けている。外
周部Ｂ上において、スクライブ領域を除く位置の層間絶
縁膜７０表面上、溝７９内およびＮ+ 型拡散領域７５表
面の溝７９側の一部上にソース電極７１と同時にＥＱＲ
金属電極８０を設けている。半導体基板６２の裏面には
ドレイン電極７２を設けている。
ＦＥＴを図３を参照して説明する。図において、（ａ）
はセル部の断面図、（ｂ）は外周部Ｂにおける半導体本
体６１の表面を見た平面図、（ｃ）はその平面図でのＡ
−Ａ断面図、（ｄ）はその平面図でのＢ−Ｂ断面図、
（ｅ）はその平面図でのＣ−Ｃ断面図を表わしており、
６１は半導体本体で、Ｎ+ 型半導体基板６２と、この半
導体基板６２表面上に設けたエピタキシャル層６３とか
らなる。エピタキシャル層６３は平面方向にセル部Ａと
外周部Ｂとに区分され、セル部Ａにはこの表面層に選択
的に設けたＰ型第１ベース領域６４と、このベース領域
６４の表面層に選択的に設けたＮ+ 型ソース領域６５
と、ベース領域６４とソース領域６５が設けられたエピ
タキシャル層６３の元のままの領域であるＮ- 型ドレイ
ン領域６６とを含み、ソース領域６５表面からソース領
域６５を貫通した溝６７を形成している。外周部Ｂには
この表面層にベース領域６４と同時に選択的に設けたＰ
型第２ベース領域７４と、このベース領域７４の表面層
にソース領域６５と同時に選択的に設けたＮ+ 型拡散領
域７５と、セル部Ａと共通のドレイン領域６６とを含
み、溝６７と同時にＮ+ 型拡散領域７５表面からＮ+ 型
拡散領域７５を貫通する溝７９をストライプ状に形成し
ている。セル部Ａ表面にはベース領域６４表面のソース
領域６５とドレイン領域６６とによって挟まれた位置に
ゲート酸化膜６８を介してポリシリコンのゲート電極６
９を設けている。外周部Ｂ表面には、ドレイン領域６６
上の外周端から所定距離離間した位置までフィールド部
に設けられたフィールド酸化膜７３を延長して設け、さ
らにＮ+ 型拡散領域７５からフィールド酸化膜７３にか
けてゲート酸化膜７６を介してフィールド酸化膜７３側
のエッジがフィールド酸化膜７３上となるＥＱＲポリシ
リコン電極７７を設けている。セル部Ａ上において、ソ
ース領域６５表面の溝６７側の一部を除いた位置上およ
びゲート電極６９表面上と、外周部Ｂにおいて、ＥＱＲ
ポリシリコン電極７７表面の溝７９側の一部を除いた位
置上、フィールド酸化膜７３上およびＮ+ 型拡散領域７
５表面の溝周り８１を除いた位置上に層間絶縁膜７０を
設けている。セル部Ａ上において、層間絶縁膜７０表面
上、ソース領域６５表面の溝６７側の一部上および溝６
７内にアルミニウムのソース電極７１を設けている。外
周部Ｂ上において、スクライブ領域を除く位置の層間絶
縁膜７０表面上、溝７９内およびＮ+ 型拡散領域７５表
面の溝７９側の一部上にソース電極７１と同時にＥＱＲ
金属電極８０を設けている。半導体基板６２の裏面には
ドレイン電極７２を設けている。
【００１１】以上の構成によると、ＭＯＳＦＥＴがウェ
ーハからチップとしてスクライブ領域Ｄでカットされた
とき、カット面Ｅは加工歪みにより裏面と表面で同電位
となり、カット面Ｅの表面側にはＮ+ 型拡散領域７５が
露出しこのＮ+ 型拡散領域７５にストライプ状に形成し
た溝７９内面およびＮ+ 型拡散領域７５表面の溝周り８
１で十分なコンタクトで接続されたＥＱＲ金属電極８０
は確実に裏面電極７２と同電位となり、さらにＥＱＲ金
属電極８０はＥＱＲポリシリコン電極７７にエッジの表
面および端面で電気的接続されるので、フォトリソグラ
フィ工程を増加させないでＥＱＲポリシリコン電極７７
へのＥＱＲ金属電極８０のコンタクトを取るとき、ＥＱ
Ｒ金属電極８０がＥＱＲポリシリコン電極７７を貫通す
ることによりドレイン領域１０６と接触するということ
はなくＥＱＲ金属電極８０およびＥＱＲポリシリコン電
極７７をチャネルストッパとして十分に機能させること
ができる。尚、上記構成のＭＯＳＦＥＴの製造方法につ
いては、実施例１が外周部ＢのＮ+ 型拡散領域３５表面
上の位置にメッシュ状パターンの開口５２を有するレジ
ストパターン５３を用いるのに対してストライプ状パタ
ーンの開口を有するレジストパターンを用いる点以外は
実施例１に準じるので、その説明を省略する。
ーハからチップとしてスクライブ領域Ｄでカットされた
とき、カット面Ｅは加工歪みにより裏面と表面で同電位
となり、カット面Ｅの表面側にはＮ+ 型拡散領域７５が
露出しこのＮ+ 型拡散領域７５にストライプ状に形成し
た溝７９内面およびＮ+ 型拡散領域７５表面の溝周り８
１で十分なコンタクトで接続されたＥＱＲ金属電極８０
は確実に裏面電極７２と同電位となり、さらにＥＱＲ金
属電極８０はＥＱＲポリシリコン電極７７にエッジの表
面および端面で電気的接続されるので、フォトリソグラ
フィ工程を増加させないでＥＱＲポリシリコン電極７７
へのＥＱＲ金属電極８０のコンタクトを取るとき、ＥＱ
Ｒ金属電極８０がＥＱＲポリシリコン電極７７を貫通す
ることによりドレイン領域１０６と接触するということ
はなくＥＱＲ金属電極８０およびＥＱＲポリシリコン電
極７７をチャネルストッパとして十分に機能させること
ができる。尚、上記構成のＭＯＳＦＥＴの製造方法につ
いては、実施例１が外周部ＢのＮ+ 型拡散領域３５表面
上の位置にメッシュ状パターンの開口５２を有するレジ
ストパターン５３を用いるのに対してストライプ状パタ
ーンの開口を有するレジストパターンを用いる点以外は
実施例１に準じるので、その説明を省略する。
【００１２】次に、本発明に基づき第３実施例のＭＯＳ
ＦＥＴを図４を参照して説明する。図において、（ａ）
はセル部の断面図、（ｂ）は外周部Ｂにおける半導体本
体１０１の表面を見た平面図、（ｃ）はその平面図での
Ａ−Ａ断面図を表わしており、１０１は半導体本体で、
高濃度の一導電型としてのＮ+ 型半導体基板１０２と、
この半導体基板１０２表面上に設けたエピタキシャル層
１０３とからなる。エピタキシャル層１０３は平面方向
にセル部Ａと外周部Ｂとに区分され、セル部Ａにはこの
表面層に選択的に設けた他導電型としてのＰ型第１ベー
ス領域１０４と、このベース領域１０４の表面層に選択
的に設けたＮ+ 型ソース領域１０５と、ベース領域１０
４とソース領域１０５が設けられたエピタキシャル層１
０３の元のままの領域であるＮ- 型ドレイン領域１０６
とを含み、ソース領域１０５表面からソース領域１０５
を貫通した溝１０７を形成している。外周部Ｂにはこの
表面層にベース領域１０４と同時に選択的に設けたＰ型
第２ベース領域１１４と、このベース領域１１４の表面
層にソース領域１０５と同時に選択的に設けたＮ+型拡
散領域１１５と、セル部Ａと共通のドレイン領域１０６
とを含み、溝１０７と同時にＮ+ 型拡散領域１１５表面
からベース領域１０４までの段差１１９を形成してい
る。セル部Ａ表面にはベース領域１０４表面のソース領
域１０５とドレイン領域１０６とによって挟まれた位置
にゲート酸化膜１０８を介してポリシリコンのゲート電
極１０９を設けている。外周部Ｂ表面には、ドレイン領
域１０６上の外周端から所定距離離間した位置までフィ
ールド部に設けられたフィールド酸化膜１１３を延長し
て設け、さらにＮ+ 型拡散領域１１５からフィールド酸
化膜１１３にかけてゲート酸化膜１１６を介してフィー
ルド酸化膜１１３側のエッジがフィールド酸化膜１１３
上となるＥＱＲポリシリコン電極１１７を設けている。
セル部Ａ上において、ソース領域１０５表面の溝１０７
側の一部を除いた位置上およびゲート電極１０９表面上
と、外周部Ｂにおいて、ＥＱＲポリシリコン電極１１７
表面の段差１１９側の一部を除いた位置上と、フィール
ド酸化膜１１３上とに層間絶縁膜１１０を設けている。
セル部Ａ上において、層間絶縁膜１１０表面上、ソース
領域１０５表面の溝１０７側の一部上および溝１０７内
にアルミニウムのソース電極１１１を設けている。外周
部Ｂ上において、層間絶縁膜１１０表面上、段差１１９
内にソース電極１１１と同時にＥＱＲ金属電極１２０を
設けている。半導体基板１０２の裏面にはドレイン電極
１１２を設けている。
ＦＥＴを図４を参照して説明する。図において、（ａ）
はセル部の断面図、（ｂ）は外周部Ｂにおける半導体本
体１０１の表面を見た平面図、（ｃ）はその平面図での
Ａ−Ａ断面図を表わしており、１０１は半導体本体で、
高濃度の一導電型としてのＮ+ 型半導体基板１０２と、
この半導体基板１０２表面上に設けたエピタキシャル層
１０３とからなる。エピタキシャル層１０３は平面方向
にセル部Ａと外周部Ｂとに区分され、セル部Ａにはこの
表面層に選択的に設けた他導電型としてのＰ型第１ベー
ス領域１０４と、このベース領域１０４の表面層に選択
的に設けたＮ+ 型ソース領域１０５と、ベース領域１０
４とソース領域１０５が設けられたエピタキシャル層１
０３の元のままの領域であるＮ- 型ドレイン領域１０６
とを含み、ソース領域１０５表面からソース領域１０５
を貫通した溝１０７を形成している。外周部Ｂにはこの
表面層にベース領域１０４と同時に選択的に設けたＰ型
第２ベース領域１１４と、このベース領域１１４の表面
層にソース領域１０５と同時に選択的に設けたＮ+型拡
散領域１１５と、セル部Ａと共通のドレイン領域１０６
とを含み、溝１０７と同時にＮ+ 型拡散領域１１５表面
からベース領域１０４までの段差１１９を形成してい
る。セル部Ａ表面にはベース領域１０４表面のソース領
域１０５とドレイン領域１０６とによって挟まれた位置
にゲート酸化膜１０８を介してポリシリコンのゲート電
極１０９を設けている。外周部Ｂ表面には、ドレイン領
域１０６上の外周端から所定距離離間した位置までフィ
ールド部に設けられたフィールド酸化膜１１３を延長し
て設け、さらにＮ+ 型拡散領域１１５からフィールド酸
化膜１１３にかけてゲート酸化膜１１６を介してフィー
ルド酸化膜１１３側のエッジがフィールド酸化膜１１３
上となるＥＱＲポリシリコン電極１１７を設けている。
セル部Ａ上において、ソース領域１０５表面の溝１０７
側の一部を除いた位置上およびゲート電極１０９表面上
と、外周部Ｂにおいて、ＥＱＲポリシリコン電極１１７
表面の段差１１９側の一部を除いた位置上と、フィール
ド酸化膜１１３上とに層間絶縁膜１１０を設けている。
セル部Ａ上において、層間絶縁膜１１０表面上、ソース
領域１０５表面の溝１０７側の一部上および溝１０７内
にアルミニウムのソース電極１１１を設けている。外周
部Ｂ上において、層間絶縁膜１１０表面上、段差１１９
内にソース電極１１１と同時にＥＱＲ金属電極１２０を
設けている。半導体基板１０２の裏面にはドレイン電極
１１２を設けている。
【００１３】以上の構成によると、ＭＯＳＦＥＴがウェ
ーハからチップとしてスクライブ領域Ｄでカットされた
とき、カット面Ｅは加工歪みにより裏面と表面で同電位
となり、カット面Ｅの表面側にはＮ+ 型拡散領域１１５
が露出しこのＮ+ 型拡散領域１１５に形成した段差１１
９内面で接続されたＥＱＲ金属電極１２０は裏面電極１
１２と同電位となり、さらにＥＱＲ金属電極１２０はＥ
ＱＲポリシリコン電極１１７にエッジの表面および端面
で電気的接続されるので、フォトリソグラフィ工程を増
加させないでＥＱＲポリシリコン電極１１７へのＥＱＲ
金属電極１２０のコンタクトを取るとき、ＥＱＲ金属電
極１２０がＥＱＲポリシリコン電極１１７を貫通するこ
とによりドレイン領域１０６と接触するということはな
くＥＱＲ金属電極１２０およびＥＱＲポリシリコン電極
１１７をチャネルストッパとして機能させることができ
る。この実施例ではＮ+ 型拡散領域１１５はＥＱＲポリ
シリコン電極１１７のエッジ近辺に一部残っているだけ
で、カット面Ｅの表面側はＥＱＲ金属電極１２０に接続
されたＮ+ 型拡散領域１１５が露出しておらずＰ型のベ
ース領域１１４となっており、上記第１および第２実施
例より、チャネルストッパとしての機能は弱い。尚、上
記構成のＭＯＳＦＥＴの製造方法については、実施例１
が外周部ＢのＮ+ 型拡散領域３５表面上の位置にメッシ
ュ状パターンの開口５２を有するレジストパターン５３
を用いるのに対してＥＱＲポリシリコン電極のエッジま
での開口を有するレジストパターンを用いる点以外は実
施例１に準じるので、その説明を省略する。
ーハからチップとしてスクライブ領域Ｄでカットされた
とき、カット面Ｅは加工歪みにより裏面と表面で同電位
となり、カット面Ｅの表面側にはＮ+ 型拡散領域１１５
が露出しこのＮ+ 型拡散領域１１５に形成した段差１１
９内面で接続されたＥＱＲ金属電極１２０は裏面電極１
１２と同電位となり、さらにＥＱＲ金属電極１２０はＥ
ＱＲポリシリコン電極１１７にエッジの表面および端面
で電気的接続されるので、フォトリソグラフィ工程を増
加させないでＥＱＲポリシリコン電極１１７へのＥＱＲ
金属電極１２０のコンタクトを取るとき、ＥＱＲ金属電
極１２０がＥＱＲポリシリコン電極１１７を貫通するこ
とによりドレイン領域１０６と接触するということはな
くＥＱＲ金属電極１２０およびＥＱＲポリシリコン電極
１１７をチャネルストッパとして機能させることができ
る。この実施例ではＮ+ 型拡散領域１１５はＥＱＲポリ
シリコン電極１１７のエッジ近辺に一部残っているだけ
で、カット面Ｅの表面側はＥＱＲ金属電極１２０に接続
されたＮ+ 型拡散領域１１５が露出しておらずＰ型のベ
ース領域１１４となっており、上記第１および第２実施
例より、チャネルストッパとしての機能は弱い。尚、上
記構成のＭＯＳＦＥＴの製造方法については、実施例１
が外周部ＢのＮ+ 型拡散領域３５表面上の位置にメッシ
ュ状パターンの開口５２を有するレジストパターン５３
を用いるのに対してＥＱＲポリシリコン電極のエッジま
での開口を有するレジストパターンを用いる点以外は実
施例１に準じるので、その説明を省略する。
【００１４】尚、上記実施の形態において、一導電型と
してＮ型および他導電型としてＰ型で説明したが、一導
電型としてＰ型および他導電型としてＮ型であってもよ
い。また、半導体基板を高濃度の一導電型で説明した
が、高濃度の他導電型であってもよい。この場合は、伝
導度変調型ＭＯＳＦＥＴに利用できる。また、半導体本
体を半導体基板上にエピタキシャル層を成長させたもの
で説明したが、半導体基板だけであってもよい。この場
合はドレイン領域、ベース領域およびソース領域は半導
体基板に含まれる。
してＮ型および他導電型としてＰ型で説明したが、一導
電型としてＰ型および他導電型としてＮ型であってもよ
い。また、半導体基板を高濃度の一導電型で説明した
が、高濃度の他導電型であってもよい。この場合は、伝
導度変調型ＭＯＳＦＥＴに利用できる。また、半導体本
体を半導体基板上にエピタキシャル層を成長させたもの
で説明したが、半導体基板だけであってもよい。この場
合はドレイン領域、ベース領域およびソース領域は半導
体基板に含まれる。
【００１５】
【発明の効果】本発明の製造方法によれば、ソース領域
をフォトリソグラフィ法を用いないセルフアラインで形
成し、ソース電極とベース領域との接続をレジストパタ
ーンの開口を利用してソース領域を貫通する溝を形成し
てその溝内で行う場合、レジストパターンを形成する
際、ＥＱＲポリシリコン電極のエッジの位置に開口を有
するレジストパターンとすることにより、高濃度の一導
電型拡散領域に電気的接続されたＥＱＲ金属電極がＥＱ
Ｒポリシリコン電極にそのエッジの表面および端面で電
気的接続されるので、フォトリソグラフィ工程を増加さ
せないでＥＱＲポリシリコン電極へのＥＱＲ金属電極の
コンタクトを取るとき、ＥＱＲ金属電極がＥＱＲポリシ
リコン電極を貫通することによりドレイン領域と接触す
るということはなくＥＱＲ金属電極およびＥＱＲポリシ
リコン電極をチャネルストッパとして十分に機能させる
ことができ、信頼性の高い絶縁ゲート型半導体装置の製
造方法を提供することができる。
をフォトリソグラフィ法を用いないセルフアラインで形
成し、ソース電極とベース領域との接続をレジストパタ
ーンの開口を利用してソース領域を貫通する溝を形成し
てその溝内で行う場合、レジストパターンを形成する
際、ＥＱＲポリシリコン電極のエッジの位置に開口を有
するレジストパターンとすることにより、高濃度の一導
電型拡散領域に電気的接続されたＥＱＲ金属電極がＥＱ
Ｒポリシリコン電極にそのエッジの表面および端面で電
気的接続されるので、フォトリソグラフィ工程を増加さ
せないでＥＱＲポリシリコン電極へのＥＱＲ金属電極の
コンタクトを取るとき、ＥＱＲ金属電極がＥＱＲポリシ
リコン電極を貫通することによりドレイン領域と接触す
るということはなくＥＱＲ金属電極およびＥＱＲポリシ
リコン電極をチャネルストッパとして十分に機能させる
ことができ、信頼性の高い絶縁ゲート型半導体装置の製
造方法を提供することができる。
【図１】 本発明の第１実施例である縦型ＭＯＳＦＥＴ
の構造を示す図面。（ａ）はセル部の断面図、（ｂ）は
外周部の平面図、（ｃ）は（ｂ）のＡ−Ａ断面図、
（ｄ）は（ｂ）のＢ−Ｂ断面図である。
の構造を示す図面。（ａ）はセル部の断面図、（ｂ）は
外周部の平面図、（ｃ）は（ｂ）のＡ−Ａ断面図、
（ｄ）は（ｂ）のＢ−Ｂ断面図である。
【図２】 図１に示す縦型ＭＯＳＦＥＴの製造工程を示
す主要部断面図。
す主要部断面図。
【図３】 本発明の第２実施例である縦型ＭＯＳＦＥＴ
の構造を示す図面。（ａ）はセル部の断面図、（ｂ）は
外周部の平面図、（ｃ）は（ｂ）のＡ−Ａ断面図、
（ｄ）は（ｂ）のＢ−Ｂ断面図、（ｅ）は（ｂ）のＣ−
Ｃ断面図である。
の構造を示す図面。（ａ）はセル部の断面図、（ｂ）は
外周部の平面図、（ｃ）は（ｂ）のＡ−Ａ断面図、
（ｄ）は（ｂ）のＢ−Ｂ断面図、（ｅ）は（ｂ）のＣ−
Ｃ断面図である。
【図４】 本発明の第３実施例である縦型ＭＯＳＦＥＴ
の構造を示す図面。（ａ）はセル部の断面図、（ｂ）は
外周部の平面図、（ｃ）は（ｂ）のＡ−Ａ断面図であ
る。
の構造を示す図面。（ａ）はセル部の断面図、（ｂ）は
外周部の平面図、（ｃ）は（ｂ）のＡ−Ａ断面図であ
る。
【図５】 従来技術を用いて形成した縦型ＭＯＳＦＥＴ
の主要部断面図
の主要部断面図
２１，６１，１０１ 半導体本体
２２，６２，１０２ Ｎ+ 型半導体基板
２３，６３，１０３ エピタキシャル層
２４，６４，１０４ Ｐ型第１ベース領域
２５，６５，１０５ Ｎ+ 型ソース領域
２６，６６，１０６ Ｎ- 型ドレイン領域
２７，６７，１０７ 溝
２８，６８，１０８ 第１ゲート酸化膜
２９，６９，１０９ ゲート電極
３０，７０，１１０ 層間絶縁膜
３１，７１，１１１ ソース電極
３３，７３，１１３ フィールド酸化膜
５３ レジストパターン
３４，７４，１１４ Ｐ型第２ベース領域
３５，７５，１１５ Ｎ+ 型拡散領域
３６，７６，１１６ 第２ゲート酸化膜
３７，７７，１１７ ＥＱＲポリシリコン電極
３９，７９，１１９ 溝または段差
Ａ セル部
Ｂ 外周部
Ｄ スクライブ領域
Claims (4)
- 【請求項１】平面方向にセル部とセル部を取り囲む外周
部との区分を有する低濃度の一導電型半導体本体表面上
にフィールド酸化膜を形成し、半導体本体表面のセル部
と外周部の外周端から内部へ所定距離離れた位置までの
フィールド酸化膜を除去し、フィールド酸化膜が除去さ
れたセル部に第１ゲート酸化膜および外周部表面に第２
ゲート酸化膜を形成し、その後半導体本体上にポリシリ
コン膜を被着させ、ポリシリコン膜を選択的に除去して
第１ゲート酸化膜を介してゲート電極および第２ゲート
酸化膜を介してＥＱＲポリシリコン電極を形成し、前記
ゲート電極をマスクに半導体本体のセル部表面層に他導
電型第１ベース領域とこの第１ベース領域表面層に高濃
度の一導電型ソース領域を形成すると共にＥＱＲポリシ
リコン電極をマスクに半導体本体の外周部表面層に第１
ベース領域と同時に他導電型第２ベース領域とこの第２
ベース領域表面層にソース領域と同時に高濃度の一導電
型拡散領域を形成する第１工程と、 第１工程を完了後、半導体本体上に層間絶縁膜を被着さ
せ、その上にソース領域上、ＥＱＲポリシリコン電極の
一導電型拡散領域側のエッジ上および一導電型拡散領域
上の位置に窓を有するレジストパターンを形成する第２
工程と、 第２工程を完了後、前記レジストパターンをマスクに前
記層間絶縁膜をウェットエッチングして、ソース領域表
面と、ＥＱＲポリシリコン電極の一導電型拡散領域側の
エッジの表面および端面と、一導電型拡散領域の表面と
を露出させる第３工程と、 第３工程を完了後、前記レジストパターンをマスクに露
出したソース領域と、ＥＱＲポリシリコン電極の一導電
型拡散領域側のエッジと、一導電型拡散領域との表面か
らイオンエッチングして、ソース領域および一導電型拡
散領域を貫通して第１ベース領域および第２ベース領域
の一部までの溝または段差を形成する第４工程と、 第４工程を完了後、前記レジストパターンを除去し半導
体本体上にアルミニウム膜を被着させアルミニウム膜を
選択的に除去して、ソース領域表面の溝側の一部とソー
ス領域および第１ベース領域の溝内面とで電気的接続し
たソース電極を形成すると共に、一導電型拡散領域表面
の溝側の一部と一導電型拡散領域の溝内面と、ＥＱＲポ
リシリコン電極の一導電型拡散領域側のエッジの表面お
よび端面とで電気的接続したＥＱＲ金属電極を形成する
第５工程とを含む絶縁ゲート型半導体装置の製造方法。 - 【請求項２】前記レジストパターンが前記一導電型拡散
領域上でメッシュ状の開口パターンを有する請求項１記
載の絶縁ゲート型半導体装置の製造方法。 - 【請求項３】前記レジストパターンが前記一導電型拡散
領域上で外周端に垂直のストライプ状の開口パターンを
有する請求項１記載の絶縁ゲート型半導体装置の製造方
法。 - 【請求項４】前記ウェットエッチングがジャストエッチ
ングとオーバーエッチングとからなる請求項１記載の絶
縁ゲート型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28991798A JP3440987B2 (ja) | 1998-10-13 | 1998-10-13 | 絶縁ゲート型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28991798A JP3440987B2 (ja) | 1998-10-13 | 1998-10-13 | 絶縁ゲート型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124449A JP2000124449A (ja) | 2000-04-28 |
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