JP3273989B2 - Ｍｉｓトランジスタの製造方法 - Google Patents
Ｍｉｓトランジスタの製造方法Info
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- JP3273989B2 JP3273989B2 JP05517393A JP5517393A JP3273989B2 JP 3273989 B2 JP3273989 B2 JP 3273989B2 JP 05517393 A JP05517393 A JP 05517393A JP 5517393 A JP5517393 A JP 5517393A JP 3273989 B2 JP3273989 B2 JP 3273989B2
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Description
【０００１】
【産業上の利用分野】本発明はＭＩＳトランジスタの製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタを形成する技術は、
例えば‘A POLYSILICON TRANSISTOR TECHNOLOGY FOR LA
RGE CAPACITY SRAMs’（IEDM 90 tech. digest pp469-4
72）に記載されている。
例えば‘A POLYSILICON TRANSISTOR TECHNOLOGY FOR LA
RGE CAPACITY SRAMs’（IEDM 90 tech. digest pp469-4
72）に記載されている。
【０００３】このようなＭＯＳトランジスタの従来の典
型的な構造を、その製造方法に従い、図４を参照して説
明する。
型的な構造を、その製造方法に従い、図４を参照して説
明する。
【０００４】まず、図４（ａ）に示すように、熱酸化法
又はＣＶＤ法により膜厚が数百ｎｍのシリコン酸化膜か
らなる絶縁膜１２を半導体シリコン基板１１上に形成す
る。そして、ＣＶＤポリシリコンやアモルファスシリコ
ン等からなる半導体シリコン薄膜１３を絶縁膜１２上に
形成する。
又はＣＶＤ法により膜厚が数百ｎｍのシリコン酸化膜か
らなる絶縁膜１２を半導体シリコン基板１１上に形成す
る。そして、ＣＶＤポリシリコンやアモルファスシリコ
ン等からなる半導体シリコン薄膜１３を絶縁膜１２上に
形成する。
【０００５】次に、図４（ｂ）に示すように、この半導
体シリコン薄膜１３の表面を熱酸化することによりゲー
ト絶縁膜１４を形成する。そして、このゲート絶縁膜１
４を通して、半導体シリコン薄膜１３に第１導電型の不
純物をイオン注入する。
体シリコン薄膜１３の表面を熱酸化することによりゲー
ト絶縁膜１４を形成する。そして、このゲート絶縁膜１
４を通して、半導体シリコン薄膜１３に第１導電型の不
純物をイオン注入する。
【０００６】この後、図４（ｃ）に示すように、タング
ステンポリサイド膜やリンを高濃度にドープしたポリシ
リコン膜等をゲート絶縁膜１４上でパターニングし、ゲ
ート電極１５を形成する。
ステンポリサイド膜やリンを高濃度にドープしたポリシ
リコン膜等をゲート絶縁膜１４上でパターニングし、ゲ
ート電極１５を形成する。
【０００７】次に、図４（ｄ）に示すように、このゲー
ト電極１５をマスクにして半導体シリコン薄膜１３に第
２導電型の不純物をイオン注入し、半導体シリコン薄膜
１３のうちでゲート電極１５の両側の部分にソース／ド
レイン拡散層１６を形成する。
ト電極１５をマスクにして半導体シリコン薄膜１３に第
２導電型の不純物をイオン注入し、半導体シリコン薄膜
１３のうちでゲート電極１５の両側の部分にソース／ド
レイン拡散層１６を形成する。
【０００８】
【発明が解決しようとする課題】ところが、上述のよう
にして製造した従来のＭＯＳトランジスタ１８では、図
４（ｄ）に示すように、ソース／ドレイン拡散層１６と
それらの間のチャネル領域１７が同一半導体シリコン薄
膜１３内に平面的に形成されていた。
にして製造した従来のＭＯＳトランジスタ１８では、図
４（ｄ）に示すように、ソース／ドレイン拡散層１６と
それらの間のチャネル領域１７が同一半導体シリコン薄
膜１３内に平面的に形成されていた。
【０００９】このため、素子を微細化してＭＯＳトラン
ジスタ１８のゲート長を短くすると、短チャネル効果が
発生するという問題があった。
ジスタ１８のゲート長を短くすると、短チャネル効果が
発生するという問題があった。
【００１０】そこで、本発明の目的は、素子を微細化し
た場合でも充分なチャネル長が確保できて短チャネル効
果を発生しないＭＩＳトランジスタの製造方法を提供す
ることである。
た場合でも充分なチャネル長が確保できて短チャネル効
果を発生しないＭＩＳトランジスタの製造方法を提供す
ることである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＭＩＳトランジスタの製造方法は、第１導
電型の半導体基板の表面部分に局所的に溝を形成する工
程と、この溝を絶縁物で埋め込んで表面領域分離用絶縁
体層を形成する工程と、前記半導体基板の表面に第１の
絶縁膜を形成する工程と、前記表面領域分離用絶縁体層
の両側の前記半導体基板の表面部分に夫々第２導電型の
不純物拡散層を形成する工程と、これらの第２導電型の
不純物拡散層の上の前記第１の絶縁膜に夫々開口を形成
する工程と、全面に半導体薄膜を形成した後、これをパ
ターニングし、前記表面領域分離用絶縁体層の上からそ
の両側の前記第１の絶縁膜の開口に至る領域にのみ前記
半導体薄膜を残す工程と、前記半導体薄膜の側面を含む
全面に第２の絶縁膜を形成する工程と、この第２の絶縁
膜を介して前記半導体薄膜を覆うようにゲート電極を形
成する工程とを有する。
に、本発明のＭＩＳトランジスタの製造方法は、第１導
電型の半導体基板の表面部分に局所的に溝を形成する工
程と、この溝を絶縁物で埋め込んで表面領域分離用絶縁
体層を形成する工程と、前記半導体基板の表面に第１の
絶縁膜を形成する工程と、前記表面領域分離用絶縁体層
の両側の前記半導体基板の表面部分に夫々第２導電型の
不純物拡散層を形成する工程と、これらの第２導電型の
不純物拡散層の上の前記第１の絶縁膜に夫々開口を形成
する工程と、全面に半導体薄膜を形成した後、これをパ
ターニングし、前記表面領域分離用絶縁体層の上からそ
の両側の前記第１の絶縁膜の開口に至る領域にのみ前記
半導体薄膜を残す工程と、前記半導体薄膜の側面を含む
全面に第２の絶縁膜を形成する工程と、この第２の絶縁
膜を介して前記半導体薄膜を覆うようにゲート電極を形
成する工程とを有する。
【００１２】本発明において好ましくは、前記溝の内面
部分の前記半導体基板中に第１導電型の高濃度不純物拡
散層を形成する工程を更に有する。
部分の前記半導体基板中に第１導電型の高濃度不純物拡
散層を形成する工程を更に有する。
【００１３】本発明において好ましくは、前記半導体薄
膜の電極取り出し工程を更に有する。
膜の電極取り出し工程を更に有する。
【００１４】本発明において好ましくは、ＣＶＤ法で堆
積させた多結晶シリコン膜又は非晶質シリコン膜で前記
半導体薄膜を形成する。
積させた多結晶シリコン膜又は非晶質シリコン膜で前記
半導体薄膜を形成する。
【００１５】本発明において好ましくは、ＣＶＤ法で堆
積させたシリコン酸化膜又はシリコン窒化膜で前記第２
の絶縁膜を形成する。
積させたシリコン酸化膜又はシリコン窒化膜で前記第２
の絶縁膜を形成する。
【００１６】本発明において好ましくは、熱酸化又は熱
窒化で前記第２の絶縁膜を形成する。
窒化で前記第２の絶縁膜を形成する。
【００１７】
【作用】本発明の方法により製造されたＭＩＳトランジ
スタでは、ソース／ドレイン領域を構成する第２導電型
の不純物拡散層は半導体基板に形成され、チャネルは、
表面領域分離用絶縁体層を介して半導体基板の上に形成
された半導体薄膜の表面に沿って形成される。従って、
半導体薄膜の厚み方向でもチャネル長をかせぐことがで
き、幅方向で素子の微細化を図った場合でも、充分なチ
ャネル長を確保することができる。
スタでは、ソース／ドレイン領域を構成する第２導電型
の不純物拡散層は半導体基板に形成され、チャネルは、
表面領域分離用絶縁体層を介して半導体基板の上に形成
された半導体薄膜の表面に沿って形成される。従って、
半導体薄膜の厚み方向でもチャネル長をかせぐことがで
き、幅方向で素子の微細化を図った場合でも、充分なチ
ャネル長を確保することができる。
【００１８】なお、本発明において、半導体基板への第
２導電型の不純物の導入は、半導体基板に第１の絶縁膜
を形成する前又は後の何れに行っても良い。
２導電型の不純物の導入は、半導体基板に第１の絶縁膜
を形成する前又は後の何れに行っても良い。
【００１９】
【実施例】以下、本発明を実施例につき図１〜図３を参
照して説明する。
照して説明する。
【００２０】図１に、本発明の第１の実施例によるＭＯ
Ｓトランジスタの構成を示す。
Ｓトランジスタの構成を示す。
【００２１】この実施例においては、第１導電型の不純
物を含有する半導体シリコン基板４１の表面領域が埋め
込み酸化物層４３により分離されており、この埋め込み
酸化物層４３の両側に第２導電型不純物拡散層であるソ
ース／ドレイン拡散層４２が夫々形成されている。そし
て、半導体シリコン基板４１の表面にはシリコン酸化膜
４５が形成され、このシリコン酸化膜４５には、ソース
／ドレイン拡散層４２の上の部分に開口４４が夫々形成
されている。そして、中央のシリコン酸化膜４５を跨い
で両側のソース／ドレイン拡散層４２を互いに連結する
ように半導体シリコン薄膜４６が形成されている。この
半導体シリコン薄膜４６は、シリコン酸化膜４５に形成
された開口４４の一部においてソース／ドレイン拡散層
４２と夫々接触するように構成されている。そして、こ
の半導体シリコン薄膜４６の側面を含む全面にゲート絶
縁膜４７が形成されている。このゲート絶縁膜４７はシ
リコン酸化膜やシリコン窒化膜で構成することができ
る。そして、このゲート絶縁膜４７を介して半導体シリ
コン薄膜４６の側面及び上面を覆うようにゲート電極４
８が形成されている。
物を含有する半導体シリコン基板４１の表面領域が埋め
込み酸化物層４３により分離されており、この埋め込み
酸化物層４３の両側に第２導電型不純物拡散層であるソ
ース／ドレイン拡散層４２が夫々形成されている。そし
て、半導体シリコン基板４１の表面にはシリコン酸化膜
４５が形成され、このシリコン酸化膜４５には、ソース
／ドレイン拡散層４２の上の部分に開口４４が夫々形成
されている。そして、中央のシリコン酸化膜４５を跨い
で両側のソース／ドレイン拡散層４２を互いに連結する
ように半導体シリコン薄膜４６が形成されている。この
半導体シリコン薄膜４６は、シリコン酸化膜４５に形成
された開口４４の一部においてソース／ドレイン拡散層
４２と夫々接触するように構成されている。そして、こ
の半導体シリコン薄膜４６の側面を含む全面にゲート絶
縁膜４７が形成されている。このゲート絶縁膜４７はシ
リコン酸化膜やシリコン窒化膜で構成することができ
る。そして、このゲート絶縁膜４７を介して半導体シリ
コン薄膜４６の側面及び上面を覆うようにゲート電極４
８が形成されている。
【００２２】この実施例のトランジスタにおいて、電流
経路となるチャネル４９を図１に破線で示す。この時、
半導体シリコン薄膜４６は、他の部分で電極取り出しが
行われて、その電位が固定されている。
経路となるチャネル４９を図１に破線で示す。この時、
半導体シリコン薄膜４６は、他の部分で電極取り出しが
行われて、その電位が固定されている。
【００２３】この実施例のトランジスタを製造する場合
には、まず、半導体シリコン基板４１に酸素のイオン注
入等により埋め込み酸化物層４３を形成する。なお、半
導体シリコン基板４１に溝を形成して、この溝に例えば
シリコン酸化物を埋め込んで埋め込み酸化物層４３を形
成してもよい。次に、熱酸化法又はＣＶＤ法により全面
にシリコン酸化膜４５を形成する。そして、このシリコ
ン酸化膜４５を通して第２導電型の不純物をイオン注入
し、ソース／ドレイン拡散層４２を夫々形成する。しか
る後、ホトリソグラフィ技術によってシリコン酸化膜４
５に開口４４を形成し、その後、全面に、第１導電型不
純物を含んだ半導体シリコン薄膜を形成する。そして、
この半導体シリコン薄膜をパターニングして、図１に示
すような形状に残す。この時、半導体シリコン薄膜４６
が、シリコン酸化膜４５に形成された開口４４の一部に
おいてソース／ドレイン拡散層４２と夫々接触するよう
にする。この理由は、半導体シリコン薄膜４６がシリコ
ン酸化膜４５の開口４４の全部においてソース／ドレイ
ン拡散層４２と接触するようにすると、シリコン酸化膜
４５の厚さ分だけゲートオフセットが生じるからであ
る。次に、このパターニングした半導体シリコン薄膜４
６の全表面を含む全面にゲート絶縁膜４７を例えばＣＶ
Ｄ法により形成する。そして、全面にゲート電極材料を
堆積させた後、これをパターニングして、ゲート電極４
８を形成する。
には、まず、半導体シリコン基板４１に酸素のイオン注
入等により埋め込み酸化物層４３を形成する。なお、半
導体シリコン基板４１に溝を形成して、この溝に例えば
シリコン酸化物を埋め込んで埋め込み酸化物層４３を形
成してもよい。次に、熱酸化法又はＣＶＤ法により全面
にシリコン酸化膜４５を形成する。そして、このシリコ
ン酸化膜４５を通して第２導電型の不純物をイオン注入
し、ソース／ドレイン拡散層４２を夫々形成する。しか
る後、ホトリソグラフィ技術によってシリコン酸化膜４
５に開口４４を形成し、その後、全面に、第１導電型不
純物を含んだ半導体シリコン薄膜を形成する。そして、
この半導体シリコン薄膜をパターニングして、図１に示
すような形状に残す。この時、半導体シリコン薄膜４６
が、シリコン酸化膜４５に形成された開口４４の一部に
おいてソース／ドレイン拡散層４２と夫々接触するよう
にする。この理由は、半導体シリコン薄膜４６がシリコ
ン酸化膜４５の開口４４の全部においてソース／ドレイ
ン拡散層４２と接触するようにすると、シリコン酸化膜
４５の厚さ分だけゲートオフセットが生じるからであ
る。次に、このパターニングした半導体シリコン薄膜４
６の全表面を含む全面にゲート絶縁膜４７を例えばＣＶ
Ｄ法により形成する。そして、全面にゲート電極材料を
堆積させた後、これをパターニングして、ゲート電極４
８を形成する。
【００２４】次に、本発明の第２の実施例によるＭＯＳ
トランジスタをその製造方法に従って図２を参照しなが
ら説明する。
トランジスタをその製造方法に従って図２を参照しなが
ら説明する。
【００２５】まず、図２（ａ）に示すように、第１導電
型の半導体シリコン基板２１に対してＬＯＣＯＳ法と第
１導電型の不純物のイオン注入を実行し、膜厚が３００
〜６００ｎｍ程度のシリコン酸化膜２２をシリコン基板
２１の表面に局所的に形成するとともに、このシリコン
酸化膜２２の下のシリコン基板２１中に一種のチャネル
ストッパーである第１導電型の高濃度不純物拡散層２３
を形成する。
型の半導体シリコン基板２１に対してＬＯＣＯＳ法と第
１導電型の不純物のイオン注入を実行し、膜厚が３００
〜６００ｎｍ程度のシリコン酸化膜２２をシリコン基板
２１の表面に局所的に形成するとともに、このシリコン
酸化膜２２の下のシリコン基板２１中に一種のチャネル
ストッパーである第１導電型の高濃度不純物拡散層２３
を形成する。
【００２６】次に、図２（ｂ）に示すように、半導体シ
リコン基板２１を熱酸化して、膜厚が３０〜１００ｎｍ
程度のシリコン酸化膜２４を基板表面に形成する。次
に、シリコン酸化膜２２の両側の半導体シリコン基板２
１に、１×１０15〜１０16ｃｍ-2程度のドーズ量で第２
導電型の不純物２５をイオン注入し、シリコン酸化膜２
２の両側の半導体シリコン基板２１の表面領域にソース
／ドレイン拡散層２６を夫々形成する。なお、第２導電
型の不純物２５のイオン注入は、シリコン酸化膜２４を
形成する前に行っても良い。
リコン基板２１を熱酸化して、膜厚が３０〜１００ｎｍ
程度のシリコン酸化膜２４を基板表面に形成する。次
に、シリコン酸化膜２２の両側の半導体シリコン基板２
１に、１×１０15〜１０16ｃｍ-2程度のドーズ量で第２
導電型の不純物２５をイオン注入し、シリコン酸化膜２
２の両側の半導体シリコン基板２１の表面領域にソース
／ドレイン拡散層２６を夫々形成する。なお、第２導電
型の不純物２５のイオン注入は、シリコン酸化膜２４を
形成する前に行っても良い。
【００２７】次に、図２（ｃ）に示すように、ソース／
ドレイン拡散層２６を部分的に露出させる開口２７を、
ホトリソグラフィ及びエッチングにより、シリコン酸化
膜２４に形成する。
ドレイン拡散層２６を部分的に露出させる開口２７を、
ホトリソグラフィ及びエッチングにより、シリコン酸化
膜２４に形成する。
【００２８】次に、図２（ｄ）に示すように、ＣＶＤ法
で堆積させたポリシリコンやアモルファスシリコンから
なる膜厚が数百ｎｍの半導体シリコン薄膜２８を全面に
形成する。そして、この半導体シリコン薄膜２８に、１
×１０11〜１０13ｃｍ-2程度のドーズ量で第１導電型の
不純物３１をイオン注入する。
で堆積させたポリシリコンやアモルファスシリコンから
なる膜厚が数百ｎｍの半導体シリコン薄膜２８を全面に
形成する。そして、この半導体シリコン薄膜２８に、１
×１０11〜１０13ｃｍ-2程度のドーズ量で第１導電型の
不純物３１をイオン注入する。
【００２９】次に、図２（ｅ）に示すように、ホトリソ
グラフィ及びエッチングにより、半導体シリコン薄膜２
８を、シリコン酸化膜２２の上からその両側のソース／
ドレイン拡散層２６の上にまで延び且つこれらのソース
／ドレイン拡散層２６に開口２７の一部において夫々接
触するようなパターンに加工する。この後、ＣＶＤ法又
は熱酸化若しくは熱窒化によりシリコン酸化膜又はシリ
コン窒化膜をゲート絶縁膜３２として形成する。
グラフィ及びエッチングにより、半導体シリコン薄膜２
８を、シリコン酸化膜２２の上からその両側のソース／
ドレイン拡散層２６の上にまで延び且つこれらのソース
／ドレイン拡散層２６に開口２７の一部において夫々接
触するようなパターンに加工する。この後、ＣＶＤ法又
は熱酸化若しくは熱窒化によりシリコン酸化膜又はシリ
コン窒化膜をゲート絶縁膜３２として形成する。
【００３０】次に、図２（ｆ）に示すように、ゲート絶
縁膜３２を介して半導体シリコン薄膜２８を覆うゲート
電極３３をポリシリコン膜等で形成する。
縁膜３２を介して半導体シリコン薄膜２８を覆うゲート
電極３３をポリシリコン膜等で形成する。
【００３１】そして、この後、図示は省略するが、層間
絶縁膜を形成し、更に、ＣＶＤ法で堆積させたポリシリ
コン膜又はアモルファスシリコン膜で半導体シリコン薄
膜２８に対する電極の取り出しを行う。
絶縁膜を形成し、更に、ＣＶＤ法で堆積させたポリシリ
コン膜又はアモルファスシリコン膜で半導体シリコン薄
膜２８に対する電極の取り出しを行う。
【００３２】以上のようにして製造したこの実施例の薄
膜トランジスタ３４では、半導体シリコン薄膜２８の表
面近傍部分全体がチャネル領域になる。即ち、この実施
例の薄膜トランジスタ３４では、半導体シリコン薄膜２
８の上面のみならず側面もゲート絶縁膜３２及びゲート
電極３３に覆われているので、図２（ｆ）に破線で示す
ように、半導体シリコン薄膜２８の表面近傍部分全体に
チャネル３５が形成され、シリコン薄膜２８の膜厚もチ
ャネル長に寄与する。
膜トランジスタ３４では、半導体シリコン薄膜２８の表
面近傍部分全体がチャネル領域になる。即ち、この実施
例の薄膜トランジスタ３４では、半導体シリコン薄膜２
８の上面のみならず側面もゲート絶縁膜３２及びゲート
電極３３に覆われているので、図２（ｆ）に破線で示す
ように、半導体シリコン薄膜２８の表面近傍部分全体に
チャネル３５が形成され、シリコン薄膜２８の膜厚もチ
ャネル長に寄与する。
【００３３】従って、微細加工寸法に依存しない安定な
特性を得るという観点からは、半導体シリコン薄膜２８
の膜厚は厚ければ厚いほど良い。しかし、膜厚が厚くな
ると加工性が低下するので、上述の実施例では半導体シ
リコン薄膜２８の膜厚として数百ｎｍを選定した。
特性を得るという観点からは、半導体シリコン薄膜２８
の膜厚は厚ければ厚いほど良い。しかし、膜厚が厚くな
ると加工性が低下するので、上述の実施例では半導体シ
リコン薄膜２８の膜厚として数百ｎｍを選定した。
【００３４】また、シリコン酸化膜２４に形成した開口
２７の全体を通して半導体シリコン薄膜２８がソース／
ドレイン拡散層２６に接触するように構成すると、チャ
ネル領域である半導体シリコン薄膜２８に対してシリコ
ン酸化膜２４の膜厚分だけゲート電極３３がオフセット
することになる。従って、図２（ｅ）及び（ｆ）に明示
するように、開口２７の一部において半導体シリコン薄
膜２８をソース／ドレイン拡散層２６に接触させる。
２７の全体を通して半導体シリコン薄膜２８がソース／
ドレイン拡散層２６に接触するように構成すると、チャ
ネル領域である半導体シリコン薄膜２８に対してシリコ
ン酸化膜２４の膜厚分だけゲート電極３３がオフセット
することになる。従って、図２（ｅ）及び（ｆ）に明示
するように、開口２７の一部において半導体シリコン薄
膜２８をソース／ドレイン拡散層２６に接触させる。
【００３５】次に、本発明の第３の実施例によるＭＯＳ
トランジスタをその製造方法に従って図３を参照しなが
ら説明する。
トランジスタをその製造方法に従って図３を参照しなが
ら説明する。
【００３６】まず、図３（ａ）に示すように、第１導電
型の半導体シリコン基板５１上にホトレジスト５２をパ
ターン形成し、このホトレジスト５２をマスクとしたエ
ッチングにより半導体シリコン基板５１に溝５３を形成
する。
型の半導体シリコン基板５１上にホトレジスト５２をパ
ターン形成し、このホトレジスト５２をマスクとしたエ
ッチングにより半導体シリコン基板５１に溝５３を形成
する。
【００３７】この後、ホトレジスト５２を残した状態で
溝５３に対して斜めイオン注入を行い、溝５３の内面部
分の半導体シリコン基板５１中に一種のチャネルストッ
パーである第１導電型の高濃度不純物拡散層５４を形成
する。
溝５３に対して斜めイオン注入を行い、溝５３の内面部
分の半導体シリコン基板５１中に一種のチャネルストッ
パーである第１導電型の高濃度不純物拡散層５４を形成
する。
【００３８】次に、図３（ｂ）に示すように、ホトレジ
スト５２を除去した後、溝５３に例えばシリコン酸化物
を埋め込んで埋め込み酸化物層５５を形成する。この
後、熱酸化法又はＣＶＤ法により全面にシリコン酸化膜
５６を形成する。そして、シリコン酸化膜５６を通して
第２導電型の不純物をイオン注入し、ソース／ドレイン
拡散層５７を夫々形成する。なお、この第２導電型不純
物のイオン注入は、シリコン酸化膜５６を形成する前に
行ってもよい。
スト５２を除去した後、溝５３に例えばシリコン酸化物
を埋め込んで埋め込み酸化物層５５を形成する。この
後、熱酸化法又はＣＶＤ法により全面にシリコン酸化膜
５６を形成する。そして、シリコン酸化膜５６を通して
第２導電型の不純物をイオン注入し、ソース／ドレイン
拡散層５７を夫々形成する。なお、この第２導電型不純
物のイオン注入は、シリコン酸化膜５６を形成する前に
行ってもよい。
【００３９】次に、図３（ｃ）に示すように、ソース／
ドレイン拡散層５７を部分的に露出させる開口５８を、
ホトリソグラフィ及びエッチングによってシリコン酸化
膜５６に形成する。この後、ＣＶＤ法で堆積させたポリ
シリコンやアモルファスシリコンからなる半導体シリコ
ン薄膜５９を全面に形成する。そして、この半導体シリ
コン薄膜５９に、第１導電型の不純物をイオン注入す
る。
ドレイン拡散層５７を部分的に露出させる開口５８を、
ホトリソグラフィ及びエッチングによってシリコン酸化
膜５６に形成する。この後、ＣＶＤ法で堆積させたポリ
シリコンやアモルファスシリコンからなる半導体シリコ
ン薄膜５９を全面に形成する。そして、この半導体シリ
コン薄膜５９に、第１導電型の不純物をイオン注入す
る。
【００４０】そして、ホトリソグラフィ及びエッチング
により、半導体シリコン薄膜５９を、中央のシリコン酸
化膜５６を跨いで両側のソース／ドレイン拡散層５７を
互いに連結し且つシリコン酸化膜５６に形成された開口
５８の一部においてソース／ドレイン拡散層５７と夫々
接触するようなパターンに加工する。次に、このパター
ニングした半導体シリコン薄膜５９の全表面を含む全面
にＣＶＤ法又は熱酸化若しくは熱窒化によりシリコン酸
化膜又はシリコン窒化膜をゲート絶縁膜６０として形成
する。
により、半導体シリコン薄膜５９を、中央のシリコン酸
化膜５６を跨いで両側のソース／ドレイン拡散層５７を
互いに連結し且つシリコン酸化膜５６に形成された開口
５８の一部においてソース／ドレイン拡散層５７と夫々
接触するようなパターンに加工する。次に、このパター
ニングした半導体シリコン薄膜５９の全表面を含む全面
にＣＶＤ法又は熱酸化若しくは熱窒化によりシリコン酸
化膜又はシリコン窒化膜をゲート絶縁膜６０として形成
する。
【００４１】次に、図３（ｅ）に示すように、全面にゲ
ート電極材料を堆積させた後、これをパターニングし
て、ゲート電極６１を形成する。
ート電極材料を堆積させた後、これをパターニングし
て、ゲート電極６１を形成する。
【００４２】そして、この後、図示は省略するが、層間
絶縁膜を形成し、更に、ＣＶＤ法で堆積させたポリシリ
コン膜又はアモルファスシリコン膜で半導体シリコン薄
膜５９に対する電極の取り出しを行う。
絶縁膜を形成し、更に、ＣＶＤ法で堆積させたポリシリ
コン膜又はアモルファスシリコン膜で半導体シリコン薄
膜５９に対する電極の取り出しを行う。
【００４３】以上のようにして製造したこの実施例のト
ランジスタでも、半導体シリコン薄膜５９の表面近傍部
分全体がチャネル領域になる。即ち、この実施例のトラ
ンジスタでは、半導体シリコン薄膜５９の上面のみなら
ず側面もゲート絶縁膜６０及びゲート電極６１に覆われ
ているので、図３（ｅ）に破線で示すように、半導体シ
リコン薄膜５９の表面近傍部分全体にチャネル６２が形
成され、半導体シリコン薄膜５９の膜厚もチャネル長に
寄与する。
ランジスタでも、半導体シリコン薄膜５９の表面近傍部
分全体がチャネル領域になる。即ち、この実施例のトラ
ンジスタでは、半導体シリコン薄膜５９の上面のみなら
ず側面もゲート絶縁膜６０及びゲート電極６１に覆われ
ているので、図３（ｅ）に破線で示すように、半導体シ
リコン薄膜５９の表面近傍部分全体にチャネル６２が形
成され、半導体シリコン薄膜５９の膜厚もチャネル長に
寄与する。
【００４４】また、この実施例でも、シリコン酸化膜５
６に形成した開口５８の全体を通して半導体シリコン薄
膜５９がソース／ドレイン拡散層５７に接触するように
構成すると、チャネル領域である半導体シリコン薄膜５
９に対してシリコン酸化膜５６の膜厚分だけゲート電極
６１がオフセットすることになる。従って、図３（ｄ）
及び（ｅ）に明示するように、開口５８の一部において
半導体シリコン薄膜５９をソース／ドレイン拡散層５７
に接触させる。
６に形成した開口５８の全体を通して半導体シリコン薄
膜５９がソース／ドレイン拡散層５７に接触するように
構成すると、チャネル領域である半導体シリコン薄膜５
９に対してシリコン酸化膜５６の膜厚分だけゲート電極
６１がオフセットすることになる。従って、図３（ｄ）
及び（ｅ）に明示するように、開口５８の一部において
半導体シリコン薄膜５９をソース／ドレイン拡散層５７
に接触させる。
【００４５】
【発明の効果】本発明の方法により製造されたＭＩＳト
ランジスタでは、半導体薄膜の平面的な長さのみならず
その膜厚もチャネル長に寄与する。従って、平面的な微
細加工寸法に依存しない安定な特性のＭＩＳトランジス
タを得ることができる。
ランジスタでは、半導体薄膜の平面的な長さのみならず
その膜厚もチャネル長に寄与する。従って、平面的な微
細加工寸法に依存しない安定な特性のＭＩＳトランジス
タを得ることができる。
【００４６】しかも、技術的には、ホトリソグラフィに
よる半導体薄膜の平面的な寸法制御よりも膜厚制御の方
がより精密に行うことが可能なので、本発明の方法によ
れば、チャネル長をより精密に制御することができ、こ
のことによっても安定な特性を得ることができる。
よる半導体薄膜の平面的な寸法制御よりも膜厚制御の方
がより精密に行うことが可能なので、本発明の方法によ
れば、チャネル長をより精密に制御することができ、こ
のことによっても安定な特性を得ることができる。
【図１】本発明の第１の実施例によるＭＯＳトランジス
タの構成を示す概略断面図である。
タの構成を示す概略断面図である。
【図２】本発明の第２の実施例によるＭＯＳトランジス
タの製造方法を示す概略断面図である。
タの製造方法を示す概略断面図である。
【図３】本発明の第３の実施例によるＭＯＳトランジス
タの製造方法を示す概略断面図である。
タの製造方法を示す概略断面図である。
【図４】従来のＭＯＳトランジスタの製造方法を示す概
略断面図である。
略断面図である。
２１ 半導体シリコン基板 ２２ シリコン酸化膜 ２３ 高濃度不純物拡散層（チャネルストッパー） ２４ シリコン酸化膜 ２６ ソース／ドレイン拡散層 ２７ 開口 ２８ 半導体シリコン薄膜 ３２ ゲート絶縁膜 ３３ ゲート電極 ３５ チャネル ４１ 半導体シリコン基板 ４２ ソース／ドレイン拡散層 ４３ 埋め込み酸化物層 ４４ 開口 ４５ シリコン酸化膜 ４６ 半導体シリコン薄膜 ４７ ゲート絶縁膜 ４８ ゲート電極 ４９ チャネル ５１ 半導体シリコン基板 ５３ 溝 ５４ 高濃度不純物拡散層（チャネルストッパー） ５５ 埋め込み酸化物層 ５６ シリコン酸化膜 ５７ ソース／ドレイン拡散層 ５８ 開口 ５９ 半導体シリコン薄膜 ６０ ゲート絶縁膜 ６１ ゲート電極 ６２ チャネル
Claims (6)
- 【請求項１】 第１導電型の半導体基板の表面部分に局
所的に溝を形成する工程と、 この溝に絶縁物を埋め込んで表面領域分離用絶縁体層を
形成する工程と、 前記半導体基板の表面に第１の絶縁膜を形成する工程
と、 前記表面領域分離用絶縁体層の両側の前記半導体基板の
表面部分に夫々第２導電型の不純物拡散層を形成する工
程と、 これらの第２導電型の不純物拡散層の上の前記第１の絶
縁膜に夫々開口を形成する工程と、 全面に半導体薄膜を形成した後、これをパターニング
し、前記表面領域分離用絶縁体層の上からその両側の前
記第１の絶縁膜の開口に至る領域にのみ前記半導体薄膜
を残す工程と、 前記半導体薄膜の側面を含む全面に第２の絶縁膜を形成
する工程と、 この第２の絶縁膜を介して前記半導体薄膜を覆うように
ゲート電極を形成する工程とを有することを特徴とする
ＭＩＳトランジスタの製造方法。 - 【請求項２】 前記溝の内面部分の前記半導体基板中に
第１導電型の高濃度不純物拡散層を形成する工程を更に
有することを特徴とする請求項１記載のＭＩＳトランジ
スタの製造方法。 - 【請求項３】 前記半導体薄膜の電極取り出し工程を更
に有することを特徴とする請求項１又は２記載のＭＩＳ
トランジスタの製造方法。 - 【請求項４】 ＣＶＤ法で堆積させた多結晶シリコン膜
又は非晶質シリコン膜で前記半導体薄膜を形成すること
を特徴とする請求項１〜３の何れか１項記載のＭＩＳト
ランジスタの製造方法。 - 【請求項５】 ＣＶＤ法で堆積させたシリコン酸化膜又
はシリコン窒化膜で前記第２の絶縁膜を形成することを
特徴とする請求項１〜４の何れか１項記載のＭＩＳトラ
ンジスタの製造方法。 - 【請求項６】 熱酸化又は熱窒化で前記第２の絶縁膜を
形成することを特徴とする請求項１〜４の何れか１項記
載のＭＩＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05517393A JP3273989B2 (ja) | 1993-02-19 | 1993-02-19 | Ｍｉｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05517393A JP3273989B2 (ja) | 1993-02-19 | 1993-02-19 | Ｍｉｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244206A JPH06244206A (ja) | 1994-09-02 |
| JP3273989B2 true JP3273989B2 (ja) | 2002-04-15 |
Family
ID=12991342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05517393A Expired - Lifetime JP3273989B2 (ja) | 1993-02-19 | 1993-02-19 | Ｍｉｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3273989B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019009873A1 (en) * | 2017-07-01 | 2019-01-10 | Intel Corporation | FORMING DAMASCINING PATTERNS FOR MANUFACTURING THIN FILM TRANSISTORS |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292152B1 (ko) * | 1997-12-30 | 2001-07-12 | 황인길 | 모스 트랜지스터 및 그 제조 방법 |
| KR100292153B1 (ko) * | 1997-12-30 | 2001-07-12 | 황인길 | 모스트랜지스터및그제조방법 |
-
1993
- 1993-02-19 JP JP05517393A patent/JP3273989B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019009873A1 (en) * | 2017-07-01 | 2019-01-10 | Intel Corporation | FORMING DAMASCINING PATTERNS FOR MANUFACTURING THIN FILM TRANSISTORS |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06244206A (ja) | 1994-09-02 |
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