JPH08148585A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08148585A JPH08148585A JP6291731A JP29173194A JPH08148585A JP H08148585 A JPH08148585 A JP H08148585A JP 6291731 A JP6291731 A JP 6291731A JP 29173194 A JP29173194 A JP 29173194A JP H08148585 A JPH08148585 A JP H08148585A
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Abstract
のゲート酸化膜を有する半導体装置を得る。 【構成】 p型シリコン基板7上に、ゲート酸化膜3及
びポリシリコン膜4を形成し、エッチングによりポリシ
リコン膜4をゲートの一部に形成した後、酸化により厚
いゲート酸化膜9を形成し、次いで、ポリシリコン膜1
0を形成し、フォトレジスト11をマスクにしてポリシ
リコン膜10をエッチングして、ポリシリコン膜4と共
にゲートを形成する。このとき、ポリシリコン膜10は
厚いゲート酸化膜9上に形成される。 【効果】 ゲートエッジ部の電界集中が緩和され、信頼
性の高いゲート酸化膜を有する半導体装置が得られる。
Description
装置の製造方法に関するものである。
示す工程断面図である。図において、1はシリコン基
板、2はシリコン基板1上の素子分離を行うためのフィ
ールド酸化膜、3はシリコン基板1上のゲート酸化膜、
4はゲート酸化膜3の上に形成されたゲートとなるポリ
シリコン膜、5はフォトレジストである。このような従
来の半導体装置の製造方法においては、シリコン基板1
上で素子分離を行い、ゲート酸化膜3、ポリシリコン膜
4を順次形成し、フォトレジスト5を用いてポリシリコ
ン膜4のエッチングを行い、ゲートを形成する。なお、
特開昭63ー227059号公報には、ゲートを、主ゲ
ートとこの主ゲートの側壁に形成された副ゲートから構
成し、主ゲート下のゲート酸化膜を薄く、副ゲート下の
ゲート酸化膜を厚く形成し、さらに、副ゲートの下に低
濃度拡散層を形成し、副ゲートの外方に高濃度拡散層を
形成したMOSFETを紹介している。
導体装置の製造方法によりゲートを形成すると、ゲート
酸化膜3はゲート電極下で一様の膜厚であるため、ゲー
トエッジ部で電界集中が発生し、ゲートエッジ部でゲー
ト酸化膜3の劣化が発生しやすいという欠点があった。
また、特開昭63ー227059号公報のMOSFET
のチャネル長は、主ゲートのゲート電極長で決まり、必
要なチャネル長を実現するには、大きなゲート電極を必
要とし、微細化に不向きであった。この発明は、上述の
ような課題を解決するためになされたもので、ゲートエ
ッジ部での電界集中を緩和し、ゲート酸化膜の劣化を防
止すると共に、微細化に適した半導体装置を得ることを
目的にしている。また、フローティングゲートと基板と
の電子のやりとりを、ゲート酸化膜の中央部で行い、信
頼性の高い半導体装置を得ることを目的としている。
装置の製造方法においては、素子分離された第一導電型
の基板上にゲート酸化膜を形成する第一の工程と、ゲー
ト酸化膜上に第一の導電膜を形成する第二の工程と、第
一の導電膜をエッチングすることによりゲートの一部を
形成する第三の工程と、第一の導電膜下のゲート酸化膜
の周りを、酸化することにより厚くする第四の工程と、
第一の導電膜上に第二の導電膜を形成する第五の工程
と、第一の導電膜と共にゲートを構成するよう、エッチ
ングすることにより、第一の導電膜の上部及び周囲を被
う形に第二の導電膜を形成する第六の工程と、この第六
の工程の後、イオン注入により基板に第二導電型の低濃
度拡散層を形成する第七の工程と、第二の導電膜の側壁
にサイドウォール絶縁膜を形成する第八の工程と、この
第八の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第九の工程を含むものであ
る。
ては、フィールド酸化膜によって素子分離された第一導
電型の基板と、この基板上に形成される中央部が薄く、
周辺部が厚いゲート酸化膜と、このゲート酸化膜の薄い
部分の上に形成される第一の導電膜と、中央部が第一の
導電膜の上部を被うように形成され、周辺部が第一の導
電膜の周囲を被い、ゲート酸化膜の厚い部分と接するよ
うに形成された第二の導電膜からなるゲートと、このゲ
ートの下端面から外方向に広がるよう基板に形成された
第二導電型の低濃度拡散層と、第二の導電膜の側壁に形
成されたサイドウォール絶縁膜の下端面から外方向に広
がるよう基板に形成された第二導電型の高濃度拡散層を
備えたものである。
方法においては、素子分離された第一導電型の基板上に
ゲート酸化膜を形成する第一の工程と、ゲート酸化膜上
に第一の導電膜を形成する第二の工程と、第一の導電膜
をエッチングすることによりフローティングゲートの一
部を形成する第三の工程と、第一の導電膜下のゲート酸
化膜の周りを、酸化することにより厚くする第四の工程
と、第一の導電膜上に第二の導電膜を形成する第五の工
程と、第一の導電膜と共にフローティングゲートを構成
するよう、エッチングすることにより、第一の導電膜の
上部及び周囲を被う形に第二の導電膜を形成する第六の
工程と、第二の導電膜の上に層間絶縁膜を形成する第七
の工程と、層間絶縁膜の上に第三の導電膜を形成する第
八の工程と、層間絶縁膜及び第三の導電膜をエッチング
することにより、コントロールゲートを形成する第九の
工程と、この第九の工程の後、イオン注入により基板に
第二導電型の低濃度拡散層を形成する第十の工程と、第
二の導電膜及び層間絶縁膜及び第三の導電膜の側壁にサ
イドウォール絶縁膜を形成する第十一の工程と、この第
十一の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第十二の工程を含むものであ
る。
いては、フィールド酸化膜によって素子分離された第一
導電型の基板と、この基板上に形成される中央部が薄
く、周辺部が厚いゲート酸化膜と、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が第
一の導電膜の上部を被うように形成され、周辺部が第一
の導電膜の周囲を被い、ゲート酸化膜の厚い部分と接す
るように形成された第二の導電膜からなるフローティン
グゲートと、第二の導電膜の上に層間絶縁膜を介して形
成された第三の導電膜からなるコントロールゲートと、
フローティングゲートの下端面から外方向に広がるよう
基板に形成された第二導電型の低濃度拡散層と、第二の
導電膜及び層間絶縁膜及び第三の導電膜の側壁に形成さ
れたサイドウォール絶縁膜の下端面から外方向に広がる
よう基板に形成された第二導電型の高濃度拡散層を備え
たものである。また、第一の導電膜及び第二の導電膜
を、ポリシリコン膜としたものである。また、第三の導
電膜を、ポリシリコン膜としたものである。
造方法においては、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、ゲ
ートエッジ部を厚いゲート酸化膜上に形成して、低濃度
拡散層をゲートエッジ部から外方向に広がるように形成
して、ゲートエッジ部での電界集中を緩和し、チャネル
長を長くする。また、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにする。
置の製造方法を示す工程断面図で、(a)(b)(c)
によって製造工程を示している。図において、2〜4は
上記従来装置と同一のものであり、その説明を省略す
る。7はp型シリコン基板、8はシリコン窒化膜、9
は、酸化によってゲート酸化膜3より厚く形成された酸
化膜、10はポリシリコン膜4上に形成されるポリシリ
コン膜で、ポリシリコン膜4と共にゲートを形成する。
11はフォトレジスト、12はp型シリコン基板1に形
成されるn- 層、13はゲートであるポリシリコン膜1
0の側壁に形成されたサイドウォール絶縁膜である。1
4はp型シリコン基板1に形成されたn+ 層である。
は、図1(a)のように、p型シリコン基板7上にLO
COS法等によりフィールド酸化膜2を形成し、ゲート
酸化膜3、ゲート電極となるポリシリコン膜4を順次形
成し、シリコン窒化膜8をマスクとして、ポリシリコン
膜4をエッチングする。このときポリシリコン膜4のゲ
ート長方向の長さは、実現しようとするトランジスタの
ゲート長より短くしておく。その後酸化を行い、ゲート
酸化膜3より厚い酸化膜9を形成する。この処理の前に
トランジスタのn- 層を形成すると、このとき形成され
る酸化膜9は、リン等の不純物を多く含んだ酸化膜とな
るので、ソース/ドレイン拡散層(n-、n+ 層)は、
酸化膜9を形成した後に形成する。次にシリコン窒化膜
8を除去し、図1(b)に示すようにポリシリコン膜1
0を形成する。続いて、フォトレジスト11をマスクと
して、ポリシリコン膜10をエッチングする。このエッ
チング後のポリシリコン膜10の大きさが、実現するト
ランジスタのゲート長、ゲート幅であり、図1(b)の
ように、ポリシリコン膜10のゲート端は酸化膜9上と
なる。その後図1(c)のように、リン等のイオン注入
によりn- 層12を形成し、フォトレジスト11を除去
し、CVD酸化膜を堆積してエッチングすることにより
サイドウォール絶縁膜13を形成する。その後As等の
イオン注入によりn+ 層14を形成することにより、図
1(c)のようなLDD構造のトランジスタを形成す
る。これにより、ゲート電極端で電界緩和されると共
に、薄いゲート酸化膜3の領域の面積が小さいために、
信頼性の高いゲート酸化膜3を有するトランジスタが形
成できる。
る半導体装置を示す断面図である。図において、2、
3、7、9、12、14は図1と同じものであり、その
説明を省略する。15は、ゲート酸化膜3上に形成され
るポリシリコン膜、16はポリシリコン膜15上に形成
されるポリシリコン膜で、ポリシリコン膜15と共にフ
ローティングゲートを形成する。17はポリシリコン膜
16上に形成されるフローティングゲート・コントロー
ルゲート間の層間絶縁膜、18は層間絶縁膜17上に形
成されるポリシリコン膜で、コントロールゲートを形成
する。19はポリシリコン膜16、層間絶縁膜17及び
ポリシリコン膜18の側壁に形成されるサイドウォール
絶縁膜である。
よる半導体装置の製造方法を説明する。実施例1と同様
に図1(b)の状態すなわち、ポリシリコン膜15及び
ポリシリコン膜16まで形成した後、フォトレジストを
除去し、ポリシリコン膜16上に層間絶縁膜17、ポリ
シリコン膜18を順次形成し、フォトレジスト等を用い
エッチングする。続いて、実施例1と同様にn- 層1
2、サイドウォール絶縁膜19、n+ 層14を形成すれ
ば、図2のようなポリシリコン膜18をコントロールゲ
ート、ポリシリコン膜15及び16をフローティングゲ
ートとするフラッシュメモリのセルを実現できる。この
セルにおいて書き込み、消去時におけるp型シリコン基
板7とフローティングゲートとの電子のやりとりを、ゲ
ート酸化膜3及び酸化膜9の全面で行うと、電流のほと
んどは電界の大きなゲート酸化膜の薄い部分すなわちゲ
ート酸化膜3の領域で流れる。よってゲートエッジ部に
は、電流は流れない。またゲート酸化膜3の部分は通常
の作成方法で実現したセルより面積が小さいため、信頼
性が高くなる。
れているので、以下に示すような効果を奏する。基板上
に形成されるゲート酸化膜を、中央部が薄く、周辺部が
厚いゲート酸化膜とし、ゲートエッジ部を厚いゲート酸
化膜上に形成して、ゲートエッジ部での電界集中を緩和
するので、ゲートエッジ部でのゲート酸化膜の劣化が発
生せず、薄いゲート酸化膜の領域の面積が小さいため、
信頼性の高いゲート酸化膜とすることができるととも
に、低濃度拡散層をゲートエッジ部から外方向に広がる
ように形成したため、チャネル長を長くすることがで
き、チャネル長に対してゲート電極を大きくする必要が
なく、微細化に適した半導体装置とすることができる。
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにしたので、ゲートエッジ部
に電流が流れず、しかも薄いゲート酸化膜の部分の面積
が小さくなり、信頼性が高くなる。
方法を示す工程断面図である。
図である。
図である。
15,16,18 ポリシリコン膜、7 p型シリコン
基板、9 酸化膜、12 n- 層、13,19 サイド
ウォール絶縁膜、14 n+ 層、17 層間絶縁膜
Claims (7)
- 【請求項1】 素子分離された第一導電型の基板上にゲ
ート酸化膜を形成する第一の工程、上記ゲート酸化膜上
に第一の導電膜を形成する第二の工程、上記第一の導電
膜をエッチングすることによりゲートの一部を形成する
第三の工程、上記第一の導電膜下のゲート酸化膜の周り
を、酸化することにより厚くする第四の工程、上記第一
の導電膜上に第二の導電膜を形成する第五の工程、上記
第一の導電膜と共にゲートを構成するよう、エッチング
することにより、上記第一の導電膜の上部及び周囲を被
う形に上記第二の導電膜を形成する第六の工程、この第
六の工程の後、イオン注入により上記基板に第二導電型
の低濃度拡散層を形成する第七の工程、上記第二の導電
膜の側壁にサイドウォール絶縁膜を形成する第八の工
程、この第八の工程の後、イオン注入により上記基板上
に第二導電型の高濃度拡散層を形成する第九の工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項2】 フィールド酸化膜によって素子分離され
た第一導電型の基板、この基板上に形成される中央部が
薄く、周辺部が厚いゲート酸化膜、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が上
記第一の導電膜の上部を被うように形成され、周辺部が
上記第一の導電膜の周囲を被い、上記ゲート酸化膜の厚
い部分と接するように形成された第二の導電膜からなる
ゲート、このゲートの下端面から外方向に広がるよう上
記基板に形成された第二導電型の低濃度拡散層、上記第
二の導電膜の側壁に形成されたサイドウォール絶縁膜の
下端面から外方向に広がるよう上記基板に形成された第
二導電型の高濃度拡散層を備えたことを特徴とする半導
体装置。 - 【請求項3】 素子分離された第一導電型の基板上にゲ
ート酸化膜を形成する第一の工程、上記ゲート酸化膜上
に第一の導電膜を形成する第二の工程、上記第一の導電
膜をエッチングすることによりフローティングゲートの
一部を形成する第三の工程、上記第一の導電膜下のゲー
ト酸化膜の周りを、酸化することにより厚くする第四の
工程、上記第一の導電膜上に第二の導電膜を形成する第
五の工程、上記第一の導電膜と共にフローティングゲー
トを構成するよう、エッチングすることにより、上記第
一の導電膜の上部及び周囲を被う形に上記第二の導電膜
を形成する第六の工程、上記第二の導電膜の上に層間絶
縁膜を形成する第七の工程、上記層間絶縁膜の上に第三
の導電膜を形成する第八の工程、上記層間絶縁膜及び第
三の導電膜をエッチングすることにより、コントロール
ゲートを形成する第九の工程、この第九の工程の後、イ
オン注入により上記基板に第二導電型の低濃度拡散層を
形成する第十の工程、上記第二の導電膜及び層間絶縁膜
及び第三の導電膜の側壁にサイドウォール絶縁膜を形成
する第十一の工程、この第十一の工程の後、イオン注入
により上記基板上に第二導電型の高濃度拡散層を形成す
る第十二の工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項4】 フィールド酸化膜によって素子分離され
た第一導電型の基板、この基板上に形成される中央部が
薄く、周辺部が厚いゲート酸化膜、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が上
記第一の導電膜の上部を被うように形成され、周辺部が
上記第一の導電膜の周囲を被い、上記ゲート酸化膜の厚
い部分と接するように形成された第二の導電膜からなる
フローティングゲート、上記第二の導電膜の上に層間絶
縁膜を介して形成された第三の導電膜からなるコントロ
ールゲート、上記フローティングゲートの下端面から外
方向に広がるよう上記基板に形成された第二導電型の低
濃度拡散層、上記第二の導電膜及び層間絶縁膜及び第三
の導電膜の側壁に形成されたサイドウォール絶縁膜の下
端面から外方向に広がるよう上記基板に形成された第二
導電型の高濃度拡散層を備えたことを特徴とする半導体
装置。 - 【請求項5】 第一の導電膜及び第二の導電膜は、ポリ
シリコン膜であることを特徴とする請求項2記載の半導
体装置。 - 【請求項6】 第一の導電膜及び第二の導電膜は、ポリ
シリコン膜であることを特徴とする請求項4記載の半導
体装置。 - 【請求項7】 第三の導電膜は、ポリシリコン膜である
ことを特徴とする請求項4または請求項6記載の半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29173194A JP3526090B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29173194A JP3526090B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08148585A true JPH08148585A (ja) | 1996-06-07 |
JP3526090B2 JP3526090B2 (ja) | 2004-05-10 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29173194A Expired - Fee Related JP3526090B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3526090B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
JP2003289115A (ja) * | 2002-01-04 | 2003-10-10 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
-
1994
- 1994-11-25 JP JP29173194A patent/JP3526090B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
JP2003289115A (ja) * | 2002-01-04 | 2003-10-10 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
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