JPH07122741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07122741A JPH07122741A JP5263353A JP26335393A JPH07122741A JP H07122741 A JPH07122741 A JP H07122741A JP 5263353 A JP5263353 A JP 5263353A JP 26335393 A JP26335393 A JP 26335393A JP H07122741 A JPH07122741 A JP H07122741A
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- gate
- oxide film
- manufacturing
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】簡略プロセスで高性能を有する半導体装置の製
造方法を提供する。 【構成】絶縁ゲ−ト型電界効果トランジスタを形成する
際に、ゲ−ト酸化膜上に多結晶シリコン310、Si3
N4315及びレジスト材800を堆積して、レジスト
材800をマスクとして基板中にゲ−トパタ−ン状の高
濃度不純物層200を形成する。その後、Si3N431
5をエッチング除去し、露出した多結晶シリコン310
上にSiO2510を形成し、SiO2510をマスクと
して510下の多結晶シリコン310を残して他の部分
の多結晶シリコン310及びSi3N4315を除去する
ことによりゲ−ト電極305を形成し、さらにソ−ス、
ドレイン不純物層220を形成する。 【効果】高濃度不純物層200は材料310と材料31
5により積層された材料越しにイオン打ち込みされるこ
とにより形成されるため、ゲート酸化膜は金属汚染の恐
れが無い。
造方法を提供する。 【構成】絶縁ゲ−ト型電界効果トランジスタを形成する
際に、ゲ−ト酸化膜上に多結晶シリコン310、Si3
N4315及びレジスト材800を堆積して、レジスト
材800をマスクとして基板中にゲ−トパタ−ン状の高
濃度不純物層200を形成する。その後、Si3N431
5をエッチング除去し、露出した多結晶シリコン310
上にSiO2510を形成し、SiO2510をマスクと
して510下の多結晶シリコン310を残して他の部分
の多結晶シリコン310及びSi3N4315を除去する
ことによりゲ−ト電極305を形成し、さらにソ−ス、
ドレイン不純物層220を形成する。 【効果】高濃度不純物層200は材料310と材料31
5により積層された材料越しにイオン打ち込みされるこ
とにより形成されるため、ゲート酸化膜は金属汚染の恐
れが無い。
Description
【0001】
【産業上の利用分野】本発明は、絶縁ゲ−ト型電界効果
トランジスタにおいて、不純物層の接合容量及び接合リ
−ク電流を極限まで低減し、移動度の低下とパンチスル
−を抑え、かつ、任意の導電型を有するゲ−ト電極を、
信頼性良く、容易に形成するための半導体装置の製造方
法に関する。
トランジスタにおいて、不純物層の接合容量及び接合リ
−ク電流を極限まで低減し、移動度の低下とパンチスル
−を抑え、かつ、任意の導電型を有するゲ−ト電極を、
信頼性良く、容易に形成するための半導体装置の製造方
法に関する。
【0002】
【従来の技術】絶縁ゲ−ト型電界効果トランジスタは、
製造プロセスが単純であるため、微細化が容易であり、
そのため、高集積化、高性能化に適応する優れた素子と
して広く用いられている。代表的な絶縁ゲ−ト型電界効
果トランジスタであるシリコン基板上に形成されたMO
S(metal oxide silion)トランジスタでは、パンチス
ル−及びしきい値電圧の制御を行うための高濃度不純物
層を基板内に形成し、基板上に酸化工程により酸化膜を
形成し、高濃度に不純物をド−ピングすることで導電化
した多結晶シリコンを堆積し、ホトレジスト法を用いて
多結晶シリコン層をパタ−ニングし、ゲ−ト電極を形成
し、ゲ−ト電極をマスクにイオン打ち込みすることで、
ソ−ス及びドレイン電極を形成することで、トランジス
タをつくることができる。
製造プロセスが単純であるため、微細化が容易であり、
そのため、高集積化、高性能化に適応する優れた素子と
して広く用いられている。代表的な絶縁ゲ−ト型電界効
果トランジスタであるシリコン基板上に形成されたMO
S(metal oxide silion)トランジスタでは、パンチス
ル−及びしきい値電圧の制御を行うための高濃度不純物
層を基板内に形成し、基板上に酸化工程により酸化膜を
形成し、高濃度に不純物をド−ピングすることで導電化
した多結晶シリコンを堆積し、ホトレジスト法を用いて
多結晶シリコン層をパタ−ニングし、ゲ−ト電極を形成
し、ゲ−ト電極をマスクにイオン打ち込みすることで、
ソ−ス及びドレイン電極を形成することで、トランジス
タをつくることができる。
【0003】この製造工程においては、トランジスタの
3端子を構成するゲ−ト電極とソ−ス及びドレイン電極
が、自己整合的に形成され、基板内の高濃度不純物層に
よりパンチスル−が抑制できるため、微細化を達成する
ことができる。
3端子を構成するゲ−ト電極とソ−ス及びドレイン電極
が、自己整合的に形成され、基板内の高濃度不純物層に
よりパンチスル−が抑制できるため、微細化を達成する
ことができる。
【0004】しかし、上記従来技術においては、高濃度
不純物層がシリコン基板内に一様に分布するためソ−
ス、ドレイン不純物層の接合容量及び接合リ−ク電流が
増大する原因となる。そのため、例えば特開昭55−1
02269の第5図のように(図31参照)、p型の半
導体基板11上の所定のトランジスタ領域部にゲート酸
化膜19を形成し、ゲ−ト酸化膜19上にレジスト膜1
5を積層し、所定の開口部27を設け(図31
(a))、次に、開口部27を通して半導体基板中の所
定の深さにイオン注入法でp型不純物を導入し、p型不
純物領域18を形成し(図31(b))、Mo,W,T
i等の高融点の金属材料29を表面に形成し(図31
(c))、さらにリフトオフ法によりレジスト膜15上
の金属材料29とレジスト膜15とを除去し、開口部2
7の金属材料29のみ残し、これをゲート電極26と
し、次にイオン注入法によりn型不純物をゲ−ト電極2
6をマスクの一部として半導体基板11に導入し、n型
不純物の導入されたn型不純物領域30,31を形成し
(図31(d))、次に熱工程によりp型不純物領域1
8、n型不純物領域30,31に含まれる不純物を活性
化し、所定の距離まで拡散し、ソ−ス領域22、ドレイ
ン領域23、高不純物濃度領域20をそれぞれ形成する
という半導体装置の製造方法が考えられている。
不純物層がシリコン基板内に一様に分布するためソ−
ス、ドレイン不純物層の接合容量及び接合リ−ク電流が
増大する原因となる。そのため、例えば特開昭55−1
02269の第5図のように(図31参照)、p型の半
導体基板11上の所定のトランジスタ領域部にゲート酸
化膜19を形成し、ゲ−ト酸化膜19上にレジスト膜1
5を積層し、所定の開口部27を設け(図31
(a))、次に、開口部27を通して半導体基板中の所
定の深さにイオン注入法でp型不純物を導入し、p型不
純物領域18を形成し(図31(b))、Mo,W,T
i等の高融点の金属材料29を表面に形成し(図31
(c))、さらにリフトオフ法によりレジスト膜15上
の金属材料29とレジスト膜15とを除去し、開口部2
7の金属材料29のみ残し、これをゲート電極26と
し、次にイオン注入法によりn型不純物をゲ−ト電極2
6をマスクの一部として半導体基板11に導入し、n型
不純物の導入されたn型不純物領域30,31を形成し
(図31(d))、次に熱工程によりp型不純物領域1
8、n型不純物領域30,31に含まれる不純物を活性
化し、所定の距離まで拡散し、ソ−ス領域22、ドレイ
ン領域23、高不純物濃度領域20をそれぞれ形成する
という半導体装置の製造方法が考えられている。
【0005】
【発明が解決しようとする課題】上記従来技術では、高
濃度不純物領域の形成はゲ−ト酸化膜を介してSi基板
にイオン注入を行い、かつ、ゲ−ト酸化膜上に直接金属
材料を堆積させるため、金属汚染によるゲ−ト酸化膜の
膜質劣化及び界面不純物密度の増大、及び不純物散乱に
よる移動度の低下が生じるという問題がある。更に、リ
フトオフ法により所定の金属材料とレジスト膜とを除去
してゲ−ト電極を形成するため、ゲ−ト電極側面部に金
属性の突起物及び、異物の発生等が生じ、歩留まりの低
下や、その後の工程においては落雷等の危険が生じると
いう問題がある。また、ゲ−ト電極形成後のプロセス工
程はメタル仕様となるため、ゲ−ト酸化膜及び不純物層
の信頼性を悪化させるという問題がある。
濃度不純物領域の形成はゲ−ト酸化膜を介してSi基板
にイオン注入を行い、かつ、ゲ−ト酸化膜上に直接金属
材料を堆積させるため、金属汚染によるゲ−ト酸化膜の
膜質劣化及び界面不純物密度の増大、及び不純物散乱に
よる移動度の低下が生じるという問題がある。更に、リ
フトオフ法により所定の金属材料とレジスト膜とを除去
してゲ−ト電極を形成するため、ゲ−ト電極側面部に金
属性の突起物及び、異物の発生等が生じ、歩留まりの低
下や、その後の工程においては落雷等の危険が生じると
いう問題がある。また、ゲ−ト電極形成後のプロセス工
程はメタル仕様となるため、ゲ−ト酸化膜及び不純物層
の信頼性を悪化させるという問題がある。
【0006】本発明の目的は、金属汚染による移動度の
低下及び、パンチスル−を抑え、不純物層の接合容量と
接合リ−ク電流を極限まで低減し、かつ、任意の導電型
のゲ−ト電極を有する半導体装置を信頼性良く、容易に
形成する半導体装置の製造方法を提供することにある。
低下及び、パンチスル−を抑え、不純物層の接合容量と
接合リ−ク電流を極限まで低減し、かつ、任意の導電型
のゲ−ト電極を有する半導体装置を信頼性良く、容易に
形成する半導体装置の製造方法を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、本発明は本発明の代表的な実施例である図1に示す
ように、半導体基板の主表面の所定の領域に絶縁ゲ−ト
型電界効果トランジスタを形成する際に、半導体基板の
主表面の所定の領域にゲ−ト酸化膜を形成し、ゲ−ト酸
化膜上に金属以外の材料310(例えば多結晶シリコ
ン)を形成し、材料310上に材料310と選択比の異
なる材料315(例えばSi3N4又はCVD)を形成
し、材料315上にレジスト材800を堆積して、レジ
スト材800のゲ−トパタ−ン部を除去し、その後レジ
スト材800をマスクとして基板100と同型の導電型
をもつ不純物を材料315、材料310及びゲ−ト酸化
膜を介してイオン打ち込みすることにより基板中にゲ−
トパタ−ン状の高濃度不純物層200を形成し(a)、
その後、レジスト材800をマスクとしてゲ−トパタ−
ン状に露出した材料315をエッチング除去し、レジス
ト材800を除去した後、露出した材料310上に選択
的に材料510(例えばSiO2)を堆積あるいは成長
させ、この材料510をマスクとして材料510下の材
料310を残して他の部分の材料310及び材料315
を除去することにより材料310からなるゲ−ト電極3
05を形成し、さらにこの材料510をマスクとしてソ
−ス、ドレイン不純物層220を形成した(b)。
め、本発明は本発明の代表的な実施例である図1に示す
ように、半導体基板の主表面の所定の領域に絶縁ゲ−ト
型電界効果トランジスタを形成する際に、半導体基板の
主表面の所定の領域にゲ−ト酸化膜を形成し、ゲ−ト酸
化膜上に金属以外の材料310(例えば多結晶シリコ
ン)を形成し、材料310上に材料310と選択比の異
なる材料315(例えばSi3N4又はCVD)を形成
し、材料315上にレジスト材800を堆積して、レジ
スト材800のゲ−トパタ−ン部を除去し、その後レジ
スト材800をマスクとして基板100と同型の導電型
をもつ不純物を材料315、材料310及びゲ−ト酸化
膜を介してイオン打ち込みすることにより基板中にゲ−
トパタ−ン状の高濃度不純物層200を形成し(a)、
その後、レジスト材800をマスクとしてゲ−トパタ−
ン状に露出した材料315をエッチング除去し、レジス
ト材800を除去した後、露出した材料310上に選択
的に材料510(例えばSiO2)を堆積あるいは成長
させ、この材料510をマスクとして材料510下の材
料310を残して他の部分の材料310及び材料315
を除去することにより材料310からなるゲ−ト電極3
05を形成し、さらにこの材料510をマスクとしてソ
−ス、ドレイン不純物層220を形成した(b)。
【0008】
【作用】高濃度不純物層200は材料310と材料31
5により積層された材料越しにイオン打ち込みされるこ
とにより形成されるため、ゲート酸化膜は金属汚染の恐
れが無く、かつ、ゲ−ト電極はリフトオフ法を用いない
ので信頼性良く形成でき、歩留まりの低下を抑制でき
る。また、任意のゲ−ト電極形成と同時に、チャネル部
では、高濃度不純物層が基板内部に形成されるためパン
チスル−を抑制できる。さらに、ソ−ス、ドレイン拡散
層領域では高濃度不純物層が存在しないため、拡散層接
合容量および接合リ−ク電流が極限まで低減される。
5により積層された材料越しにイオン打ち込みされるこ
とにより形成されるため、ゲート酸化膜は金属汚染の恐
れが無く、かつ、ゲ−ト電極はリフトオフ法を用いない
ので信頼性良く形成でき、歩留まりの低下を抑制でき
る。また、任意のゲ−ト電極形成と同時に、チャネル部
では、高濃度不純物層が基板内部に形成されるためパン
チスル−を抑制できる。さらに、ソ−ス、ドレイン拡散
層領域では高濃度不純物層が存在しないため、拡散層接
合容量および接合リ−ク電流が極限まで低減される。
【0009】
【実施例】実施例1 図1は、本発明の製造方法を簡単に示した断面図であ
る。図1(a)に示すように、半導体基板の主表面の所
定の領域に絶縁ゲ−ト型電界効果トランジスタを形成す
る際に、まず半導体基板の主表面の所定の領域にゲ−ト
酸化膜を形成し、ゲ−ト酸化膜上に金属以外の材料31
0(例えば多結晶シリコン)を形成し、材料310上に
材料310と選択比の異なる材料315(例えばSi3
N4又はCVD)を形成し、材料315上にレジスト材
800を堆積して、レジスト材800のゲ−トパタ−ン
部を除去し、その後レジスト材800をマスクとして基
板100と同型の導電型をもつ不純物を材料315、材
料310及びゲ−ト酸化膜を介してイオン打ち込みする
ことにより基板中にゲ−トパタ−ン状の高濃度不純物層
200を形成する。
る。図1(a)に示すように、半導体基板の主表面の所
定の領域に絶縁ゲ−ト型電界効果トランジスタを形成す
る際に、まず半導体基板の主表面の所定の領域にゲ−ト
酸化膜を形成し、ゲ−ト酸化膜上に金属以外の材料31
0(例えば多結晶シリコン)を形成し、材料310上に
材料310と選択比の異なる材料315(例えばSi3
N4又はCVD)を形成し、材料315上にレジスト材
800を堆積して、レジスト材800のゲ−トパタ−ン
部を除去し、その後レジスト材800をマスクとして基
板100と同型の導電型をもつ不純物を材料315、材
料310及びゲ−ト酸化膜を介してイオン打ち込みする
ことにより基板中にゲ−トパタ−ン状の高濃度不純物層
200を形成する。
【0010】この時、材料310が金属の場合には、上
述の通り、金属汚染によるゲ−ト酸化膜の膜質劣化及び
界面不純物密度の増大、及び不純物散乱による移動度の
低下が生じてしまうので、例えば多結晶シリコン等の非
金属材料を用いる必要がある。
述の通り、金属汚染によるゲ−ト酸化膜の膜質劣化及び
界面不純物密度の増大、及び不純物散乱による移動度の
低下が生じてしまうので、例えば多結晶シリコン等の非
金属材料を用いる必要がある。
【0011】なお、高濃度不純物層200を形成するイ
オン打ち込みエネルギー及びドーズ量を適当に選ぶこと
でパンチスルーを抑制し、かつ、任意のしきい値電圧を
達成できる。また、材料310が多結晶シリコンの場合
には、レジスト材800をマスクとしてイオン打ち込み
により不純物を材料310にドーピングすることで自己
整合的に材料310を導電化できる。
オン打ち込みエネルギー及びドーズ量を適当に選ぶこと
でパンチスルーを抑制し、かつ、任意のしきい値電圧を
達成できる。また、材料310が多結晶シリコンの場合
には、レジスト材800をマスクとしてイオン打ち込み
により不純物を材料310にドーピングすることで自己
整合的に材料310を導電化できる。
【0012】その後、図1(b)に示すように、レジス
ト材800をマスクとしてゲ−トパタ−ン状に露出した
材料315をエッチング除去し、レジスト材800を除
去した後、露出した材料310上に選択的に材料510
(例えばSiO2)を堆積あるいは成長させ、この材料
510をマスクとして材料510下の材料310を残し
て他の部分の材料310及び材料315を除去すること
により材料310からなるゲ−ト電極305を形成し、
さらにこの材料510をマスクとしてソ−ス、ドレイン
不純物層220を形成する。
ト材800をマスクとしてゲ−トパタ−ン状に露出した
材料315をエッチング除去し、レジスト材800を除
去した後、露出した材料310上に選択的に材料510
(例えばSiO2)を堆積あるいは成長させ、この材料
510をマスクとして材料510下の材料310を残し
て他の部分の材料310及び材料315を除去すること
により材料310からなるゲ−ト電極305を形成し、
さらにこの材料510をマスクとしてソ−ス、ドレイン
不純物層220を形成する。
【0013】この時、材料510が材料310及び材料
315に対して選択性を有さなければならないので、材
料310が多結晶シリコンで材料510がSiO2の場
合には、材料315はSi3N4,CVD又はWなどを用
いる。材料310が多結晶シリコンで材料510がWの
場合には、材料315はSiO2又はSi3N4などを用
いる。
315に対して選択性を有さなければならないので、材
料310が多結晶シリコンで材料510がSiO2の場
合には、材料315はSi3N4,CVD又はWなどを用
いる。材料310が多結晶シリコンで材料510がWの
場合には、材料315はSiO2又はSi3N4などを用
いる。
【0014】なお、材料510は直接ゲ−ト酸化膜に接
しないので、Wなどの金属材料を用いても、金属汚染に
よるゲ−ト酸化膜の膜質劣化等は少ない。
しないので、Wなどの金属材料を用いても、金属汚染に
よるゲ−ト酸化膜の膜質劣化等は少ない。
【0015】このような製造方法によれば、高濃度不純
物層200は材料310と材料315により積層された
材料越しにイオン打ち込みされることにより形成される
ため、ゲート酸化膜は金属汚染の恐れが無く、かつ、ゲ
−ト電極はリフトオフ法を用いないので信頼性良く形成
でき、歩留まりの低下を抑制できる。また、任意のゲ−
ト電極形成と同時に、チャネル部では、高濃度不純物層
が基板内部に形成されるためパンチスル−を抑制でき
る。さらに、ソ−ス、ドレイン拡散層領域では高濃度不
純物層が存在しないため、拡散層接合容量および接合リ
−ク電流が極限まで低減される。
物層200は材料310と材料315により積層された
材料越しにイオン打ち込みされることにより形成される
ため、ゲート酸化膜は金属汚染の恐れが無く、かつ、ゲ
−ト電極はリフトオフ法を用いないので信頼性良く形成
でき、歩留まりの低下を抑制できる。また、任意のゲ−
ト電極形成と同時に、チャネル部では、高濃度不純物層
が基板内部に形成されるためパンチスル−を抑制でき
る。さらに、ソ−ス、ドレイン拡散層領域では高濃度不
純物層が存在しないため、拡散層接合容量および接合リ
−ク電流が極限まで低減される。
【0016】この製造方法においては、材料310、材
料315及び材料510の材料が重要であり、材料31
0とゲート酸化膜との間に別の層が形成されていてもよ
い。
料315及び材料510の材料が重要であり、材料31
0とゲート酸化膜との間に別の層が形成されていてもよ
い。
【0017】実施例2 図2は、本発明構造のシリコン基板上に形成された絶縁
ゲ−ト型電界効果トランジスタの素子断面を示すもので
ある。
ゲ−ト型電界効果トランジスタの素子断面を示すもので
ある。
【0018】100はシリコン基板、110はp型の不
純物がド−ピングされたpウェル層、120はn型の不
純物がド−ピングされたnウェル層、150は素子分離
領域を形成するフィ−ルド酸化膜層、300はn型に導
電化された多結晶シリコン層およびタングステン層の2
層構造をもつゲ−ト電極、301はp型に導電化された
多結晶シリコン層およびタングステン層の2層構造をも
つゲ−ト電極、220および210は不純物拡散層電極
(ソ−スおよびドレイン)、900はゲ−ト絶縁膜、2
00は基板中に形成されたp型の高濃度不純物層、20
1は基板中に形成されたn型の高濃度不純物層、400
はゲ−ト側面に形成されたスペ−サ層、500はソ−ス
およびドレイン部に形成したタングステン層、960は
層間絶縁膜層、600は、それぞれ、ゲ−ト、ソ−ス、
ドレインへの配線層である。基本的トランジスタ構造お
よびその動作は、従来と同様である。本発明構造を特徴
付ける高濃度不純物層200、201は、チャネル部
(ゲ−ト直下)、ソ−スおよびドレイン部において形成
の有無が変わり、課題を満たす構造が実現されている。
純物がド−ピングされたpウェル層、120はn型の不
純物がド−ピングされたnウェル層、150は素子分離
領域を形成するフィ−ルド酸化膜層、300はn型に導
電化された多結晶シリコン層およびタングステン層の2
層構造をもつゲ−ト電極、301はp型に導電化された
多結晶シリコン層およびタングステン層の2層構造をも
つゲ−ト電極、220および210は不純物拡散層電極
(ソ−スおよびドレイン)、900はゲ−ト絶縁膜、2
00は基板中に形成されたp型の高濃度不純物層、20
1は基板中に形成されたn型の高濃度不純物層、400
はゲ−ト側面に形成されたスペ−サ層、500はソ−ス
およびドレイン部に形成したタングステン層、960は
層間絶縁膜層、600は、それぞれ、ゲ−ト、ソ−ス、
ドレインへの配線層である。基本的トランジスタ構造お
よびその動作は、従来と同様である。本発明構造を特徴
付ける高濃度不純物層200、201は、チャネル部
(ゲ−ト直下)、ソ−スおよびドレイン部において形成
の有無が変わり、課題を満たす構造が実現されている。
【0019】図3から図15を用いて本発明構造の製造
方法を説明する。
方法を説明する。
【0020】図3において、ホトレジスト法を用いてパ
タ−ニングすることで、NMOSFETにおいてはp型
不純物を1015/cm3含むシリコン基板に、ボロンを
イオン打ち込み法により1013/cm2ド−ピングし、
また、PMOSFETにおいてはp型不純物を1015/
cm3含むシリコン基板に、リンをイオン打ち込み法に
より1013/cm2ド−ピングし、1050℃のアニ−
ルを行なうことで、表面付近に基板に比べ約1桁濃度の
高い層(nウェル/pウェル)を形成する。このとき、
ウェルの形成工程は特に無くても良い。図3は基板表面
付近を図示したものであり、110はNMOSFETに
おけるpウェル、120はPMOSFETにおけるnウ
ェルを示している。ウェルを形成してから、基板表面を
熱酸化し、基板全面に10nmのシリコン酸化膜を形成
する。CVD(chemical vapor deposition)法によ
り、シリコン窒化膜を120nm堆積し、ホトレジスト
法を用いてパタ−ニングし、異方的にエッチングするこ
とで、シリコン窒化膜を加工する。このシリコン窒化膜
をマスクに基板と同型の導電型を持つ不純物をイオン打
ち込みによりド−ピングした後基板を熱酸化し、シリコ
ン窒化膜に覆われていない部分(素子分離領域)に厚さ
200nmの酸化膜150(フィ−ルド酸化膜)を形成
する。シリコン窒化膜をウエットエッチングにより除去
し、さらに、シリコン窒化膜下に形成したシリコン酸化
膜を除去した後、熱酸化により、厚さ5nmのゲ−ト酸
化膜900を形成する。
タ−ニングすることで、NMOSFETにおいてはp型
不純物を1015/cm3含むシリコン基板に、ボロンを
イオン打ち込み法により1013/cm2ド−ピングし、
また、PMOSFETにおいてはp型不純物を1015/
cm3含むシリコン基板に、リンをイオン打ち込み法に
より1013/cm2ド−ピングし、1050℃のアニ−
ルを行なうことで、表面付近に基板に比べ約1桁濃度の
高い層(nウェル/pウェル)を形成する。このとき、
ウェルの形成工程は特に無くても良い。図3は基板表面
付近を図示したものであり、110はNMOSFETに
おけるpウェル、120はPMOSFETにおけるnウ
ェルを示している。ウェルを形成してから、基板表面を
熱酸化し、基板全面に10nmのシリコン酸化膜を形成
する。CVD(chemical vapor deposition)法によ
り、シリコン窒化膜を120nm堆積し、ホトレジスト
法を用いてパタ−ニングし、異方的にエッチングするこ
とで、シリコン窒化膜を加工する。このシリコン窒化膜
をマスクに基板と同型の導電型を持つ不純物をイオン打
ち込みによりド−ピングした後基板を熱酸化し、シリコ
ン窒化膜に覆われていない部分(素子分離領域)に厚さ
200nmの酸化膜150(フィ−ルド酸化膜)を形成
する。シリコン窒化膜をウエットエッチングにより除去
し、さらに、シリコン窒化膜下に形成したシリコン酸化
膜を除去した後、熱酸化により、厚さ5nmのゲ−ト酸
化膜900を形成する。
【0021】図4において、多結晶シリコン層310を
CVD法により厚さ100nm堆積した後、CVD法に
よりシリコン酸化膜(910)20nmを堆積し、多結
晶シリコン層320をCVD法により厚さ10nm堆積
し、CVD法によりシリコン酸化膜(915)100n
mを堆積し、NMOSFETにおいてホトレジスト法を
用いて溝型にパタ−ニングしたレジスト材800をマス
クに、シリコン酸化膜915を異方的にエッチングし、
ボロンを加速電圧200keV、ド−ズ量3×1013/
cm2でイオン打ち込みすることにより、p型の高濃度
不純物層200を得ることができ、リンを加速電圧20
keV、ド−ズ量1×1016/cm2でイオン打ち込み
することにより、多結晶シリコン層310をn型の導電
型にする。
CVD法により厚さ100nm堆積した後、CVD法に
よりシリコン酸化膜(910)20nmを堆積し、多結
晶シリコン層320をCVD法により厚さ10nm堆積
し、CVD法によりシリコン酸化膜(915)100n
mを堆積し、NMOSFETにおいてホトレジスト法を
用いて溝型にパタ−ニングしたレジスト材800をマス
クに、シリコン酸化膜915を異方的にエッチングし、
ボロンを加速電圧200keV、ド−ズ量3×1013/
cm2でイオン打ち込みすることにより、p型の高濃度
不純物層200を得ることができ、リンを加速電圧20
keV、ド−ズ量1×1016/cm2でイオン打ち込み
することにより、多結晶シリコン層310をn型の導電
型にする。
【0022】図5において、PMOSFETにおいてホ
トレジスト法を用いて溝型にパタ−ニングしたレジスト
材800をマスクに、シリコン酸化膜915を異方的に
エッチングし、リンを加速電圧360keV、ド−ズ量
3×1013/cm2でイオン打ち込みすることにより、
n型の高濃度不純物層201を得ることができ、ボロン
を加速電圧10keV、ド−ズ量1×1016/cm2で
イオン打ち込みすることにより、多結晶シリコン層31
0をp型の導電型にする。
トレジスト法を用いて溝型にパタ−ニングしたレジスト
材800をマスクに、シリコン酸化膜915を異方的に
エッチングし、リンを加速電圧360keV、ド−ズ量
3×1013/cm2でイオン打ち込みすることにより、
n型の高濃度不純物層201を得ることができ、ボロン
を加速電圧10keV、ド−ズ量1×1016/cm2で
イオン打ち込みすることにより、多結晶シリコン層31
0をp型の導電型にする。
【0023】高濃度不純物層200、201のイオン打
ち込みは、打ち込み深さを、チャネル部の基板表面が任
意の閾値を実現できる濃度になるように設定すれば良
い。
ち込みは、打ち込み深さを、チャネル部の基板表面が任
意の閾値を実現できる濃度になるように設定すれば良
い。
【0024】図6において、レジスト材800を除去
し、多結晶シリコン層320上に選択的にタングステン
510を成長させた後、タングステン510をマスクに
シリコン酸化膜915、多結晶シリコン層320、シリ
コン酸化膜910を異方的にエッチングする。
し、多結晶シリコン層320上に選択的にタングステン
510を成長させた後、タングステン510をマスクに
シリコン酸化膜915、多結晶シリコン層320、シリ
コン酸化膜910を異方的にエッチングする。
【0025】図7において、タングステン510を除去
した後、多結晶シリコン層320、シリコン酸化膜91
0をマスクに多結晶シリコン層310を異方的にエッチ
ングし、ゲ−トパタ−ン305を形成する。
した後、多結晶シリコン層320、シリコン酸化膜91
0をマスクに多結晶シリコン層310を異方的にエッチ
ングし、ゲ−トパタ−ン305を形成する。
【0026】図8において、ゲ−トパタ−ンに加工され
た、910、310層をマスクに、ホトレジスト法を用
いてNMOSFETにはヒ素を20keVの加速電圧
で、8×1014/cm2のド−ズ量でイオン打ち込み
し、PMOSFETにはフッ化ボロンを20keVの加
速電圧で、8×1014/cm2のド−ズ量でイオン打ち
込みし、浅接合拡散層電極210を形成する。
た、910、310層をマスクに、ホトレジスト法を用
いてNMOSFETにはヒ素を20keVの加速電圧
で、8×1014/cm2のド−ズ量でイオン打ち込み
し、PMOSFETにはフッ化ボロンを20keVの加
速電圧で、8×1014/cm2のド−ズ量でイオン打ち
込みし、浅接合拡散層電極210を形成する。
【0027】図9において、CVD法でシリコン酸化膜
を150nm堆積し、異方的にエッチングすることで、
ゲ−トパタ−ン両脇にシリコン酸化膜スペ−サ400を
形成した後、ホトレジスト法を用いてNMOSFETに
はヒ素を25keVの加速電圧で、2×1015/cm2
のド−ズ量でイオン打ち込みし、PMOSFETにはフ
ッ化ボロンを20keVの加速電圧で、2×1015/c
m2のド−ズ量でイオン打ち込みし、ソ−ス、ドレイン
拡散層220を形成する。
を150nm堆積し、異方的にエッチングすることで、
ゲ−トパタ−ン両脇にシリコン酸化膜スペ−サ400を
形成した後、ホトレジスト法を用いてNMOSFETに
はヒ素を25keVの加速電圧で、2×1015/cm2
のド−ズ量でイオン打ち込みし、PMOSFETにはフ
ッ化ボロンを20keVの加速電圧で、2×1015/c
m2のド−ズ量でイオン打ち込みし、ソ−ス、ドレイン
拡散層220を形成する。
【0028】図10において、選択CVD法により、多
結晶シリコン層310上およびソ−ス、ドレイン拡散層
220上に、タングステンを選択的に堆積させ、n型に
導電化された多結晶シリコン層およびタングステン層の
2重構造をもつゲ−ト電極300、p型に導電化された
多結晶シリコン層およびタングステン層の2重構造をも
つゲ−ト電極301、およびタングステン500による
ソ−ス、ドレイン電極を形成する。
結晶シリコン層310上およびソ−ス、ドレイン拡散層
220上に、タングステンを選択的に堆積させ、n型に
導電化された多結晶シリコン層およびタングステン層の
2重構造をもつゲ−ト電極300、p型に導電化された
多結晶シリコン層およびタングステン層の2重構造をも
つゲ−ト電極301、およびタングステン500による
ソ−ス、ドレイン電極を形成する。
【0029】図11において、表面が平坦化される層間
絶縁膜960を形成する。
絶縁膜960を形成する。
【0030】図12では層間絶縁膜960に各電極への
コンタクト孔を形成する。
コンタクト孔を形成する。
【0031】さらに、図13ではスパッタ法によりアル
ミニウムを堆積し、ホトレジスト法を用いてパタ−ン上
に加工し、配線600を形成する。
ミニウムを堆積し、ホトレジスト法を用いてパタ−ン上
に加工し、配線600を形成する。
【0032】また、図14において、NMOSFETま
たはPMOSFETのゲ−トパタ−ン形成と同時に、素
子間分離酸化膜上にゲ−トパタ−ン305を形成するこ
とができ、かつ、フィ−ルド酸化膜150形成前のパタ
−ニング時に、基板と同型の導電型を持つ不純物をイオ
ン打ち込みによりド−ピングする、フィ−ルドインプラ
法としてしられる従来法を用いずに、素子間分離酸化膜
下に高濃度不純物層を形成することができる。このと
き、素子間分離酸化膜下の高濃度不純物層は、200ま
たは201のどちらか一方がド−ピングされればよいが
規制は特にない。
たはPMOSFETのゲ−トパタ−ン形成と同時に、素
子間分離酸化膜上にゲ−トパタ−ン305を形成するこ
とができ、かつ、フィ−ルド酸化膜150形成前のパタ
−ニング時に、基板と同型の導電型を持つ不純物をイオ
ン打ち込みによりド−ピングする、フィ−ルドインプラ
法としてしられる従来法を用いずに、素子間分離酸化膜
下に高濃度不純物層を形成することができる。このと
き、素子間分離酸化膜下の高濃度不純物層は、200ま
たは201のどちらか一方がド−ピングされればよいが
規制は特にない。
【0033】実施例3 実施例2と同様にゲ−ト酸化膜900を形成し、図15
において、多結晶シリコン層310をCVD法により厚
さ100nm堆積した後、CVD法によりシリコン酸化
膜(911)30nmを堆積し、NMOSFETにおい
てホトレジスト法を用いて溝型にパタ−ニングしたレジ
スト材をマスクに、ボロンを加速電圧100keV、ド
−ズ量3×1013/cm2でイオン打ち込みすることに
より、p型の高濃度不純物層200を得ることができ、
リンを加速電圧20keV、ド−ズ量1×1016/cm
2でイオン打ち込みすることにより、多結晶シリコン層
310をn型の導電型にした後、シリコン酸化膜911
を異方的にエッチングし多結晶シリコン層310を露出
する。PMOSFETにおいてホトレジスト法を用いて
溝型にパタ−ニングしたレジスト材をマスクに、リンを
加速電圧300keV、ド−ズ量3×1013/cm2で
イオン打ち込みすることにより、n型の高濃度不純物層
201を得ることができ、ボロンを加速電圧10ke
V、ド−ズ量1×1016/cm2でイオン打ち込みする
ことにより、多結晶シリコン層310をn型の導電型に
した後、シリコン酸化膜911を異方的にエッチングし
多結晶シリコン層310を露出する。
において、多結晶シリコン層310をCVD法により厚
さ100nm堆積した後、CVD法によりシリコン酸化
膜(911)30nmを堆積し、NMOSFETにおい
てホトレジスト法を用いて溝型にパタ−ニングしたレジ
スト材をマスクに、ボロンを加速電圧100keV、ド
−ズ量3×1013/cm2でイオン打ち込みすることに
より、p型の高濃度不純物層200を得ることができ、
リンを加速電圧20keV、ド−ズ量1×1016/cm
2でイオン打ち込みすることにより、多結晶シリコン層
310をn型の導電型にした後、シリコン酸化膜911
を異方的にエッチングし多結晶シリコン層310を露出
する。PMOSFETにおいてホトレジスト法を用いて
溝型にパタ−ニングしたレジスト材をマスクに、リンを
加速電圧300keV、ド−ズ量3×1013/cm2で
イオン打ち込みすることにより、n型の高濃度不純物層
201を得ることができ、ボロンを加速電圧10ke
V、ド−ズ量1×1016/cm2でイオン打ち込みする
ことにより、多結晶シリコン層310をn型の導電型に
した後、シリコン酸化膜911を異方的にエッチングし
多結晶シリコン層310を露出する。
【0034】図16において、レジスト材を除去し、露
出した多結晶シリコン層310上に選択CVD法により
タングステン520を堆積させ、タングステン520を
マスクに911、310を異方的にエッチングし、ゲ−
トパタ−ンを形成することができる。
出した多結晶シリコン層310上に選択CVD法により
タングステン520を堆積させ、タングステン520を
マスクに911、310を異方的にエッチングし、ゲ−
トパタ−ンを形成することができる。
【0035】実施例4 実施例2と同様にゲ−ト酸化膜900を形成し、図17
において、多結晶シリコン層310をCVD法により厚
さ100nm堆積した後、CVD法によりシリコン窒化
膜(930)30nmを堆積し、NMOSFETにおい
てホトレジスト法を用いて溝型にパタ−ニングしたレジ
スト材をマスクに、ボロンを加速電圧100keV、ド
−ズ量3×1013/cm2でイオン打ち込みすることに
より、p型の高濃度不純物層200を得ることができ、
リンを加速電圧20keV、ド−ズ量1×1016/cm
2でイオン打ち込みすることにより、多結晶シリコン層
310をn型の導電型にした後、シリコン窒化膜930
を異方的にエッチングし多結晶シリコン層310を露出
する。PMOSFETにおいてホトレジスト法を用いて
溝型にパタ−ニングしたレジスト材をマスクに、リンを
加速電圧300keV、ド−ズ量3×1013/cm2で
イオン打ち込みすることにより、n型の高濃度不純物層
201を得ることができ、ボロンを加速電圧10ke
V、ド−ズ量1×1016/cm2でイオン打ち込みする
ことにより、多結晶シリコン層310をn型の導電型に
した後、シリコン窒化膜930を異方的にエッチングし
多結晶シリコン層310を露出する。
において、多結晶シリコン層310をCVD法により厚
さ100nm堆積した後、CVD法によりシリコン窒化
膜(930)30nmを堆積し、NMOSFETにおい
てホトレジスト法を用いて溝型にパタ−ニングしたレジ
スト材をマスクに、ボロンを加速電圧100keV、ド
−ズ量3×1013/cm2でイオン打ち込みすることに
より、p型の高濃度不純物層200を得ることができ、
リンを加速電圧20keV、ド−ズ量1×1016/cm
2でイオン打ち込みすることにより、多結晶シリコン層
310をn型の導電型にした後、シリコン窒化膜930
を異方的にエッチングし多結晶シリコン層310を露出
する。PMOSFETにおいてホトレジスト法を用いて
溝型にパタ−ニングしたレジスト材をマスクに、リンを
加速電圧300keV、ド−ズ量3×1013/cm2で
イオン打ち込みすることにより、n型の高濃度不純物層
201を得ることができ、ボロンを加速電圧10ke
V、ド−ズ量1×1016/cm2でイオン打ち込みする
ことにより、多結晶シリコン層310をn型の導電型に
した後、シリコン窒化膜930を異方的にエッチングし
多結晶シリコン層310を露出する。
【0036】図18において、レジスト材を除去し、露
出した多結晶シリコン層310上に熱酸化によりシリコ
ン酸化膜950を成長させ、シリコン酸化膜950をマ
スクに930、310を異方的にエッチングし、ゲ−ト
パタ−ンを形成することができる。
出した多結晶シリコン層310上に熱酸化によりシリコ
ン酸化膜950を成長させ、シリコン酸化膜950をマ
スクに930、310を異方的にエッチングし、ゲ−ト
パタ−ンを形成することができる。
【0037】実施例5 実施例2と同様にゲ−ト酸化膜900を形成し、図19
において、多結晶シリコン層310をCVD法により厚
さ100nm堆積した後、熱酸化によりシリコン酸化膜
(902)10nmを堆積し、CVD法によりシリコン
窒化膜(935)50nmを堆積し、NMOSFETに
おいてホトレジスト法を用いて溝型にパタ−ニングした
レジスト材をマスクに、ボロンを加速電圧150ke
V、ド−ズ量3×1013/cm2でイオン打ち込みする
ことにより、p型の高濃度不純物層200を得ることが
でき、ゲ−トパタ−ン部のシリコン窒化膜935を異方
的なエッチングで除去しシリコン酸化膜902を露出さ
せ、リンを加速電圧20keV、ド−ズ量1×1016/
cm2でイオン打ち込みすることにより、多結晶シリコ
ン層310をn型の導電型にする。PMOSFETにお
いてホトレジスト法を用いて溝型にパタ−ニングしたレ
ジスト材をマスクに、シリコン窒化膜935を異方的な
エッチングで除去しシリコン酸化膜902を露出させ、
リンを加速電圧300keV、ド−ズ量3×1013/c
m2でイオン打ち込みすることにより、n型の高濃度不
純物層201を得ることができ、ボロンを加速電圧5k
eV、ド−ズ量1×1016/cm2でイオン打ち込みす
ることにより、多結晶シリコン層310をn型の導電型
にする。
において、多結晶シリコン層310をCVD法により厚
さ100nm堆積した後、熱酸化によりシリコン酸化膜
(902)10nmを堆積し、CVD法によりシリコン
窒化膜(935)50nmを堆積し、NMOSFETに
おいてホトレジスト法を用いて溝型にパタ−ニングした
レジスト材をマスクに、ボロンを加速電圧150ke
V、ド−ズ量3×1013/cm2でイオン打ち込みする
ことにより、p型の高濃度不純物層200を得ることが
でき、ゲ−トパタ−ン部のシリコン窒化膜935を異方
的なエッチングで除去しシリコン酸化膜902を露出さ
せ、リンを加速電圧20keV、ド−ズ量1×1016/
cm2でイオン打ち込みすることにより、多結晶シリコ
ン層310をn型の導電型にする。PMOSFETにお
いてホトレジスト法を用いて溝型にパタ−ニングしたレ
ジスト材をマスクに、シリコン窒化膜935を異方的な
エッチングで除去しシリコン酸化膜902を露出させ、
リンを加速電圧300keV、ド−ズ量3×1013/c
m2でイオン打ち込みすることにより、n型の高濃度不
純物層201を得ることができ、ボロンを加速電圧5k
eV、ド−ズ量1×1016/cm2でイオン打ち込みす
ることにより、多結晶シリコン層310をn型の導電型
にする。
【0038】図20において、レジスト材を除去し、ゲ
−トパタン部のシリコン酸化膜902上にさらに熱酸化
を加え溝型部を埋めた後、シリコン酸化膜902をマス
クに935、902、310を異方的にエッチングし、
ゲ−トパタ−ン305を形成する。
−トパタン部のシリコン酸化膜902上にさらに熱酸化
を加え溝型部を埋めた後、シリコン酸化膜902をマス
クに935、902、310を異方的にエッチングし、
ゲ−トパタ−ン305を形成する。
【0039】図21において、305をマスクにホトレ
ジスト法を用いてNMOSFETにはヒ素を20keV
の加速電圧で、8×1014/cm2のド−ズ量でイオン
打ち込みし、PMOSFETにはフッ化ボロンを20k
eVの加速電圧で、8×1014/cm2のド−ズ量でイ
オン打ち込みし、浅接合拡散層電極210を形成し、C
VD法でシリコン窒化膜を150nm堆積し、異方的に
エッチングすることで、ゲ−トパタ−ン両脇にシリコン
酸化膜スペ−サ922を形成した後、ホトレジスト法を
用いてNMOSFETにはヒ素を25keVの加速電圧
で、2×1015/cm2のド−ズ量でイオン打ち込み
し、PMOSFETにはフッ化ボロンを20keVの加
速電圧で、2×1015/cm2のド−ズ量でイオン打ち
込みし、ソ−ス、ドレイン拡散層220を形成した後、
シリコン酸化膜902を異方的にエッチングし多結晶シ
リコン層を露出させ、選択CVD法によりタングステン
を成長させゲ−ト電極300、301を形成し、ソ−
ス、ドレイン拡散層上にタングステン層500を形成す
ることができる。。
ジスト法を用いてNMOSFETにはヒ素を20keV
の加速電圧で、8×1014/cm2のド−ズ量でイオン
打ち込みし、PMOSFETにはフッ化ボロンを20k
eVの加速電圧で、8×1014/cm2のド−ズ量でイ
オン打ち込みし、浅接合拡散層電極210を形成し、C
VD法でシリコン窒化膜を150nm堆積し、異方的に
エッチングすることで、ゲ−トパタ−ン両脇にシリコン
酸化膜スペ−サ922を形成した後、ホトレジスト法を
用いてNMOSFETにはヒ素を25keVの加速電圧
で、2×1015/cm2のド−ズ量でイオン打ち込み
し、PMOSFETにはフッ化ボロンを20keVの加
速電圧で、2×1015/cm2のド−ズ量でイオン打ち
込みし、ソ−ス、ドレイン拡散層220を形成した後、
シリコン酸化膜902を異方的にエッチングし多結晶シ
リコン層を露出させ、選択CVD法によりタングステン
を成長させゲ−ト電極300、301を形成し、ソ−
ス、ドレイン拡散層上にタングステン層500を形成す
ることができる。。
【0040】実施例6 実施例2のゲ−ト酸化膜900形成前に熱酸化によりシ
リコン酸化膜10nmを形成し、ホトレジスト法を用い
てPMOSFETにフッ化ボロンを加速電圧25ke
V、ド−ズ量1×1013/cm2でイオン打ち込みを行
い埋め込みチャネル250を形成する。
リコン酸化膜10nmを形成し、ホトレジスト法を用い
てPMOSFETにフッ化ボロンを加速電圧25ke
V、ド−ズ量1×1013/cm2でイオン打ち込みを行
い埋め込みチャネル250を形成する。
【0041】図22において、多結晶シリコン層310
をCVD法により厚さ100nm堆積した後、CVD法
によりシリコン酸化膜(910)20nmを堆積し、高
濃度にリンがド−ピングされた多結晶シリコン層330
をCVD法により厚さ10nm堆積し、CVD法により
シリコン窒化膜を100nm堆積し、NMOSFETに
おいてホトレジスト法を用いて溝型にパタ−ニングした
レジスト材をマスクに、シリコン窒化膜を異方的にエッ
チングし、ボロンを加速電圧200keV、ド−ズ量3
×1013/cm2でイオン打ち込みすることにより、p
型の高濃度不純物層200を得ることができ、PMOS
FETにおいてホトレジスト法を用いて溝型にパタ−ニ
ングしたレジスト材をマスクに、シリコン窒化膜を異方
的にエッチングし、リンを加速電圧360keV、ド−
ズ量3×1013/cm2でイオン打ち込みすることによ
り、n型の高濃度不純物層201を得ることができ、レ
ジスト材を除去し、リンを加速電圧20keV、ド−ズ
量1×1016/cm2でイオン打ち込みすることによ
り、多結晶シリコン層310を導電型にした後、高濃度
にリンがド−ピングされた多結晶シリコン層330上に
熱酸化によりシリコン酸化膜905を形成し、シリコン
酸化膜905をマスクに330、910、310を異方
的にエッチングし、ゲ−トパタ−ンを形成することがで
きる。
をCVD法により厚さ100nm堆積した後、CVD法
によりシリコン酸化膜(910)20nmを堆積し、高
濃度にリンがド−ピングされた多結晶シリコン層330
をCVD法により厚さ10nm堆積し、CVD法により
シリコン窒化膜を100nm堆積し、NMOSFETに
おいてホトレジスト法を用いて溝型にパタ−ニングした
レジスト材をマスクに、シリコン窒化膜を異方的にエッ
チングし、ボロンを加速電圧200keV、ド−ズ量3
×1013/cm2でイオン打ち込みすることにより、p
型の高濃度不純物層200を得ることができ、PMOS
FETにおいてホトレジスト法を用いて溝型にパタ−ニ
ングしたレジスト材をマスクに、シリコン窒化膜を異方
的にエッチングし、リンを加速電圧360keV、ド−
ズ量3×1013/cm2でイオン打ち込みすることによ
り、n型の高濃度不純物層201を得ることができ、レ
ジスト材を除去し、リンを加速電圧20keV、ド−ズ
量1×1016/cm2でイオン打ち込みすることによ
り、多結晶シリコン層310を導電型にした後、高濃度
にリンがド−ピングされた多結晶シリコン層330上に
熱酸化によりシリコン酸化膜905を形成し、シリコン
酸化膜905をマスクに330、910、310を異方
的にエッチングし、ゲ−トパタ−ンを形成することがで
きる。
【0042】実施例7 実施例2のゲ−ト酸化膜900形成前に熱酸化によりシ
リコン酸化膜10nmを形成し、ホトレジスト法を用い
てPMOSFETにフッ化ボロンを加速電圧25ke
V、ド−ズ量1×1013/cm2でイオン打ち込みを行
い埋め込みチャネル250を形成する。
リコン酸化膜10nmを形成し、ホトレジスト法を用い
てPMOSFETにフッ化ボロンを加速電圧25ke
V、ド−ズ量1×1013/cm2でイオン打ち込みを行
い埋め込みチャネル250を形成する。
【0043】図23において、高濃度にリンがド−ピン
グされた多結晶シリコン層340をCVD法により厚さ
100nm堆積した後、CVD法によりPSG(Phosph
osilicate Glass)膜940を100nm堆積し、NM
OSFETにおいてホトレジスト法を用いて溝型にパタ
−ニングしたレジスト材をマスクに、PSG膜940を
異方的にエッチングし、ボロンを加速電圧200ke
V、ド−ズ量3×1013/cm2でイオン打ち込みすること
により、p型の高濃度不純物層200を得ることがで
き、PMOSFETにおいてホトレジスト法を用いて溝
型にパタ−ニングしたレジスト材をマスクに、940を
異方的にエッチングし、リンを加速電圧360keV、
ド−ズ量3×1013/cm2でイオン打ち込みすること
により、n型の高濃度不純物層201を得ることがで
き、レジスト材を除去した後、CVD法によりシリコン
窒化膜を50nm堆積し、異方的なエッチングにより除
去し、図中のシリコン窒化膜スペ−サ925を形成し、
高濃度にリンがド−ピングされた多結晶シリコン層34
0上に熱酸化によりシリコン酸化膜901を形成し、シ
リコン窒化膜スペ−サ925、PSG膜940をエッチ
ングにより除去した後、シリコン酸化膜901をマスク
に340を異方的にエッチングし、ゲ−トパタ−ンを形
成することができる。
グされた多結晶シリコン層340をCVD法により厚さ
100nm堆積した後、CVD法によりPSG(Phosph
osilicate Glass)膜940を100nm堆積し、NM
OSFETにおいてホトレジスト法を用いて溝型にパタ
−ニングしたレジスト材をマスクに、PSG膜940を
異方的にエッチングし、ボロンを加速電圧200ke
V、ド−ズ量3×1013/cm2でイオン打ち込みすること
により、p型の高濃度不純物層200を得ることがで
き、PMOSFETにおいてホトレジスト法を用いて溝
型にパタ−ニングしたレジスト材をマスクに、940を
異方的にエッチングし、リンを加速電圧360keV、
ド−ズ量3×1013/cm2でイオン打ち込みすること
により、n型の高濃度不純物層201を得ることがで
き、レジスト材を除去した後、CVD法によりシリコン
窒化膜を50nm堆積し、異方的なエッチングにより除
去し、図中のシリコン窒化膜スペ−サ925を形成し、
高濃度にリンがド−ピングされた多結晶シリコン層34
0上に熱酸化によりシリコン酸化膜901を形成し、シ
リコン窒化膜スペ−サ925、PSG膜940をエッチ
ングにより除去した後、シリコン酸化膜901をマスク
に340を異方的にエッチングし、ゲ−トパタ−ンを形
成することができる。
【0044】実施例8 実施例4と同様に高濃度不純物層200、201を形成
し、レジスト材を除去した後、図24において、CVD
法によりシリコン酸化膜912を50nm堆積し、CV
D法によりBPSG(Borophosphosilicate Glass)9
55を堆積し熱処理を施す。
し、レジスト材を除去した後、図24において、CVD
法によりシリコン酸化膜912を50nm堆積し、CV
D法によりBPSG(Borophosphosilicate Glass)9
55を堆積し熱処理を施す。
【0045】図25において、エッチングを行いPSG
膜940、シリコン酸化膜912、BPSG膜955を
露出させる。
膜940、シリコン酸化膜912、BPSG膜955を
露出させる。
【0046】図26において、ベ−パ−雰囲気のエッチ
ングによる選択比の差により940、955を除去し、
シリコン酸化膜912、高濃度にリンがド−ピングされ
た多結晶シリコン層340を露出させる。これにより、
912をマスクに340を異方的なエッチングにより除
去することで、ゲ−トパタ−ンを形成することができ
る。
ングによる選択比の差により940、955を除去し、
シリコン酸化膜912、高濃度にリンがド−ピングされ
た多結晶シリコン層340を露出させる。これにより、
912をマスクに340を異方的なエッチングにより除
去することで、ゲ−トパタ−ンを形成することができ
る。
【0047】実施例9 図27において、素子間分離酸化膜を形成せず、実施例
2と同様にゲ−ト電極部および素子分離領域にパタ−ニ
ングを行い、高濃度不純物層200、201の形成およ
び素子間分離を自己整合的に形成できる。また、実施例
2ではゲ−トパタ−ン形成と同時に素子分離領域にゲ−
トパタ−ンを形成したが、同時に形成することに規制は
特にない。
2と同様にゲ−ト電極部および素子分離領域にパタ−ニ
ングを行い、高濃度不純物層200、201の形成およ
び素子間分離を自己整合的に形成できる。また、実施例
2ではゲ−トパタ−ン形成と同時に素子分離領域にゲ−
トパタ−ンを形成したが、同時に形成することに規制は
特にない。
【0048】また、図28において、従来方式のホトレ
ジスト法を用いたパタ−ニングによるゲ−ト電極形成
後、ホトレジスト法を用いてNMOSFET,PMOS
FETにウエル層と同一導電型の不純物をイオン打ち込
みにより基板内にド−ピングし、チャネル部および素子
分離領域には浅く、ソ−ス、ドレイン拡散層210、2
20部には深く、高濃度不純物層を自己整合的に形成す
ることができる。
ジスト法を用いたパタ−ニングによるゲ−ト電極形成
後、ホトレジスト法を用いてNMOSFET,PMOS
FETにウエル層と同一導電型の不純物をイオン打ち込
みにより基板内にド−ピングし、チャネル部および素子
分離領域には浅く、ソ−ス、ドレイン拡散層210、2
20部には深く、高濃度不純物層を自己整合的に形成す
ることができる。
【0049】また、実施例2ではスペ−サ400を形成
する前に浅接合拡散層210を形成したが、低濃度拡散
層も形成することができ、図29において、スペ−サ4
00を形成する前にイオン打ち込みし、ソ−ス、ドレイ
ンとなる拡散層220を形成することができる。
する前に浅接合拡散層210を形成したが、低濃度拡散
層も形成することができ、図29において、スペ−サ4
00を形成する前にイオン打ち込みし、ソ−ス、ドレイ
ンとなる拡散層220を形成することができる。
【0050】
【発明の効果】ゲ−トパタ−ニングにおいて任意のゲ−
ト電極形成と同時に、チャネル部では、自己整合的に高
濃度不純物層を基板内部に形成し、ゲ−ト酸化膜及びシ
リコン基板表面への金属汚染が無く、移動度の低下及び
パンチスル−を抑制することができ、ソ−ス、ドレイン
拡散層付近では高濃度不純物層が存在しないため拡散層
接合容量および接合リ−ク電流が極限まで低減され、か
つ、リフトオフ法を用いないため信頼性良く、容易にト
ランジスタが形成できる。
ト電極形成と同時に、チャネル部では、自己整合的に高
濃度不純物層を基板内部に形成し、ゲ−ト酸化膜及びシ
リコン基板表面への金属汚染が無く、移動度の低下及び
パンチスル−を抑制することができ、ソ−ス、ドレイン
拡散層付近では高濃度不純物層が存在しないため拡散層
接合容量および接合リ−ク電流が極限まで低減され、か
つ、リフトオフ法を用いないため信頼性良く、容易にト
ランジスタが形成できる。
【図1】本発明の製造方法を特徴づける素子の断面図
(a)及び(b)である。
(a)及び(b)である。
【図2】本発明の特徴を示す素子の断面図である。
【図3】本発明の製造方法を示す第一ステップの素子の
断面図である。
断面図である。
【図4】本発明の製造方法を示す第二ステップの素子の
断面図である。
断面図である。
【図5】本発明の製造方法を示す第三ステップの素子の
断面図である。
断面図である。
【図6】本発明の製造方法を示す第四ステップの素子の
断面図である。
断面図である。
【図7】本発明の製造方法を示す第五ステップの素子の
断面図である。
断面図である。
【図8】本発明の製造方法を示す第六ステップの素子の
断面図である。
断面図である。
【図9】本発明の製造方法を示す第七ステップの素子の
断面図である。
断面図である。
【図10】本発明の製造方法を示す第八ステップの素子
の断面図である。
の断面図である。
【図11】本発明の製造方法を示す第九ステップの素子
の断面図である。
の断面図である。
【図12】本発明の製造方法を示す第十ステップの素子
の断面図である。
の断面図である。
【図13】本発明の製造方法を示す第十一ステップの素
子の断面図である。
子の断面図である。
【図14】その他の実施例を示す素子の断面図である。
【図15】実施例3を示す第一ステップの素子の断面図
である。
である。
【図16】実施例3を示す第二ステップの素子の断面図
である。
である。
【図17】実施例4を示す第一ステップの素子の断面図
である。
である。
【図18】実施例4を示す第二ステップの素子の断面図
である。
である。
【図19】実施例5を示す第一ステップの素子の断面図
である。
である。
【図20】実施例5を示す第二ステップの素子の断面図
である。
である。
【図21】実施例5を示す第三ステップの素子の断面図
である。
である。
【図22】実施例6を示す素子の断面図である。
【図23】実施例7を示す素子の断面図である。
【図24】実施例8を示す第一ステップの素子の断面図
である。
である。
【図25】実施例8を示す第二ステップの素子の断面図
である。
である。
【図26】実施例8を示す第三ステップの素子の断面図
である。
である。
【図27】実施例9を示す素子の断面図である。
【図28】その他の実施例を示す素子の断面図である。
【図29】その他の実施例を示す素子の断面図である。
【図30】従来技術を示す素子の断面図である。
100:シリコン基板、150:フィ−ルド酸化膜、2
00,201:高濃度不純物層、210,220:拡散
層電極、250:埋め込みチャネル層、300,30
1:ゲ−ト電極、305:ゲ−トパタ−ン、310,3
20,330,340:多結晶シリコン層、400:酸
化膜スペ−サ層、500,510,520:タングステ
ン層、600:配線層、800:レジスト材、900:
ゲ−ト絶縁膜、901,902,905,910,91
1,912,915,940,950、955:シリコ
ン酸化膜、920,930,935:シリコン窒化膜、
922,925:窒化膜スペ−サ層、960:層間絶縁
膜。
00,201:高濃度不純物層、210,220:拡散
層電極、250:埋め込みチャネル層、300,30
1:ゲ−ト電極、305:ゲ−トパタ−ン、310,3
20,330,340:多結晶シリコン層、400:酸
化膜スペ−サ層、500,510,520:タングステ
ン層、600:配線層、800:レジスト材、900:
ゲ−ト絶縁膜、901,902,905,910,91
1,912,915,940,950、955:シリコ
ン酸化膜、920,930,935:シリコン窒化膜、
922,925:窒化膜スペ−サ層、960:層間絶縁
膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/336 7514−4M H01L 29/78 301 P
Claims (6)
- 【請求項1】半導体基板の主表面の所定の領域に絶縁ゲ
−ト型電界効果トランジスタを形成する半導体装置の製
造方法において、 半導体基板の主表面の所定の領域にゲ−ト酸化膜を形成
し、該ゲ−ト酸化膜上に第1の層を形成し、上記第1の
層上に上記第1の層の材料とは選択比の異なる材料から
なる第2の層を形成し、上記第2の層上にレジスト膜を
堆積する第1の工程と、 上記第1の工程の後、上記レジスト膜をゲ−トパタ−ン
部を除去するように形成し、その後上記レジスト膜をマ
スクとして上記半導体基板と同導電型の不純物を上記第
1の層及び上記第2の層及び上記ゲ−ト酸化膜を介して
イオン打ち込みすることにより半導体基板中に上記ゲ−
トパタ−ン状の高濃度不純物領域を形成する第2の工程
と、 上記第2の工程の後、上記レジスト膜をマスクとして上
記ゲ−トパタ−ン状に露出した上記第2の層をエッチン
グ除去し、その後上記レジスト膜800を除去する第3
の工程と、 上記第3の工程の後、上記ゲ−トパタ−ン状に露出した
上記第1の層上に選択的に第3の層を形成し、該第3の
層をマスクとして該第3の層の下の上記第1の層を残し
て他の部分の上記第1の層及び上記第2の層を除去する
ことにより上記第3の層の下の上記第1の層からなるゲ
−ト電極を形成する第4の工程と、 上記第4の工程の後、上記第3の層をマスクとして上記
半導体基板にソ−ス及びドレイン不純物層を形成する第
5の工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項2】請求項1に記載の半導体装置の製造方法に
おいて、上記第1の層は多結晶シリコンからなり、上記
第3の層はSiO2からなり、上記第2の層はSi
3N4,CVD又はWのいずれかからなることを特徴とす
る半導体装置の製造方法。 - 【請求項3】請求項1に記載の半導体装置の製造方法に
おいて、上記第1の層は多結晶シリコンからなり、上記
第3の層はWからなり、上記第2の層はSiO2又はS
i3N4のいずれかからなることを特徴とする半導体装置
の製造方法。 - 【請求項4】請求項2または請求項3のいずれかに記載
の半導体装置の製造方法において、上記第2の工程にお
いてイオン打ち込みエネルギ−を所定の強度に選ぶこと
により、上記高濃度不純物領域を形成することを特徴と
する半導体装置の製造方法。 - 【請求項5】請求項1乃至請求項4のいずれかに記載の
半導体装置の製造方法において、上記第2の工程と上記
第3の工程の間に、上記レジスト膜をマスクとして上記
第1の層に不純物をド−ピングする第5の工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項6】請求項1乃至請求項5のいずれかに記載の
半導体装置の製造方法において、上記第1の工程におい
て上記ゲ−ト酸化膜と上記第1の層との間に少なくとも
1つ以上の層が形成されていることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5263353A JPH07122741A (ja) | 1993-10-21 | 1993-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5263353A JPH07122741A (ja) | 1993-10-21 | 1993-10-21 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07122741A true JPH07122741A (ja) | 1995-05-12 |
Family
ID=17388303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5263353A Pending JPH07122741A (ja) | 1993-10-21 | 1993-10-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07122741A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004349393A (ja) * | 2003-05-21 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2009152459A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
-
1993
- 1993-10-21 JP JP5263353A patent/JPH07122741A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004349393A (ja) * | 2003-05-21 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2009152459A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
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