JPH07122741A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】簡略プロセスで高性能を有する半導体装置の製
造方法を提供する。 【構成】絶縁ゲ−ト型電界効果トランジスタを形成する
際に、ゲ−ト酸化膜上に多結晶シリコン３１０、Ｓｉ₃
Ｎ₄３１５及びレジスト材８００を堆積して、レジスト
材８００をマスクとして基板中にゲ−トパタ−ン状の高
濃度不純物層２００を形成する。その後、Ｓｉ₃Ｎ₄３１
５をエッチング除去し、露出した多結晶シリコン３１０
上にＳｉＯ₂５１０を形成し、ＳｉＯ₂５１０をマスクと
して５１０下の多結晶シリコン３１０を残して他の部分
の多結晶シリコン３１０及びＳｉ₃Ｎ₄３１５を除去する
ことによりゲ−ト電極３０５を形成し、さらにソ−ス、
ドレイン不純物層２２０を形成する。 【効果】高濃度不純物層２００は材料３１０と材料３１
５により積層された材料越しにイオン打ち込みされるこ
とにより形成されるため、ゲート酸化膜は金属汚染の恐
れが無い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲ−ト型電界効果
トランジスタにおいて、不純物層の接合容量及び接合リ
−ク電流を極限まで低減し、移動度の低下とパンチスル
−を抑え、かつ、任意の導電型を有するゲ−ト電極を、
信頼性良く、容易に形成するための半導体装置の製造方
法に関する。

【０００２】

【従来の技術】絶縁ゲ−ト型電界効果トランジスタは、
製造プロセスが単純であるため、微細化が容易であり、
そのため、高集積化、高性能化に適応する優れた素子と
して広く用いられている。代表的な絶縁ゲ−ト型電界効
果トランジスタであるシリコン基板上に形成されたＭＯ
Ｓ（metal oxide silion）トランジスタでは、パンチス
ル−及びしきい値電圧の制御を行うための高濃度不純物
層を基板内に形成し、基板上に酸化工程により酸化膜を
形成し、高濃度に不純物をド−ピングすることで導電化
した多結晶シリコンを堆積し、ホトレジスト法を用いて
多結晶シリコン層をパタ−ニングし、ゲ−ト電極を形成
し、ゲ−ト電極をマスクにイオン打ち込みすることで、
ソ−ス及びドレイン電極を形成することで、トランジス
タをつくることができる。

【０００３】この製造工程においては、トランジスタの
３端子を構成するゲ−ト電極とソ−ス及びドレイン電極
が、自己整合的に形成され、基板内の高濃度不純物層に
よりパンチスル−が抑制できるため、微細化を達成する
ことができる。

【０００４】しかし、上記従来技術においては、高濃度
不純物層がシリコン基板内に一様に分布するためソ−
ス、ドレイン不純物層の接合容量及び接合リ−ク電流が
増大する原因となる。そのため、例えば特開昭５５−１
０２２６９の第５図のように（図３１参照）、ｐ型の半
導体基板１１上の所定のトランジスタ領域部にゲート酸
化膜１９を形成し、ゲ−ト酸化膜１９上にレジスト膜１
５を積層し、所定の開口部２７を設け（図３１
（ａ））、次に、開口部２７を通して半導体基板中の所
定の深さにイオン注入法でｐ型不純物を導入し、ｐ型不
純物領域１８を形成し（図３１（ｂ））、Ｍｏ，Ｗ，Ｔ
ｉ等の高融点の金属材料２９を表面に形成し（図３１
（ｃ））、さらにリフトオフ法によりレジスト膜１５上
の金属材料２９とレジスト膜１５とを除去し、開口部２
７の金属材料２９のみ残し、これをゲート電極２６と
し、次にイオン注入法によりｎ型不純物をゲ−ト電極２
６をマスクの一部として半導体基板１１に導入し、ｎ型
不純物の導入されたｎ型不純物領域３０，３１を形成し
（図３１（ｄ））、次に熱工程によりｐ型不純物領域１
８、ｎ型不純物領域３０，３１に含まれる不純物を活性
化し、所定の距離まで拡散し、ソ−ス領域２２、ドレイ
ン領域２３、高不純物濃度領域２０をそれぞれ形成する
という半導体装置の製造方法が考えられている。

【０００５】

【発明が解決しようとする課題】上記従来技術では、高
濃度不純物領域の形成はゲ−ト酸化膜を介してＳｉ基板
にイオン注入を行い、かつ、ゲ−ト酸化膜上に直接金属
材料を堆積させるため、金属汚染によるゲ−ト酸化膜の
膜質劣化及び界面不純物密度の増大、及び不純物散乱に
よる移動度の低下が生じるという問題がある。更に、リ
フトオフ法により所定の金属材料とレジスト膜とを除去
してゲ−ト電極を形成するため、ゲ−ト電極側面部に金
属性の突起物及び、異物の発生等が生じ、歩留まりの低
下や、その後の工程においては落雷等の危険が生じると
いう問題がある。また、ゲ−ト電極形成後のプロセス工
程はメタル仕様となるため、ゲ−ト酸化膜及び不純物層
の信頼性を悪化させるという問題がある。

【０００６】本発明の目的は、金属汚染による移動度の
低下及び、パンチスル−を抑え、不純物層の接合容量と
接合リ−ク電流を極限まで低減し、かつ、任意の導電型
のゲ−ト電極を有する半導体装置を信頼性良く、容易に
形成する半導体装置の製造方法を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は本発明の代表的な実施例である図１に示す
ように、半導体基板の主表面の所定の領域に絶縁ゲ−ト
型電界効果トランジスタを形成する際に、半導体基板の
主表面の所定の領域にゲ−ト酸化膜を形成し、ゲ−ト酸
化膜上に金属以外の材料３１０（例えば多結晶シリコ
ン）を形成し、材料３１０上に材料３１０と選択比の異
なる材料３１５（例えばＳｉ₃Ｎ₄又はＣＶＤ）を形成
し、材料３１５上にレジスト材８００を堆積して、レジ
スト材８００のゲ−トパタ−ン部を除去し、その後レジ
スト材８００をマスクとして基板１００と同型の導電型
をもつ不純物を材料３１５、材料３１０及びゲ−ト酸化
膜を介してイオン打ち込みすることにより基板中にゲ−
トパタ−ン状の高濃度不純物層２００を形成し（ａ）、
その後、レジスト材８００をマスクとしてゲ−トパタ−
ン状に露出した材料３１５をエッチング除去し、レジス
ト材８００を除去した後、露出した材料３１０上に選択
的に材料５１０（例えばＳｉＯ₂）を堆積あるいは成長
させ、この材料５１０をマスクとして材料５１０下の材
料３１０を残して他の部分の材料３１０及び材料３１５
を除去することにより材料３１０からなるゲ−ト電極３
０５を形成し、さらにこの材料５１０をマスクとしてソ
−ス、ドレイン不純物層２２０を形成した（ｂ）。

【０００８】

【作用】高濃度不純物層２００は材料３１０と材料３１
５により積層された材料越しにイオン打ち込みされるこ
とにより形成されるため、ゲート酸化膜は金属汚染の恐
れが無く、かつ、ゲ−ト電極はリフトオフ法を用いない
ので信頼性良く形成でき、歩留まりの低下を抑制でき
る。また、任意のゲ−ト電極形成と同時に、チャネル部
では、高濃度不純物層が基板内部に形成されるためパン
チスル−を抑制できる。さらに、ソ−ス、ドレイン拡散
層領域では高濃度不純物層が存在しないため、拡散層接
合容量および接合リ−ク電流が極限まで低減される。

【０００９】

【実施例】実施例１ 図１は、本発明の製造方法を簡単に示した断面図であ
る。図１（ａ）に示すように、半導体基板の主表面の所
定の領域に絶縁ゲ−ト型電界効果トランジスタを形成す
る際に、まず半導体基板の主表面の所定の領域にゲ−ト
酸化膜を形成し、ゲ−ト酸化膜上に金属以外の材料３１
０（例えば多結晶シリコン）を形成し、材料３１０上に
材料３１０と選択比の異なる材料３１５（例えばＳｉ₃
Ｎ₄又はＣＶＤ）を形成し、材料３１５上にレジスト材
８００を堆積して、レジスト材８００のゲ−トパタ−ン
部を除去し、その後レジスト材８００をマスクとして基
板１００と同型の導電型をもつ不純物を材料３１５、材
料３１０及びゲ−ト酸化膜を介してイオン打ち込みする
ことにより基板中にゲ−トパタ−ン状の高濃度不純物層
２００を形成する。

【００１０】この時、材料３１０が金属の場合には、上
述の通り、金属汚染によるゲ−ト酸化膜の膜質劣化及び
界面不純物密度の増大、及び不純物散乱による移動度の
低下が生じてしまうので、例えば多結晶シリコン等の非
金属材料を用いる必要がある。

【００１１】なお、高濃度不純物層２００を形成するイ
オン打ち込みエネルギー及びドーズ量を適当に選ぶこと
でパンチスルーを抑制し、かつ、任意のしきい値電圧を
達成できる。また、材料３１０が多結晶シリコンの場合
には、レジスト材８００をマスクとしてイオン打ち込み
により不純物を材料３１０にドーピングすることで自己
整合的に材料３１０を導電化できる。

【００１２】その後、図１（ｂ）に示すように、レジス
ト材８００をマスクとしてゲ−トパタ−ン状に露出した
材料３１５をエッチング除去し、レジスト材８００を除
去した後、露出した材料３１０上に選択的に材料５１０
（例えばＳｉＯ₂）を堆積あるいは成長させ、この材料
５１０をマスクとして材料５１０下の材料３１０を残し
て他の部分の材料３１０及び材料３１５を除去すること
により材料３１０からなるゲ−ト電極３０５を形成し、
さらにこの材料５１０をマスクとしてソ−ス、ドレイン
不純物層２２０を形成する。

【００１３】この時、材料５１０が材料３１０及び材料
３１５に対して選択性を有さなければならないので、材
料３１０が多結晶シリコンで材料５１０がＳｉＯ₂の場
合には、材料３１５はＳｉ₃Ｎ₄，ＣＶＤ又はＷなどを用
いる。材料３１０が多結晶シリコンで材料５１０がＷの
場合には、材料３１５はＳｉＯ₂又はＳｉ₃Ｎ₄などを用
いる。

【００１４】なお、材料５１０は直接ゲ−ト酸化膜に接
しないので、Ｗなどの金属材料を用いても、金属汚染に
よるゲ−ト酸化膜の膜質劣化等は少ない。

【００１５】このような製造方法によれば、高濃度不純
物層２００は材料３１０と材料３１５により積層された
材料越しにイオン打ち込みされることにより形成される
ため、ゲート酸化膜は金属汚染の恐れが無く、かつ、ゲ
−ト電極はリフトオフ法を用いないので信頼性良く形成
でき、歩留まりの低下を抑制できる。また、任意のゲ−
ト電極形成と同時に、チャネル部では、高濃度不純物層
が基板内部に形成されるためパンチスル−を抑制でき
る。さらに、ソ−ス、ドレイン拡散層領域では高濃度不
純物層が存在しないため、拡散層接合容量および接合リ
−ク電流が極限まで低減される。

【００１６】この製造方法においては、材料３１０、材
料３１５及び材料５１０の材料が重要であり、材料３１
０とゲート酸化膜との間に別の層が形成されていてもよ
い。

【００１７】実施例２ 図２は、本発明構造のシリコン基板上に形成された絶縁
ゲ−ト型電界効果トランジスタの素子断面を示すもので
ある。

【００１８】１００はシリコン基板、１１０はｐ型の不
純物がド−ピングされたｐウェル層、１２０はｎ型の不
純物がド−ピングされたｎウェル層、１５０は素子分離
領域を形成するフィ−ルド酸化膜層、３００はｎ型に導
電化された多結晶シリコン層およびタングステン層の２
層構造をもつゲ−ト電極、３０１はｐ型に導電化された
多結晶シリコン層およびタングステン層の２層構造をも
つゲ−ト電極、２２０および２１０は不純物拡散層電極
（ソ−スおよびドレイン）、９００はゲ−ト絶縁膜、２
００は基板中に形成されたｐ型の高濃度不純物層、２０
１は基板中に形成されたｎ型の高濃度不純物層、４００
はゲ−ト側面に形成されたスペ−サ層、５００はソ−ス
およびドレイン部に形成したタングステン層、９６０は
層間絶縁膜層、６００は、それぞれ、ゲ−ト、ソ−ス、
ドレインへの配線層である。基本的トランジスタ構造お
よびその動作は、従来と同様である。本発明構造を特徴
付ける高濃度不純物層２００、２０１は、チャネル部
（ゲ−ト直下）、ソ−スおよびドレイン部において形成
の有無が変わり、課題を満たす構造が実現されている。

【００１９】図３から図１５を用いて本発明構造の製造
方法を説明する。

【００２０】図３において、ホトレジスト法を用いてパ
タ−ニングすることで、ＮＭＯＳＦＥＴにおいてはｐ型
不純物を１０¹⁵／ｃｍ³含むシリコン基板に、ボロンを
イオン打ち込み法により１０¹³／ｃｍ²ド−ピングし、
また、ＰＭＯＳＦＥＴにおいてはｐ型不純物を１０¹⁵／
ｃｍ³含むシリコン基板に、リンをイオン打ち込み法に
より１０¹³／ｃｍ²ド−ピングし、１０５０℃のアニ−
ルを行なうことで、表面付近に基板に比べ約１桁濃度の
高い層（ｎウェル／ｐウェル）を形成する。このとき、
ウェルの形成工程は特に無くても良い。図３は基板表面
付近を図示したものであり、１１０はＮＭＯＳＦＥＴに
おけるｐウェル、１２０はＰＭＯＳＦＥＴにおけるｎウ
ェルを示している。ウェルを形成してから、基板表面を
熱酸化し、基板全面に１０ｎｍのシリコン酸化膜を形成
する。ＣＶＤ（chemical vapor deposition）法によ
り、シリコン窒化膜を１２０ｎｍ堆積し、ホトレジスト
法を用いてパタ−ニングし、異方的にエッチングするこ
とで、シリコン窒化膜を加工する。このシリコン窒化膜
をマスクに基板と同型の導電型を持つ不純物をイオン打
ち込みによりド−ピングした後基板を熱酸化し、シリコ
ン窒化膜に覆われていない部分（素子分離領域）に厚さ
２００ｎｍの酸化膜１５０（フィ−ルド酸化膜）を形成
する。シリコン窒化膜をウエットエッチングにより除去
し、さらに、シリコン窒化膜下に形成したシリコン酸化
膜を除去した後、熱酸化により、厚さ５ｎｍのゲ−ト酸
化膜９００を形成する。

【００２１】図４において、多結晶シリコン層３１０を
ＣＶＤ法により厚さ１００ｎｍ堆積した後、ＣＶＤ法に
よりシリコン酸化膜（９１０）２０ｎｍを堆積し、多結
晶シリコン層３２０をＣＶＤ法により厚さ１０ｎｍ堆積
し、ＣＶＤ法によりシリコン酸化膜（９１５）１００ｎ
ｍを堆積し、ＮＭＯＳＦＥＴにおいてホトレジスト法を
用いて溝型にパタ−ニングしたレジスト材８００をマス
クに、シリコン酸化膜９１５を異方的にエッチングし、
ボロンを加速電圧２００ｋｅＶ、ド−ズ量３×１０¹³／
ｃｍ²でイオン打ち込みすることにより、ｐ型の高濃度
不純物層２００を得ることができ、リンを加速電圧２０
ｋｅＶ、ド−ズ量１×１０¹⁶／ｃｍ²でイオン打ち込み
することにより、多結晶シリコン層３１０をｎ型の導電
型にする。

【００２２】図５において、ＰＭＯＳＦＥＴにおいてホ
トレジスト法を用いて溝型にパタ−ニングしたレジスト
材８００をマスクに、シリコン酸化膜９１５を異方的に
エッチングし、リンを加速電圧３６０ｋｅＶ、ド−ズ量
３×１０¹³／ｃｍ²でイオン打ち込みすることにより、
ｎ型の高濃度不純物層２０１を得ることができ、ボロン
を加速電圧１０ｋｅＶ、ド−ズ量１×１０¹⁶／ｃｍ²で
イオン打ち込みすることにより、多結晶シリコン層３１
０をｐ型の導電型にする。

【００２３】高濃度不純物層２００、２０１のイオン打
ち込みは、打ち込み深さを、チャネル部の基板表面が任
意の閾値を実現できる濃度になるように設定すれば良
い。

【００２４】図６において、レジスト材８００を除去
し、多結晶シリコン層３２０上に選択的にタングステン
５１０を成長させた後、タングステン５１０をマスクに
シリコン酸化膜９１５、多結晶シリコン層３２０、シリ
コン酸化膜９１０を異方的にエッチングする。

【００２５】図７において、タングステン５１０を除去
した後、多結晶シリコン層３２０、シリコン酸化膜９１
０をマスクに多結晶シリコン層３１０を異方的にエッチ
ングし、ゲ−トパタ−ン３０５を形成する。

【００２６】図８において、ゲ−トパタ−ンに加工され
た、９１０、３１０層をマスクに、ホトレジスト法を用
いてＮＭＯＳＦＥＴにはヒ素を２０ｋｅＶの加速電圧
で、８×１０¹⁴／ｃｍ²のド−ズ量でイオン打ち込み
し、ＰＭＯＳＦＥＴにはフッ化ボロンを２０ｋｅＶの加
速電圧で、８×１０¹⁴／ｃｍ²のド−ズ量でイオン打ち
込みし、浅接合拡散層電極２１０を形成する。

【００２７】図９において、ＣＶＤ法でシリコン酸化膜
を１５０ｎｍ堆積し、異方的にエッチングすることで、
ゲ−トパタ−ン両脇にシリコン酸化膜スペ−サ４００を
形成した後、ホトレジスト法を用いてＮＭＯＳＦＥＴに
はヒ素を２５ｋｅＶの加速電圧で、２×１０¹⁵／ｃｍ²
のド−ズ量でイオン打ち込みし、ＰＭＯＳＦＥＴにはフ
ッ化ボロンを２０ｋｅＶの加速電圧で、２×１０¹⁵／ｃ
ｍ²のド−ズ量でイオン打ち込みし、ソ−ス、ドレイン
拡散層２２０を形成する。

【００２８】図１０において、選択ＣＶＤ法により、多
結晶シリコン層３１０上およびソ−ス、ドレイン拡散層
２２０上に、タングステンを選択的に堆積させ、ｎ型に
導電化された多結晶シリコン層およびタングステン層の
２重構造をもつゲ−ト電極３００、ｐ型に導電化された
多結晶シリコン層およびタングステン層の２重構造をも
つゲ−ト電極３０１、およびタングステン５００による
ソ−ス、ドレイン電極を形成する。

【００２９】図１１において、表面が平坦化される層間
絶縁膜９６０を形成する。

【００３０】図１２では層間絶縁膜９６０に各電極への
コンタクト孔を形成する。

【００３１】さらに、図１３ではスパッタ法によりアル
ミニウムを堆積し、ホトレジスト法を用いてパタ−ン上
に加工し、配線６００を形成する。

【００３２】また、図１４において、ＮＭＯＳＦＥＴま
たはＰＭＯＳＦＥＴのゲ−トパタ−ン形成と同時に、素
子間分離酸化膜上にゲ−トパタ−ン３０５を形成するこ
とができ、かつ、フィ−ルド酸化膜１５０形成前のパタ
−ニング時に、基板と同型の導電型を持つ不純物をイオ
ン打ち込みによりド−ピングする、フィ−ルドインプラ
法としてしられる従来法を用いずに、素子間分離酸化膜
下に高濃度不純物層を形成することができる。このと
き、素子間分離酸化膜下の高濃度不純物層は、２００ま
たは２０１のどちらか一方がド−ピングされればよいが
規制は特にない。

【００３３】実施例３ 実施例２と同様にゲ−ト酸化膜９００を形成し、図１５
において、多結晶シリコン層３１０をＣＶＤ法により厚
さ１００ｎｍ堆積した後、ＣＶＤ法によりシリコン酸化
膜（９１１）３０ｎｍを堆積し、ＮＭＯＳＦＥＴにおい
てホトレジスト法を用いて溝型にパタ−ニングしたレジ
スト材をマスクに、ボロンを加速電圧１００ｋｅＶ、ド
−ズ量３×１０¹³／ｃｍ²でイオン打ち込みすることに
より、ｐ型の高濃度不純物層２００を得ることができ、
リンを加速電圧２０ｋｅＶ、ド−ズ量１×１０¹⁶／ｃｍ
²でイオン打ち込みすることにより、多結晶シリコン層
３１０をｎ型の導電型にした後、シリコン酸化膜９１１
を異方的にエッチングし多結晶シリコン層３１０を露出
する。ＰＭＯＳＦＥＴにおいてホトレジスト法を用いて
溝型にパタ−ニングしたレジスト材をマスクに、リンを
加速電圧３００ｋｅＶ、ド−ズ量３×１０¹³／ｃｍ²で
イオン打ち込みすることにより、ｎ型の高濃度不純物層
２０１を得ることができ、ボロンを加速電圧１０ｋｅ
Ｖ、ド−ズ量１×１０¹⁶／ｃｍ²でイオン打ち込みする
ことにより、多結晶シリコン層３１０をｎ型の導電型に
した後、シリコン酸化膜９１１を異方的にエッチングし
多結晶シリコン層３１０を露出する。

【００３４】図１６において、レジスト材を除去し、露
出した多結晶シリコン層３１０上に選択ＣＶＤ法により
タングステン５２０を堆積させ、タングステン５２０を
マスクに９１１、３１０を異方的にエッチングし、ゲ−
トパタ−ンを形成することができる。

【００３５】実施例４ 実施例２と同様にゲ−ト酸化膜９００を形成し、図１７
において、多結晶シリコン層３１０をＣＶＤ法により厚
さ１００ｎｍ堆積した後、ＣＶＤ法によりシリコン窒化
膜（９３０）３０ｎｍを堆積し、ＮＭＯＳＦＥＴにおい
てホトレジスト法を用いて溝型にパタ−ニングしたレジ
スト材をマスクに、ボロンを加速電圧１００ｋｅＶ、ド
−ズ量３×１０¹³／ｃｍ²でイオン打ち込みすることに
より、ｐ型の高濃度不純物層２００を得ることができ、
リンを加速電圧２０ｋｅＶ、ド−ズ量１×１０¹⁶／ｃｍ
²でイオン打ち込みすることにより、多結晶シリコン層
３１０をｎ型の導電型にした後、シリコン窒化膜９３０
を異方的にエッチングし多結晶シリコン層３１０を露出
する。ＰＭＯＳＦＥＴにおいてホトレジスト法を用いて
溝型にパタ−ニングしたレジスト材をマスクに、リンを
加速電圧３００ｋｅＶ、ド−ズ量３×１０¹³／ｃｍ²で
イオン打ち込みすることにより、ｎ型の高濃度不純物層
２０１を得ることができ、ボロンを加速電圧１０ｋｅ
Ｖ、ド−ズ量１×１０¹⁶／ｃｍ²でイオン打ち込みする
ことにより、多結晶シリコン層３１０をｎ型の導電型に
した後、シリコン窒化膜９３０を異方的にエッチングし
多結晶シリコン層３１０を露出する。

【００３６】図１８において、レジスト材を除去し、露
出した多結晶シリコン層３１０上に熱酸化によりシリコ
ン酸化膜９５０を成長させ、シリコン酸化膜９５０をマ
スクに９３０、３１０を異方的にエッチングし、ゲ−ト
パタ−ンを形成することができる。

【００３７】実施例５ 実施例２と同様にゲ−ト酸化膜９００を形成し、図１９
において、多結晶シリコン層３１０をＣＶＤ法により厚
さ１００ｎｍ堆積した後、熱酸化によりシリコン酸化膜
（９０２）１０ｎｍを堆積し、ＣＶＤ法によりシリコン
窒化膜（９３５）５０ｎｍを堆積し、ＮＭＯＳＦＥＴに
おいてホトレジスト法を用いて溝型にパタ−ニングした
レジスト材をマスクに、ボロンを加速電圧１５０ｋｅ
Ｖ、ド−ズ量３×１０¹³／ｃｍ²でイオン打ち込みする
ことにより、ｐ型の高濃度不純物層２００を得ることが
でき、ゲ−トパタ−ン部のシリコン窒化膜９３５を異方
的なエッチングで除去しシリコン酸化膜９０２を露出さ
せ、リンを加速電圧２０ｋｅＶ、ド−ズ量１×１０¹⁶／
ｃｍ²でイオン打ち込みすることにより、多結晶シリコ
ン層３１０をｎ型の導電型にする。ＰＭＯＳＦＥＴにお
いてホトレジスト法を用いて溝型にパタ−ニングしたレ
ジスト材をマスクに、シリコン窒化膜９３５を異方的な
エッチングで除去しシリコン酸化膜９０２を露出させ、
リンを加速電圧３００ｋｅＶ、ド−ズ量３×１０¹³／ｃ
ｍ²でイオン打ち込みすることにより、ｎ型の高濃度不
純物層２０１を得ることができ、ボロンを加速電圧５ｋ
ｅＶ、ド−ズ量１×１０¹⁶／ｃｍ²でイオン打ち込みす
ることにより、多結晶シリコン層３１０をｎ型の導電型
にする。

【００３８】図２０において、レジスト材を除去し、ゲ
−トパタン部のシリコン酸化膜９０２上にさらに熱酸化
を加え溝型部を埋めた後、シリコン酸化膜９０２をマス
クに９３５、９０２、３１０を異方的にエッチングし、
ゲ−トパタ−ン３０５を形成する。

【００３９】図２１において、３０５をマスクにホトレ
ジスト法を用いてＮＭＯＳＦＥＴにはヒ素を２０ｋｅＶ
の加速電圧で、８×１０¹⁴／ｃｍ²のド−ズ量でイオン
打ち込みし、ＰＭＯＳＦＥＴにはフッ化ボロンを２０ｋ
ｅＶの加速電圧で、８×１０¹⁴／ｃｍ²のド−ズ量でイ
オン打ち込みし、浅接合拡散層電極２１０を形成し、Ｃ
ＶＤ法でシリコン窒化膜を１５０ｎｍ堆積し、異方的に
エッチングすることで、ゲ−トパタ−ン両脇にシリコン
酸化膜スペ−サ９２２を形成した後、ホトレジスト法を
用いてＮＭＯＳＦＥＴにはヒ素を２５ｋｅＶの加速電圧
で、２×１０¹⁵／ｃｍ²のド−ズ量でイオン打ち込み
し、ＰＭＯＳＦＥＴにはフッ化ボロンを２０ｋｅＶの加
速電圧で、２×１０¹⁵／ｃｍ²のド−ズ量でイオン打ち
込みし、ソ−ス、ドレイン拡散層２２０を形成した後、
シリコン酸化膜９０２を異方的にエッチングし多結晶シ
リコン層を露出させ、選択ＣＶＤ法によりタングステン
を成長させゲ−ト電極３００、３０１を形成し、ソ−
ス、ドレイン拡散層上にタングステン層５００を形成す
ることができる。。

【００４０】実施例６ 実施例２のゲ−ト酸化膜９００形成前に熱酸化によりシ
リコン酸化膜１０ｎｍを形成し、ホトレジスト法を用い
てＰＭＯＳＦＥＴにフッ化ボロンを加速電圧２５ｋｅ
Ｖ、ド−ズ量１×１０¹³／ｃｍ²でイオン打ち込みを行
い埋め込みチャネル２５０を形成する。

【００４１】図２２において、多結晶シリコン層３１０
をＣＶＤ法により厚さ１００ｎｍ堆積した後、ＣＶＤ法
によりシリコン酸化膜（９１０）２０ｎｍを堆積し、高
濃度にリンがド−ピングされた多結晶シリコン層３３０
をＣＶＤ法により厚さ１０ｎｍ堆積し、ＣＶＤ法により
シリコン窒化膜を１００ｎｍ堆積し、ＮＭＯＳＦＥＴに
おいてホトレジスト法を用いて溝型にパタ−ニングした
レジスト材をマスクに、シリコン窒化膜を異方的にエッ
チングし、ボロンを加速電圧２００ｋｅＶ、ド−ズ量３
×１０¹³／ｃｍ²でイオン打ち込みすることにより、ｐ
型の高濃度不純物層２００を得ることができ、ＰＭＯＳ
ＦＥＴにおいてホトレジスト法を用いて溝型にパタ−ニ
ングしたレジスト材をマスクに、シリコン窒化膜を異方
的にエッチングし、リンを加速電圧３６０ｋｅＶ、ド−
ズ量３×１０¹³／ｃｍ²でイオン打ち込みすることによ
り、ｎ型の高濃度不純物層２０１を得ることができ、レ
ジスト材を除去し、リンを加速電圧２０ｋｅＶ、ド−ズ
量１×１０¹⁶／ｃｍ²でイオン打ち込みすることによ
り、多結晶シリコン層３１０を導電型にした後、高濃度
にリンがド−ピングされた多結晶シリコン層３３０上に
熱酸化によりシリコン酸化膜９０５を形成し、シリコン
酸化膜９０５をマスクに３３０、９１０、３１０を異方
的にエッチングし、ゲ−トパタ−ンを形成することがで
きる。

【００４２】実施例７ 実施例２のゲ−ト酸化膜９００形成前に熱酸化によりシ
リコン酸化膜１０ｎｍを形成し、ホトレジスト法を用い
てＰＭＯＳＦＥＴにフッ化ボロンを加速電圧２５ｋｅ
Ｖ、ド−ズ量１×１０¹³／ｃｍ²でイオン打ち込みを行
い埋め込みチャネル２５０を形成する。

【００４３】図２３において、高濃度にリンがド−ピン
グされた多結晶シリコン層３４０をＣＶＤ法により厚さ
１００ｎｍ堆積した後、ＣＶＤ法によりＰＳＧ（Phosph
osilicate Glass）膜９４０を１００ｎｍ堆積し、ＮＭ
ＯＳＦＥＴにおいてホトレジスト法を用いて溝型にパタ
−ニングしたレジスト材をマスクに、ＰＳＧ膜９４０を
異方的にエッチングし、ボロンを加速電圧２００ｋｅ
Ｖ、ド−ズ量３×１０¹³/cm²でイオン打ち込みすること
により、ｐ型の高濃度不純物層２００を得ることがで
き、ＰＭＯＳＦＥＴにおいてホトレジスト法を用いて溝
型にパタ−ニングしたレジスト材をマスクに、９４０を
異方的にエッチングし、リンを加速電圧３６０ｋｅＶ、
ド−ズ量３×１０¹³／ｃｍ²でイオン打ち込みすること
により、ｎ型の高濃度不純物層２０１を得ることがで
き、レジスト材を除去した後、ＣＶＤ法によりシリコン
窒化膜を５０ｎｍ堆積し、異方的なエッチングにより除
去し、図中のシリコン窒化膜スペ−サ９２５を形成し、
高濃度にリンがド−ピングされた多結晶シリコン層３４
０上に熱酸化によりシリコン酸化膜９０１を形成し、シ
リコン窒化膜スペ−サ９２５、ＰＳＧ膜９４０をエッチ
ングにより除去した後、シリコン酸化膜９０１をマスク
に３４０を異方的にエッチングし、ゲ−トパタ−ンを形
成することができる。

【００４４】実施例８ 実施例４と同様に高濃度不純物層２００、２０１を形成
し、レジスト材を除去した後、図２４において、ＣＶＤ
法によりシリコン酸化膜９１２を５０ｎｍ堆積し、ＣＶ
Ｄ法によりＢＰＳＧ（Borophosphosilicate Glass）９
５５を堆積し熱処理を施す。

【００４５】図２５において、エッチングを行いＰＳＧ
膜９４０、シリコン酸化膜９１２、ＢＰＳＧ膜９５５を
露出させる。

【００４６】図２６において、ベ−パ−雰囲気のエッチ
ングによる選択比の差により９４０、９５５を除去し、
シリコン酸化膜９１２、高濃度にリンがド−ピングされ
た多結晶シリコン層３４０を露出させる。これにより、
９１２をマスクに３４０を異方的なエッチングにより除
去することで、ゲ−トパタ−ンを形成することができ
る。

【００４７】実施例９ 図２７において、素子間分離酸化膜を形成せず、実施例
２と同様にゲ−ト電極部および素子分離領域にパタ−ニ
ングを行い、高濃度不純物層２００、２０１の形成およ
び素子間分離を自己整合的に形成できる。また、実施例
２ではゲ−トパタ−ン形成と同時に素子分離領域にゲ−
トパタ−ンを形成したが、同時に形成することに規制は
特にない。

【００４８】また、図２８において、従来方式のホトレ
ジスト法を用いたパタ−ニングによるゲ−ト電極形成
後、ホトレジスト法を用いてＮＭＯＳＦＥＴ，ＰＭＯＳ
ＦＥＴにウエル層と同一導電型の不純物をイオン打ち込
みにより基板内にド−ピングし、チャネル部および素子
分離領域には浅く、ソ−ス、ドレイン拡散層２１０、２
２０部には深く、高濃度不純物層を自己整合的に形成す
ることができる。

【００４９】また、実施例２ではスペ−サ４００を形成
する前に浅接合拡散層２１０を形成したが、低濃度拡散
層も形成することができ、図２９において、スペ−サ４
００を形成する前にイオン打ち込みし、ソ−ス、ドレイ
ンとなる拡散層２２０を形成することができる。

【００５０】

【発明の効果】ゲ−トパタ−ニングにおいて任意のゲ−
ト電極形成と同時に、チャネル部では、自己整合的に高
濃度不純物層を基板内部に形成し、ゲ−ト酸化膜及びシ
リコン基板表面への金属汚染が無く、移動度の低下及び
パンチスル−を抑制することができ、ソ−ス、ドレイン
拡散層付近では高濃度不純物層が存在しないため拡散層
接合容量および接合リ−ク電流が極限まで低減され、か
つ、リフトオフ法を用いないため信頼性良く、容易にト
ランジスタが形成できる。

【図面の簡単な説明】

【図１】本発明の製造方法を特徴づける素子の断面図
（ａ）及び（ｂ）である。

【図２】本発明の特徴を示す素子の断面図である。

【図３】本発明の製造方法を示す第一ステップの素子の
断面図である。

【図４】本発明の製造方法を示す第二ステップの素子の
断面図である。

【図５】本発明の製造方法を示す第三ステップの素子の
断面図である。

【図６】本発明の製造方法を示す第四ステップの素子の
断面図である。

【図７】本発明の製造方法を示す第五ステップの素子の
断面図である。

【図８】本発明の製造方法を示す第六ステップの素子の
断面図である。

【図９】本発明の製造方法を示す第七ステップの素子の
断面図である。

【図１０】本発明の製造方法を示す第八ステップの素子
の断面図である。

【図１１】本発明の製造方法を示す第九ステップの素子
の断面図である。

【図１２】本発明の製造方法を示す第十ステップの素子
の断面図である。

【図１３】本発明の製造方法を示す第十一ステップの素
子の断面図である。

【図１４】その他の実施例を示す素子の断面図である。

【図１５】実施例３を示す第一ステップの素子の断面図
である。

【図１６】実施例３を示す第二ステップの素子の断面図
である。

【図１７】実施例４を示す第一ステップの素子の断面図
である。

【図１８】実施例４を示す第二ステップの素子の断面図
である。

【図１９】実施例５を示す第一ステップの素子の断面図
である。

【図２０】実施例５を示す第二ステップの素子の断面図
である。

【図２１】実施例５を示す第三ステップの素子の断面図
である。

【図２２】実施例６を示す素子の断面図である。

【図２３】実施例７を示す素子の断面図である。

【図２４】実施例８を示す第一ステップの素子の断面図
である。

【図２５】実施例８を示す第二ステップの素子の断面図
である。

【図２６】実施例８を示す第三ステップの素子の断面図
である。

【図２７】実施例９を示す素子の断面図である。

【図２８】その他の実施例を示す素子の断面図である。

【図２９】その他の実施例を示す素子の断面図である。

【図３０】従来技術を示す素子の断面図である。

【符号の説明】

１００：シリコン基板、１５０：フィ−ルド酸化膜、２
００，２０１：高濃度不純物層、２１０，２２０：拡散
層電極、２５０：埋め込みチャネル層、３００，３０
１：ゲ−ト電極、３０５：ゲ−トパタ−ン、３１０，３
２０，３３０，３４０：多結晶シリコン層、４００：酸
化膜スペ−サ層、５００，５１０，５２０：タングステ
ン層、６００：配線層、８００：レジスト材、９００：
ゲ−ト絶縁膜、９０１，９０２，９０５，９１０，９１
１，９１２，９１５，９４０，９５０、９５５：シリコ
ン酸化膜、９２０，９３０，９３５：シリコン窒化膜、
９２２，９２５：窒化膜スペ−サ層、９６０：層間絶縁
膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体基板の主表面の所定の領域に絶縁ゲ
   −ト型電界効果トランジスタを形成する半導体装置の製
   造方法において、 半導体基板の主表面の所定の領域にゲ−ト酸化膜を形成
   し、該ゲ−ト酸化膜上に第１の層を形成し、上記第１の
   層上に上記第１の層の材料とは選択比の異なる材料から
   なる第２の層を形成し、上記第２の層上にレジスト膜を
   堆積する第１の工程と、 上記第１の工程の後、上記レジスト膜をゲ−トパタ−ン
   部を除去するように形成し、その後上記レジスト膜をマ
   スクとして上記半導体基板と同導電型の不純物を上記第
   １の層及び上記第２の層及び上記ゲ−ト酸化膜を介して
   イオン打ち込みすることにより半導体基板中に上記ゲ−
   トパタ−ン状の高濃度不純物領域を形成する第２の工程
   と、 上記第２の工程の後、上記レジスト膜をマスクとして上
   記ゲ−トパタ−ン状に露出した上記第２の層をエッチン
   グ除去し、その後上記レジスト膜８００を除去する第３
   の工程と、 上記第３の工程の後、上記ゲ−トパタ−ン状に露出した
   上記第１の層上に選択的に第３の層を形成し、該第３の
   層をマスクとして該第３の層の下の上記第１の層を残し
   て他の部分の上記第１の層及び上記第２の層を除去する
   ことにより上記第３の層の下の上記第１の層からなるゲ
   −ト電極を形成する第４の工程と、 上記第４の工程の後、上記第３の層をマスクとして上記
   半導体基板にソ−ス及びドレイン不純物層を形成する第
   ５の工程とを具備することを特徴とする半導体装置の製
   造方法。
2. 【請求項２】請求項１に記載の半導体装置の製造方法に
   おいて、上記第１の層は多結晶シリコンからなり、上記
   第３の層はＳｉＯ₂からなり、上記第２の層はＳｉ
   ₃Ｎ₄，ＣＶＤ又はＷのいずれかからなることを特徴とす
   る半導体装置の製造方法。
3. 【請求項３】請求項１に記載の半導体装置の製造方法に
   おいて、上記第１の層は多結晶シリコンからなり、上記
   第３の層はＷからなり、上記第２の層はＳｉＯ₂又はＳ
   ｉ₃Ｎ₄のいずれかからなることを特徴とする半導体装置
   の製造方法。
4. 【請求項４】請求項２または請求項３のいずれかに記載
   の半導体装置の製造方法において、上記第２の工程にお
   いてイオン打ち込みエネルギ−を所定の強度に選ぶこと
   により、上記高濃度不純物領域を形成することを特徴と
   する半導体装置の製造方法。
5. 【請求項５】請求項１乃至請求項４のいずれかに記載の
   半導体装置の製造方法において、上記第２の工程と上記
   第３の工程の間に、上記レジスト膜をマスクとして上記
   第１の層に不純物をド−ピングする第５の工程を有する
   ことを特徴とする半導体装置の製造方法。
6. 【請求項６】請求項１乃至請求項５のいずれかに記載の
   半導体装置の製造方法において、上記第１の工程におい
   て上記ゲ−ト酸化膜と上記第１の層との間に少なくとも
   １つ以上の層が形成されていることを特徴とする半導体
   装置の製造方法。