JP3254703B2 - 集積回路装置およびその製造方法 - Google Patents
集積回路装置およびその製造方法Info
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Description
Pb(ZrX Ti1-X )O3 (この組成はPZTとして
既知である。)からなる薄膜とを備え、高品質でかつ平
坦に形成された強誘電体キャパシタ記憶素子およびその
製造方法に関する。
スに用いることが注目されていた。しかし、半導体用装
置に用いることは不可能であった。例えば、キャパシタ
の製造工程においては、パターン化されていないPZT
薄膜が粘着力の低下を引き起こしていた。刊行物には半
導体用には大きすぎるキャパシタ(100×100ミク
ロン)について記載されていた。さらに、アルミニウム
または金のいずれか一方からなる上部電極を備えたキャ
パシタについても記載されていた。
たような従来の装置を生産装置に使用することは不可能
であった。つまり、金を拡散させたキャパシタには短絡
する恐れが生じたり、さらにはキャパシタの有用厚にも
影響を及ぼしていた。他方、アルミニウムを拡散させた
キャパシタにおいては、低比誘電率を有する酸化層が電
極層と強誘電性層との間に形成されていた。この強誘電
体層は強誘電体キャパシタに印加される電界を減少させ
るものであり、スイッチングのコントロールに対して悪
影響を及ぼしていた。さらに、貴金属からなる電極はア
ニール性が低い。これはPZT層との間にしっかりした
接触が形成されないためである。その結果、低い粘着力
と、高く変化し易い強誘電性作用との問題が生じてい
た。
は強誘電性に変化を及ぼしていた。さらに種々のPZT
の化学量論比(Stoichiometry) と、ドーピングとによ
って本発明が得ることができる電気的な作動と、信頼性
とを開示することもできなかった。
で、上記障害および欠点を有することのない集積回路記
憶装置およびその製造方法を提供することを目的とす
る。
シタの製造方法では、貴金属または貴金属合金を含む下
部電極を形成し、この下部電極上にPb(ZrX Ti
1-X )O3 (但し、X=0.0以上0.92以下)から
なる層を形成し、500℃以上、酸素下という条件でウ
エハーをアニールし、貴金属または貴金属合金を含む上
部電極を前記Pb(ZrX Ti1-X )O3 からなる層上
に形成し、500℃以上、酸素下という条件でウエハー
をアニールし、前記下部電極、前記Pb(Zr X Ti
1-X )O 3 からなる層、および前記上部電極を覆う絶縁
層を形成し、前記絶縁層に、前記下部電極へ導通を取る
ためのコンタクトホール、前記上部電極へ導通を取るた
めのコンタクトホール、およびトランジスタのソース/
ドレン領域に導通を取るためのコンタクトホールを形成
し、前記強誘電体キャパシタと上記ソース/ドレン領域
との間に相互接続を形成するために導電層を形成するこ
とにより前記問題の解決を図った。
誘電体キャパシタを備えた集積回路記憶装置において、
貴金属または貴金属合金からなる下部電極と、この下部
電極上に形成された強誘電体膜と、前記強誘電体膜上に
形成され、貴金属または貴金属合金を含む上部電極とを
備え、前記下部電極が、100オングストローム以上1
500オングストローム以下の厚さを有し、元素として
チタニウムを含む層と、前記元素としてチタニウムを含
む層上に形成された第一金属層とを含み、前記下部電極
が、前記上部電極と重ならない位置まで延在してなり、
該延在した部位において配線層と前記下部電極が導通さ
れた構成とすることにより前記問題の解決を図った。ま
た、本発明の他の集積回路記憶装置では、強誘電体キャ
パシタを備えた集積回路記憶装置において、貴金属また
は貴金属合金からなる下部電極と、前記下部電極上に形
成された強誘電体膜と、前記強誘電体膜上に形成され、
貴金属または貴金属合金を含む上部電極とを備え、前記
下部電極が、100オングストローム以上1500オン
グストローム以下の厚さを有し、元素としてチタニウム
を含む層と、前記元素としてチタニウムを含む層上に形
成された第一金属層とを含み、前記上部電極への配線用
のコンタクトホールと、前記下部電極への配線用のコン
タクトホールが、各電極の上方に各々配置された構成と
することにより前記問題の解決を図った。 また、本発明
の他の集積回路記憶装置では、強誘電体キャパシタを備
えた集積回路記憶装置において、100オングストロー
ム以上1500オングストローム以下の厚さを有し、元
素としてチタニウムを含む層と、前記チタニウムを含む
層上に形成され、貴金属または貴金属合金からなる下部
電極と、前記下部電極上に形成された強誘電体膜と、前
記強誘電体膜上に形成された上部電極とを備え、前記下
部電極が、前記上部電極と重ならない位置まで延在して
なり、該延在した部位において配線層と前記下部電極が
導通された構成とすることにより前記問題の解決を図っ
た。 また、本発明の他の集積回路記憶装置では、強誘電
体キャパシタを備えた集積回路記憶装置において、10
0オングストローム以上1500オングストローム 以下
の厚さを有し、元素としてチタニウムを含む層と、前記
チタニウムを含む層上に形成され、貴金属または貴金属
合金からなる下部電極と、前記下部電極上に形成された
強誘電体膜と、前記強誘電体膜上に形成された上部電極
とを備え、前記上部電極への配線用のコンタクトホール
と、前記下部電極への配線用のコンタクトホールが、各
電極の上方に各々配置される構成とすることにより前記
問題の解決を図った。
置は絶縁層上に金属配線を有する平坦なキャパシタ記憶
素子に関するものである。上記金属配線は、絶縁層に形
成された開口部を介して、貴金属または貴金属合金から
なる上部電極に接触している。
電極は、貴金属または貴金属合金からなる下部電極上に
形成された強誘電体膜が有する領域内に形成されてい
る。しかし、絶縁層上に形成されている下部電極は上記
強誘電体膜が有する領域外にも形成されている。
とその製造方法に関するものである。本発明の強誘電体
キャパシタは、下部電極と、前記下部電極上に形成され
た強誘電体膜と、前記強誘電体膜上に形成された上部電
極とを備えた強誘電体キャパシタであって、前記強誘電
体膜が前記下部電極上にパターン化して形成されてな
り、前記上部電極が、パターン化された前記強誘電体膜
上にパターン化して形成されていて、前記上部電極の上
方に絶縁層が形成されてなり、前記絶縁層上に形成さ
れ、該絶縁層上に形成された開口部を介して前記上部電
極と接触するパターン化された金属インターコネクトを
備え、前記下部電極が貴金属または貴金属合金を含み、
前記下部電極が、前記上部電極と重ならない位置まで延
在してなり、該延在した部位において配線層と前記下部
電極が導通されている。 また、本発明の他の強誘電体キ
ャパシタは、下部電極と、前記下部電極上に形成された
強誘電体膜と、前記強誘電体膜上に形成された上部電極
とを備えた強誘電体キャパシタであって、前記強誘電体
膜が前記下部電極上にパターン化して形成されてなり、
前記上部電極が、パターン化された前記強誘電体膜上に
パターン化して形成されていて、前記上部電極の上方に
絶縁層が形成されてなり、前記絶縁層上に形成され、該
絶縁層上に形成された開口部を介して前記上部電極と接
触するパターン化された金属インターコネクトを備え、
前記下部電極が貴金属または貴金属合金を含み、前記上
部電極への配線用のコンタクトホールと、前記下部電極
への配線用のコンタクトホールが、各電極の上方に各々
配置されている。
憶素子の製造方法に関するものであり、下部電極を形成
し、前記下部電極上にPb(Zr X Ti 1-X )O 3 (但
し、X=0.0以上0.92以下)からなる層を形成
し、500℃以上、酸素下という条件でウエハーをアニ
ールし、貴金属または貴金属合金からなる電極を前記P
b(Zr X Ti 1-X )O 3 からなる層上に形成し、キャ
パシタ部を構成するために、前記上部電極上に第一のフ
ォトレジストパターンを積層し、フォトレジスト法によ
りフォトレジストパターンが形成されていない部分の貴
金属からなる上部電極を除去し、フォトレジスト層を除
去し、500℃以上、酸素下という条件でウエハーをア
ニールし、さきに形成したキャパシタ領域より広い領域
上に第二のフォトレジストパターンを積層し、露出した
Pb(Zr X Ti 1-X )O 3 層を除去し、第二のフォト
レジスト層を除去し、さきに形成したPb(Zr X Ti
1-X )O 3 パターンより領域より広い領域上に第三のフ
ォトレジストパターンを積層し、露出した下部電極を除
去し、第三のフォトレジスト層を除去し、ドーピングさ
れた酸化シリコン層またはドーピングされていない酸化
シリコン層の形成によってキャパシタを絶縁し、強誘電
体キャパシタの下部電極や上部電極へ導通を取るための
コンタクトホール、およびトランジスタのソース/ドレ
ン領域に導通を取るためのコンタクトホールを形成し、
前記強誘電体キャパシタと前記ソース/ドレン領域との
間に相互接続を形成するために導電層を形成するもので
ある。一般に、キャパシタ記憶素子の製造方法は貴金属
からなる電極と、PZTとを使用した平坦な形状からな
り、かつ高品質な強誘電体キャパシタを製造する工程で
あるといえる。上記PZT薄膜はX=0.0以上X=
0.92以下の範囲の化学量論比を有するPb(ZrX
Ti1-X )O3 からなるものである。本発明では不揮発
生強誘電性コンデンサー回路素子を形成するために、半
導体形成工程において、上記製造工程を行う順番と、P
ZT薄膜の厚さと、PZTの化学量論比と、アニールす
るときの条件とを改良した。
素子およびその製造方法を詳しく説明する。
工程によって形成される。図1に示したように、回路制
御用のゲート電極10を備えたトランジスターはポリシ
リコンの状態を維持できる範囲で周知の技術であるCM
OS半導体方法によって製造された。上記ゲート電極1
0は、上部に形成される回路素子とは酸化シリコンから
なるガラス層12によって接触することがない。
示す断面図である。この下部電極はスパッタリング法に
よって形成され、チタニウムからなる粘着層16と、貴
金属または貴金属合金からなる層(以下、下部金属層と
略称する。)18とから構成されている。チタニウムか
らなる粘着層16の好ましい厚さは100オングストロ
ーム以上1500オングストローム以下である。より好
ましくは、200オングストローム以上500オングス
トローム以下がよい。他方、下部金属層18の好ましい
厚さは500オングストローム以上5000オングスト
ローム以下である。より好ましくは、1000オングス
トローム以上2500オングストローム以下がよい。下
部金属層18と粘着層16とが各々上記の範囲内の厚さ
にに形成されない場合、下部金属層18と粘着層16と
が粘着しないという不都合が生じたり、もしくは下部金
属層18と粘着層16とが過度に粘着して、満足のいく
キャパシタを形成することができない。
例えば、白金、パラジウム等の純粋な金属、さらにPt
−Pd、Pt−Ti、Pd−Ti、Pt−Bi、Pd−
Bi、Pt−Re、Pd−Re、Pt−Pd−Ti、P
t−Bi−Ti、Pd−Bi−Ti、Pt−Ru、また
はPd−Ru等の合金をも例示することができる。
学上有する効果と同様な効果を有するものである。チタ
ニウムからなる粘着層16は貴金属からなる下部金属層
18中に拡散するため、下部電極の組成は、下部電極の
上面から下層の酸化シリコン膜12との界面までの間で
変化する。本実施例では、下部貴金属層18は粘着層1
6の上部の表面部に形成されている場合を示したが、下
部に形成されている酸化シリコンからなるガラス層12
の界面に接するように、つまり粘着層16の下部に形成
することも可能である。
称されるリードジルコネイトチタネイト(lead zircona
te titanate (一般的にはPb(ZrX Ti1-X )O3
という化学式で表される。))からなる層20(以下、
PZT層と略称する。)を酸化物をターゲットとするス
パッタリング法によって積層する。この方法の他に、P
ZT層20は合成金属をターゲットとし酸素雰囲気下で
のスパッタリング法、もしくはPb、Zr、Tiからな
る有機金属化合物のゾルゲル物質を基板上にスピニング
する方法によっても形成することができる。上記PZT
層20をなすPb(ZrX Ti1-X )O3 の化学量論比
(Stoichiometry) はX=0.0以上0.92以下が望
ましい。より好ましくはX=0.46以上0.54が望
ましい。また、PZT層20の好ましい厚さは500オ
ングストロームから1マイクロメートルである。特に、
層の厚さが2000オングストローム以上5000オン
グストロームであるPZT層20を有する装置は5ボル
ト用の装置にも充分対応することができる。PZT層2
0の厚さが2000オングストロームより薄いと、この
PZT層20は優れた強誘電性を示さないため好ましく
なく、また5000オングストローム(0.5マイクロ
メートル)より厚いと、高電圧を必要としてしまうため
好ましくない。ついで、このPZT層20は500℃以
上の温度下で、かつ酸素の雰囲気下で、加熱炉を使用す
るか、もしくは強誘電体ペロブスカイト相を形成するた
めに行う短時間アニールを行うことによってアニールす
る。
スパッタリング法によって上部電極層22を形成する。
この上部電極層22は貴金属または貴金属合金からなる
ものであり、さらに後の工程において上部電極22に加
工されるものである。この上部電極層22の好ましい厚
さは200オングストローム以上1500オングストロ
ーム以下である。上部電極層22を形成した後、図3に
示したように、上部電極層22上に従来法によってフォ
トレジストパターン24を形成し、上部電極22となる
領域を限定する。
グ法、プラズマエッチング法、またはウエットエッチン
グ法等によって所望の位置、つまり上記フォトレジスト
パターン24を形成した位置に上部電極22が形成され
るように、上部電極22として使用される場所以外の上
部電極層22は除去される。その後、上記フォトレジス
トは除去される。その後、このウエハーを500℃以上
の温度下で、かつ酸素の雰囲気下で、加熱炉を使用する
か、もしくは短時間アニールすることによってアニール
する。このアニール工程は上部電極22と強誘電体層と
をしっかりと接触させるために重要な工程である。アニ
ールを行うことによってこのウエハーは5ボルト用の装
置をも作動させることができるようになる。
覆うように、かつPZT層20上にフォトレジストパタ
ーン26を積層する。露出されたPZT層20はイオン
ミリング法、プラズマエッチング法、またはウエットエ
ッチング法等によって除去することができる。この結
果、図6に示すように、必要な場所のPZT層20だけ
が残る。この工程は、広範囲にわたって形成されたPZ
T層20中の歪に起因する粘着力の低下を排除するため
に必要であり、またPZTの高誘電率に起因する過剰な
寄生容量を排除するために必要である。このとき重要な
点は、PZT層20が限定された領域に形成されている
こと、下部電極18が部分的に露出していることであ
る。その後、フォトレジスト26を除去して、図7に示
す構造を得る。
後、次に行われる金属配線工程でキャパシタの下部電極
へのコンタクトが取れるように、通常の方法によって、
図8に図示される下部電極層18の領域を規定するため
のフォトレジストパターン28を形成する。その後、下
部電極構造(粘着層16および下部電極層18)が、イ
オンミリング法、プラズマエッチング法、またはウエッ
トエッチング法によって、図9に示すように所望のコン
タクト領域が残るようにパターニングされる。
タは、ドーピング処理された層またはドーピング処理さ
れていない酸化シリコンからなる層(以下、酸化シリコ
ン層と略称する。)30が積層されることによって絶縁
される。この酸化シリコン層30には、図10に図示さ
れるように、強誘電体キャパシタの上部電極領域および
下部電極領域と同様に、トランジスターのソース/ドレ
ン領域へのコンタクトホールと、トランジスターのゲー
トへのコンタクトホールとが形成されている。
アルミニウム層32が積層され、デバイス間の相互接続
を可能にしている。
装置およびその製造方法を説明したが、本発明は実施例
に限定されないということは言うまでもない。
キャパシタ記憶素子を、貴金属または貴金属が合金から
なる下部電極と、この下部電極上の厚さが500オング
ストロームから1.0ミクロンである強誘電体膜と、上
記強誘電体膜上の貴金属または貴金属合金から構成され
ている上部電極とから構成する。従って、本発明の集積
回路記憶装置は、20マイクロC/cm2 以上のスイッ
チング電荷量(情報記憶に関する特性を示す)を有する
キャパシタを備えたものとなる。さらに、本発明の集積
回路記憶装置はPZT薄膜を使用した小型(3×3(マ
イクロメートル))の強誘電体キャパシタを備えたもの
となった。
を示す断面図。
からなる粘着層と、貴金属からなる下部電極と、さらに
PZT層とを形成した場合のICを示す断面図。
なる上部電極層と、キャパシタの領域を限定するための
フォトレジストパターンとを形成した場合のICを示す
断面図。
の一部を除去した場合のICを示す断面図。
にフォトレジストパターンを備えた場合のICを示す断
面図。
一部を除去した場合のICを示す断面図。
スト層を除去した場合のICを示す断面図。
領域を限定するフォトレジストパターンが形成された場
合のICを示す断面図。
ストパターンを除去した場合のICを示す断面図。
なフォトレジストパターンとエッチングとによって、酸
化シリコン層に形成された開口部を有するICを示す断
面図。
なフォトレジストパターンとエッチングとによって形成
された相互接続層である上部層を備えた場合のICを示
す断面図。
Claims (38)
- 【請求項1】 強誘電体キャパシタの製造方法であっ
て、貴金属または貴金属合金を含む 下部電極を形成し、 前記下部電極上にPb(ZrX Ti1-X )O3 (但し、
X=0.0以上0.92以下)からなる層を形成し、 500℃以上、酸素下という条件でウエハーをアニール
し、 貴金属または貴金属合金を含む上部電極を前記Pb(Z
rX Ti1-X )O3 からなる層上に形成し、 5 00℃以上、酸素下という条件でウエハーをアニール
し、前記下部電極、前記Pb(Zr X Ti 1-X )O 3 からな
る層、および前記上部電極を覆う絶縁層を形成し、 前記絶縁層に、前記下部電極へ導通を取るためのコンタ
クトホール、前記上部電極へ導通を取るためのコンタク
トホール、およびトランジスタのソース/ドレン領域に
導通を取るためのコンタクトホールを形成し、 前記強誘電体キャパシタと上記ソース/ドレン領域との
間に相互接続を形成するために導電層を形成することを
特徴とする強誘電体キャパシタの製造方法。 - 【請求項2】 前記Pb(Zr X Ti 1-X )O 3 層がX
=0.46以上0.54以下であることを特徴とする請
求項1に記載の強誘電体キャパシタの製造方法。 - 【請求項3】 前記下部電極が、第一金属層とチタニウ
ムを元素として含む層を含むことを特徴とする請求項1
記載の強誘電体キャパシタの製造方法。 - 【請求項4】 前記第一金属層に元素として白金が含有
されていることを特徴とする請求項3記載の強誘電体キ
ャパシタの製造方法。 - 【請求項5】 前記第一金属層に元素としてパラジウム
が含有されていることを特徴とする請求項3記載の強誘
電体キャパシタの製造方法。 - 【請求項6】 前記第一金属層が、パラジウム、チタニ
ウム、レニウム、ビスマス、およびルテニウムのうちの
少なくとも2種の金属元素を含有していることを特徴と
する請求項3記載の強誘電体キャパシタの製造方法。 - 【請求項7】 前記貴金属からなる下部電極に、元素と
して白金またはパラ ジウムが含有されていることを特徴
とする請求項1記載の強誘電体キャパシタの製造方法。 - 【請求項8】 前記貴金属からなる下部電極が、白金、
パラジウム、チタニウム、レニウム、ビスマス、および
ルテニウムのうちの少なくとも2種の金属元素を含有し
ていることを特徴とする請求項1記載の強誘電体キャパ
シタの製造方法。 - 【請求項9】 前記Pb(ZrX Ti1-X )O3 層が5
00オングストロームから1.0ミクロンの厚さを有す
ることを特徴とする請求項1記載の強誘電体キャパシタ
の製造方法。 - 【請求項10】 請求項1ないし9のいずれか一項に記
載の強誘電体キャパシタの製造方法を用いたことを特徴
とする集積回路記憶装置の製造方法。 - 【請求項11】 強誘電体キャパシタを備えた集積回路
記憶装置において、 貴金属または貴金属合金からなる下部電極と、 前記下部電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成され、貴金属または貴金属合金
を含む上部電極とを備え、 前記下部電極が、100オングストローム以上1500
オングストローム以下の厚さを有し、元素としてチタニ
ウムを含む層と、 前記元素としてチタニウムを含む層上に形成された第一
金属層とを含み、 前記下部電極が、前記上部電極と重ならない位置まで延
在してなり、該延在した部位において前記下部電極の上
方に酸化シリコン層を介して形成された配線層と前記下
部電極とが導通されていることを特徴とする集積回路記
憶装置。 - 【請求項12】 強誘電体キャパシタを備えた集積回路
記憶装置において、 貴金属または貴金属合金からなる下部電極と、 前記下部電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成され、 貴金属または貴金属合金
を含む上部電極とを備え、前記下部電極が、100オングストローム以上1500
オングストローム以下の厚さを有し、元素としてチタニ
ウムを含む層と、 前記元素としてチタニウムを含む層上に形成された第一
金属層とを含み、 前記上部電極への配線用のコンタクトホールと、前記下
部電極への配線用のコンタクトホールが、各電極の上方
に各々配置されている ことを特徴とする集積回路記憶装
置。 - 【請求項13】 前記第一金属層が、白金、パラジウ
ム、チタニウム、ビスマス、ルテニウム、およびレニウ
ムの中の2元素からなる合金を含有することを特徴とす
る請求項11または12記載の集積回路記憶装置。 - 【請求項14】 前記第一金属層が、白金、ビスマス、
およびチタニウムからなる合金であることを特徴とする
請求項11または12記載の集積回路記憶装置。 - 【請求項15】 前記第一金属層が、白金、ビスマス、
およびチタニウムからなる合金を含有することを特徴と
する請求項11または12記載の集積回路記憶装置。 - 【請求項16】 前記第一金属層が、白金、パラジウ
ム、およびチタニウムからなる合金を含有することを特
徴とする請求項11または12記載の集積回路記憶装
置。 - 【請求項17】 前記第一金属層が、白金またはパラジ
ウムのいずれかの元素を含有することを特徴とする請求
項11または12記載の集積回路記憶装置。 - 【請求項18】 強誘電体キャパシタを備えた集積回路
記憶装置において、 100オングストローム以上1500オングストローム
以下の厚さを有し、元素としてチタニウムを含む層と、 前記チタニウムを含む層上に形成され、貴金属または貴
金属合金からなる下部電極と、 前記下部電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成された上部電極とを備え、 前記下部電極が、前記上部電極と重ならない位置まで延
在してなり、該延在した部位において前記下部電極の上
方に酸化シリコン層を介して形成された配線層と前記下
部電極とが導通されていることを特徴とする集積回路記
憶装置。 - 【請求項19】 強誘電体キャパシタを備えた集積回路
記憶装置において、100オングストローム以上1500オングストローム
以下の厚さを有し、元素としてチタニウムを含む層と、 前記チタニウムを含む層上に形成され、 貴金属または貴
金属合金からなる下部電極と、 前記下部電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成された 上部電極とを備え、前記上部電極への配線用のコンタクトホールと、前記下
部電極への配線用のコンタクトホールが、各電極の上方
に各々配置される ことを特徴とする集積回路記憶装置。 - 【請求項20】 前記下部電極にパラジウムが含有され
ていることを特徴とする請求項18または19記載の集
積回路記憶装置。 - 【請求項21】 前記下部電極に白金、パラジウム、チ
タニウム、ビスマス、ルテニウム、およびレニウムのう
ちの2元素を少なくとも含む合金が含有されていること
を特徴とする請求項18または19記載の集積回路記憶
装置。 - 【請求項22】 前記下部電極が、白金、パラジウム、
およびチタニウムからなる合金を含むことを特徴とする
請求項18または19記載の集積回路記憶装置。 - 【請求項23】 前記下部電極が、白金、ビスマス、お
よびチタニウムからなる合金を含むことを特徴とする請
求項18または19記載の集積回路記憶装置。 - 【請求項24】 前記下部電極が、パラジウム、ビスマ
ス、およびチタニウムからなる合金を含むことを特徴と
する請求項18または19記載の集積回路記憶装置。 - 【請求項25】 前記下部電極がルテニウムと、白金と
パラジウムとのどちらか一方とからなる合金を含むこと
を特徴とする請求項18または19記載の集積回路記憶
装置。 - 【請求項26】 下部電極と、 前記下部電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成された上部電極とを備えた強誘
電体キャパシタであって、 前記強誘電体膜が前記下部電極上にパターン化して形成
されてなり、 前記上部電極が、パターン化された前記強誘電体膜上に
パターン化して形成されていて、 前記上部電極の上方に絶縁層が形成されてなり、 前記絶縁層上に形成され、該絶縁層上に形成された開口
部を介して前記上部電極と接触するパターン化された金
属インターコネクトを備え、 前記下部電極が貴金属または貴金属合金を含み、 前記下部電極が、前記上部電極と重ならない位置まで延
在してなり、該延在した部位において前記下部電極の上
方に酸化シリコン層を介して形成された配線層と前記下
部電極とが導通されていることを特徴とする強誘電体キ
ャパシタ。 - 【請求項27】 下部電極と、 前記下部電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成された上部電極とを備えた強誘
電体キャパシタであって、 前記強誘電体膜が前記下部電極上にパターン化して形成
されてなり、 前記上部電極が、パターン化された前記強誘電体膜上に
パターン化して形成されていて、 前記上部電極の上方に絶縁層が形成されてなり、 前記絶縁層上に形成され、該絶縁層上に形成された開口
部を介して前記上部電極と接触するパターン化された金
属インターコネクトを備え、 前記下部電極が貴金属または貴金属合金を含み、 前記上部電極への配線用のコンタクトホールと、前記下
部電極への配線用のコンタクトホールが、各電極の上方
に各々配置されることを特徴とする強誘電体キャパシ
タ 。 - 【請求項28】 前記下部電極が、元素としてチタニウ
ムを含有する層上に形成された第一金属層を含むことを
特徴とする請求項26または27記載の強誘電体キャパ
シタ。 - 【請求項29】 前記第一金属層が白金、パラジウム、
チタニウム、ビスマス、レニウム、ルテニウムの中の少
なくとも2種の金属元素を含有していることを特徴とす
る請求項28記載の強誘電体キャパシタ。 - 【請求項30】 前記第一金属層が白金またはパラジウ
ムのいずれかの元素を含有することを特徴とする請求項
28記載の強誘電体キャパシタ。 - 【請求項31】 前記下部電極が貴金属または貴金属合
金からなり、 前記強誘電体膜の厚さが500オングストロームから
1.0ミクロンであり、 前記上部電極が貴金属または貴金属合金からなることを
特徴とする請求項26または27記載の強誘電体キャパ
シタ 。 - 【請求項32】 前記強誘電体膜がリードジルコネイト
チタネイト(lead zirconate titanate) であることを
特徴とする請求項31記載の強誘電体キャパシタ。 - 【請求項33】 前記リードジルコネイトチタネイト
(lead zirconate titanate)化合物がX=0.0以上
0.92以下であるPb(ZrX Ti1-X )O3)とい
う化学式によって表されることを特徴とする請求項32
記載の強誘電体キャパシタ。 - 【請求項34】 前記リードジルコネイトチタネイト
(lead zirconate titanate)化合物がX=0.46以
上0.54以下であるPb(Zr X Ti 1-X )O 3 )と
いう化学式によって表されることを特徴とする請求項3
2記載の強誘電体キャパシタ。 - 【請求項35】 前記下部電極が元素としてチタニウム
を含有する層上に形成されている500オングストロー
ムから5000オングストロームの厚さを有する第一金
属層と、100オングストロームから1500オングス
トロームの厚さを有する前記元素としてチタニウムを含
有する層とからなることを特徴とする請求項26または
27記載の強誘電体キャパシタ。 - 【請求項36】 前記第一金属層が元素としてパラジウ
ムを含むことを特徴とする請求項35記載の強誘電体キ
ャパシタ。 - 【請求項37】 前記第一金属層が元素として白金を含
むことを特徴とする請求項35記載の強誘電体キャパシ
タ。 - 【請求項38】 強誘電体キャパシタの製造方法であっ
て、 下部電極を形成し、 前記下部電極上にPb(ZrX Ti1-X )O3 (但し、
X=0.0以上0.92以下)からなる層を形成し、 500℃以上、酸素下という条件でウエハーをアニール
し、 貴金属または貴金属合金からなる電極を前記Pb(Zr
X Ti1-X )O3 からなる層上に形成し、キャパシタ 部を構成するために、前記上部電極上に第一
のフォトレジストパターンを積層し、 フォトレジスト法によりフォトレジストパターンが形成
されていない部分の貴金属からなる上部電極を除去し、 フォトレジスト層を除去し、500℃以上、酸素下とい
う条件でウエハーをアニールし、さきに形成したキャパ
シタ領域より広い領域上に第二のフォトレジストパター
ンを積層し、露出したPb(ZrX Ti1-X )O3 層を
除去し、 第二のフォトレジスト層を除去し、 さきに形成したPb(ZrX Ti1-X )O3 パターンよ
り領域より広い領域上に第三のフォトレジストパターン
を積層し、露出 した下部電極を除去し、 第三のフォトレジスト層を除去し、 ドーピングされた酸化シリコン層またはドーピングされ
ていない酸化シリコン層の形成によってキャパシタを絶
縁し、 強誘電体キャパシタの下部電極や上部電極へ導通を取る
ためのコンタクトホール、およびトランジスタのソース
/ドレン領域に導通を取るためのコンタクトホールを形
成し、 前記強誘電体キャパシタと前記ソース/ドレン領域との
間に相互接続を形成するために導電層を形成することを
特徴とする強誘電体キャパシタの製造方法。
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