JPH10200072A - 半導体メモリセルのキャパシタ構造及びその作製方法 - Google Patents
半導体メモリセルのキャパシタ構造及びその作製方法Info
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- JPH10200072A JPH10200072A JP9003059A JP305997A JPH10200072A JP H10200072 A JPH10200072 A JP H10200072A JP 9003059 A JP9003059 A JP 9003059A JP 305997 A JP305997 A JP 305997A JP H10200072 A JPH10200072 A JP H10200072A
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- layer
- ferroelectric thin
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Abstract
(57)【要約】
【課題】水素ガス雰囲気中での熱処理によっても損傷を
受け難い上部電極を有する半導体メモリセルのキャパシ
タ構造及びその作製方法を提供する。 【解決手段】半導体メモリセルのキャパシタ構造は、下
部電極と、該下部電極上に形成された強誘電体薄膜から
成るキャパシタ薄膜と、該キャパシタ薄膜上に形成され
た上部電極とから構成され、該上部電極は、部分的に酸
化されたＰｔ1-xＲｕx（但し、０．１５≦ｘ＜１．０）
から成る。
受け難い上部電極を有する半導体メモリセルのキャパシ
タ構造及びその作製方法を提供する。 【解決手段】半導体メモリセルのキャパシタ構造は、下
部電極と、該下部電極上に形成された強誘電体薄膜から
成るキャパシタ薄膜と、該キャパシタ薄膜上に形成され
た上部電極とから構成され、該上部電極は、部分的に酸
化されたＰｔ1-xＲｕx（但し、０．１５≦ｘ＜１．０）
から成る。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリセルのキャパシタ構造及びその作製方
法、更に詳しくは、強誘電体薄膜を用いた不揮発性半導
体メモリセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭのキ
ャパシタ構造及びその作製方法に関する。
いた半導体メモリセルのキャパシタ構造及びその作製方
法、更に詳しくは、強誘電体薄膜を用いた不揮発性半導
体メモリセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭのキ
ャパシタ構造及びその作製方法に関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性半導体メモリの応用研究が盛んに進
められている。この不揮発性半導体メモリは、強誘電体
薄膜の高速分極反転とその残留分極を利用する、高速書
き換えが可能な不揮発性半導体メモリである。現在研究
されている強誘電体薄膜を備えた不揮発性半導体メモリ
は、強誘電体キャパシタ部の蓄積電荷量の変化を検出す
る方式と、強誘電体の自発分極による半導体の抵抗変化
を検出する方式の２つに分類することができる。本発明
における半導体メモリセルは前者に属する。
膜を用いた不揮発性半導体メモリの応用研究が盛んに進
められている。この不揮発性半導体メモリは、強誘電体
薄膜の高速分極反転とその残留分極を利用する、高速書
き換えが可能な不揮発性半導体メモリである。現在研究
されている強誘電体薄膜を備えた不揮発性半導体メモリ
は、強誘電体キャパシタ部の蓄積電荷量の変化を検出す
る方式と、強誘電体の自発分極による半導体の抵抗変化
を検出する方式の２つに分類することができる。本発明
における半導体メモリセルは前者に属する。
【０００３】強誘電体キャパシタ部の蓄積電荷量の変化
を検出する方式の不揮発性半導体メモリセルは、基本的
には、強誘電体キャパシタ部と選択トランジスタ素子と
から構成されている。強誘電体キャパシタ部は、例え
ば、下部電極と上部電極、及びそれらの間に挟まれた高
比誘電率εを有する強誘電体薄膜から成るキャパシタ薄
膜から構成されている。このタイプの不揮発性半導体メ
モリセルにおけるデータの書き込みや読み出しは、図１
０に示す強誘電体のＰ−Ｅヒステリシスループを応用し
て行われる。強誘電体薄膜に外部電界を加えた後、外部
電界を除いたとき、強誘電体薄膜は自発分極を示す。そ
して、強誘電体薄膜の残留分極は、プラス方向の外部電
界が印加されたとき＋Ｐr、マイナス方向の外部電界が
印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐr
の状態（図１０の「Ｄ」参照）の場合を「０」とし、残
留分極が−Ｐrの状態（図１０の「Ａ」参照）の場合を
「１」とする。
を検出する方式の不揮発性半導体メモリセルは、基本的
には、強誘電体キャパシタ部と選択トランジスタ素子と
から構成されている。強誘電体キャパシタ部は、例え
ば、下部電極と上部電極、及びそれらの間に挟まれた高
比誘電率εを有する強誘電体薄膜から成るキャパシタ薄
膜から構成されている。このタイプの不揮発性半導体メ
モリセルにおけるデータの書き込みや読み出しは、図１
０に示す強誘電体のＰ−Ｅヒステリシスループを応用し
て行われる。強誘電体薄膜に外部電界を加えた後、外部
電界を除いたとき、強誘電体薄膜は自発分極を示す。そ
して、強誘電体薄膜の残留分極は、プラス方向の外部電
界が印加されたとき＋Ｐr、マイナス方向の外部電界が
印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐr
の状態（図１０の「Ｄ」参照）の場合を「０」とし、残
留分極が−Ｐrの状態（図１０の「Ａ」参照）の場合を
「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１０の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、キャパシタ構造の蓄積電荷量（分極状態）の
差異に対応して、移動電荷量に差が生じる。選択された
メモリセルの選択トランジスタ素子をオンにすること
で、この蓄積電荷を信号電流として検出する。データの
読み出し後、外部電界を０にすると、データが「０」の
ときでも「１」のときでも、強誘電体薄膜の分極状態は
図１０の「Ｄ」の状態となってしまう。それ故、データ
が「１」の場合、マイナス方向の外部電界を印加して、
「Ｄ」、［Ｅ」という経路で「Ａ」の状態とし、データ
「１」を書き込む。
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１０の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、キャパシタ構造の蓄積電荷量（分極状態）の
差異に対応して、移動電荷量に差が生じる。選択された
メモリセルの選択トランジスタ素子をオンにすること
で、この蓄積電荷を信号電流として検出する。データの
読み出し後、外部電界を０にすると、データが「０」の
ときでも「１」のときでも、強誘電体薄膜の分極状態は
図１０の「Ｄ」の状態となってしまう。それ故、データ
が「１」の場合、マイナス方向の外部電界を印加して、
「Ｄ」、［Ｅ」という経路で「Ａ」の状態とし、データ
「１」を書き込む。
【０００５】ＳｉＯ2層上に形成されたＴｉから成るバ
ッファ層の上に下部電極が設けられ、キャパシタ薄膜が
Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3から成り、上部電極がＰｔ
（白金）から成るキャパシタ構造が、例えば、Ramton C
orporation, "FRAM Cell", Thomas Boehm, HE6-94-200
1、"Polarization Fatigue Characteristics of Sol-Ge
l Ferroelectric Pb(Zr0.4Ti0.6)O3 Thin-Film Capacit
ors", T.Mihama, et al., Jpn. J. Appl. Phys. Vol.33
(1994), pp 3996-4002、"Fatigue Characteristics of
Sol-Gel Derived Pb(Zr,Ti)O3 Thin Films", K.Amanum
a, et al., Jpn.J. Appl. Phys. Vol.33(1994), pp 521
1-5214、"Low-temperature Preparation0f Pb(Zr,Ti)03
Thin Film", I.Kanno, et al., Jpn. J. Appl. Phys.
Vol.32(1993), pp 4057-4060 等から公知である。ま
た、キャパシタ薄膜がＰｂ（Ｚｒ1-y，Ｔｉy）Ｏ3の代
わりにＳｒＢｉ2Ｔａ2Ｏ9から成るキャパシタ構造が、
ＷＯ９３／１２５４２、"Preparation and ferroelectr
ic properties of SrBi2Ta2O9thin film", K. Amanuma,
et al., Appl. Phys. Lett. 66(2), 9 January 199
5、"A 256kb Nonvolatile Ferroelectric Memory at 3
V and 10 ns", ISSC 94,pp 268 等から公知である。ま
た、電極材料として微量酸素添加Ｒｕ（ルテニウム）を
用いることが、「微量酸素添加Ｒｕ膜のＢＳＴ膜キャパ
シタ電極への応用」（第５７回応用物理学会学術講演会
講演予稿集Ｎｏ２ ８ｐ−Ｈ−１８）から知られてい
る。
ッファ層の上に下部電極が設けられ、キャパシタ薄膜が
Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3から成り、上部電極がＰｔ
（白金）から成るキャパシタ構造が、例えば、Ramton C
orporation, "FRAM Cell", Thomas Boehm, HE6-94-200
1、"Polarization Fatigue Characteristics of Sol-Ge
l Ferroelectric Pb(Zr0.4Ti0.6)O3 Thin-Film Capacit
ors", T.Mihama, et al., Jpn. J. Appl. Phys. Vol.33
(1994), pp 3996-4002、"Fatigue Characteristics of
Sol-Gel Derived Pb(Zr,Ti)O3 Thin Films", K.Amanum
a, et al., Jpn.J. Appl. Phys. Vol.33(1994), pp 521
1-5214、"Low-temperature Preparation0f Pb(Zr,Ti)03
Thin Film", I.Kanno, et al., Jpn. J. Appl. Phys.
Vol.32(1993), pp 4057-4060 等から公知である。ま
た、キャパシタ薄膜がＰｂ（Ｚｒ1-y，Ｔｉy）Ｏ3の代
わりにＳｒＢｉ2Ｔａ2Ｏ9から成るキャパシタ構造が、
ＷＯ９３／１２５４２、"Preparation and ferroelectr
ic properties of SrBi2Ta2O9thin film", K. Amanuma,
et al., Appl. Phys. Lett. 66(2), 9 January 199
5、"A 256kb Nonvolatile Ferroelectric Memory at 3
V and 10 ns", ISSC 94,pp 268 等から公知である。ま
た、電極材料として微量酸素添加Ｒｕ（ルテニウム）を
用いることが、「微量酸素添加Ｒｕ膜のＢＳＴ膜キャパ
シタ電極への応用」（第５７回応用物理学会学術講演会
講演予稿集Ｎｏ２ ８ｐ−Ｈ−１８）から知られてい
る。
【０００６】半導体メモリセルの製造プロセスにおいて
は、水素ガス雰囲気中で、２８０〜４５０゜Ｃでの各種
の熱処理が屡々行われる。そして、かかる熱処理の際、
上部電極は水素ガスの侵入を受ける場合がある。半導体
メモリセルの製造プロセスの一例の概要を、半導体基板
等の模式的な一部断面図である図１１〜図１２を参照し
て、以下、説明する。
は、水素ガス雰囲気中で、２８０〜４５０゜Ｃでの各種
の熱処理が屡々行われる。そして、かかる熱処理の際、
上部電極は水素ガスの侵入を受ける場合がある。半導体
メモリセルの製造プロセスの一例の概要を、半導体基板
等の模式的な一部断面図である図１１〜図１２を参照し
て、以下、説明する。
【０００７】図１２に示すこの不揮発性半導体メモリセ
ルは、選択トランジスタ素子であるＭＯＳ型トランジス
タ素子とキャパシタ構造（強誘電体キャパシタ部）から
構成されている、所謂プレーナ型不揮発性半導体メモリ
セルである。キャパシタ構造は、下部電極２２と、下部
電極２２上に形成された強誘電体薄膜から成るキャパシ
タ薄膜２３と、キャパシタ薄膜２３上に形成された上部
電極２４とから構成されている。下部電極２２は、ＭＯ
Ｓ型トランジスタ素子の一方のソース・ドレイン領域１
５と接続孔２６Ａ及び配線２９を介して電気的に接続さ
れている。上部電極２４は、プレート線２８と接続され
ている。また、ＭＯＳ型トランジスタ素子の他方のソー
ス・ドレイン領域は、ビット線３０に接続されている。
ルは、選択トランジスタ素子であるＭＯＳ型トランジス
タ素子とキャパシタ構造（強誘電体キャパシタ部）から
構成されている、所謂プレーナ型不揮発性半導体メモリ
セルである。キャパシタ構造は、下部電極２２と、下部
電極２２上に形成された強誘電体薄膜から成るキャパシ
タ薄膜２３と、キャパシタ薄膜２３上に形成された上部
電極２４とから構成されている。下部電極２２は、ＭＯ
Ｓ型トランジスタ素子の一方のソース・ドレイン領域１
５と接続孔２６Ａ及び配線２９を介して電気的に接続さ
れている。上部電極２４は、プレート線２８と接続され
ている。また、ＭＯＳ型トランジスタ素子の他方のソー
ス・ドレイン領域は、ビット線３０に接続されている。
【０００８】半導体基板１０にＭＯＳ型トランジスタを
従来の方法で作製した後、全面に、例えば、ＳｉＮ層、
ＢＰＳＧ層及びＮＳＧ層から成る多層構成の層間絶縁層
２０をＣＶＤ法にて成膜する。尚、図においては、層間
絶縁層２０を１層で表した。次に、層間絶縁層２０上
に、Ｔｉから成るバッファ層２１、Ｐｔから成る下部電
極層、強誘電体薄膜、Ｐｔから成る上部電極層を順次成
膜した後、上部電極層、強誘電体薄膜、下部電極層及び
バッファ層をパターニングする。これによって、キャパ
シタ構造が形成される（図１１の（Ａ）参照）。尚、強
誘電体薄膜は、例えば、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）から成る。尚、図中、参照番号
１１は素子分離領域、参照番号１２はゲート酸化膜、参
照番号１３はゲート電極、参照番号１４はゲートサイド
ウオールを表す。
従来の方法で作製した後、全面に、例えば、ＳｉＮ層、
ＢＰＳＧ層及びＮＳＧ層から成る多層構成の層間絶縁層
２０をＣＶＤ法にて成膜する。尚、図においては、層間
絶縁層２０を１層で表した。次に、層間絶縁層２０上
に、Ｔｉから成るバッファ層２１、Ｐｔから成る下部電
極層、強誘電体薄膜、Ｐｔから成る上部電極層を順次成
膜した後、上部電極層、強誘電体薄膜、下部電極層及び
バッファ層をパターニングする。これによって、キャパ
シタ構造が形成される（図１１の（Ａ）参照）。尚、強
誘電体薄膜は、例えば、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）から成る。尚、図中、参照番号
１１は素子分離領域、参照番号１２はゲート酸化膜、参
照番号１３はゲート電極、参照番号１４はゲートサイド
ウオールを表す。
【０００９】その後、ＴＥＯＳを用いたプラズマＣＶＤ
法によるＳｉＯ2層、Ｏ3−ＮＳＧ層、ＴＥＯＳを用いた
プラズマＣＶＤ法によるＳｉＯ2層から成る多層構成の
絶縁層２５を形成する。尚、図においては、絶縁層２５
を１層で表した。ＴＥＯＳを用いたプラズマＣＶＤ法に
よるＳｉＯ2層を形成する際の成膜雰囲気は、水素リッ
チな雰囲気であり、この工程においては、半導体基板は
約４００゜Ｃに加熱される。次に、ＭＯＳ型トランジス
タのソース・ドレイン領域１５の上方の絶縁層２５及び
層間絶縁層２０に開口部２６をＲＩＥ法にて形成する
（図１１の（Ｂ）参照）。その後、ＭＯＳ型トランジス
タ素子のＳｉＯ2／Ｓｉ界面における界面トラップ密度
を低減させるために、Ｎ2ガス／Ｈ2ガス（５体積％）か
ら成るフォーミングガス中で４００〜４５０゜Ｃでのア
ニール処理を行う。この際、水素ガスは、絶縁層２５を
介してＰｔから成る上部電極２４へと、更にはキャパシ
タ薄膜２３へと侵入する。
法によるＳｉＯ2層、Ｏ3−ＮＳＧ層、ＴＥＯＳを用いた
プラズマＣＶＤ法によるＳｉＯ2層から成る多層構成の
絶縁層２５を形成する。尚、図においては、絶縁層２５
を１層で表した。ＴＥＯＳを用いたプラズマＣＶＤ法に
よるＳｉＯ2層を形成する際の成膜雰囲気は、水素リッ
チな雰囲気であり、この工程においては、半導体基板は
約４００゜Ｃに加熱される。次に、ＭＯＳ型トランジス
タのソース・ドレイン領域１５の上方の絶縁層２５及び
層間絶縁層２０に開口部２６をＲＩＥ法にて形成する
（図１１の（Ｂ）参照）。その後、ＭＯＳ型トランジス
タ素子のＳｉＯ2／Ｓｉ界面における界面トラップ密度
を低減させるために、Ｎ2ガス／Ｈ2ガス（５体積％）か
ら成るフォーミングガス中で４００〜４５０゜Ｃでのア
ニール処理を行う。この際、水素ガスは、絶縁層２５を
介してＰｔから成る上部電極２４へと、更にはキャパシ
タ薄膜２３へと侵入する。
【００１０】その後、キャパシタ構造から延在した下部
電極２２の上方の絶縁層２５の部分、及び上部電極２４
の上方の絶縁層２５の部分に開口部２７を形成する。次
いで、開口部２６，２７内を含む全面に金属配線材料層
をスパッタ法にて成膜した後、かかる金属配線材料層を
パターニングして、プレート線２８、配線２９、ビット
線３０を形成する（図１２参照）。最後に、全面にプラ
ズマＣＶＤ法にてＳｉＮから成るパッシベーション膜を
成膜する。このパッシベーション膜の成膜雰囲気におけ
る水素ガスの濃度は１５〜３０体積％であり、半導体基
板は２８０〜３５０゜Ｃに加熱される。
電極２２の上方の絶縁層２５の部分、及び上部電極２４
の上方の絶縁層２５の部分に開口部２７を形成する。次
いで、開口部２６，２７内を含む全面に金属配線材料層
をスパッタ法にて成膜した後、かかる金属配線材料層を
パターニングして、プレート線２８、配線２９、ビット
線３０を形成する（図１２参照）。最後に、全面にプラ
ズマＣＶＤ法にてＳｉＮから成るパッシベーション膜を
成膜する。このパッシベーション膜の成膜雰囲気におけ
る水素ガスの濃度は１５〜３０体積％であり、半導体基
板は２８０〜３５０゜Ｃに加熱される。
【００１１】
【発明が解決しようとする課題】このような各種ＣＶＤ
法による成膜やフォーミングガス中でのアニール処理と
いった水素ガス雰囲気中での熱処理によって、Ｐｔから
成る上部電極２４には損傷が発生する。尚、以下、フォ
ーミングガス中でのアニール処理を、単にアニール処理
と呼ぶ場合がある。この原因は、上部電極２４に侵入し
そして強誘電体薄膜から成るキャパシタ薄膜２３まで到
達した水素ガスが強誘電体薄膜を構成する酸素原子と反
応する結果、即ち、上部電極２４の界面近傍において、
例えば上述の式（２）ＢｉXＳｒYＴａ2Ｏdで表される強
誘電体薄膜中のＢｉ原子が水素と反応する結果、Ｈ2Ｏ
が生成し、かかるＨ2ＯによってＰｔから成る上部電極
２４に損傷が発生すると推定している。
法による成膜やフォーミングガス中でのアニール処理と
いった水素ガス雰囲気中での熱処理によって、Ｐｔから
成る上部電極２４には損傷が発生する。尚、以下、フォ
ーミングガス中でのアニール処理を、単にアニール処理
と呼ぶ場合がある。この原因は、上部電極２４に侵入し
そして強誘電体薄膜から成るキャパシタ薄膜２３まで到
達した水素ガスが強誘電体薄膜を構成する酸素原子と反
応する結果、即ち、上部電極２４の界面近傍において、
例えば上述の式（２）ＢｉXＳｒYＴａ2Ｏdで表される強
誘電体薄膜中のＢｉ原子が水素と反応する結果、Ｈ2Ｏ
が生成し、かかるＨ2ＯによってＰｔから成る上部電極
２４に損傷が発生すると推定している。
【００１２】図１３の（Ａ）及び（Ｂ）に、ＳｉＯ2か
ら成る層間絶縁層上に形成されたＴｉから成るバッファ
層の上に設けられたキャパシタ構造における上部電極の
表面を顕微鏡観察した結果を示す。ここで、図１３の
（Ａ）はアニール処理前、図１３の（Ｂ）はフォーミン
グガス中での４３０゜Ｃ×１時間のアニール処理後の上
部電極の状態を示す。尚、キャパシタ構造は、Ｐｔから
成る下部電極層、上述の式（２）ＢｉXＳｒYＴａ2Ｏdで
表される強誘電体薄膜、Ｐｔから成る上部電極層から構
成されている。図１３の（Ａ）及び（Ｂ）の比較から明
らかなように、フォーミングガス中でのアニール処理後
の上部電極には損傷が生じている。尚、ＲｕあるいはＲ
ｕＯ2から成る上部電極においても、フォーミングガス
中でのアニール処理後の上部電極に損傷が生じる。
ら成る層間絶縁層上に形成されたＴｉから成るバッファ
層の上に設けられたキャパシタ構造における上部電極の
表面を顕微鏡観察した結果を示す。ここで、図１３の
（Ａ）はアニール処理前、図１３の（Ｂ）はフォーミン
グガス中での４３０゜Ｃ×１時間のアニール処理後の上
部電極の状態を示す。尚、キャパシタ構造は、Ｐｔから
成る下部電極層、上述の式（２）ＢｉXＳｒYＴａ2Ｏdで
表される強誘電体薄膜、Ｐｔから成る上部電極層から構
成されている。図１３の（Ａ）及び（Ｂ）の比較から明
らかなように、フォーミングガス中でのアニール処理後
の上部電極には損傷が生じている。尚、ＲｕあるいはＲ
ｕＯ2から成る上部電極においても、フォーミングガス
中でのアニール処理後の上部電極に損傷が生じる。
【００１３】このように上部電極に損傷が発生すると、
短絡の原因となったり、強誘電体薄膜のＰ−Ｅヒステリ
シスループにおける２Ｐrの値が小さくなる。最悪の場
合には、上部電極がキャパシタ薄膜から剥離する。図１
４には、先に説明した方法で作製されたキャパシタ構造
における、フォーミングガス中でのアニール処理前後に
おける強誘電体薄膜のＰ−Ｅヒステリシスループの変化
状態を示す。これらのアニール処理前後におけるＰ−Ｅ
ヒステリシスループの２Ｐr、並びに抗電界Ｅc+及びＥ
c-の値は、以下の表１に示すとおりであり、フォーミン
グガス中でのアニール処理前後において強誘電体薄膜の
有する２Ｐrの値は大きく減少している。
短絡の原因となったり、強誘電体薄膜のＰ−Ｅヒステリ
シスループにおける２Ｐrの値が小さくなる。最悪の場
合には、上部電極がキャパシタ薄膜から剥離する。図１
４には、先に説明した方法で作製されたキャパシタ構造
における、フォーミングガス中でのアニール処理前後に
おける強誘電体薄膜のＰ−Ｅヒステリシスループの変化
状態を示す。これらのアニール処理前後におけるＰ−Ｅ
ヒステリシスループの２Ｐr、並びに抗電界Ｅc+及びＥ
c-の値は、以下の表１に示すとおりであり、フォーミン
グガス中でのアニール処理前後において強誘電体薄膜の
有する２Ｐrの値は大きく減少している。
【００１４】
【表１】アニール処理前 ２Ｐr＝ ２３．１１μＣ／ｃｍ2 Ｅc+ ＝ ４３．４５ｋＶ／ｃｍ Ｅc- ＝−４７．５２ｋＶ／ｃｍ アニール処理後 ２Ｐr＝ １５．４６μＣ／ｃｍ2 Ｅc+ ＝ ５５．４６ｋＶ／ｃｍ Ｅc- ＝−４７．２２ｋＶ／ｃｍ
【００１５】従って、本発明の目的は、水素ガス雰囲気
中での熱処理によっても損傷を受け難い上部電極を有す
る半導体メモリセルのキャパシタ構造及びその作製方法
を提供することにある。
中での熱処理によっても損傷を受け難い上部電極を有す
る半導体メモリセルのキャパシタ構造及びその作製方法
を提供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリセルのキャパシタ構造は、下
部電極と、該下部電極上に形成された強誘電体薄膜から
成るキャパシタ薄膜と、該キャパシタ薄膜上に形成され
た上部電極とから構成され、該上部電極は、部分的に酸
化されたＰｔ1-xＲｕx（但し、０．１５≦ｘ＜１．０）
から成ることを特徴とする。尚、ｘの値が０．１５未満
となると、水素ガス雰囲気中での熱処理によって上部電
極は大きな損傷を受ける虞がある。
めの本発明の半導体メモリセルのキャパシタ構造は、下
部電極と、該下部電極上に形成された強誘電体薄膜から
成るキャパシタ薄膜と、該キャパシタ薄膜上に形成され
た上部電極とから構成され、該上部電極は、部分的に酸
化されたＰｔ1-xＲｕx（但し、０．１５≦ｘ＜１．０）
から成ることを特徴とする。尚、ｘの値が０．１５未満
となると、水素ガス雰囲気中での熱処理によって上部電
極は大きな損傷を受ける虞がある。
【００１７】上記の目的を達成するための本発明の半導
体メモリセルのキャパシタ構造の作製方法は、下部電極
と、該下部電極上に形成された強誘電体薄膜から成るキ
ャパシタ薄膜と、該キャパシタ薄膜上に形成された上部
電極層から成る上部電極とから構成された半導体メモリ
セルのキャパシタ構造の作製方法であって、Ｐｔ1-xＲ
ｕx（但し、０．１５≦ｘ＜１．０）から成る上部電極
層を物理的気相成長法にて強誘電体薄膜上に成膜した
後、該上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但
し、５７５＜Ｔ）で熱処理し、部分的に酸化されたＰｔ
1-xＲｕx（但し、０．１５≦ｘ＜１．０）から成る上部
電極層を形成することを特徴とする。尚、温度Ｔ゜Ｃの
酸素ガス雰囲気中での熱処理は、パターニング前の上部
電極層に対して行ってもよいし、パターニング後の上部
電極層（即ち、上部電極）に対して行ってもよい。
体メモリセルのキャパシタ構造の作製方法は、下部電極
と、該下部電極上に形成された強誘電体薄膜から成るキ
ャパシタ薄膜と、該キャパシタ薄膜上に形成された上部
電極層から成る上部電極とから構成された半導体メモリ
セルのキャパシタ構造の作製方法であって、Ｐｔ1-xＲ
ｕx（但し、０．１５≦ｘ＜１．０）から成る上部電極
層を物理的気相成長法にて強誘電体薄膜上に成膜した
後、該上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但
し、５７５＜Ｔ）で熱処理し、部分的に酸化されたＰｔ
1-xＲｕx（但し、０．１５≦ｘ＜１．０）から成る上部
電極層を形成することを特徴とする。尚、温度Ｔ゜Ｃの
酸素ガス雰囲気中での熱処理は、パターニング前の上部
電極層に対して行ってもよいし、パターニング後の上部
電極層（即ち、上部電極）に対して行ってもよい。
【００１８】上部電極層の成膜方法である物理的気相成
長法として、スパッタ法又は電子ビーム蒸着法を挙げる
ことができる。上部電極層の熱処理温度Ｔ゜Ｃが５７５
゜Ｃ以下では、水素ガス雰囲気中での熱処理によって上
部電極層は大きな損傷を受ける虞がある。上部電極層の
熱処理温度Ｔ゜Ｃの上限は、熱処理時に半導体メモリセ
ルに損傷が生じない温度とすればよい。ここで、温度Ｔ
゜Ｃの酸素ガス雰囲気中での熱処理とは、半導体基板を
Ｔ゜Ｃに加熱した状態にて、酸素ガス雰囲気中で熱処理
することを意味する。以下の説明においても同様であ
る。尚、酸素ガス雰囲気中には不活性ガスが存在しても
よい。熱処理の時間は、８分乃至６０分とすることが望
ましい。ここで、上部電極の出発物質（即ち、酸素ガス
雰囲気中での熱処理を行う前の上部電極層）はＰｔ1-x
Ｒｕxから成る。ｘの値は、Ｘ線回折装置を用いて上部
電極のＸ線回折パターンを測定し、ＲｕのＸ線回折パタ
ーンピークの値とＰｔのＸ線回折パターンピークの値の
割合から求めることができる。尚、部分的に酸化された
Ｐｔ1-xＲｕxとは、Ｐｔ1-xＲｕx層の表層が酸化された
状態、Ｐｔ1-xＲｕxグレインの表面が酸化された状態等
を意味し、広くは、Ｐｔ1-xＲｕxが全て酸化された状態
ではないことを意味する。
長法として、スパッタ法又は電子ビーム蒸着法を挙げる
ことができる。上部電極層の熱処理温度Ｔ゜Ｃが５７５
゜Ｃ以下では、水素ガス雰囲気中での熱処理によって上
部電極層は大きな損傷を受ける虞がある。上部電極層の
熱処理温度Ｔ゜Ｃの上限は、熱処理時に半導体メモリセ
ルに損傷が生じない温度とすればよい。ここで、温度Ｔ
゜Ｃの酸素ガス雰囲気中での熱処理とは、半導体基板を
Ｔ゜Ｃに加熱した状態にて、酸素ガス雰囲気中で熱処理
することを意味する。以下の説明においても同様であ
る。尚、酸素ガス雰囲気中には不活性ガスが存在しても
よい。熱処理の時間は、８分乃至６０分とすることが望
ましい。ここで、上部電極の出発物質（即ち、酸素ガス
雰囲気中での熱処理を行う前の上部電極層）はＰｔ1-x
Ｒｕxから成る。ｘの値は、Ｘ線回折装置を用いて上部
電極のＸ線回折パターンを測定し、ＲｕのＸ線回折パタ
ーンピークの値とＰｔのＸ線回折パターンピークの値の
割合から求めることができる。尚、部分的に酸化された
Ｐｔ1-xＲｕxとは、Ｐｔ1-xＲｕx層の表層が酸化された
状態、Ｐｔ1-xＲｕxグレインの表面が酸化された状態等
を意味し、広くは、Ｐｔ1-xＲｕxが全て酸化された状態
ではないことを意味する。
【００１９】本発明におけるキャパシタ薄膜を構成する
強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料から成ることが好ましい。Ｂｉ系層状構造ペ
ロブスカイト型の強誘電体材料は、所謂不定比化合物に
属し、金属元素、アニオン（Ｏ等）元素の両サイトにお
ける組成ずれに対する寛容性がある。また、化学量論的
組成からやや外れたところで最適な電気的特性を示すこ
とも珍しくない。本発明におけるＢｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料から成ることが好ましい。Ｂｉ系層状構造ペ
ロブスカイト型の強誘電体材料は、所謂不定比化合物に
属し、金属元素、アニオン（Ｏ等）元素の両サイトにお
ける組成ずれに対する寛容性がある。また、化学量論的
組成からやや外れたところで最適な電気的特性を示すこ
とも珍しくない。本発明におけるＢｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
【００２０】あるいは又、本発明における強誘電体薄膜
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することができるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することができるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。
【００２１】あるいは又、強誘電体薄膜を構成する材料
として、ＰｂＴｉＯ3、ペロブスカイト型構造を有する
ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジル
コン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但
し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げ
ることができる。
として、ＰｂＴｉＯ3、ペロブスカイト型構造を有する
ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジル
コン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但
し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げ
ることができる。
【００２２】強誘電体薄膜は、例えば、溶液化学成長法
（ゾル−ゲル法やＭＯＤ法［MetalOrganic Deposition
法］）、化学的気相成長法（有機金属化学的気相成長法
を含む）、又は物理的気相成長法（レーザアブレーショ
ン法を含む蒸着法やスパッタ法）にて成膜することがで
きる。強誘電体薄膜のパターニングは、例えばＲＩＥ法
にて行うことができる。
（ゾル−ゲル法やＭＯＤ法［MetalOrganic Deposition
法］）、化学的気相成長法（有機金属化学的気相成長法
を含む）、又は物理的気相成長法（レーザアブレーショ
ン法を含む蒸着法やスパッタ法）にて成膜することがで
きる。強誘電体薄膜のパターニングは、例えばＲＩＥ法
にて行うことができる。
【００２３】本発明における下部電極を構成する材料と
して、例えば、Ｐｔ1-xＲｕxの部分的酸化物、Ｒｕ1-x
Ｏx（但し、０．１＜ｘ＜０．６４）、Ｒｕ、ＲｕＯ2、
Ｒｕ／ＲｕＯXやＲｕ／Ｒｕ2の積層構造、Ｉｒ、ＩｒＯ
2、Ｉｒ／ＩｒＯ2の積層構造、Ｐｔ、Ｐｄ、Ｐｔ／Ｔｉ
の積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａ
の積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐ
ｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げるこ
とができる。尚、積層構造においては、「／」の前に記
載された材料が上層（強誘電体薄膜側）を構成し、
「／」の後ろに記載された材料が下層を構成する。下部
電極の成膜は、例えばスパッタ法、反応性スパッタ法、
電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレー
ザアブレーション法といった成膜材料に適宜適した方法
にて行うことができる。また、下部電極を構成する材料
のパターニングは、例えばイオンミーリング法やＲＩＥ
法にて行うことができる。
して、例えば、Ｐｔ1-xＲｕxの部分的酸化物、Ｒｕ1-x
Ｏx（但し、０．１＜ｘ＜０．６４）、Ｒｕ、ＲｕＯ2、
Ｒｕ／ＲｕＯXやＲｕ／Ｒｕ2の積層構造、Ｉｒ、ＩｒＯ
2、Ｉｒ／ＩｒＯ2の積層構造、Ｐｔ、Ｐｄ、Ｐｔ／Ｔｉ
の積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａ
の積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐ
ｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げるこ
とができる。尚、積層構造においては、「／」の前に記
載された材料が上層（強誘電体薄膜側）を構成し、
「／」の後ろに記載された材料が下層を構成する。下部
電極の成膜は、例えばスパッタ法、反応性スパッタ法、
電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレー
ザアブレーション法といった成膜材料に適宜適した方法
にて行うことができる。また、下部電極を構成する材料
のパターニングは、例えばイオンミーリング法やＲＩＥ
法にて行うことができる。
【００２４】本発明においては、キャパシタ構造は、部
分的に酸化されたＰｔ1-xＲｕx（但し、０．１５≦ｘ＜
１．０）から成る上部電極から構成されているので、水
素ガスが強誘電体薄膜まで到達することを防止でき、水
素ガス雰囲気中での熱処理によっても上部電極に損傷が
発生し難い半導体メモリセルのキャパシタ構造を得るこ
とができる。尚、上部電極層をＲｕ単独で構成した場
合、かかる上部電極層を６２５゜Ｃを越える酸素ガス雰
囲気中で熱処理すると、ＲｕＯ4となって蒸発してしま
う。一方、本発明においては、上部電極にＰｔを導入す
ることによって、酸素ガス雰囲気中での熱処理温度の上
限に関する、Ｒｕの蒸発に起因した制限が無くなり、半
導体メモリセルのキャパシタ構造の作製工程におけるプ
ロセスマージンを増やすことができる。
分的に酸化されたＰｔ1-xＲｕx（但し、０．１５≦ｘ＜
１．０）から成る上部電極から構成されているので、水
素ガスが強誘電体薄膜まで到達することを防止でき、水
素ガス雰囲気中での熱処理によっても上部電極に損傷が
発生し難い半導体メモリセルのキャパシタ構造を得るこ
とができる。尚、上部電極層をＲｕ単独で構成した場
合、かかる上部電極層を６２５゜Ｃを越える酸素ガス雰
囲気中で熱処理すると、ＲｕＯ4となって蒸発してしま
う。一方、本発明においては、上部電極にＰｔを導入す
ることによって、酸素ガス雰囲気中での熱処理温度の上
限に関する、Ｒｕの蒸発に起因した制限が無くなり、半
導体メモリセルのキャパシタ構造の作製工程におけるプ
ロセスマージンを増やすことができる。
【００２５】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２６】（実施の形態１）実施の形態１において
は、Ｐｔ1-xＲｕx（但し、０≦ｘ＜１．０）から成る上
部電極層を形成し、Ｔ＝６００゜Ｃ及びＴ＝８００゜Ｃ
にて酸素ガス雰囲気中で１時間の熱処理を施し、部分的
に酸化されたＰｔ1-xＲｕxから成る上部電極を形成し
た。そして、ｘの値と、フォーミングガス中でのアニー
ル処理による上部電極の損傷発生状態との関係を調べ
た。
は、Ｐｔ1-xＲｕx（但し、０≦ｘ＜１．０）から成る上
部電極層を形成し、Ｔ＝６００゜Ｃ及びＴ＝８００゜Ｃ
にて酸素ガス雰囲気中で１時間の熱処理を施し、部分的
に酸化されたＰｔ1-xＲｕxから成る上部電極を形成し
た。そして、ｘの値と、フォーミングガス中でのアニー
ル処理による上部電極の損傷発生状態との関係を調べ
た。
【００２７】実施の形態１においては、シリコン半導体
基板の上にＳｉＯ2層を成膜し、その上にＴｉから成る
バッファ層をスパッタ法にて成膜した後、バッファ層上
にＰｔから成る下部電極層をスパッタ法にて成膜した。
次いで、下部電極層上に、上述の式（２）ＢｉXＳｒYＴ
ａ2Ｏdで表される強誘電体薄膜（膜厚：約０．２μｍ）
をゾル−ゲル法にて全面に形成した。尚、式（２）Ｂｉ
XＳｒYＴａ2Ｏdで表される強誘電体薄膜の成膜後、７８
５゜Ｃ×３０秒間のＲＴＡ（Rapid Thermal Annealin
g）処理を行い、次いで、８００゜Ｃ×１時間、酸素ガ
ス雰囲気中でポストベーキングを行い、式（２）ＢｉX
ＳｒYＴａ2Ｏdで表される薄膜の結晶化を促進した。そ
の後、強誘電体薄膜上にスパッタ法にてＰｔ1-xＲｕxか
ら成る上部電極層を成膜した。次いで、上部電極層、強
誘電体薄膜、下部電極層及びバッファ層をパターニング
した。Ｔｉから成るバッファ層、Ｐｔから成る下部電極
層、強誘電体薄膜、及びＰｔ1-xＲｕxから成る上部電極
層の成膜条件を以下の表２、表３及び表４のとおりと
し、ｘの値が異なる各種のサンプルを作製した。尚、Ｐ
ｔ1-xＲｕxのスパッタ法にて用いられるターゲットは、
Ｐｔ板の表面にＲｕを張り合わせたターゲットであり、
張り合わされたＲｕの面積を調整することによって、ｘ
の値を変化させることができる。具体的には、１ｃｍ2
のＲｕチップをＰｔ板に２〜１２個張り合わせた各種タ
ーゲットを作製してスパッタを行った。表中、「ターゲ
ットからの距離」は、ターゲットから半導体基板までの
距離を意味する。ここで、サンプルの上部電極は露出し
ている。
基板の上にＳｉＯ2層を成膜し、その上にＴｉから成る
バッファ層をスパッタ法にて成膜した後、バッファ層上
にＰｔから成る下部電極層をスパッタ法にて成膜した。
次いで、下部電極層上に、上述の式（２）ＢｉXＳｒYＴ
ａ2Ｏdで表される強誘電体薄膜（膜厚：約０．２μｍ）
をゾル−ゲル法にて全面に形成した。尚、式（２）Ｂｉ
XＳｒYＴａ2Ｏdで表される強誘電体薄膜の成膜後、７８
５゜Ｃ×３０秒間のＲＴＡ（Rapid Thermal Annealin
g）処理を行い、次いで、８００゜Ｃ×１時間、酸素ガ
ス雰囲気中でポストベーキングを行い、式（２）ＢｉX
ＳｒYＴａ2Ｏdで表される薄膜の結晶化を促進した。そ
の後、強誘電体薄膜上にスパッタ法にてＰｔ1-xＲｕxか
ら成る上部電極層を成膜した。次いで、上部電極層、強
誘電体薄膜、下部電極層及びバッファ層をパターニング
した。Ｔｉから成るバッファ層、Ｐｔから成る下部電極
層、強誘電体薄膜、及びＰｔ1-xＲｕxから成る上部電極
層の成膜条件を以下の表２、表３及び表４のとおりと
し、ｘの値が異なる各種のサンプルを作製した。尚、Ｐ
ｔ1-xＲｕxのスパッタ法にて用いられるターゲットは、
Ｐｔ板の表面にＲｕを張り合わせたターゲットであり、
張り合わされたＲｕの面積を調整することによって、ｘ
の値を変化させることができる。具体的には、１ｃｍ2
のＲｕチップをＰｔ板に２〜１２個張り合わせた各種タ
ーゲットを作製してスパッタを行った。表中、「ターゲ
ットからの距離」は、ターゲットから半導体基板までの
距離を意味する。ここで、サンプルの上部電極は露出し
ている。
【００２８】
【表２】Ｔｉから成るバッファ層の成膜条件 ターゲット ：Ｔｉ プロセスガス：Ａｒ＝４０sccm 圧力 ：０．２Ｐａ ＤＣパワー ：３８０〜４５０Ｗ ターゲットからの距離：約３０ｃｍ スパッタ速度：５〜１０ｎｍ／分 膜厚 ：約３０ｎｍ Ｐｔから成る下部電極層の成膜条件 ターゲット ：Ｐｔ プロセスガス：Ａｒ＝４０sccm 圧力 ：０．２Ｐａ ＤＣパワー ：１５０〜３００Ｗ ターゲットからの距離：約３０ｃｍ スパッタ速度：５〜１０ｎｍ／分 膜厚 ：約０．２μｍ
【００２９】
【表３】 ゾル−ゲル法による強誘電体薄膜の成膜 原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3 ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］ Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2 ［ビスマス・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）2］ Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分
【００３０】
【表４】Ｐｔ1-xＲｕxから成る上部電極層の成膜条件 ターゲット ：Ｐｔ／Ｒｕ プロセスガス：Ａｒ＝２０sccm 圧力 ：０．５〜１．３Ｐａ ＤＣパワー ：１５０〜２００Ｗ ターゲットからの距離：５〜１０ｍｍ スパッタ速度：１０〜２００ｎｍ／分 膜厚 ：約０．２μｍ
【００３１】こうして得られたｘの値が異なる各種のサ
ンプルの上部電極（パターニング後の上部電極層）に対
して、温度Ｔ＝６００゜ＣあるいはＴ＝８００゜Ｃの酸
素ガス雰囲気中（酸素ガス流量：８リットル／分）で１
時間、熱処理を施してキャパシタ構造を得た。次いで、
それぞれのキャパシタ構造サンプルに対して、Ｎ2ガス
／Ｈ2ガス（５体積％）から成るフォーミングガス中
で、４３０゜Ｃ×１時間のアニール処理を施した。そし
て、得られたキャパシタ構造サンプルの残留分極２Ｐr
の値を測定した。ｘの値と、フォーミングガス中でのア
ニール処理前後のキャパシタ構造サンプルにおける残留
分極２Ｐrの値との関係を、図１に示す。図１中、大き
な白丸及び小さな白丸は、それぞれ、Ｔ＝６００゜Ｃに
おけるフォーミングガス中でのアニール処理前及びアニ
ール処理後のキャパシタ構造サンプルの残留分極２Ｐr
の値を示す。また、大きな黒丸及び小さな黒丸は、それ
ぞれ、Ｔ＝８００゜Ｃにおけるフォーミングガス中での
アニール処理前及びアニール処理後のキャパシタ構造サ
ンプルの残留分極２Ｐrの値を示す。ｘ＝０．１５以上
では、フォーミングガス中でのアニール処理後のキャパ
シタ構造サンプルにおける残留分極２Ｐrの低下は少な
い。一方、上部電極をＰｔ1-xＲｕx（但し、ｘ＝０及び
０．０５）とした場合には、フォーミングガス中でのア
ニール処理後のキャパシタ構造サンプルに損傷が生じ、
残留分極２Ｐrの測定は不可能であった。尚、上部電極
をＲｕ単独で構成した場合（即ち、ｘ＝１の場合）、Ｔ
＝６００゜Ｃでは、フォーミングガス中でのアニール処
理後のキャパシタ構造サンプルにおける残留分極２Ｐr
の低下は少なく、上部電極に損傷も認められない。しか
しながら、かかる上部電極をＴ＝６２５゜Ｃを越える酸
素ガス雰囲気中で熱処理すると、ＲｕＯ4となって蒸発
してしまう。一方、実施の形態１においては、上部電極
にＰｔを導入することによって、酸素ガス雰囲気中での
熱処理温度の上限に関する、Ｒｕの蒸発に起因した制限
は無くなり、Ｔ＝８００゜Ｃにおいても、上部電極は十
分にその機能を果たしている。
ンプルの上部電極（パターニング後の上部電極層）に対
して、温度Ｔ＝６００゜ＣあるいはＴ＝８００゜Ｃの酸
素ガス雰囲気中（酸素ガス流量：８リットル／分）で１
時間、熱処理を施してキャパシタ構造を得た。次いで、
それぞれのキャパシタ構造サンプルに対して、Ｎ2ガス
／Ｈ2ガス（５体積％）から成るフォーミングガス中
で、４３０゜Ｃ×１時間のアニール処理を施した。そし
て、得られたキャパシタ構造サンプルの残留分極２Ｐr
の値を測定した。ｘの値と、フォーミングガス中でのア
ニール処理前後のキャパシタ構造サンプルにおける残留
分極２Ｐrの値との関係を、図１に示す。図１中、大き
な白丸及び小さな白丸は、それぞれ、Ｔ＝６００゜Ｃに
おけるフォーミングガス中でのアニール処理前及びアニ
ール処理後のキャパシタ構造サンプルの残留分極２Ｐr
の値を示す。また、大きな黒丸及び小さな黒丸は、それ
ぞれ、Ｔ＝８００゜Ｃにおけるフォーミングガス中での
アニール処理前及びアニール処理後のキャパシタ構造サ
ンプルの残留分極２Ｐrの値を示す。ｘ＝０．１５以上
では、フォーミングガス中でのアニール処理後のキャパ
シタ構造サンプルにおける残留分極２Ｐrの低下は少な
い。一方、上部電極をＰｔ1-xＲｕx（但し、ｘ＝０及び
０．０５）とした場合には、フォーミングガス中でのア
ニール処理後のキャパシタ構造サンプルに損傷が生じ、
残留分極２Ｐrの測定は不可能であった。尚、上部電極
をＲｕ単独で構成した場合（即ち、ｘ＝１の場合）、Ｔ
＝６００゜Ｃでは、フォーミングガス中でのアニール処
理後のキャパシタ構造サンプルにおける残留分極２Ｐr
の低下は少なく、上部電極に損傷も認められない。しか
しながら、かかる上部電極をＴ＝６２５゜Ｃを越える酸
素ガス雰囲気中で熱処理すると、ＲｕＯ4となって蒸発
してしまう。一方、実施の形態１においては、上部電極
にＰｔを導入することによって、酸素ガス雰囲気中での
熱処理温度の上限に関する、Ｒｕの蒸発に起因した制限
は無くなり、Ｔ＝８００゜Ｃにおいても、上部電極は十
分にその機能を果たしている。
【００３２】Ｐｔ1-xＲｕx（但し、ｘ＝０．２５）から
成る上部電極層を形成し、Ｔ＝６５０゜Ｃにて酸素ガス
雰囲気中で１時間の熱処理を施し、部分的に酸化された
Ｐｔ1-xＲｕx（但し、ｘ＝０．２５）から成る上部電極
を有するキャパシタ構造を作製した。そして、印加電圧
を６Ｖとして、フォーミングガス中でのアニール処理前
後におけるＰ−Ｅヒステリシスループを測定した。結果
を図２の（Ａ）及び以下の表５に示す。また、フォーミ
ングガス中でのアニール処理後の上部電極を顕微鏡観察
した結果を、図２の（Ａ）及び（Ｂ）に示す。図２の
（Ｂ）からも明らかなように、部分的に酸化されたＰｔ
1-xＲｕx（但し、ｘ＝０．２５）から成る上部電極の場
合、フォーミングガス中でのアニール処理後においても
上部電極に損傷は発生していない。
成る上部電極層を形成し、Ｔ＝６５０゜Ｃにて酸素ガス
雰囲気中で１時間の熱処理を施し、部分的に酸化された
Ｐｔ1-xＲｕx（但し、ｘ＝０．２５）から成る上部電極
を有するキャパシタ構造を作製した。そして、印加電圧
を６Ｖとして、フォーミングガス中でのアニール処理前
後におけるＰ−Ｅヒステリシスループを測定した。結果
を図２の（Ａ）及び以下の表５に示す。また、フォーミ
ングガス中でのアニール処理後の上部電極を顕微鏡観察
した結果を、図２の（Ａ）及び（Ｂ）に示す。図２の
（Ｂ）からも明らかなように、部分的に酸化されたＰｔ
1-xＲｕx（但し、ｘ＝０．２５）から成る上部電極の場
合、フォーミングガス中でのアニール処理後においても
上部電極に損傷は発生していない。
【００３３】
【表５】フォーミングガス中でのアニール処理前 ２Ｐr＝ １３．０６μＣ／ｃｍ2 Ｅc+ ＝ ４１．３７１ｋＶ／ｃｍ Ｅc- ＝−４４．６６ｋＶ／ｃｍ フォーミングガス中でのアニール処理後 ２Ｐr＝ １０．２３μＣ／ｃｍ2 Ｅc+ ＝ ３６．３９ｋＶ／ｃｍ Ｅc- ＝−４０．２０ｋＶ／ｃｍ
【００３４】（実施の形態２）実施の形態２において
は、Ｐｔ1-xＲｕx（但し、ｘ＝０．１５）から成る上部
電極層を形成し、各種の熱処理温度Ｔ゜Ｃにて酸素ガス
雰囲気中で１５分間の熱処理を施し、部分的に酸化され
たＰｔ1-xＲｕx（但し、ｘ＝０．１５）から成る上部電
極を形成した。そして、熱処理温度Ｔ゜Ｃと、フォーミ
ングガス中でのアニール処理後の上部電極の損傷発生状
態との関係を調べた。
は、Ｐｔ1-xＲｕx（但し、ｘ＝０．１５）から成る上部
電極層を形成し、各種の熱処理温度Ｔ゜Ｃにて酸素ガス
雰囲気中で１５分間の熱処理を施し、部分的に酸化され
たＰｔ1-xＲｕx（但し、ｘ＝０．１５）から成る上部電
極を形成した。そして、熱処理温度Ｔ゜Ｃと、フォーミ
ングガス中でのアニール処理後の上部電極の損傷発生状
態との関係を調べた。
【００３５】実施の形態２におけるキャパシタ構造は、
実施の形態１と実質的には同一である。即ち、バッファ
層、バッファ層上のＰｔから成る下部電極、下部電極上
の式（２）ＢｉXＳｒYＴａ2Ｏdで表される強誘電体薄膜
（膜厚：約０．２μｍ）から成るキャパシタ薄膜、部分
的に酸化されたＰｔ1-xＲｕx（但し、ｘ＝０．１５）か
ら成る上部電極から構成されている。バッファ層、下部
電極層、強誘電体薄膜の成膜条件は、実施の形態１と同
様とした。また、上部電極層の成膜条件も、実施の形態
１と同様とした。
実施の形態１と実質的には同一である。即ち、バッファ
層、バッファ層上のＰｔから成る下部電極、下部電極上
の式（２）ＢｉXＳｒYＴａ2Ｏdで表される強誘電体薄膜
（膜厚：約０．２μｍ）から成るキャパシタ薄膜、部分
的に酸化されたＰｔ1-xＲｕx（但し、ｘ＝０．１５）か
ら成る上部電極から構成されている。バッファ層、下部
電極層、強誘電体薄膜の成膜条件は、実施の形態１と同
様とした。また、上部電極層の成膜条件も、実施の形態
１と同様とした。
【００３６】こうして得られたｘ＝０．１５のキャパシ
タ構造サンプルの上部電極に対して、温度Ｔを５５０゜
Ｃ〜６５０゜Ｃとして、酸素ガス雰囲気中（酸素ガス流
量：８リットル／分）で１５分間、熱処理を施した。次
いで、それぞれのキャパシタ構造サンプルに対して、Ｎ
2ガス／Ｈ2ガス（５体積％）から成るフォーミングガス
中で、４３０゜Ｃ×１時間のアニール処理を施した。そ
して、得られたキャパシタ構造サンプルの上部電極に損
傷が発生しているかを顕微鏡観察した。熱処理温度Ｔの
値と、フォーミングガス中でのアニール処理後の上部電
極の損傷発生状態との関係を調べた結果を、図３に示す
グラフに纏めた。図３中、縦軸は、上部電極において損
傷が生じた領域の面積を上部電極の面積で除した値であ
る。図３からも明らかなように、熱処理温度Ｔの値が５
７５゜Ｃを越えると、フォーミングガス（水素ガス雰囲
気）中での上部電極の損傷が減少していることが判る。
タ構造サンプルの上部電極に対して、温度Ｔを５５０゜
Ｃ〜６５０゜Ｃとして、酸素ガス雰囲気中（酸素ガス流
量：８リットル／分）で１５分間、熱処理を施した。次
いで、それぞれのキャパシタ構造サンプルに対して、Ｎ
2ガス／Ｈ2ガス（５体積％）から成るフォーミングガス
中で、４３０゜Ｃ×１時間のアニール処理を施した。そ
して、得られたキャパシタ構造サンプルの上部電極に損
傷が発生しているかを顕微鏡観察した。熱処理温度Ｔの
値と、フォーミングガス中でのアニール処理後の上部電
極の損傷発生状態との関係を調べた結果を、図３に示す
グラフに纏めた。図３中、縦軸は、上部電極において損
傷が生じた領域の面積を上部電極の面積で除した値であ
る。図３からも明らかなように、熱処理温度Ｔの値が５
７５゜Ｃを越えると、フォーミングガス（水素ガス雰囲
気）中での上部電極の損傷が減少していることが判る。
【００３７】（実施の形態３）実施の形態３において
は、本発明の半導体メモリセルのキャパシタ構造及びそ
の作製方法に基づき、半導体メモリセルを作製した。
尚、実施の形態３における半導体メモリセルは、所謂プ
レーナ型ＦＥＲＡＭである。以下、図４〜図６を参照し
て、実施の形態３における半導体メモリセルのキャパシ
タ構造の作製方法を説明する。
は、本発明の半導体メモリセルのキャパシタ構造及びそ
の作製方法に基づき、半導体メモリセルを作製した。
尚、実施の形態３における半導体メモリセルは、所謂プ
レーナ型ＦＥＲＡＭである。以下、図４〜図６を参照し
て、実施の形態３における半導体メモリセルのキャパシ
タ構造の作製方法を説明する。
【００３８】［工程−３００］先ず、半導体メモリセル
における選択トランジスタ素子として機能するＭＯＳ型
トランジスタ素子を半導体基板１０に形成する。そのた
めに、例えばＬＯＣＯＳ構造を有する素子分離領域１１
を公知の方法に基づき形成する。尚、素子分離領域は、
トレンチ構造を有していてもよい。その後、半導体基板
１０の表面を例えばパイロジェニック法により酸化し、
ゲート酸化膜１２を形成する。次いで、不純物がドーピ
ングされた多結晶シリコン層をＣＶＤ法にて全面に成膜
した後、多結晶シリコン層をパターニングし、ゲート電
極１３を形成する。このゲート電極１３はワード線を兼
ねている。尚、ゲート電極１３をポリシリコン層から構
成する代わりに、ポリサイドや金属シリサイドから構成
することもできる。次に、半導体基板１０にイオン注入
を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ
法にてＳｉＯ2層を成膜した後、このＳｉＯ2層をエッチ
バックすることによって、ゲート電極１３の側面にゲー
トサイドウオール１４を形成する。次いで、半導体基板
１０にイオン注入を施した後、イオン注入された不純物
の活性化アニール処理を行うことによって、ソース・ド
レイン領域１５を形成する。
における選択トランジスタ素子として機能するＭＯＳ型
トランジスタ素子を半導体基板１０に形成する。そのた
めに、例えばＬＯＣＯＳ構造を有する素子分離領域１１
を公知の方法に基づき形成する。尚、素子分離領域は、
トレンチ構造を有していてもよい。その後、半導体基板
１０の表面を例えばパイロジェニック法により酸化し、
ゲート酸化膜１２を形成する。次いで、不純物がドーピ
ングされた多結晶シリコン層をＣＶＤ法にて全面に成膜
した後、多結晶シリコン層をパターニングし、ゲート電
極１３を形成する。このゲート電極１３はワード線を兼
ねている。尚、ゲート電極１３をポリシリコン層から構
成する代わりに、ポリサイドや金属シリサイドから構成
することもできる。次に、半導体基板１０にイオン注入
を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ
法にてＳｉＯ2層を成膜した後、このＳｉＯ2層をエッチ
バックすることによって、ゲート電極１３の側面にゲー
トサイドウオール１４を形成する。次いで、半導体基板
１０にイオン注入を施した後、イオン注入された不純物
の活性化アニール処理を行うことによって、ソース・ド
レイン領域１５を形成する。
【００３９】［工程−３１０］その後、全面に層間絶縁
層２０を成膜する。層間絶縁層２０は、例えば、下から
ＣＶＤ法にて成膜された厚さ０．１μｍのＰＳＧ層、Ｃ
ＶＤ法にて成膜された厚さ０．０１μｍのＳｉＮ層、Ｏ
3−ＴＥＯＳを用いたＣＶＤ法にて成膜された厚さ０．
３μｍのＢＰＳＧ層、Ｏ3−ＴＥＯＳを用いたＣＶＤ法
にて成膜された厚さ０．１μｍのＮＳＧ層の４層構成と
したが、このような構成に限定するものではない。尚、
第３層目のＢＰＳＧ層を成膜した後、Ｎ2ガス中で熱処
理を行い、平坦化処理を行うことが好ましい。尚、図に
おいては、この４層構成の層間絶縁層２０を１層で表し
た。
層２０を成膜する。層間絶縁層２０は、例えば、下から
ＣＶＤ法にて成膜された厚さ０．１μｍのＰＳＧ層、Ｃ
ＶＤ法にて成膜された厚さ０．０１μｍのＳｉＮ層、Ｏ
3−ＴＥＯＳを用いたＣＶＤ法にて成膜された厚さ０．
３μｍのＢＰＳＧ層、Ｏ3−ＴＥＯＳを用いたＣＶＤ法
にて成膜された厚さ０．１μｍのＮＳＧ層の４層構成と
したが、このような構成に限定するものではない。尚、
第３層目のＢＰＳＧ層を成膜した後、Ｎ2ガス中で熱処
理を行い、平坦化処理を行うことが好ましい。尚、図に
おいては、この４層構成の層間絶縁層２０を１層で表し
た。
【００４０】［工程−３２０］次に、層間絶縁層２０の
上にＴｉから成るバッファ層２１をスパッタ法にて成膜
する。バッファ層２１は、下部電極の層間絶縁層２０へ
の密着性向上、下部電極の結晶性向上、下部電極を構成
する材料の層間絶縁層２０への拡散防止、層間絶縁層２
０を構成する材料の下部電極への拡散防止を目的として
成膜する。次いで、バッファ層２１上にＰｔから成る下
部電極層２２Ａをスパッタ法にて成膜する。そして、下
部電極層２２Ａ上に、式（２）ＢｉXＳｒYＴａ2Ｏdで表
される強誘電体薄膜２３Ａをゾル−ゲル法にて全面に形
成する。尚、式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄
膜の成膜後、８００゜Ｃ×１時間、酸素ガス雰囲気中で
ポストベーキングを行い、式（２）ＢｉXＳｒYＴａ2Ｏd
で表される薄膜の結晶化を促進することが好ましい。Ｔ
ｉから成るバッファ層の成膜条件、Ｐｔから成る下部電
極層２２Ａの成膜条件、強誘電体薄膜の成膜条件は、表
２及び表３に示した条件と同様とすることができる。
上にＴｉから成るバッファ層２１をスパッタ法にて成膜
する。バッファ層２１は、下部電極の層間絶縁層２０へ
の密着性向上、下部電極の結晶性向上、下部電極を構成
する材料の層間絶縁層２０への拡散防止、層間絶縁層２
０を構成する材料の下部電極への拡散防止を目的として
成膜する。次いで、バッファ層２１上にＰｔから成る下
部電極層２２Ａをスパッタ法にて成膜する。そして、下
部電極層２２Ａ上に、式（２）ＢｉXＳｒYＴａ2Ｏdで表
される強誘電体薄膜２３Ａをゾル−ゲル法にて全面に形
成する。尚、式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄
膜の成膜後、８００゜Ｃ×１時間、酸素ガス雰囲気中で
ポストベーキングを行い、式（２）ＢｉXＳｒYＴａ2Ｏd
で表される薄膜の結晶化を促進することが好ましい。Ｔ
ｉから成るバッファ層の成膜条件、Ｐｔから成る下部電
極層２２Ａの成膜条件、強誘電体薄膜の成膜条件は、表
２及び表３に示した条件と同様とすることができる。
【００４１】［工程−３３０］その後、強誘電体薄膜２
３Ａ上にスパッタ法にてＰｔ1-xＲｕx層（但し、ｘ＝
０．２５）を、以下の表６に示す条件にて成膜する。Ｐ
ｔ1-xＲｕxから成る上部電極層２４Ａの成膜後、温度Ｔ
＝６５０゜Ｃにて酸素ガス雰囲気中（酸素ガス流量８リ
ットル／分）で６０分間の熱処理をＰｔ1-xＲｕxから成
る上部電極層２４Ａに対して行い、部分的に酸化された
Ｐｔ1-xＲｕx（但し、ｘ＝０．２５）から成る上部電極
層２４Ａを形成する。こうして、図４の（Ａ）に示す構
造を得ることができる。尚、ターゲットとしては、具体
的には、１ｃｍ2のＲｕチップをＰｔ板に６個張り合わ
せたものを用いた。
３Ａ上にスパッタ法にてＰｔ1-xＲｕx層（但し、ｘ＝
０．２５）を、以下の表６に示す条件にて成膜する。Ｐ
ｔ1-xＲｕxから成る上部電極層２４Ａの成膜後、温度Ｔ
＝６５０゜Ｃにて酸素ガス雰囲気中（酸素ガス流量８リ
ットル／分）で６０分間の熱処理をＰｔ1-xＲｕxから成
る上部電極層２４Ａに対して行い、部分的に酸化された
Ｐｔ1-xＲｕx（但し、ｘ＝０．２５）から成る上部電極
層２４Ａを形成する。こうして、図４の（Ａ）に示す構
造を得ることができる。尚、ターゲットとしては、具体
的には、１ｃｍ2のＲｕチップをＰｔ板に６個張り合わ
せたものを用いた。
【００４２】
【表６】 Ｐｔ1-xＲｕx層（但し、ｘ＝０．２５）層の成膜条件 ターゲット ：Ｐｔ／Ｒｕ プロセスガス：Ａｒ＝２０sccm 圧力 ：０．８Ｐａ パワー ：１５０〜２００Ｗ ターゲットからの距離：５〜１０ｍｍ スパッタ速度：５〜１０ｎｍ／分 膜厚 ：１０〜２００ｎｍ
【００４３】［工程−３４０］その後、上部電極層２４
Ａ、強誘電体薄膜２３Ａ、下部電極層２２Ａ及びバッフ
ァ層２１をＲＩＥ法にてパターニングし、下部電極２
２、キャパシタ薄膜２３及び上部電極２４から構成され
たキャパシタ構造を形成する（図４の（Ｂ）参照）。
尚、上部電極層等をパターニングした後に、上部電極２
４を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、５７５＜
Ｔ）で熱処理してもよい。
Ａ、強誘電体薄膜２３Ａ、下部電極層２２Ａ及びバッフ
ァ層２１をＲＩＥ法にてパターニングし、下部電極２
２、キャパシタ薄膜２３及び上部電極２４から構成され
たキャパシタ構造を形成する（図４の（Ｂ）参照）。
尚、上部電極層等をパターニングした後に、上部電極２
４を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、５７５＜
Ｔ）で熱処理してもよい。
【００４４】［工程−３５０］次に、全面に絶縁層２５
を成膜する（図５の（Ａ）参照）。絶縁層２５は、下か
ら、ＴＥＯＳを用いたプラズマＣＶＤ法にて成膜された
厚さ０．１μｍのＳｉＯ2層、Ｏ3−ＴＥＯＳを用いたＣ
ＶＤ法にて成膜された厚さ０．３μｍのＳＮＧ層、ＴＥ
ＯＳを用いたプラズマＣＶＤ法にて成膜された厚さ０．
２μｍのＳｉＯ2層の３層構成としたが、このような構
成に限定するものではない。尚、第１層目及び第３層目
のＳｉＯ2層をＣＶＤ法にて形成する際の成膜雰囲気は
水素ガス雰囲気であり、半導体基板は約４００゜Ｃに加
熱される。ここで、図においては、絶縁層２５を１層で
表した。
を成膜する（図５の（Ａ）参照）。絶縁層２５は、下か
ら、ＴＥＯＳを用いたプラズマＣＶＤ法にて成膜された
厚さ０．１μｍのＳｉＯ2層、Ｏ3−ＴＥＯＳを用いたＣ
ＶＤ法にて成膜された厚さ０．３μｍのＳＮＧ層、ＴＥ
ＯＳを用いたプラズマＣＶＤ法にて成膜された厚さ０．
２μｍのＳｉＯ2層の３層構成としたが、このような構
成に限定するものではない。尚、第１層目及び第３層目
のＳｉＯ2層をＣＶＤ法にて形成する際の成膜雰囲気は
水素ガス雰囲気であり、半導体基板は約４００゜Ｃに加
熱される。ここで、図においては、絶縁層２５を１層で
表した。
【００４５】［工程−３６０］その後、ソース・ドレイ
ン領域１５の上方の絶縁層２５及び層間絶縁層２０に開
口部２６をＲＩＥ法にて形成した後、Ｎ2ガス雰囲気で
アニール処理を行う。
ン領域１５の上方の絶縁層２５及び層間絶縁層２０に開
口部２６をＲＩＥ法にて形成した後、Ｎ2ガス雰囲気で
アニール処理を行う。
【００４６】［工程−３７０］次いで、Ｎ2ガス／Ｈ2ガ
ス（５体積％）から成るフォーミングガス中で、４００
〜４５０゜Ｃ×０．５〜１時間のアニール処理を行う
（図５の（Ｂ）参照）。
ス（５体積％）から成るフォーミングガス中で、４００
〜４５０゜Ｃ×０．５〜１時間のアニール処理を行う
（図５の（Ｂ）参照）。
【００４７】［工程−３８０］次に、キャパシタ構造か
ら延在した下部電極２２の上方の絶縁層２５の部分、及
び上部電極２４の上方の絶縁層２５の部分のそれぞれに
開口部２７を形成した後（図６の（Ａ）参照）、開口部
２６，２７内を含む絶縁層２５上に、例えば、Ｔｉ層、
ＴｉＮ層、アルミニウム系合金層、Ｔｉ層、ＴｉＮ層、
Ｔｉ層をスパッタ法にて順次成膜し、その後、これらの
各層をパターニングする。これによって、一方のソース
・ドレイン領域１５は、配線２９及びコンタクトプラグ
２６Ａを介して下部電極２２と電気的に接続される。ま
た、絶縁層２５上に形成されたプレート線２８と上部電
極２４とが接続される。更には、他方のソース・ドレイ
ン領域１５と接続されたビット線３０が形成される。こ
うして、図６の（Ｂ）に示す半導体メモリセルを作製す
ることができる。尚、図においては、プレート線２８、
配線２９、ビット線３０等を１層で表した。最後に、全
面にプラズマＣＶＤ法にてＳｉＮから成るパッシベーシ
ョン膜を成膜する。このパッシベーション膜の成膜雰囲
気における水素ガスの濃度は１５〜３０体積％であり、
半導体基板は２８０〜３５０゜Ｃに加熱される。
ら延在した下部電極２２の上方の絶縁層２５の部分、及
び上部電極２４の上方の絶縁層２５の部分のそれぞれに
開口部２７を形成した後（図６の（Ａ）参照）、開口部
２６，２７内を含む絶縁層２５上に、例えば、Ｔｉ層、
ＴｉＮ層、アルミニウム系合金層、Ｔｉ層、ＴｉＮ層、
Ｔｉ層をスパッタ法にて順次成膜し、その後、これらの
各層をパターニングする。これによって、一方のソース
・ドレイン領域１５は、配線２９及びコンタクトプラグ
２６Ａを介して下部電極２２と電気的に接続される。ま
た、絶縁層２５上に形成されたプレート線２８と上部電
極２４とが接続される。更には、他方のソース・ドレイ
ン領域１５と接続されたビット線３０が形成される。こ
うして、図６の（Ｂ）に示す半導体メモリセルを作製す
ることができる。尚、図においては、プレート線２８、
配線２９、ビット線３０等を１層で表した。最後に、全
面にプラズマＣＶＤ法にてＳｉＮから成るパッシベーシ
ョン膜を成膜する。このパッシベーション膜の成膜雰囲
気における水素ガスの濃度は１５〜３０体積％であり、
半導体基板は２８０〜３５０゜Ｃに加熱される。
【００４８】（実施の形態４）実施の形態４において
は、所謂プレーナ−スタック型ＦＥＲＡＭを、本発明の
半導体メモリセルのキャパシタ構造及びその作製方法に
基づき作製した。以下、図７〜図８を参照して、実施の
形態４における半導体メモリセルのキャパシタ構造の作
製方法を説明する。
は、所謂プレーナ−スタック型ＦＥＲＡＭを、本発明の
半導体メモリセルのキャパシタ構造及びその作製方法に
基づき作製した。以下、図７〜図８を参照して、実施の
形態４における半導体メモリセルのキャパシタ構造の作
製方法を説明する。
【００４９】［工程−４００］先ず、実施の形態３の
［工程−３００］と同様に、半導体基板１０にＭＯＳ型
トランジスタを作製する。
［工程−３００］と同様に、半導体基板１０にＭＯＳ型
トランジスタを作製する。
【００５０】［工程−４１０］次いで、ＳｉＯ2から成
る第１の層間絶縁層をＣＶＤ法にて形成した後、他方の
ソース・ドレイン領域１５の上方の第１の層間絶縁層に
開口部１６をＲＩＥ法にて形成する。そして、かかる開
口部１６内を含む第１の層間絶縁層上に不純物がドーピ
ングされた多結晶シリコン層をＣＶＤ法にて成膜する。
次に、第１の層間絶縁層上の多結晶シリコン層をパター
ニングすることによって、ビット線１７を形成する。そ
の後、ＢＰＳＧから成る第２の層間絶縁層をＣＶＤ法に
て全面に形成する。尚、ＢＰＳＧから成る第２の層間絶
縁層の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×
２０分間、第２の層間絶縁層をリフローさせることが好
ましい。更には、必要に応じて、例えば化学的機械的研
磨法（ＣＭＰ法）にて第２の層間絶縁層の頂面を化学的
及び機械的に研磨し、第２の層間絶縁層を平坦化するこ
とが望ましい。尚、第１の層間絶縁層と第２の層間絶縁
層を纏めて、以下、単に層間絶縁層２０と呼ぶ。
る第１の層間絶縁層をＣＶＤ法にて形成した後、他方の
ソース・ドレイン領域１５の上方の第１の層間絶縁層に
開口部１６をＲＩＥ法にて形成する。そして、かかる開
口部１６内を含む第１の層間絶縁層上に不純物がドーピ
ングされた多結晶シリコン層をＣＶＤ法にて成膜する。
次に、第１の層間絶縁層上の多結晶シリコン層をパター
ニングすることによって、ビット線１７を形成する。そ
の後、ＢＰＳＧから成る第２の層間絶縁層をＣＶＤ法に
て全面に形成する。尚、ＢＰＳＧから成る第２の層間絶
縁層の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×
２０分間、第２の層間絶縁層をリフローさせることが好
ましい。更には、必要に応じて、例えば化学的機械的研
磨法（ＣＭＰ法）にて第２の層間絶縁層の頂面を化学的
及び機械的に研磨し、第２の層間絶縁層を平坦化するこ
とが望ましい。尚、第１の層間絶縁層と第２の層間絶縁
層を纏めて、以下、単に層間絶縁層２０と呼ぶ。
【００５１】次に、一方のソース・ドレイン領域１５の
上方の層間絶縁層２０に開口部１８をＲＩＥ法にて形成
した後、かかる開口部１８内を、不純物をドーピングし
た多結晶シリコンで埋め込み、接続孔（コンタクトプラ
グ）１９を完成させる。こうして、図７の（Ａ）に模式
的な一部断面図を示す構造を得ることができる。尚、図
においては、第１の層間絶縁層と第２の層間絶縁層を纏
めて、層間絶縁層２０で表した。また、ビット線１７は
第１の層間絶縁層上を、図の左右方向に接続孔１９と接
触しないように延びているが、かかるビット線の図示は
省略した。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
上方の層間絶縁層２０に開口部１８をＲＩＥ法にて形成
した後、かかる開口部１８内を、不純物をドーピングし
た多結晶シリコンで埋め込み、接続孔（コンタクトプラ
グ）１９を完成させる。こうして、図７の（Ａ）に模式
的な一部断面図を示す構造を得ることができる。尚、図
においては、第１の層間絶縁層と第２の層間絶縁層を纏
めて、層間絶縁層２０で表した。また、ビット線１７は
第１の層間絶縁層上を、図の左右方向に接続孔１９と接
触しないように延びているが、かかるビット線の図示は
省略した。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００５２】尚、接続孔（コンタクトプラグ）１９は、
層間絶縁層２０に形成された開口部１８内に、例えば、
タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、Ｔｉ
ＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサ
イドから成る金属配線材料を埋め込むことによって形成
することもできる。接続孔の頂面は層間絶縁層２０の表
面と略同じ平面に存在していてもよいし、接続孔の頂部
が層間絶縁層２０の表面に延在していてもよい。タング
ステンにて開口部１８を埋め込み、接続孔１９を形成す
る条件を、以下の表７に例示する。尚、タングステンに
て開口部１８を埋め込む前に、Ｔｉ層及びＴｉＮ層を順
に例えばマグネトロンスパッタ法にて開口部１８内を含
む層間絶縁層２０の上に成膜する。尚、Ｔｉ層及びＴｉ
Ｎ層を形成する理由は、オーミックな低コンタクト抵抗
を得ること、ブランケットタングステンＣＶＤ法におけ
る半導体基板１０の損傷発生の防止、タングステンの密
着性向上のためである。
層間絶縁層２０に形成された開口部１８内に、例えば、
タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、Ｔｉ
ＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサ
イドから成る金属配線材料を埋め込むことによって形成
することもできる。接続孔の頂面は層間絶縁層２０の表
面と略同じ平面に存在していてもよいし、接続孔の頂部
が層間絶縁層２０の表面に延在していてもよい。タング
ステンにて開口部１８を埋め込み、接続孔１９を形成す
る条件を、以下の表７に例示する。尚、タングステンに
て開口部１８を埋め込む前に、Ｔｉ層及びＴｉＮ層を順
に例えばマグネトロンスパッタ法にて開口部１８内を含
む層間絶縁層２０の上に成膜する。尚、Ｔｉ層及びＴｉ
Ｎ層を形成する理由は、オーミックな低コンタクト抵抗
を得ること、ブランケットタングステンＣＶＤ法におけ
る半導体基板１０の損傷発生の防止、タングステンの密
着性向上のためである。
【００５３】
【表７】Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ成膜条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００５４】［工程−４２０］次に、層間絶縁層２０上
に、実施の形態３の［工程−３２０］と同様にして、層
間絶縁層２０上にＴｉから成るバッファ層２１をスパッ
タ法にて成膜した後、Ｐｔから成る下部電極層をスパッ
タ法にて成膜する。Ｔｉから成るバッファ層２１の成膜
条件及びＰｔから成る下部電極層の成膜条件は、表２に
示した条件と同様とすることができる。次いで、下部電
極層及びバッファ層２１をパターニングし、下部電極２
２を形成する（図７の（Ｂ）参照）。
に、実施の形態３の［工程−３２０］と同様にして、層
間絶縁層２０上にＴｉから成るバッファ層２１をスパッ
タ法にて成膜した後、Ｐｔから成る下部電極層をスパッ
タ法にて成膜する。Ｔｉから成るバッファ層２１の成膜
条件及びＰｔから成る下部電極層の成膜条件は、表２に
示した条件と同様とすることができる。次いで、下部電
極層及びバッファ層２１をパターニングし、下部電極２
２を形成する（図７の（Ｂ）参照）。
【００５５】［工程−４３０］その後、下部電極２２上
を含む全面に、式（２）ＢｉXＳｒYＴａ2Ｏdで表される
強誘電体薄膜を、表３に例示した条件のゾル−ゲル法に
て全面に形成する。尚、式（２）ＢｉXＳｒYＴａ2Ｏdで
表される薄膜の成膜後、８００゜Ｃ×１時間、酸素ガス
雰囲気中でポストベーキングを行い、式（２）ＢｉXＳ
ｒYＴａ2Ｏdで表される薄膜の結晶化を促進することが
好ましい。
を含む全面に、式（２）ＢｉXＳｒYＴａ2Ｏdで表される
強誘電体薄膜を、表３に例示した条件のゾル−ゲル法に
て全面に形成する。尚、式（２）ＢｉXＳｒYＴａ2Ｏdで
表される薄膜の成膜後、８００゜Ｃ×１時間、酸素ガス
雰囲気中でポストベーキングを行い、式（２）ＢｉXＳ
ｒYＴａ2Ｏdで表される薄膜の結晶化を促進することが
好ましい。
【００５６】［工程−４４０］その後、強誘電体薄膜上
にスパッタ法にてＰｔ1-xＲｕx（但し、ｘ＝０．２５）
から成る上部電極層を、上述の表６に示した条件にて成
膜する。次に、Ｐｔ1-xＲｕxから成る上部電極層に対し
て、酸素ガス雰囲気中で、Ｔ＝６５０゜Ｃ、６０分間の
熱処理を施す。その後、上部電極層及び強誘電体薄膜を
パターニングして、下部電極２２上に、強誘電体薄膜か
ら成るキャパシタ薄膜２３、及びその上に上部電極２４
を形成する。尚、上部電極層及び強誘電体薄膜をパター
ニングした後に、上部電極を温度Ｔ゜Ｃの酸素ガス雰囲
気中（但し、５７５＜Ｔ）で熱処理してもよい。
にスパッタ法にてＰｔ1-xＲｕx（但し、ｘ＝０．２５）
から成る上部電極層を、上述の表６に示した条件にて成
膜する。次に、Ｐｔ1-xＲｕxから成る上部電極層に対し
て、酸素ガス雰囲気中で、Ｔ＝６５０゜Ｃ、６０分間の
熱処理を施す。その後、上部電極層及び強誘電体薄膜を
パターニングして、下部電極２２上に、強誘電体薄膜か
ら成るキャパシタ薄膜２３、及びその上に上部電極２４
を形成する。尚、上部電極層及び強誘電体薄膜をパター
ニングした後に、上部電極を温度Ｔ゜Ｃの酸素ガス雰囲
気中（但し、５７５＜Ｔ）で熱処理してもよい。
【００５７】［工程−４５０］その後、全面に絶縁層２
５を堆積させ、上部電極２４の上方のかかる絶縁層２５
に開口部２７をＲＩＥ法にて形成する。そして、開口部
２７内を含む絶縁層２５上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２８を形成する。こうして、図８に模式的な一部断面
図を示した構造を得ることができる。
５を堆積させ、上部電極２４の上方のかかる絶縁層２５
に開口部２７をＲＩＥ法にて形成する。そして、開口部
２７内を含む絶縁層２５上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２８を形成する。こうして、図８に模式的な一部断面
図を示した構造を得ることができる。
【００５８】実施の形態４と同様の方法で、スタック型
ＦＥＲＡＭの一種であるペデステル型ＦＥＲＡＭを作製
することもできる。図９に模式的な一部断面図を示すペ
デステル型ＦＥＲＡＭにおいては、下部電極２２は柱状
であり、強誘電体薄膜は下部電極２２の表面を被覆して
いる構造を有する。このような構造にすることで、キャ
パシタ薄膜２３の有効面積を拡大させることができる。
ＦＥＲＡＭの一種であるペデステル型ＦＥＲＡＭを作製
することもできる。図９に模式的な一部断面図を示すペ
デステル型ＦＥＲＡＭにおいては、下部電極２２は柱状
であり、強誘電体薄膜は下部電極２２の表面を被覆して
いる構造を有する。このような構造にすることで、キャ
パシタ薄膜２３の有効面積を拡大させることができる。
【００５９】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。層間絶縁層２０や絶縁層２５を構成する材料は例示
であり、適宜、公知の絶縁材料、例えば、ＢＰＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ
から構成することができる。
き説明したが、本発明はこれらに限定されるものではな
い。層間絶縁層２０や絶縁層２５を構成する材料は例示
であり、適宜、公知の絶縁材料、例えば、ＢＰＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ
から構成することができる。
【００６０】部分的に酸化されたＰｔ1-xＲｕx（但し、
０．１５≦ｘ＜１．０）から成るから成る上部電極とキ
ャパシタ薄膜との間には、上部電極の一部を構成する金
属層あるいは金属酸化物層が形成されていてもよい。
０．１５≦ｘ＜１．０）から成るから成る上部電極とキ
ャパシタ薄膜との間には、上部電極の一部を構成する金
属層あるいは金属酸化物層が形成されていてもよい。
【００６１】Ｐｔ1-xＲｕxから成る上部電極層の成膜
を、電子ビーム（５００Ｗ）をＰｔ／Ｒｕ合金チップに
照射することによる電子ビーム蒸着法（蒸着レート：例
えば５０ｎｍ／分）にて行うこともできる。
を、電子ビーム（５００Ｗ）をＰｔ／Ｒｕ合金チップに
照射することによる電子ビーム蒸着法（蒸着レート：例
えば５０ｎｍ／分）にて行うこともできる。
【００６２】式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄
膜を、以下の表８に例示する条件のＭＯＣＶＤ法やパル
スレーザアブレーション法にて成膜することもできる。
尚、表８中、「ｔｈｄ」は、テトラメチルヘプタンジオ
ンの略である。パルスレーザアブレーション法にて成膜
した場合には、式（２）ＢｉXＳｒYＴａ2Ｏdで表される
薄膜の成膜後、８００゜Ｃ×１時間、酸素雰囲気中でポ
ストベーキングを行うことが好ましい。
膜を、以下の表８に例示する条件のＭＯＣＶＤ法やパル
スレーザアブレーション法にて成膜することもできる。
尚、表８中、「ｔｈｄ」は、テトラメチルヘプタンジオ
ンの略である。パルスレーザアブレーション法にて成膜
した場合には、式（２）ＢｉXＳｒYＴａ2Ｏdで表される
薄膜の成膜後、８００゜Ｃ×１時間、酸素雰囲気中でポ
ストベーキングを行うことが好ましい。
【００６３】
【表８】ＭＯＣＶＤ法による成膜 成膜温度 ：５００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ3 成膜速度 ：１０〜２０ｎｍ／分 パルスレーザアブレーション法による成膜 ターゲット：ＢｉXＳｒYＴａ2Ｏｄ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００６４】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表９に例示する。あるいは又、ＰＺＴやＰＬ
ＺＴを、反応性スパッタ法、電子ビーム蒸着法、又はＭ
ＯＣＶＤ法にて形成することもできる。
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表９に例示する。あるいは又、ＰＺＴやＰＬ
ＺＴを、反応性スパッタ法、電子ビーム蒸着法、又はＭ
ＯＣＶＤ法にて形成することもできる。
【００６５】
【表９】 ターゲット ：ＰＺＴあるいはＰＺＬＴ プロセスガス：Ａｒ／Ｏ２＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ
【００６６】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の成膜条件を以下の表１０に例示する。
アブレーション法にて形成することもできる。この場合
の成膜条件を以下の表１０に例示する。
【００６７】
【表１０】 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００６８】白金から成る下部電極層をＲＦマグネトロ
ンスパッタ法によって成膜することもできる。かかる成
膜条件を以下の表１１に例示する。
ンスパッタ法によって成膜することもできる。かかる成
膜条件を以下の表１１に例示する。
【００６９】
【表１１】 ターゲット ：Ｐｔ プロセスガス：Ａｒ／Ｏ2＝９０／１０sccm 圧力 ：０．７Ｐａ アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｎｍ／分
【００７０】あるいは又、下部電極を、例えばＬＳＣＯ
から構成することもできる。この場合のパルスレーザア
ブレーション法による成膜条件を以下の表１２に例示す
る。
から構成することもできる。この場合のパルスレーザア
ブレーション法による成膜条件を以下の表１２に例示す
る。
【００７１】
【表１２】 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００７２】バッファ層を、チタンから構成する代わり
に、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）とし、パルス
レーザアブレージョン法（パルスレーザ堆積法）、ＭＯ
ＣＶＤ法、又はスパッタ法にて成膜することもできる。
パルスレーザアブレージョン法による成膜条件を、以下
の表１３に例示する。あるいは又、バッファ層を、Ｔｉ
Ｎ、ＴｉＮ／Ｔｉ、ＴａＮから構成することもできる。
に、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）とし、パルス
レーザアブレージョン法（パルスレーザ堆積法）、ＭＯ
ＣＶＤ法、又はスパッタ法にて成膜することもできる。
パルスレーザアブレージョン法による成膜条件を、以下
の表１３に例示する。あるいは又、バッファ層を、Ｔｉ
Ｎ、ＴｉＮ／Ｔｉ、ＴａＮから構成することもできる。
【００７３】
【表１３】 ターゲット：チタン酸ビスマス ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５
ｎ秒、３Ｈｚ） 成膜温度 ：６００〜７７０゜Ｃ 酸素濃度 ：７〜２７Ｐ 成膜温度 ：０．０５〜０．１ｎｍ／分
ｎ秒、３Ｈｚ） 成膜温度 ：６００〜７７０゜Ｃ 酸素濃度 ：７〜２７Ｐ 成膜温度 ：０．０５〜０．１ｎｍ／分
【００７４】本発明の半導体メモリセルのキャパシタ構
造及びその作製方法を、強誘電体薄膜を用いた不揮発性
メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに
適用することもできる。この場合には、強誘電体薄膜の
分極のみを利用する。即ち、外部電界による最大（飽
和）分極Ｐmaxと外部電界が０の場合の残留分極Ｐrとの
差（Ｐmax−Ｐr）が、電源電圧に対して一定の関係（ほ
ぼ比例関係）を有する特性を利用する。強誘電体薄膜の
分極状態は、常に飽和分極（Ｐmax）と残留分極（Ｐr）
の間にあり、反転しない。データはリフレッシュによっ
て保持される。
造及びその作製方法を、強誘電体薄膜を用いた不揮発性
メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに
適用することもできる。この場合には、強誘電体薄膜の
分極のみを利用する。即ち、外部電界による最大（飽
和）分極Ｐmaxと外部電界が０の場合の残留分極Ｐrとの
差（Ｐmax−Ｐr）が、電源電圧に対して一定の関係（ほ
ぼ比例関係）を有する特性を利用する。強誘電体薄膜の
分極状態は、常に飽和分極（Ｐmax）と残留分極（Ｐr）
の間にあり、反転しない。データはリフレッシュによっ
て保持される。
【００７５】
【発明の効果】本発明においては、部分的に酸化された
Ｐｔ1-xＲｕx（但し、０．１５≦ｘ＜１．０）から上部
電極を構成することにより、フォーミングガス中でのア
ニール処理やＣＶＤ成膜雰囲気といった水素ガス雰囲気
中での熱処理によっても、上部電極に損傷が発生し難い
半導体メモリセルのキャパシタ構造を得ることができ
る。また、水素ガス雰囲気中での熱処理前後における強
誘電体薄膜のＰ−Ｅヒステリシスループの変化を抑制す
ることができ、キャパシタ構造の特性の安定化を図るこ
とができる。更には、本発明の半導体メモリセルのキャ
パシタ構造の作製方法においては、従来のキャパシタ構
造の作製方法に対して追加する工程が無い。しかも、酸
素ガス雰囲気中での熱処理温度Ｔの上限に関する、Ｒｕ
の蒸発に起因した制限が無くなり、半導体メモリセルの
キャパシタ構造の作製工程におけるプロセスマージンを
増やすことができる。
Ｐｔ1-xＲｕx（但し、０．１５≦ｘ＜１．０）から上部
電極を構成することにより、フォーミングガス中でのア
ニール処理やＣＶＤ成膜雰囲気といった水素ガス雰囲気
中での熱処理によっても、上部電極に損傷が発生し難い
半導体メモリセルのキャパシタ構造を得ることができ
る。また、水素ガス雰囲気中での熱処理前後における強
誘電体薄膜のＰ−Ｅヒステリシスループの変化を抑制す
ることができ、キャパシタ構造の特性の安定化を図るこ
とができる。更には、本発明の半導体メモリセルのキャ
パシタ構造の作製方法においては、従来のキャパシタ構
造の作製方法に対して追加する工程が無い。しかも、酸
素ガス雰囲気中での熱処理温度Ｔの上限に関する、Ｒｕ
の蒸発に起因した制限が無くなり、半導体メモリセルの
キャパシタ構造の作製工程におけるプロセスマージンを
増やすことができる。
【図１】発明の実施の形態１において、ｘの値と、フォ
ーミングガス中でのアニール処理前後における残留分極
２Ｐrとの関係を調べた結果を示すグラフである。
ーミングガス中でのアニール処理前後における残留分極
２Ｐrとの関係を調べた結果を示すグラフである。
【図２】発明の実施の形態１において得られたキャパシ
タ構造におけるＰ−Ｅヒステリシスループの測定結果を
示すグラフ、及び、フォーミングガス中でのアニール処
理後の上部電極の顕微鏡観察結果である。
タ構造におけるＰ−Ｅヒステリシスループの測定結果を
示すグラフ、及び、フォーミングガス中でのアニール処
理後の上部電極の顕微鏡観察結果である。
【図３】発明の実施の形態２において、熱処理温度を種
々変化させて、酸素ガス雰囲気中で熱処理を行った後の
上部電極の損傷割合を測定した結果を示すグラフであ
る。
々変化させて、酸素ガス雰囲気中で熱処理を行った後の
上部電極の損傷割合を測定した結果を示すグラフであ
る。
【図４】発明の実施の形態３における半導体メモリセル
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。
【図５】図４に引き続き、発明の実施の形態３における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図６】図５に引き続き、発明の実施の形態３における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図７】発明の実施の形態４における半導体メモリセル
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。
【図８】図７に引き続き、発明の実施の形態４における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図９】ペデステル型半導体メモリセルの模式的な一部
断面図である。
断面図である。
【図１０】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
【図１１】従来の半導体メモリセルの製造プロセスの概
要を説明するための半導体基板等の模式的な一部断面図
である。
要を説明するための半導体基板等の模式的な一部断面図
である。
【図１２】図１１に引き続き、従来の半導体メモリセル
の製造プロセスの概要を説明するための半導体基板等の
模式的な一部断面図である。
の製造プロセスの概要を説明するための半導体基板等の
模式的な一部断面図である。
【図１３】フォーミングガス中での４３０゜Ｃ×１時間
のアニール処理前後における、白金から成る上部電極の
表面を顕微鏡観察した結果を示す図である。
のアニール処理前後における、白金から成る上部電極の
表面を顕微鏡観察した結果を示す図である。
【図１４】上部電極が白金から成るキャパシタ構造にお
いて、フォーミングガス中での４３０゜Ｃ×１時間のア
ニール処理前後における強誘電体薄膜のＰ−Ｅヒステリ
シスループの変化の状態を示すグラフである。
いて、フォーミングガス中での４３０゜Ｃ×１時間のア
ニール処理前後における強誘電体薄膜のＰ−Ｅヒステリ
シスループの変化の状態を示すグラフである。
１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２６，２７・・・開口部、１７，３
０・・・ビット線、１９，２６Ａ・・・接続孔（コンタ
クトプラグ）、２０・・・層間絶縁層、２１・・・バッ
ファ層、２２・・・下部電極、２３・・・キャパシタ薄
膜、２４・・・上部電極、２５・・・絶縁層、２８・・
・プレート線、２９・・・配線
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２６，２７・・・開口部、１７，３
０・・・ビット線、１９，２６Ａ・・・接続孔（コンタ
クトプラグ）、２０・・・層間絶縁層、２１・・・バッ
ファ層、２２・・・下部電極、２３・・・キャパシタ薄
膜、２４・・・上部電極、２５・・・絶縁層、２８・・
・プレート線、２９・・・配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792
Claims (8)
- 【請求項１】下部電極と、該下部電極上に形成された強
誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄
膜上に形成された上部電極とから構成され、該上部電極
は、部分的に酸化されたＰｔ1-xＲｕx（但し、０．１５
≦ｘ＜１．０）から成ることを特徴とする半導体メモリ
セルのキャパシタ構造。 - 【請求項２】強誘電体薄膜は、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から成ることを特徴とする請求
項１に記載の半導体メモリセルのキャパシタ構造。 - 【請求項３】強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることを特徴とする請
求項１に記載の半導体メモリセルのキャパシタ構造。 - 【請求項４】強誘電体薄膜は、Ｐｂ（Ｚｒ1-y，Ｔｉy）
Ｏ3（但し、０＜ｙ＜１）から成ることを特徴とする請
求項１に記載の半導体メモリセルのキャパシタ構造。 - 【請求項５】下部電極と、該下部電極上に形成された強
誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄
膜上に形成された上部電極層から成る上部電極とから構
成された半導体メモリセルのキャパシタ構造の作製方法
であって、Ｐｔ1-xＲｕx（但し、０．１５≦ｘ＜１．
０）から成る上部電極層を物理的気相成長法にて強誘電
体薄膜上に成膜した後、該上部電極層を温度Ｔ゜Ｃの酸
素ガス雰囲気中（但し、５７５＜Ｔ）で熱処理し、部分
的に酸化されたＰｔ1-xＲｕx（但し、０．１５≦ｘ＜
１．０）から成る上部電極層を形成することを特徴とす
る半導体メモリセルのキャパシタ構造の作製方法。 - 【請求項６】強誘電体薄膜は、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から成ることを特徴とする請求
項５に記載の半導体メモリセルのキャパシタ構造の作製
方法。 - 【請求項７】強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることを特徴とする請
求項５に記載の半導体メモリセルのキャパシタ構造の作
製方法。 - 【請求項８】強誘電体薄膜は、Ｐｂ（Ｚｒ1-y，Ｔｉy）
Ｏ3（但し、０＜ｙ＜１）から成ることを特徴とする請
求項５に記載の半導体メモリセルのキャパシタ構造の作
製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003059A JPH10200072A (ja) | 1997-01-10 | 1997-01-10 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003059A JPH10200072A (ja) | 1997-01-10 | 1997-01-10 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200072A true JPH10200072A (ja) | 1998-07-31 |
Family
ID=11546762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9003059A Pending JPH10200072A (ja) | 1997-01-10 | 1997-01-10 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524872A (ja) * | 1998-09-03 | 2002-08-06 | マイクロン テクノロジー，インコーポレイティド | 拡散バリアー層及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287968A (ja) * | 1990-12-11 | 1992-10-13 | Seiko Epson Corp | 集積回路装置およびその製造方法 |
| JPH08330538A (ja) * | 1995-06-05 | 1996-12-13 | Sony Corp | 半導体メモリ |
| JPH09507342A (ja) * | 1994-10-04 | 1997-07-22 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 酸素障壁が設けられた下部電極を有する強誘電体メモリ素子を具えた半導体デバイス |
-
1997
- 1997-01-10 JP JP9003059A patent/JPH10200072A/ja active Pending
Patent Citations (3)
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| JPH08330538A (ja) * | 1995-06-05 | 1996-12-13 | Sony Corp | 半導体メモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524872A (ja) * | 1998-09-03 | 2002-08-06 | マイクロン テクノロジー，インコーポレイティド | 拡散バリアー層及びその製造方法 |
| JP2012134508A (ja) * | 1998-09-03 | 2012-07-12 | Mosaid Technologies Inc | 拡散バリアー層及びその製造方法 |
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