JP3251912B2 - 強誘電体キャパシタの形成方法 - Google Patents
強誘電体キャパシタの形成方法Info
- Publication number
- JP3251912B2 JP3251912B2 JP37770798A JP37770798A JP3251912B2 JP 3251912 B2 JP3251912 B2 JP 3251912B2 JP 37770798 A JP37770798 A JP 37770798A JP 37770798 A JP37770798 A JP 37770798A JP 3251912 B2 JP3251912 B2 JP 3251912B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film
- sbt
- forming
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 title claims description 19
- 239000010408 film Substances 0.000 claims description 58
- 239000010409 thin film Substances 0.000 claims description 52
- 238000009792 diffusion process Methods 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 19
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 229910015902 Bi 2 O 3 Inorganic materials 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 12
- 229910052697 platinum Inorganic materials 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は半導体メモリ素子関
し、特にＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒ
ＡＭ）のキャパシタ誘電膜で使われる強誘電体薄膜の破
壊を防止できる拡散障壁膜を有する半導体素子の強誘電
体キャパシタ形成方法に関するものである。
し、特にＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒ
ＡＭ）のキャパシタ誘電膜で使われる強誘電体薄膜の破
壊を防止できる拡散障壁膜を有する半導体素子の強誘電
体キャパシタ形成方法に関するものである。
【０００２】
【従来の技術】公知の通り、ＦｅＲＡＭはトランジスタ
ー、ビットライン、強誘電体薄膜を有する強誘電体キャ
パシタを含むものの、このような強誘電体キャパシタで
の強誘電体薄膜は形成にしたがってその特性が大きく変
わるだけでなく、後続工程または熱処理条件によっても
大きく影響を受けるので、強誘電体薄膜の特性を保護す
るための拡散障壁膜の形成は必須である。
ー、ビットライン、強誘電体薄膜を有する強誘電体キャ
パシタを含むものの、このような強誘電体キャパシタで
の強誘電体薄膜は形成にしたがってその特性が大きく変
わるだけでなく、後続工程または熱処理条件によっても
大きく影響を受けるので、強誘電体薄膜の特性を保護す
るための拡散障壁膜の形成は必須である。
【０００３】以下、図１を参照して従来技術によって形
成されたＦｅＲＡＭの形成方法及びその問題点を説明す
る。
成されたＦｅＲＡＭの形成方法及びその問題点を説明す
る。
【０００４】まず、所定工程が完了されたシリコン基板
（１１）とコンタクトされる下部電極として白金膜（１
２）、強誘電体薄膜（１３）を順に形成した後パタニー
ングし、その上部に拡散障壁膜としてＴｉＯ2 （１６）
を積層した後に選択蝕刻し、強誘電体薄膜（１３）をオ
ープンさせるパターンを形成する。露出された強誘電体
薄膜（１３）にコンタクトされる上部電極（１４）を形
成してＦｅＲＡＭを完成する。
（１１）とコンタクトされる下部電極として白金膜（１
２）、強誘電体薄膜（１３）を順に形成した後パタニー
ングし、その上部に拡散障壁膜としてＴｉＯ2 （１６）
を積層した後に選択蝕刻し、強誘電体薄膜（１３）をオ
ープンさせるパターンを形成する。露出された強誘電体
薄膜（１３）にコンタクトされる上部電極（１４）を形
成してＦｅＲＡＭを完成する。
【０００５】ＰＺＴ強誘電体薄膜を使用する場合ＴｉＯ
2 （１６）は、ＰＺＴ内のＰｂＯなどの成分がそとに拡
散されることを抑制して形成変化を最小化することでＰ
ＺＴ薄膜の破壊を防止できる。しかし、ＳＢＴ強誘電体
薄膜の拡散障壁膜で使用することには多少無理である。
2 （１６）は、ＰＺＴ内のＰｂＯなどの成分がそとに拡
散されることを抑制して形成変化を最小化することでＰ
ＺＴ薄膜の破壊を防止できる。しかし、ＳＢＴ強誘電体
薄膜の拡散障壁膜で使用することには多少無理である。
【０００６】すなわち、ＳＢＴ強誘電体薄膜の酸素は、
ＴｉＯ2 との結合エネルギーが相対的に大きいため、熱
処理工程によってアクティブになればＴｉＯ2 の方に拡
散されてＳＢＴ強誘電体薄膜のペローブスカイト（ｐｅ
ｒｏｖｓｋｉｔｅ）構造を変形させることで不安定な
（ｎｏｎ−ｓｔｏｉｃｈｉｏｍｅｔｒｙ）状態となる。
また、Ｔｉ原子の半径が小さいためにＴｉが単一元素と
して存在する場合、Ｔｉは強誘電体薄膜の内部に侵入し
て強誘電体薄膜の欠陥を引き起こして電気的な特性を悪
化させることと共に薄膜を破壊させる。
ＴｉＯ2 との結合エネルギーが相対的に大きいため、熱
処理工程によってアクティブになればＴｉＯ2 の方に拡
散されてＳＢＴ強誘電体薄膜のペローブスカイト（ｐｅ
ｒｏｖｓｋｉｔｅ）構造を変形させることで不安定な
（ｎｏｎ−ｓｔｏｉｃｈｉｏｍｅｔｒｙ）状態となる。
また、Ｔｉ原子の半径が小さいためにＴｉが単一元素と
して存在する場合、Ｔｉは強誘電体薄膜の内部に侵入し
て強誘電体薄膜の欠陥を引き起こして電気的な特性を悪
化させることと共に薄膜を破壊させる。
【０００７】このように、従来の技術を用いてＳＢＴ強
誘電体薄膜の優秀な拡散障壁膜を形成することには困難
があり、したがって現在とは異なる方法の強誘電体キャ
パシタの拡散障壁膜の形成方法の開発が必要になった。
誘電体薄膜の優秀な拡散障壁膜を形成することには困難
があり、したがって現在とは異なる方法の強誘電体キャ
パシタの拡散障壁膜の形成方法の開発が必要になった。
【０００８】
【発明が解決しようとする課題】上記のような諸般の要
求事項により案出された本発明は、強誘電体キャパシタ
の形成時、強誘電体薄膜の成分がそとに拡散され強誘電
体薄膜が破壊される現象を防止できる拡散障壁膜を持つ
半導体素子の強誘電体キャパシタの形成方法を提供する
ことをその目的とする。
求事項により案出された本発明は、強誘電体キャパシタ
の形成時、強誘電体薄膜の成分がそとに拡散され強誘電
体薄膜が破壊される現象を防止できる拡散障壁膜を持つ
半導体素子の強誘電体キャパシタの形成方法を提供する
ことをその目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体素子の強誘電体キャパシタ形成方法
は、基板とコンタクトする下部電極を形成する段階と、
上記下部電極の上部にＳＢＴ強誘電体薄膜を形成する段
階と、上記ＳＢＴ強誘電体薄膜から外部へ拡散される不
純物を防止する拡散障壁膜としてＳＢＴ薄膜を形成する
段階と、上記ＳＢＴ薄膜を選択蝕刻して上記ＳＢＴ強誘
電体薄膜をオープンさせる段階と、上記オープンされた
ＳＢＴ強誘電体薄膜とコンタクトする上部電極を形成す
る段階とを含んでなる。
に本発明の半導体素子の強誘電体キャパシタ形成方法
は、基板とコンタクトする下部電極を形成する段階と、
上記下部電極の上部にＳＢＴ強誘電体薄膜を形成する段
階と、上記ＳＢＴ強誘電体薄膜から外部へ拡散される不
純物を防止する拡散障壁膜としてＳＢＴ薄膜を形成する
段階と、上記ＳＢＴ薄膜を選択蝕刻して上記ＳＢＴ強誘
電体薄膜をオープンさせる段階と、上記オープンされた
ＳＢＴ強誘電体薄膜とコンタクトする上部電極を形成す
る段階とを含んでなる。
【００１０】そして、基板とコンタクトする下部電極を
形成する段階と、上記下部電極の上部にＳＢＴ強誘電体
薄膜を形成する段階と、上記ＳＢＴ強誘電体薄膜から外
部へ拡散される不純物を防止する拡散障壁膜としてＢｉ
2 Ｏ3 薄膜を形成する段階と、上記Ｂｉ2 Ｏ3 薄膜を選
択蝕刻して上記ＳＢＴ強誘電体薄膜をオープンさせる段
階と、上記オープンされたＳＢＴ強誘電体薄膜とコンタ
クトする上部電極を形成する段階とを含んでなる。
形成する段階と、上記下部電極の上部にＳＢＴ強誘電体
薄膜を形成する段階と、上記ＳＢＴ強誘電体薄膜から外
部へ拡散される不純物を防止する拡散障壁膜としてＢｉ
2 Ｏ3 薄膜を形成する段階と、上記Ｂｉ2 Ｏ3 薄膜を選
択蝕刻して上記ＳＢＴ強誘電体薄膜をオープンさせる段
階と、上記オープンされたＳＢＴ強誘電体薄膜とコンタ
クトする上部電極を形成する段階とを含んでなる。
【００１１】
【発明の実施の形態】以下、添付した図面を参照して本
発明を詳細に説明する。
発明を詳細に説明する。
【００１２】図２ないし図５は本発明の一実施例に係る
強誘電体キャパシタ拡散障壁膜の形成方法を示す工程断
面図である。
強誘電体キャパシタ拡散障壁膜の形成方法を示す工程断
面図である。
【００１３】まず、図２に示すように、シリコン基板
（２０）の上部にフィールド酸化膜（２１）を形成して
素子形成領域とフィールド領域を分離する。そして、素
子形成領域にゲート酸化膜（２２）、ポリシリコン膜
（２３）、ソースまたはドレーン領域（図示せず）を含
むトランジスターを形成した後、これを絶縁させる第１
絶縁膜（例えば第１ＩＰＯ（ｉｎｔｅｒ ｐｏｌｙ ｏ
ｘｉｄｅ）膜（２４））を形成した後、第１ＩＰＯ膜
（２４）を選択蝕刻してコンタクトホールを形成した
後、このようなコンタクトホールに埋込されて上記トラ
ンジスターのソースまたはドレーン領域とコンタクトさ
れるビットライン（２５）を形成する。そして、第２Ｉ
ＰＯ膜（２６）を形成した後、第２ＩＰＯ膜（２６）、
第１ＩＰＯ膜（２４）を順に蝕刻して電荷貯蔵電極用コ
ンタクトホールを形成する。そして、このようなコンタ
クトホールに埋込されるポリシリコン膜（２７）を形成
する。
（２０）の上部にフィールド酸化膜（２１）を形成して
素子形成領域とフィールド領域を分離する。そして、素
子形成領域にゲート酸化膜（２２）、ポリシリコン膜
（２３）、ソースまたはドレーン領域（図示せず）を含
むトランジスターを形成した後、これを絶縁させる第１
絶縁膜（例えば第１ＩＰＯ（ｉｎｔｅｒ ｐｏｌｙ ｏ
ｘｉｄｅ）膜（２４））を形成した後、第１ＩＰＯ膜
（２４）を選択蝕刻してコンタクトホールを形成した
後、このようなコンタクトホールに埋込されて上記トラ
ンジスターのソースまたはドレーン領域とコンタクトさ
れるビットライン（２５）を形成する。そして、第２Ｉ
ＰＯ膜（２６）を形成した後、第２ＩＰＯ膜（２６）、
第１ＩＰＯ膜（２４）を順に蝕刻して電荷貯蔵電極用コ
ンタクトホールを形成する。そして、このようなコンタ
クトホールに埋込されるポリシリコン膜（２７）を形成
する。
【００１４】次いで、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅ
ｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程を実施し
てコンタクトホールにだけポリシリコン膜（２７）を残
留させて平坦化する。次いで、上記ポリシリコン膜（２
７）と直接コンタクトするＴｉ膜（２８）、ＴｉＮ膜
（２９）を障壁金属膜で形成した後、第１白金電極（３
０）、ＳＢＴ強誘電体薄膜（３１）を順に積層し、フォ
トマスク工程後ＳＢＴ強誘電体薄膜（３１）、第１白金
電極（３０）、ＴｉＮ膜（２９）、Ｔｉ膜（２８）を順
に蝕刻する。
ｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程を実施し
てコンタクトホールにだけポリシリコン膜（２７）を残
留させて平坦化する。次いで、上記ポリシリコン膜（２
７）と直接コンタクトするＴｉ膜（２８）、ＴｉＮ膜
（２９）を障壁金属膜で形成した後、第１白金電極（３
０）、ＳＢＴ強誘電体薄膜（３１）を順に積層し、フォ
トマスク工程後ＳＢＴ強誘電体薄膜（３１）、第１白金
電極（３０）、ＴｉＮ膜（２９）、Ｔｉ膜（２８）を順
に蝕刻する。
【００１５】次に、図３に示した通り、全体構造の上部
にスパターリング方法、ＬＳＭＣＤ（ｌｉｑｕｉｄ ｓ
ｏｕｒｃｅ ｍｉｓｔ ｃｈｅｍｉｃａｌ ｄｅｐｏｓ
ｉｔｉｏｎ）方法で拡散障壁膜をＳＢＴ膜（３２）で形
成する。ここでＳＢＴ膜（３２）は５００Åないし１、
０００Åの厚さで形成して、場合にしたがって、Ｂｉ2
Ｏ3 に代替できる。
にスパターリング方法、ＬＳＭＣＤ（ｌｉｑｕｉｄ ｓ
ｏｕｒｃｅ ｍｉｓｔ ｃｈｅｍｉｃａｌ ｄｅｐｏｓ
ｉｔｉｏｎ）方法で拡散障壁膜をＳＢＴ膜（３２）で形
成する。ここでＳＢＴ膜（３２）は５００Åないし１、
０００Åの厚さで形成して、場合にしたがって、Ｂｉ2
Ｏ3 に代替できる。
【００１６】ここでＳＢＴ膜（３２）またはＢｉ2 Ｏ3
はＳＢＴ強誘電体薄膜のような成分であるので後続工程
によりＢｉなどがそとに拡散されることを防止できるた
め、結果的に形成及び構造を変化させず強誘電特性を変
化させない。すなわち、拡散障壁膜の表面でＢｉの外拡
散がおきても、これは拡散障壁膜の表面近くまで外拡散
が発生するようになるので、拡散障壁膜により囲まれた
ＳＢＴ強誘電体薄膜の外拡散を抑制できることである。
はＳＢＴ強誘電体薄膜のような成分であるので後続工程
によりＢｉなどがそとに拡散されることを防止できるた
め、結果的に形成及び構造を変化させず強誘電特性を変
化させない。すなわち、拡散障壁膜の表面でＢｉの外拡
散がおきても、これは拡散障壁膜の表面近くまで外拡散
が発生するようになるので、拡散障壁膜により囲まれた
ＳＢＴ強誘電体薄膜の外拡散を抑制できることである。
【００１７】次に、図４に示した通り、ＳＢＴ膜（３
２）の上部にＴｉＯ2 （３３）膜を形成する。ここでＴ
ｉＯ2 （３３）膜はＳＢＴ膜（３２）より不純物侵入防
止特性がよりもっと優秀であるために形成されたもの
で、ＴｉＯ2 （３３）膜はＴｉＮ膜に代替できる。
２）の上部にＴｉＯ2 （３３）膜を形成する。ここでＴ
ｉＯ2 （３３）膜はＳＢＴ膜（３２）より不純物侵入防
止特性がよりもっと優秀であるために形成されたもの
で、ＴｉＯ2 （３３）膜はＴｉＮ膜に代替できる。
【００１８】参考に、本発明の目的を達成するためにＴ
ｉＯ2 （３３）膜が形成されなくてもＳＢＴ膜（３２）
の形成するだけでも拡散障壁膜の役割は充分することに
留意するべきである。
ｉＯ2 （３３）膜が形成されなくてもＳＢＴ膜（３２）
の形成するだけでも拡散障壁膜の役割は充分することに
留意するべきである。
【００１９】終りに、図５に示した通り、ＴｉＯ2 （３
３）膜、ＳＢＴ膜（３２）を順に蝕刻して上記強誘電体
薄膜（３１）を露出させ、第２白金電極（３４）を形成
してＦｅＲＡＭを完成する。
３）膜、ＳＢＴ膜（３２）を順に蝕刻して上記強誘電体
薄膜（３１）を露出させ、第２白金電極（３４）を形成
してＦｅＲＡＭを完成する。
【００２０】以上に説明した本発明は前述した実施例及
び添付図面により限定されることがなく、本発明の技術
的思想を逸脱しない範囲内で色々な置換、変形及び変更
が可能であることは本発明が属する技術分野で通常の知
識を持った者にとっては明白であろう。
び添付図面により限定されることがなく、本発明の技術
的思想を逸脱しない範囲内で色々な置換、変形及び変更
が可能であることは本発明が属する技術分野で通常の知
識を持った者にとっては明白であろう。
【００２１】
【発明の効果】上記のような本発明は、ＳＢＴ強誘電体
キャパシタの拡散障壁膜としてＳＢＴ自体またはＢｉ2
Ｏ3 を使用することによって、後続進行される高温熱処
理工程による強誘電体薄膜の破壊現象を減らすことがで
きるので結果的に素子の動作の疲労度を減らして工程上
のマージン向上及び素子の信頼性を向上する。
キャパシタの拡散障壁膜としてＳＢＴ自体またはＢｉ2
Ｏ3 を使用することによって、後続進行される高温熱処
理工程による強誘電体薄膜の破壊現象を減らすことがで
きるので結果的に素子の動作の疲労度を減らして工程上
のマージン向上及び素子の信頼性を向上する。
【図１】従来技術によって形成されたＦｅＲＡＭのキャ
パシタ断面図である。
パシタ断面図である。
【図２】本発明の一実施例に係るＦｅＲＡＭの強誘電体
キャパシタの形成方法を示す工程断面図である。
キャパシタの形成方法を示す工程断面図である。
【図３】本発明の一実施例に係るＦｅＲＡＭの強誘電体
キャパシタの形成方法を示す工程断面図である。
キャパシタの形成方法を示す工程断面図である。
【図４】本発明の一実施例に係るＦｅＲＡＭの強誘電体
キャパシタの形成方法を示す工程断面図である。
キャパシタの形成方法を示す工程断面図である。
【図５】本発明の一実施例に係るＦｅＲＡＭの強誘電体
キャパシタの形成方法を示す工程断面図である。
キャパシタの形成方法を示す工程断面図である。
２０ シリコン基板 ２１ フィールド酸化膜 ２２ ゲート酸化膜 ２３ ポリシリコン膜 ２４ 第１ＩＰＯ膜 ２５ ビットライン ２６ 第２ＩＰＯ膜 ２７ プラグポリシリコン膜 ２８ Ｔｉ膜 ２９ ＴｉＮ膜 ３０ 第１白金電極 ３１ ＳＢＴ強誘電体薄膜 ３２ ＳＢＴ膜 ３３ ＴｉＯ2 ３４ 第２白金電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−22294（ＪＰ，Ａ) 特開 平５−190797（ＪＰ，Ａ) 特開 平８−97369（ＪＰ，Ａ) 特開 平10−294433（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 27/10 444
Claims (6)
- 【請求項１】 基板とコンタクトされる下部電極を形成
する段階と、 上記下部電極の上部にＳＢＴ強誘電体薄膜を形成する段
階と、 上記ＳＢＴ強誘電体薄膜から外部へ拡散される不純物を
防止する拡散障壁膜としてＳＢＴ薄膜を形成する段階
と、 上記ＳＢＴ薄膜を選択蝕刻して上記ＳＢＴ強誘電体薄膜
をオープンさせる段階と、 上記オープンされたＳＢＴ強誘電体薄膜とコンタクトす
る上部電極を形成する段階とを含んでなることを特徴と
する半導体素子の強誘電体キャパシタ形成方法。 - 【請求項２】 上記ＳＢＴ薄膜の上部にＴｉＯまたはＴ
ｉＯ2 膜をさらに含むことを特徴とする請求項１記載の
半導体素子の強誘電体キャパシタ形成方法。 - 【請求項３】 上記ＳＢＴ薄膜は５００Åないし１００
０Åの厚さであることを特徴とする請求項２記載の半導
体素子の強誘電体キャパシタ形成方法。 - 【請求項４】 基板とコンタクトする下部電極を形成す
る段階と、 上記下部電極の上部にＳＢＴ強誘電体薄膜を形成する段
階と、 上記ＳＢＴ強誘電体薄膜から外部へ拡散される不純物を
防止する拡散障壁膜としてＢｉ2 Ｏ3 薄膜を形成する段
階と、 上記Ｂｉ2 Ｏ3 薄膜を選択蝕刻して上記ＳＢＴ強誘電体
薄膜をオープンさせる段階と、 上記オープンされたＳＢＴ強誘電体薄膜とコンタクトす
る上部電極を形成する段階とを含んでなる半導体素子の
強誘電体キャパシタ形成方法。 - 【請求項５】 上記Ｂｉ2 Ｏ3 薄膜の上部にＴｉＯまた
はＴｉＯ2 膜をさらに含むことを特徴とする請求項４記
載の半導体素子の強誘電体キャパシタ形成方法。 - 【請求項６】 上記Ｂｉ2 Ｏ3 薄膜は５００Åないし１
０００Åの厚さであることを特徴とする請求項４記載の
半導体素子の強誘電体キャパシタ形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997-77974 | 1997-12-30 | ||
| KR1019970077974A KR100436056B1 (ko) | 1997-12-30 | 1997-12-30 | 강유전체 커패시터의 확산장벽막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274406A JPH11274406A (ja) | 1999-10-08 |
| JP3251912B2 true JP3251912B2 (ja) | 2002-01-28 |
Family
ID=19529717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37770798A Expired - Fee Related JP3251912B2 (ja) | 1997-12-30 | 1998-12-29 | 強誘電体キャパシタの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6184927B1 (ja) |
| JP (1) | JP3251912B2 (ja) |
| KR (1) | KR100436056B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000026967A (ko) * | 1998-10-24 | 2000-05-15 | 김영환 | 반도체 장치의 커패시터 및 그 형성 방법 |
| US6541806B2 (en) * | 1999-01-14 | 2003-04-01 | Symetrix Corporation | Ferroelectric device with capping layer and method of making same |
| US6342711B1 (en) * | 1999-03-08 | 2002-01-29 | Advanced Technology Materials, Inc. | Confinement of E-fields in high density ferroelectric memory device structures |
| TW425696B (en) * | 1999-09-10 | 2001-03-11 | Samsung Electronics Co Ltd | Semiconductor memory device having capacitor encapsulated with multiple layers and method of manfacturing the same |
| KR20010061172A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 제조 방법 |
| KR100362179B1 (ko) * | 1999-12-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법 |
| US6284594B1 (en) * | 2000-05-30 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Formation of an interpoly capacitor structure using a chemical mechanical polishing procedure |
| KR20010109610A (ko) * | 2000-05-31 | 2001-12-12 | 박종섭 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| JP4025829B2 (ja) | 2000-09-18 | 2007-12-26 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR100428652B1 (ko) | 2001-03-28 | 2004-04-29 | 주식회사 하이닉스반도체 | 인접 셀간에 셀 플레이트를 공유하는 강유전체 메모리 소자 |
| US6734477B2 (en) * | 2001-08-08 | 2004-05-11 | Agilent Technologies, Inc. | Fabricating an embedded ferroelectric memory cell |
| US6773929B2 (en) | 2001-09-14 | 2004-08-10 | Hynix Semiconductor Inc. | Ferroelectric memory device and method for manufacturing the same |
| KR100561839B1 (ko) * | 2001-11-10 | 2006-03-16 | 삼성전자주식회사 | 강유전체 커패시터 및 그 제조방법 |
| JP4308485B2 (ja) * | 2002-07-08 | 2009-08-05 | パナソニック株式会社 | 容量素子の製造方法 |
| JP2005101213A (ja) * | 2003-09-24 | 2005-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| US7105400B2 (en) * | 2003-09-30 | 2006-09-12 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
| US8093698B2 (en) * | 2006-12-05 | 2012-01-10 | Spansion Llc | Gettering/stop layer for prevention of reduction of insulating oxide in metal-insulator-metal device |
| KR101128902B1 (ko) * | 2010-07-07 | 2012-03-27 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조 방법 |
| US10861862B1 (en) * | 2019-06-24 | 2020-12-08 | Wuxi Petabyte Technologies Co, Ltd. | Ferroelectric memory devices |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04344384A (ja) | 1991-05-21 | 1992-11-30 | Ube Ind Ltd | 強誘電体情報記憶素子 |
| JPH04360507A (ja) | 1991-06-07 | 1992-12-14 | Ube Ind Ltd | 薄膜コンデンサー |
| JP3374216B2 (ja) | 1991-10-26 | 2003-02-04 | ローム株式会社 | 強誘電体層を有する半導体素子 |
| JP3442097B2 (ja) | 1992-11-19 | 2003-09-02 | ローム株式会社 | 強誘電体薄膜および強誘電体半導体装置 |
| US5793600A (en) | 1994-05-16 | 1998-08-11 | Texas Instruments Incorporated | Method for forming high dielectric capacitor electrode structure and semiconductor memory devices |
| US5554564A (en) | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
| JP3279453B2 (ja) | 1995-03-20 | 2002-04-30 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ |
| JP3113173B2 (ja) * | 1995-06-05 | 2000-11-27 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
| JP3188179B2 (ja) * | 1995-09-26 | 2001-07-16 | シャープ株式会社 | 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法 |
| JPH09116123A (ja) * | 1995-10-20 | 1997-05-02 | Sony Corp | 強誘電体不揮発性半導体記憶装置 |
| KR970054183A (ko) * | 1995-12-26 | 1997-07-31 | 김광호 | 에프 램(fram) 셀의 제조방법 |
| US5760433A (en) * | 1996-05-31 | 1998-06-02 | Hughes Electronics | In situ reactive layers for protection of ferroelectric integrated circuits |
| US5790366A (en) * | 1996-12-06 | 1998-08-04 | Sharp Kabushiki Kaisha | High temperature electrode-barriers for ferroelectric and other capacitor structures |
| US6011284A (en) * | 1996-12-26 | 2000-01-04 | Sony Corporation | Electronic material, its manufacturing method, dielectric capacitor, nonvolatile memory and semiconductor device |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| US6115281A (en) * | 1997-06-09 | 2000-09-05 | Telcordia Technologies, Inc. | Methods and structures to cure the effects of hydrogen annealing on ferroelectric capacitors |
| US5976928A (en) * | 1997-11-20 | 1999-11-02 | Advanced Technology Materials, Inc. | Chemical mechanical polishing of FeRAM capacitors |
| US6048740A (en) * | 1998-11-05 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Ferroelectric nonvolatile transistor and method of making same |
-
1997
- 1997-12-30 KR KR1019970077974A patent/KR100436056B1/ko not_active IP Right Cessation
-
1998
- 1998-12-29 JP JP37770798A patent/JP3251912B2/ja not_active Expired - Fee Related
- 1998-12-30 US US09/223,470 patent/US6184927B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100436056B1 (ko) | 2004-12-17 |
| US6184927B1 (en) | 2001-02-06 |
| KR19990057895A (ko) | 1999-07-15 |
| JPH11274406A (ja) | 1999-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3251912B2 (ja) | 強誘電体キャパシタの形成方法 | |
| KR100309077B1 (ko) | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 | |
| US6376325B1 (en) | Method for fabricating a ferroelectric device | |
| JPH1154713A (ja) | 半導体メモリ素子 | |
| JP2000216350A (ja) | 強誘電体記憶素子の製造方法 | |
| JP2000150825A (ja) | 半導体装置及びその製造方法 | |
| JPH11297942A (ja) | 強誘電体メモリ装置およびその製造方法 | |
| KR20010061333A (ko) | 반도체 소자의 강유전체 캐패시터 형성방법 | |
| JP3157734B2 (ja) | 強誘電体メモリ装置及びその製造方法 | |
| KR100293720B1 (ko) | 반도체 소자의 캐패시터 형성 방법 | |
| KR100300868B1 (ko) | 질소가함유된확산장벽막을이용한강유전체캐패시터형성방법 | |
| US6605538B2 (en) | Methods for forming ferroelectric capacitors | |
| KR100453884B1 (ko) | 캐패시터 및 그의 제조 방법 | |
| KR100326242B1 (ko) | 반도체장치의커패시터형성방법 | |
| KR100464938B1 (ko) | 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 | |
| JP2002252336A (ja) | 半導体装置およびその製造方法 | |
| JP2000031428A (ja) | 半導体素子のキャパシタ―形成方法 | |
| KR100321699B1 (ko) | 니오비움-탄탈륨합금접착막을이용한강유전체캐패시터형성방법 | |
| JP3045417B2 (ja) | 半導体装置およびその製法 | |
| KR100326265B1 (ko) | 반도체소자의메모리셀및그제조방법 | |
| KR100335399B1 (ko) | 강유전체램 소자의 제조방법 | |
| KR100463241B1 (ko) | 접착막의 산화를 방지할 수 있는 캐패시터 제조 방법 | |
| KR19980060624A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100293716B1 (ko) | 반도체 장치의 커패시터 형성 방법_ | |
| KR100326243B1 (ko) | 래치업방지를위한씨모스트랜지스터형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071116 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |