KR19990057895A - 강유전체 커패시터의 확산장벽막 형성방법 - Google Patents

강유전체 커패시터의 확산장벽막 형성방법 Download PDF

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Abstract

본 발명은 강유전체 박막의 성분이 밖으로 확산되어 강유전체 박막이 파괴되는 현상을 방지할 수 있는 확산장벽막을 갖는 반도체 소자의 커패시터 관한 것으로써, 커패시터의 SBT 강유전체 박막으로부터 외부로 확산되는 불순물을 방지하는 확산방지막으로서 SBT박막을 사용하여 이루어진다.

Description

강유전체 커패시터의 확산장벽막 형성방법
본 발명은 반도체 메모리 소자 관한 것으로 특히, FeRAM(Ferroelectric RAM)의 커패시터 유전막으로 사용되는 강유전체 박막의 파괴를 방지할 수 있는 확산장벽막을 갖는 반도체 소자의 강유전체 커패시터 형성 방법에 관한 것이다.
잘 알려진 바와 같이, FeRAM(Ferroelectric RAM)은 트랜지스터, 비트라인, 강유전체 박막을 갖는 강유전체 커패시터를 포함하는데, 이러한 강유전체 커패시터에서 강유전체 박막은 조성에 따라서 그 특성이 크게 변할 뿐 아니라, 후속 공정이나 열처리 조건에 따라서도 크게 영향을 받으므로, 강유전체 박막의 특성을 보호하기 위한 확산장벽막의 형성은 필수적이다.
이하 도1을 참조하여 종래 기술에 따라 형성된 FeRAM의 형성 방법 및 그 문제점을 설명한다.
먼저, 소정 공정이 완료된 실리콘 기판(11)과 콘택되는 하부전극으로 백금막(12), 강유전체 박막(13)을 차례로 형성한 후, 패터닝하고, 그 상부에 확산장벽막으로 TiO2(16)를 적층한후 선택식각하여, 강유전체 박막(13)을 오픈시키는 패턴을 형성한다. 노출된 강유전체 박막(13)에 콘택되는 상부 전극(14)을 형성하여 FeRAM을 완성한다.
여기서 TiO2(16)는, PZT강유전체 박막을 사용할 경우, PbO 등의 성분이 밖으로 확산되는 것을 억제하여 조성 변화를 최소화하여 PZT박막의 파괴를 방지할 수 있지만, SBT 강유전체 박막의 확산장벽막으로 사용할 경우 문제를 유발한다. 즉, SBT 강유전체 박막의 산소는 TiO2와의 결합 에너지가 상대적으로 크기 때문에, 열처리 공정에 의하여 활성화되면 TiO2쪽으로 확산되어 SBT 강유전체 박막의 페로브 스카이트(perovskite) 구조를 변형시켜 불안정한(non-stoichiometry) 상태로 형성시킨다. 또한 Ti의 원자 반경이 작기 때문에 Ti이 단일 원소로 존재할 경우, Ti은 강유전체 박막 내부로 침투되어 강유전체 박막의 결함을 야기하여 전기적 특성을 악화시키고 또한 박막을 파괴시킨다.
이렇듯, 종래의 기술을 사용하여 SBT 강유전체 박막의 우수한 확산장벽막을 형성하기에는 부적합하며, 따라서 현재와는 다른 방법의 강유전체 커패시터의 확산장벽막 형성 방법의 개발이 필요하게 되었다.
상기와 같은 제반 요구 사항에 의해 안출된 본 발명은, 강유전체 커패시터의 형성시, 강유전체 박막의 성분이 밖으로 확산되어 강유전체 박막이 파괴되는 현상을 방지할 수 있는 확산장벽막을 갖는 반도체 소자의 강유전체 커패시터 형성 방법을 제공하고자 함을 그 목적으로 한다.
도1은 종래 기술에 따라 형성된 FeRAM의 커패시터 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 FeRAM의 강유전체 커패시터 형성 방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 필드 산화막
22 : 게이트 산화막 23 : 폴리실리콘막
24 : 제1IPO막 25 : 비트라인
26 : 제2IPO막 27 :플러그 폴리실리콘막
28 : Ti막 29 : TiN막
30 : 제1백금 전극 31 : SBT강유전체 박막
32 : SBT막 33 : TiO2
34 : 제2백금 전극
상기 목적을 달성하기 위하여 본 발명의 반도체 소자의 강유전체 커패시터 형성 방법은, 기판과 콘택되는 하부전극을 형성하는 단계; 상기 하부전극 상부에 SBT강유전체 박막을 형성하는 단계; 상기 SBT 강유전체 박막으로부터 외부로 확산되는 불순물을 방지하는 확산장벽막으로서 SBT박막을 형성하는 단계; 상기 SBT박막을 선택식각하여 상기 SBT강유전체 박막을 오픈시키는 단계; 및 상기 오픈된 SBT강유전체 박막과 콘택되는 상부전극을 형성하는 단계를 포함하여 이루어진다.
그리고, 본 발명의 반도체 소자의 강유전체 커패시터 형성 방법은, 기판과 콘택되는 하부전극을 형성하는 단계; 상기 하부전극 상부에 SBT강유전체 박막을 형성하는 단계; 상기 SBT 강유전체 박막으로부터 외부로 확산되는 불순물을 방지하는 확산장벽막으로서 Bi2O3박막을 형성하는 단계; 상기 Bi2O3박막을 선택식각하여 상기 SBT강유전체 박막을 오픈시키는 단계; 및 상기 오픈된 SBT강유전체 박막과 콘택되는 상부전극을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 강유전체 커패시터 확산장벽막 형성 방법을 나타내는 공정 단면도이다.
먼저, 도2a에 도시된 바와 같이, 실리콘 기판(20) 상부에 필드 산화막(21)을 형성하여 소자 형성 영역과 필드 영역을 분리한다. 그리고, 소자 형성 영역에 게이트 산화막(22), 폴리실리콘막(23), 소스 또는 드레인 영역(표시되지 않음)을 포함하는 트랜지스터를 형성한 후, 이를 절연시키는 제1절연막으로 예를 들면 제1IPO(inter poly oxide)막(24)을 형성한 후, 제1IPO막(24)을 선택식각하여 콘택홀을 형성한 후, 이러한 콘택홀에 매립되어 상기 트랜지스터의 소스 또는 드레인 영역과 콘택되는 비트라인(25)을 형성한다. 그리고, 제2IPO막(26)을 형성한 후, 제2IPO막(26), 제1IPO막(24)을 차례로 식각 하여 전하저장전극용 콘택홀을 형성한다. 그리고, 이러한 콘택홀에 매립되는 폴리 실리콘막(27)을 형성한다. 이어서, CMP(chemical mechanical polishing)공정을 실시하여 콘택홀에만 폴리실리콘막(27)을 잔류시켜 평탄화를 이룬다. 이어서, 상기 폴리실리콘막(27)과 직접 콘택되는 Ti막(28), TiN막(29)을 장벽금속막으로 형성한 후, 제1백금 전극(30), SBT 강유전체 박막(31)을 차례로 적층하고, 포토마스크 공정후 SBT 강유전체 박막(31), 제1백금 전극(30), TiN막(29), Ti막(28)을 차례로 식각 한다.
다음으로, 도2b에 도시된 바와 같이, 전체 구조 상부에 스퍼터링 방법, LSMCD(liquid source mist chemical deposition)방법으로 SBT막(32)을 확산장벽막으로 형성한다. 여기서 SBT막(32)은 500Å 내지 1,000Å의 두께로 형성하고, 경우에 따라서, Bi2O3 으로 대체될 수 있다. 여기서 SBT막(32) 또는 Bi2O3 은 SBT강유전체 박막과 같은 성분이기 때문에 후속공정에의하여 Bi등이 밖으로 확산되는 것을 방지할 수 있어 결과적으로 조성 및 구조를 변화시키지 않기 때문에 강유전 특성에 변화를 주지 않는다. 즉, 확산장벽막 표면에서도 Bi의 외확산이 일어나더라도, 이는 확산장벽막의 표면 근처까지만 외확산이 발생하게 되므로, 확산장벽막에 의해 둘러싸인 SBT 강유전체 박막의 외확산을 억제할 수 있는 것이다.
다음으로, 도2c에 도시된 바와 같이, SBT막(32) 상부에 TiO2 (33)막을 형성한다. 여기서 TiO2 (33)막은 SBT막(32)보다 불순물 침투방지 특성이 더 우수하기 때문에 형성한 것이고, TiO2 (33)막은 TiN막으로 대체될 수 있다.
참고로 본 발명의 목적을 달성하기 위하여 TiO2 (33)막이 형성되지 않고도 SBT막(32)의 형성만으로도 확산장벽막 역할은 충분함에 유의하여야 한다.
마지막으로, 도2d에 도시된 바와 같이, TiO2 (33)막, SBT막(32),을 차례로 식각 하여 상기 강유전체 박막(31)을 노출시키고, 제2백금 전극(34)을 형성하여 FeRAM을 완성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, SBT강유전체 커패시터의 확산장벽막으로 SBT자체 또는 Bi2O3 를 사용함으로써, 후속으로 진행되는 고온 열처리 공정에 의한 강유전체 박막의 파괴 현상을 줄일 수 있어 결과적으로 소자의 동작이 피로도를 줄여서 공정 상의 마진 향상 및 소자의 신뢰성을 향상시킨다.

Claims (6)

  1. 기판과 콘택되는 하부전극을 형성하는 단계;
    상기 하부전극 상부에 SBT강유전체 박막을 형성하는 단계;
    상기 SBT 강유전체 박막으로부터 외부로 확산되는 불순물을 방지하는 확산장벽막으로서 SBT박막을 형성하는 단계;
    상기 SBT박막을 선택식각하여 상기 SBT강유전체 박막을 오픈시키는 단계; 및
    상기 오픈된 SBT강유전체 박막과 콘택되는 상부전극을 형성하는 단계
    를 포함하여 이루어지는 반도체 소자의 강유전체 커패시터 형성 방법.
  2. 제1항에 있어서,
    상기 SBT박막 상부에 TiO 또는 TiO2막을 더 포함하는 반도체 소자의 강유전체 커패시터 형성 방법.
  3. 제2항에 있어서,
    상기 SBT박막은 500Å 내지 1000Å의 두께인 반도체 소자의 강유전체 커패시터 형성 방법.
  4. 기판과 콘택되는 하부전극을 형성하는 단계;
    상기 하부전극 상부에 SBT강유전체 박막을 형성하는 단계;
    상기 SBT 강유전체 박막으로부터 외부로 확산되는 불순물을 방지하는 확산장벽막으로서 Bi2O3박막을 형성하는 단계;
    상기 Bi2O3박막을 선택식각하여 상기 SBT강유전체 박막을 오픈시키는 단계; 및
    상기 오픈된 SBT강유전체 박막과 콘택되는 상부전극을 형성하는 단계
    를 포함하여 이루어지는 반도체 소자의 강유전체 커패시터 형성 방법.
  5. 제4항에 있어서,
    상기 Bi2O3박막 상부에 TiO 또는 TiO2막을 더 포함하는 반도체 소자의 강유전체 커패시터 형성 방법.
  6. 제4항에 있어서,
    상기 Bi2O3박막은 500Å 내지 1000Å의 두께인 반도체 소자의 강유전체 커패시터 형성 방법.
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JP37770798A JP3251912B2 (ja) 1997-12-30 1998-12-29 強誘電体キャパシタの形成方法
US09/223,470 US6184927B1 (en) 1997-12-30 1998-12-30 Methods of forming ferroelectric capacitors having a diffusion barrier layer

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100362179B1 (ko) * 1999-12-30 2002-11-23 주식회사 하이닉스반도체 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법
KR100370235B1 (ko) * 1999-09-10 2003-01-30 삼성전자 주식회사 캐패시터 보호막을 포함하는 반도체 메모리 소자 및 그제조방법
KR100692440B1 (ko) * 2000-09-18 2007-03-09 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026967A (ko) * 1998-10-24 2000-05-15 김영환 반도체 장치의 커패시터 및 그 형성 방법
US6541806B2 (en) * 1999-01-14 2003-04-01 Symetrix Corporation Ferroelectric device with capping layer and method of making same
US6342711B1 (en) * 1999-03-08 2002-01-29 Advanced Technology Materials, Inc. Confinement of E-fields in high density ferroelectric memory device structures
KR20010061172A (ko) * 1999-12-28 2001-07-07 박종섭 반도체 소자의 강유전체 캐패시터 제조 방법
US6284594B1 (en) * 2000-05-30 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Formation of an interpoly capacitor structure using a chemical mechanical polishing procedure
KR20010109610A (ko) * 2000-05-31 2001-12-12 박종섭 반도체 소자의 강유전체 캐패시터 형성방법
KR100428652B1 (ko) 2001-03-28 2004-04-29 주식회사 하이닉스반도체 인접 셀간에 셀 플레이트를 공유하는 강유전체 메모리 소자
US6734477B2 (en) * 2001-08-08 2004-05-11 Agilent Technologies, Inc. Fabricating an embedded ferroelectric memory cell
US6773929B2 (en) 2001-09-14 2004-08-10 Hynix Semiconductor Inc. Ferroelectric memory device and method for manufacturing the same
KR100561839B1 (ko) * 2001-11-10 2006-03-16 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
JP4308485B2 (ja) * 2002-07-08 2009-08-05 パナソニック株式会社 容量素子の製造方法
JP2005101213A (ja) * 2003-09-24 2005-04-14 Toshiba Corp 半導体装置の製造方法
US7105400B2 (en) * 2003-09-30 2006-09-12 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
US8093698B2 (en) * 2006-12-05 2012-01-10 Spansion Llc Gettering/stop layer for prevention of reduction of insulating oxide in metal-insulator-metal device
KR101128902B1 (ko) * 2010-07-07 2012-03-27 주식회사 하이닉스반도체 반도체 장치 및 그 제조 방법
US10861862B1 (en) * 2019-06-24 2020-12-08 Wuxi Petabyte Technologies Co, Ltd. Ferroelectric memory devices

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04344384A (ja) 1991-05-21 1992-11-30 Ube Ind Ltd 強誘電体情報記憶素子
JPH04360507A (ja) 1991-06-07 1992-12-14 Ube Ind Ltd 薄膜コンデンサー
JP3374216B2 (ja) 1991-10-26 2003-02-04 ローム株式会社 強誘電体層を有する半導体素子
JP3442097B2 (ja) 1992-11-19 2003-09-02 ローム株式会社 強誘電体薄膜および強誘電体半導体装置
US5793600A (en) 1994-05-16 1998-08-11 Texas Instruments Incorporated Method for forming high dielectric capacitor electrode structure and semiconductor memory devices
US5554564A (en) 1994-08-01 1996-09-10 Texas Instruments Incorporated Pre-oxidizing high-dielectric-constant material electrodes
JP3279453B2 (ja) 1995-03-20 2002-04-30 シャープ株式会社 不揮発性ランダムアクセスメモリ
JP3113173B2 (ja) * 1995-06-05 2000-11-27 シャープ株式会社 不揮発性ランダムアクセスメモリ及びその製造方法
JP3188179B2 (ja) * 1995-09-26 2001-07-16 シャープ株式会社 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法
JPH09116123A (ja) * 1995-10-20 1997-05-02 Sony Corp 強誘電体不揮発性半導体記憶装置
KR970054183A (ko) * 1995-12-26 1997-07-31 김광호 에프 램(fram) 셀의 제조방법
US5760433A (en) * 1996-05-31 1998-06-02 Hughes Electronics In situ reactive layers for protection of ferroelectric integrated circuits
US5790366A (en) * 1996-12-06 1998-08-04 Sharp Kabushiki Kaisha High temperature electrode-barriers for ferroelectric and other capacitor structures
US6011284A (en) * 1996-12-26 2000-01-04 Sony Corporation Electronic material, its manufacturing method, dielectric capacitor, nonvolatile memory and semiconductor device
US5902131A (en) * 1997-05-09 1999-05-11 Ramtron International Corporation Dual-level metalization method for integrated circuit ferroelectric devices
US6115281A (en) * 1997-06-09 2000-09-05 Telcordia Technologies, Inc. Methods and structures to cure the effects of hydrogen annealing on ferroelectric capacitors
US5976928A (en) * 1997-11-20 1999-11-02 Advanced Technology Materials, Inc. Chemical mechanical polishing of FeRAM capacitors
US6048740A (en) * 1998-11-05 2000-04-11 Sharp Laboratories Of America, Inc. Ferroelectric nonvolatile transistor and method of making same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370235B1 (ko) * 1999-09-10 2003-01-30 삼성전자 주식회사 캐패시터 보호막을 포함하는 반도체 메모리 소자 및 그제조방법
KR100362179B1 (ko) * 1999-12-30 2002-11-23 주식회사 하이닉스반도체 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법
KR100692440B1 (ko) * 2000-09-18 2007-03-09 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

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