JP2004228351A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置及びその製造方法を提供する。
【解決手段】ゲート絶縁膜２上に第１のポリシリコン膜３ａと第２のポリシリコン膜４ａの積層膜で構成されたゲート電極６ａと、第１のポリシリコン膜３ｂと第２のポリシリコン膜４ｂの積層膜で構成されたゲート電極６ｂを形成する。その後、ゲート電極６ａ、６ｂの側面上にサイドウォール７を形成した後、高濃度ソース・ドレイン領域８を形成する。その後、コバルト膜９を堆積した後、第１のＲＴＡを施し、コバルトリッチな第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを形成する。その後、コバルト膜９を除去した後、第２のＲＴＡを行い、第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを構造的に安定な第２のコバルトシリサイド膜１１ａ、１１ｂ、１１ｃ（ＣｏＳｉ２膜）に変換する。
【選択図】 図１
【解決手段】ゲート絶縁膜２上に第１のポリシリコン膜３ａと第２のポリシリコン膜４ａの積層膜で構成されたゲート電極６ａと、第１のポリシリコン膜３ｂと第２のポリシリコン膜４ｂの積層膜で構成されたゲート電極６ｂを形成する。その後、ゲート電極６ａ、６ｂの側面上にサイドウォール７を形成した後、高濃度ソース・ドレイン領域８を形成する。その後、コバルト膜９を堆積した後、第１のＲＴＡを施し、コバルトリッチな第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを形成する。その後、コバルト膜９を除去した後、第２のＲＴＡを行い、第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを構造的に安定な第２のコバルトシリサイド膜１１ａ、１１ｂ、１１ｃ（ＣｏＳｉ２膜）に変換する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にソース・ドレイン領域及びゲート電極の上にシリサイド膜が形成されたＭＩＳ型トランジスタ（以下、ＭＩＳＦＥＴと称す）を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴って、ＭＩＳＦＥＴのゲート電極の寸法の縮小化、ゲート電極の膜厚の薄膜化が進行している。また、ゲート電極及びソース・ドレイン領域の低抵抗化を図るために、サリサイドプロセスを用いてゲート電極上及びソース・ドレイン領域上には選択的にシリサイド膜を形成している（例えば、特許文献１参照）。
【０００３】
以下、従来のサリサイドプロセスを用いた半導体装置の製造方法について説明する。
【０００４】
図５（ａ）〜図５（ｅ）は、従来のサリサイドプロセスを用いた半導体装置の製造工程を示す断面図である。
【０００５】
まず、図５（ａ）に示す工程で、半導体基板１０１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１０１の活性領域上にシリコン酸化膜からなるゲート絶縁膜１０２及びポリシリコン膜を順次形成する。その後、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜１０２上にゲート長が相対的に広いゲート電極１０３ａとゲート長が相対的に細いゲート電極１０３ｂとを形成する。その後、ゲート電極１０３ａ及び１０３ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極１０３ａ及び１０３ｂの側方下に自己整合的に形成する。
【０００６】
次に、図５（ｂ）に示す工程で、基板上にＣＶＤ法によって酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極１０３ａ、１０３ｂの側面上に酸化膜からなるサイドウォール１０４を形成する。その後、ゲート電極１０３ａ、１０３ｂ及びサイドウォール１０４をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域１０５をサイドウォール１０４の側方下に自己整合的に形成する。その後、高濃度ソース・ドレイン領域１０５の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【０００７】
次に、図５（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜１０６を堆積した後、コバルト膜１０６上に窒化チタン膜（図示せず）を堆積する。
【０００８】
次に、図５（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板１０１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１０３ａ、１０３ｂ及び高濃度ソース・ドレイン領域１０５の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、コバルト膜１０６のうちサイドウォール１０４及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜１０６が残存する。その後、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜１０６を選択的に除去することによって、ゲート電極１０３ａ、１０３ｂ及び高濃度ソース・ドレイン領域１０５上に第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃを選択的に残置させる。
【０００９】
次に、図５（ｅ）に示す工程で、窒素ガス雰囲気中で、半導体基板１０１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃを構造的に安定な第２のコバルトシリサイド膜１０８ａ、１０８ｂ、１０８ｃ（ＣｏＳｉ２膜）に変換する。
【００１０】
この製造方法によれば、ゲート長が相対的に広いゲート電極１０３ａ上には第２のコバルトシリサイド膜１０８ａが形成され、ゲート長が相対的に細いゲート電極１０３ｂ上には第２のコバルトシリサイド膜１０８ｂが形成され、高濃度ソース・ドレイン領域１０５上に第２のコバルトシリサイド膜１０８ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００１１】
【特許文献１】
特開平７−２１１９０３号公報（第４−５頁、図１）
【００１２】
【発明が解決しようとする課題】
しかしながら、上述のような従来のサリサイドプロセスを用いた半導体装置の製造方法においては、下記のような不具合があった。
【００１３】
ソース・ドレイン領域の浅接合化に伴い、シリサイド膜形成による接合リーク電流が増加する。この接合リーク電流増大の原因は、ソース・ドレイン領域へのコバルトの異常拡散だと考えられている。この異常拡散は、第２の短時間熱処理のアニール温度を高温化させることにより、消滅させることができる。従来は、このアニール温度の高温化により、接合リーク増大を抑制していた。しかしながら、アニール温度の高温化は、ＣｏＳｉ２膜を熱凝集（ＣｏＳｉ２膜の不連続化）させるため、ＣｏＳｉ２膜のシート抵抗は増加する。この熱凝集は、ＣｏＳｉ２膜のラフネスの大きいポリシリコン上で発生しやすいため、ポリシリコンゲート電極上でのシート抵抗上昇の抑制が特に困難になっている。
【００１４】
もう１つの課題は、ゲート寸法によって、コバルトシリサイド膜の膜厚にばらつきが生じることである。デバイススケーリングに伴い、ゲート電極の寸法が縮小化されると、図５（ｅ）に示すように、ゲート長が相対的に広いゲート電極１０３ａ上の第２のコバルトシリサイド膜１０８ａに対して、ゲート長が相対的に細いゲート電極１０３ｂ上の第２のコバルトシリサイド膜１０８ｂの膜厚が厚膜化する。よって、ゲート寸法によりゲート電極のシート抵抗値が原理的に変化し回路設計が困難になる。加えて、スケーリング則に伴いゲート電極のポリシリコン膜厚は薄膜化されると、コバルトシリサイド膜がゲート絶縁膜まで到達することがある。これにより、ゲート絶縁膜の信頼性（ＴＤＤＢやＱＢＤなど）が低下する。
【００１５】
本発明の目的は、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成された第１のシリサイド膜とを備え、前記第１のゲート電極は、前記ゲート絶縁膜上に形成された第１のポリシリコン膜と、前記第１のポリシリコン膜上に形成されたシリサイド反応を抑制する第１のシリサイド化反応抑制層とを有し、前記第１のシリサイド膜は、前記第１のシリサイド化反応抑制層上に形成されている。
【００１７】
この構成によれば、第１のシリサイド化反応抑制層が第１のポリシリコン膜側へのシリサイド化反応の抑制層となるため、第１のシリサイド膜は、第１のシリサイド化反応抑制層との界面の凹凸が低減された膜厚が均一で、熱凝集しにくいものとなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００１８】
上記半導体装置において、前記ゲート絶縁膜上に形成された、前記第１のゲート電極よりもゲート長の細い第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド膜とをさらに備え、前記第２のゲート電極は、前記ゲート絶縁膜上に形成された第２のポリシリコン膜と、前記第２のポリシリコン膜上に形成されたシリサイド反応を抑制する第２のシリサイド化反応抑制層とを有し、前記第２のシリサイド膜は、前記第２のシリサイド化反応抑制層上に形成されており、前記第２のシリサイド膜は、前記第１のシリサイド膜と同一膜厚である。
【００１９】
前記シリサイド化反応抑制層は、前記ポリシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物が導入されている層、又は、シリサイド層である。
【００２０】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜上に第１のポリシリコン膜を形成する工程（ｂ）と、前記第１のポリシリコン膜上に第１のシリコン膜を形成する工程（ｃ）と、前記第１のポリシリコン膜及び前記第１のシリコン膜をパターニングしてゲート電極を形成する工程（ｄ）と、前記ゲート電極の側面上にサイドウォールを形成する工程（ｅ）と、前記ゲート電極上にシリサイド膜を形成する工程（ｆ）とを備えている。
【００２１】
この構成によれば、ゲート電極の構造を第１のポリシリコン膜と第１のシリコン膜からなる積層膜にすることによって、シリサイド化の際には、第１のシリコン膜とだけシリサイド化反応してシリサイド膜が形成される。これにより、シリサイド膜と第１のポリシリコン膜との界面の凹凸は低減され、シリサイド膜は熱凝集しにくくなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００２２】
上記半導体装置の製造方法において、前記第１のシリコン膜は、アモルファスシリコン膜であり、前記工程（ｃ）の後で、前記工程（ｆ）の前に、前記アモルファスシリコン膜に熱処理を行い、前記アモルファスシリコン膜を前記第１のポリシリコン膜よりもグレインサイズの大きい第２のポリシリコン膜に変換する工程を有している。この構成によれば、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００２３】
上記半導体装置の製造方法において、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第１のシリコン膜とシリサイド化反応して形成され、前記第１のポリシリコン膜と前記第１のシリコン膜とのグレイン境界に沿った形状で形成される。
【００２４】
上記半導体装置の製造方法において、前記工程（ｂ）の後で、前記工程（ｃ）の前に、前記第１のポリシリコン膜上にシリサイド化反応を抑制できるシリサイド化反応抑制層を形成する工程をさらに備え、前記工程（ｃ）では、前記シリサイド化反応抑制層上に前記第１のシリコン膜を形成し、前記工程（ｄ）では、前記第１のポリシリコン膜、前記シリサイド化反応抑制層及び前記第１のシリコン膜をパターニングして前記ゲート電極を形成し、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第１のシリコン膜とシリサイド化反応して、前記シリサイド化反応抑制層上に形成される。この構成によれば、シリサイド化反応抑制層が第１のポリシリコン膜側へのシリサイド化反応の抑制層となるため、シリサイド膜は、シリサイド化反応抑制層との界面の凹凸が低減された膜厚が均一で、熱凝集しにくいものとなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００２５】
前記シリサイド化反応抑制層は、前記第１のポリシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物を導入して形成する。
【００２６】
上記半導体装置の製造方法において、前記工程（ｂ）の後で、前記工程（ｃ）の前に、前記第１のポリシリコン膜上にシリサイド化反応を抑制できる第１のシリサイド化反応抑制層を形成する工程と、前記第１のシリサイド化反応抑制層上に第２のシリコン膜を形成する工程と、前記第２のシリコン膜上に第２のシリサイド化反応抑制層を形成する工程をさらに備え、前記工程（ｃ）では、前記第２のシリサイド化反応抑制層上に前記第１のシリコン膜を形成し、前記工程（ｄ）では、前記第１のポリシリコン膜、前記第１のシリサイド化反応抑制層、前記第２のシリコン膜、前記第２のシリサイド化反応抑制層及び前記第１のシリコン膜をパターニングして前記ゲート電極を形成し、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第２のシリサイド膜、前記第２のシリサイド化反応抑制層及び前記第１のシリコン膜とシリサイド化反応して、前記第１のシリサイド化反応抑制層上に形成される。
【００２７】
上記半導体装置の製造方法において、前記工程（ｆ）では、第１の熱処理により金属膜と前記第１のシリコン膜とをシリサイド化反応させて前記第２のシリサイド化反応抑制層上に第１のシリサイド膜を形成する工程と、前記金属膜を除去した後、第２の熱処理により前記第１のシリサイド膜を構造的に安定な前記シリサイド膜に変換して形成する工程とを備えている。
【００２８】
上記半導体装置の製造方法において、前記第１のシリサイド膜を形成した後で前記第２の熱処理の前に、イオン注入により前記第２のシリサイド化反応抑制層をアモルファス化する工程を備えている。
【００２９】
上記半導体装置の製造方法において、前記第２のシリコン膜は、アモルファスシリコン膜である。
【００３０】
上記半導体装置の製造方法において、前記第１のシリサイド化反応抑制層及び第２のシリサイド化反応抑制層は、前記第１のポリシリコン膜及び前記第２のシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物を導入して形成する。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３２】
（第１の実施形態）
図１（ａ）〜図１（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３３】
まず、図１（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３上に厚み３５ｎｍの第２のポリシリコン膜４を堆積温度６１０℃で堆積する。ここで、第１のポリシリコン膜３と第２のポリシリコン膜４との間には、ポリシリコンのグレイン境界５が形成される。
【００３４】
次に、図１（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３及び第２のポリシリコン膜４をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極６ａとゲート長が相対的に細いゲート電極６ｂとを形成する。ここで、ゲート電極６ａは、第１のポリシリコン膜３ａと第２のポリシリコン膜４ａの積層膜で構成され、ゲート電極６ｂは第１のポリシリコン膜３ｂと第２のポリシリコン膜４ｂの積層膜で構成される。その後、ゲート電極６ａ、６ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極６ａ、６ｂの側方下に自己整合的に形成する。
【００３５】
次に、図１（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極６ａ、６ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極６ａ、６ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ＋）を注入ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ＋）を注入ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００３６】
次に、図１（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極６ａ、６ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜１０ａ、１０ｂは、ゲート電極６ａ、６ｂのうち第２のポリシリコン膜４ａ、４ｂの一部とシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００３７】
次に、図１（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極６ａ、６ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを構造的に安定な第２のコバルトシリサイド膜１１ａ、１１ｂ、１１ｃ（ＣｏＳｉ２膜）に変換する。この結果、ゲート長が相対的に広いゲート電極６ａ上には第２のコバルトシリサイド膜１１ａが形成され、ゲート長が相対的に細いゲート電極６ｂ上には第２のコバルトシリサイド膜１１ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜１１ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００３８】
本実施形態によれば、サリサイドプロセス前のゲート電極６ａ、６ｂの構造を第１のポリシリコン膜３ａ、３ｂと第２のポリシリコン膜４ａ、４ｂからなる積層膜にすることによって、シリサイド化の際には、第２のポリシリコン膜４ａ、４ｂとだけシリサイド化反応して第２のコバルトシリサイド膜１１ａ、１１ｂが形成される。これにより、第２のコバルトシリサイド膜１１ａ、１１ｂと第１のポリシリコン膜３ａ、３ｂ（第２のポリシリコン膜４ａ、４ｂの一部が残存することもある）との界面の凹凸は低減され、第２のコバルトシリサイド膜１１ａ、１１ｂは熱凝集しにくくなる。しかも、ゲート寸法には依存せず、ゲート長が相対的に広いゲート電極６ａ上の第２のコバルトシリサイド膜１１ａとゲート長が相対的に細いゲート電極６ｂ上の第２のコバルトシリサイド膜１１ｂとは、ほぼ同一膜厚で形成される。これは、シリサイド化の際に、コバルトがポリシリコンのグレインに沿って拡散しやすいため、図１（ｅ）に示す工程で、第１のポリシリコン膜３ａ、３ｂと第２のポリシリコン膜４ａ、４ｂとの間のグレイン境界５に沿ってＣｏＳｉ２膜が形成される。つまり、ゲート電極６ａ、６ｂにおけるシリサイド化反応は、グレイン境界５によって抑制されるため、第１のポリシリコン膜３ａ、３ｂとはほとんどシリサイド化反応しないので、第２のコバルトシリサイド膜１１ａ、１１ｂはグレイン境界５に沿った形状に形成される。
【００３９】
また、第２のポリシリコン膜４の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。これにより、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００４０】
（第２の実施形態）
図２（ａ）〜図２（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４１】
まず、図２（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ２、注入エネルギー１〜２０ｋｅＶの注入条件でイオン注入を行い、シリサイド化反応抑制層１３を形成する。その後、シリサイド化反応抑制層１３上に厚み３５ｎｍの第２のポリシリコン膜１４を堆積温度６１０℃で堆積する。
【００４２】
次に、図２（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３、シリサイド化反応抑制層１３及び第２のポリシリコン膜１４をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極１５ａとゲート長が相対的に細いゲート電極１５ｂとを形成する。ここで、ゲート電極１５ａは、第１のポリシリコン膜３ａとシリサイド化反応抑制層１３ａと第２のポリシリコン膜１４ａの積層膜で構成され、ゲート電極１５ｂは第１のポリシリコン膜３ｂとシリサイド化反応抑制層１３ｂと第２のポリシリコン膜１４ｂの積層膜で構成される。その後、ゲート電極１５ａ、１５ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極１５ａ、１５ｂの側方下に自己整合的に形成する。
【００４３】
次に、図２（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極１５ａ、１５ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極１５ａ、１５ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ＋）を注入ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ＋）を注入ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００４４】
次に、図２（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１５ａ、１５ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜１６ａ、１６ｂは、ゲート電極１５ａ、１５ｂのうち第２のポリシリコン膜１４ａ、１４ｂの一部とシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００４５】
次に、図２（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極１５ａ、１５ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃを構造的に安定な第２のコバルトシリサイド膜１７ａ、１７ｂ、１７ｃ（ＣｏＳｉ２膜）に変換する。この結果、ゲート長が相対的に広いゲート電極１５ａ上には第２のコバルトシリサイド膜１７ａが形成され、ゲート長が相対的に細いゲート電極１５ｂ上には第２のコバルトシリサイド膜１７ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜１７ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００４６】
本実施形態によれば、サリサイドプロセス前のゲート電極１５ａ、１５ｂの構造を第１のポリシリコン膜３ａ、３ｂとシリサイド化反応抑制層１３ａ、１３ｂと第２のポリシリコン膜１４ａ、１４ｂからなる積層膜にすることによって、シリサイド化反応抑制層１３ａ、１３ｂが第１のポリシリコン膜３ａ、３ｂ側へのシリサイド化反応の抑制層となるため、第２のポリシリコン膜１４ａ、１４ｂとシリサイド化反応して第２のコバルトシリサイド膜１７ａ、１７ｂが形成される。これにより、第２のコバルトシリサイド膜１７ａ、１７ｂとシリサイド化反応抑制層１３ａ、１３ｂ（第２のポリシリコン膜１４ａ、１４ｂの一部が残存したり、また、シリサイド化反応抑制層１３ａ、１３ｂの一部がシリサイド化されることもあるがその度合いは小さい）との界面の凹凸は低減され、第２のコバルトシリサイド膜１７ａ、１７ｂは熱凝集しにくくなる。しかも、ゲート寸法には依存せず、ゲート長が相対的に広いゲート電極１５ａ上の第２のコバルトシリサイド膜１７ａとゲート長が相対的に細いゲート電極１５ｂ上の第２のコバルトシリサイド膜１７ｂとは、ほぼ同一膜厚で形成される。
【００４７】
なお、シリサイド化反応抑制層は、プラズマドーピング法によるシリコン導入、あるいは、コバルトの拡散を抑制できる元素（例えば、窒素（Ｎ）、ゲルマニウム（Ｇｅ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ））のイオン注入によって形成しても良い。また、シリサイド化反応抑制層は、厚み２ｎｍ以下の絶縁膜、あるいは、シリサイド膜で形成してもよい。さらに、第１のポリシリコン膜上に絶縁膜を形成した後、絶縁膜を通して第１のポリシリコン膜にシリコンイオン等の不純物をイオン注入してシリサイド化反応抑制層を形成してもよい。
【００４８】
また、第２のポリシリコン膜１４の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。これにより、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００４９】
（第３の実施形態）
図３（ａ）〜図３（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５０】
まず、図３（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ２、注入エネルギー１〜２０ｋｅＶの注入条件でイオン注入を行い、第１のシリサイド化反応抑制層１８を形成する。その後、第１のシリサイド化反応抑制層１８上に厚み１５ｎｍの第２のポリシリコン膜１９を堆積温度６１０℃で堆積する。その後、第２のポリシリコン膜１９の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ２、注入エネルギー１〜１０ｋｅＶの注入条件でイオン注入を行い、第２のシリサイド化反応抑制層２０を形成する。その後、第２のシリサイド化反応抑制層２０上に厚み１５ｎｍの第３のポリシリコン膜２１を堆積温度６１０℃で堆積する。
【００５１】
次に、図３（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３、第１のシリサイド化反応抑制層１８、第２のポリシリコン膜１９、第２のシリサイド化反応抑制層２０及び第３のポリシリコン膜２１をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極２２ａとゲート長が相対的に細いゲート電極２２ｂとを形成する。ここで、ゲート電極２２ａは、第１のポリシリコン膜３ａと第１のシリサイド化反応抑制層１８ａと第２のポリシリコン膜１９ａと第２のシリサイド化反応抑制層２０ａと第３のポリシリコン膜２１ａの積層膜で構成され、ゲート電極２２ｂは第１のポリシリコン膜３ｂと第１のシリサイド化反応抑制層１８ｂと第２のポリシリコン膜１９ｂと第２のシリサイド化反応抑制層２０ｂと第３のポリシリコン膜２１ｂの積層膜で構成される。その後、ゲート電極２２ａ、２２ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極２２ａ、２２ｂの側方下に自己整合的に形成する。
【００５２】
次に、図３（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極２２ａ、２２ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極２２ａ、２２ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ＋）を注入ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ＋）を注入ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００５３】
次に、図３（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極２２ａ、２２ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜２３ａ、２３ｂは、ゲート電極２２ａ、２２ｂのうち第３のポリシリコン膜２１ａ、２１ｂとシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００５４】
次に、図３（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極２２ａ、２２ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃを選択的に残置させる。その後、第２のシリサイド化反応抑制層２０ａ、２０ｂ中に、シリコンイオンを注入ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー１５ｋｅＶの注入条件でイオン注入を行い、第２のシリサイド化反応抑制層２０ａ、２０ｂをアモルファス化する。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃを構造的に安定な第２のコバルトシリサイド膜２４ａ、２４ｂ、２４ｃ（ＣｏＳｉ２膜）に変換する。このとき、第２のシリサイド化反応抑制層２０ａ、２０ｂをアモルファス化することにより、第２のシリサイド化反応抑制層２０ａ、２０ｂのシリサイド化反応の抑制機能が低下するため、第２の短時間熱処理によって第２のポリシリコン膜１９ａ、１９ｂがシリサイド化され、第１のシリサイド化反応抑制層１８ａ、１８ｂまでシリサイド化反応を進めることができる。この結果、ゲート長が相対的に広いゲート電極２２ａ上には第２のコバルトシリサイド膜２４ａが形成され、ゲート長が相対的に細いゲート電極２２ｂ上には第２のコバルトシリサイド膜２４ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜２４ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００５５】
本実施形態によれば、サリサイドプロセス前のゲート電極２２ａ、２２ｂの構造を第１のポリシリコン膜３ａ、３ｂと第１のシリサイド化反応抑制層１８ａ、１８ｂと第２のポリシリコン膜１９ａ、１９ｂと第２のシリサイド化反応抑制層２０ａ、２０ｂと第３のポリシリコン膜２１ａ、２１ｂからなる積層膜にすることによって、第２の実施形態と同様な効果を得ることができる。さらに、第１のシリサイド化反応抑制層１８ａ、１８ｂと第２のシリサイド化反応抑制層２０ａ、２０ｂとを設けることによって、確実にシリサイド化反応を第１のシリサイド化反応抑制層１８ａ、１８ｂによって抑制することができる。
【００５６】
なお、第１のシリサイド化反応抑制層１８ａ、１８ｂは、シリサイド膜でもよく、第２のコバルトシリサイド膜２４ａ、２４ｂが形成された時の界面抵抗を低減することができる。さらに、第２のポリシリコン膜１９を形成した後、第１のシリサイド化反応抑制層１８が絶縁膜の場合、シリコンイオン等のイオン注入によってその絶縁性を破壊することによって、界面抵抗の低減を図っても良い。また、第２のポリシリコン膜１９の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。
【００５７】
図４は、コバルトシリサイド膜形成後におけるシート抵抗のゲート長依存性を示す図である。図４において、黒丸は図５に示すような従来技術におけるゲート長依存性、白丸は図１に示すような本発明の第１の実施形態におけるゲート長依存性を示したものである。図４に示すように、従来の技術では、ゲート長が細くなるにしたがってシート抵抗のばらつきが大きくなっているのに対して、本発明によればシート抵抗のばらつきが小さく、ゲート長の寸法に依存せず、ほぼ一定の抵抗値で安定している。
【００５８】
また、第１〜第３の実施形態では、同一活性領域上にゲート長が相対的に広いゲート電極とゲート長が相対的に細いゲート電極とを形成したが、それぞれ素子分離絶縁膜に囲まれた別々の活性領域上に形成しても良い。
【００５９】
【発明の効果】
本発明によれば、ゲート電極をグレイン境界あるいはシリサイド化反応抑制層を有するポリシリコン膜からなる多層構造にすることにより、ゲート電極上に形成されるシリサイド膜の熱凝集を抑制し、シリサイド膜の低抵抗化を図ることができる。しかも、シリサイド化反応を自己整合的に抑制することができるので、ゲート電極寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図４】コバルトシリサイド膜形成後におけるシート抵抗のゲート長依存性を示す図
【図５】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
１ 半導体基板
２ ゲート絶縁膜
３、３ａ、３ｂ 第１のポリシリコン膜
４、４ａ、４ｂ 第２のポリシリコン膜
５ グレイン境界
６ａ、６ｂ ゲート電極
７ サイドウォール
８ 高濃度ソース・ドレイン領域
９ コバルト膜
１０ａ、１０ｂ、１０ｃ 第１のコバルトシリサイド膜
１１ａ、１１ｂ、１１ｃ 第２のコバルトシリサイド膜
１３、１３ａ、１３ｂ シリサイド化反応抑制層
１４、１４ａ、１４ｂ 第２のポリシリコン膜
１５ａ、１５ｂ ゲート電極
１６ａ、１６ｂ、１６ｃ 第１のコバルトシリサイド膜
１７ａ、１７ｂ、１７ｃ 第２のコバルトシリサイド膜
１８、１８ａ、１８ｂ 第１のシリサイド化反応抑制層
１９、１９ａ、１９ｂ 第２のポリシリコン膜
２０、２０ａ、２０ｂ 第２のシリサイド化反応抑制層
２１、２１ａ、２１ｂ 第３のポリシリコン膜
２２ａ、２２ｂ ゲート電極
２３ａ、２３ｂ、２３ｃ 第１のコバルトシリサイド膜
２４ａ、２４ｂ、２４ｃ 第２のコバルトシリサイド膜
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にソース・ドレイン領域及びゲート電極の上にシリサイド膜が形成されたＭＩＳ型トランジスタ（以下、ＭＩＳＦＥＴと称す）を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴って、ＭＩＳＦＥＴのゲート電極の寸法の縮小化、ゲート電極の膜厚の薄膜化が進行している。また、ゲート電極及びソース・ドレイン領域の低抵抗化を図るために、サリサイドプロセスを用いてゲート電極上及びソース・ドレイン領域上には選択的にシリサイド膜を形成している（例えば、特許文献１参照）。
【０００３】
以下、従来のサリサイドプロセスを用いた半導体装置の製造方法について説明する。
【０００４】
図５（ａ）〜図５（ｅ）は、従来のサリサイドプロセスを用いた半導体装置の製造工程を示す断面図である。
【０００５】
まず、図５（ａ）に示す工程で、半導体基板１０１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１０１の活性領域上にシリコン酸化膜からなるゲート絶縁膜１０２及びポリシリコン膜を順次形成する。その後、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜１０２上にゲート長が相対的に広いゲート電極１０３ａとゲート長が相対的に細いゲート電極１０３ｂとを形成する。その後、ゲート電極１０３ａ及び１０３ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極１０３ａ及び１０３ｂの側方下に自己整合的に形成する。
【０００６】
次に、図５（ｂ）に示す工程で、基板上にＣＶＤ法によって酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極１０３ａ、１０３ｂの側面上に酸化膜からなるサイドウォール１０４を形成する。その後、ゲート電極１０３ａ、１０３ｂ及びサイドウォール１０４をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域１０５をサイドウォール１０４の側方下に自己整合的に形成する。その後、高濃度ソース・ドレイン領域１０５の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【０００７】
次に、図５（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜１０６を堆積した後、コバルト膜１０６上に窒化チタン膜（図示せず）を堆積する。
【０００８】
次に、図５（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板１０１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１０３ａ、１０３ｂ及び高濃度ソース・ドレイン領域１０５の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、コバルト膜１０６のうちサイドウォール１０４及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜１０６が残存する。その後、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜１０６を選択的に除去することによって、ゲート電極１０３ａ、１０３ｂ及び高濃度ソース・ドレイン領域１０５上に第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃを選択的に残置させる。
【０００９】
次に、図５（ｅ）に示す工程で、窒素ガス雰囲気中で、半導体基板１０１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃを構造的に安定な第２のコバルトシリサイド膜１０８ａ、１０８ｂ、１０８ｃ（ＣｏＳｉ２膜）に変換する。
【００１０】
この製造方法によれば、ゲート長が相対的に広いゲート電極１０３ａ上には第２のコバルトシリサイド膜１０８ａが形成され、ゲート長が相対的に細いゲート電極１０３ｂ上には第２のコバルトシリサイド膜１０８ｂが形成され、高濃度ソース・ドレイン領域１０５上に第２のコバルトシリサイド膜１０８ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００１１】
【特許文献１】
特開平７−２１１９０３号公報（第４−５頁、図１）
【００１２】
【発明が解決しようとする課題】
しかしながら、上述のような従来のサリサイドプロセスを用いた半導体装置の製造方法においては、下記のような不具合があった。
【００１３】
ソース・ドレイン領域の浅接合化に伴い、シリサイド膜形成による接合リーク電流が増加する。この接合リーク電流増大の原因は、ソース・ドレイン領域へのコバルトの異常拡散だと考えられている。この異常拡散は、第２の短時間熱処理のアニール温度を高温化させることにより、消滅させることができる。従来は、このアニール温度の高温化により、接合リーク増大を抑制していた。しかしながら、アニール温度の高温化は、ＣｏＳｉ２膜を熱凝集（ＣｏＳｉ２膜の不連続化）させるため、ＣｏＳｉ２膜のシート抵抗は増加する。この熱凝集は、ＣｏＳｉ２膜のラフネスの大きいポリシリコン上で発生しやすいため、ポリシリコンゲート電極上でのシート抵抗上昇の抑制が特に困難になっている。
【００１４】
もう１つの課題は、ゲート寸法によって、コバルトシリサイド膜の膜厚にばらつきが生じることである。デバイススケーリングに伴い、ゲート電極の寸法が縮小化されると、図５（ｅ）に示すように、ゲート長が相対的に広いゲート電極１０３ａ上の第２のコバルトシリサイド膜１０８ａに対して、ゲート長が相対的に細いゲート電極１０３ｂ上の第２のコバルトシリサイド膜１０８ｂの膜厚が厚膜化する。よって、ゲート寸法によりゲート電極のシート抵抗値が原理的に変化し回路設計が困難になる。加えて、スケーリング則に伴いゲート電極のポリシリコン膜厚は薄膜化されると、コバルトシリサイド膜がゲート絶縁膜まで到達することがある。これにより、ゲート絶縁膜の信頼性（ＴＤＤＢやＱＢＤなど）が低下する。
【００１５】
本発明の目的は、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成された第１のシリサイド膜とを備え、前記第１のゲート電極は、前記ゲート絶縁膜上に形成された第１のポリシリコン膜と、前記第１のポリシリコン膜上に形成されたシリサイド反応を抑制する第１のシリサイド化反応抑制層とを有し、前記第１のシリサイド膜は、前記第１のシリサイド化反応抑制層上に形成されている。
【００１７】
この構成によれば、第１のシリサイド化反応抑制層が第１のポリシリコン膜側へのシリサイド化反応の抑制層となるため、第１のシリサイド膜は、第１のシリサイド化反応抑制層との界面の凹凸が低減された膜厚が均一で、熱凝集しにくいものとなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００１８】
上記半導体装置において、前記ゲート絶縁膜上に形成された、前記第１のゲート電極よりもゲート長の細い第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド膜とをさらに備え、前記第２のゲート電極は、前記ゲート絶縁膜上に形成された第２のポリシリコン膜と、前記第２のポリシリコン膜上に形成されたシリサイド反応を抑制する第２のシリサイド化反応抑制層とを有し、前記第２のシリサイド膜は、前記第２のシリサイド化反応抑制層上に形成されており、前記第２のシリサイド膜は、前記第１のシリサイド膜と同一膜厚である。
【００１９】
前記シリサイド化反応抑制層は、前記ポリシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物が導入されている層、又は、シリサイド層である。
【００２０】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜上に第１のポリシリコン膜を形成する工程（ｂ）と、前記第１のポリシリコン膜上に第１のシリコン膜を形成する工程（ｃ）と、前記第１のポリシリコン膜及び前記第１のシリコン膜をパターニングしてゲート電極を形成する工程（ｄ）と、前記ゲート電極の側面上にサイドウォールを形成する工程（ｅ）と、前記ゲート電極上にシリサイド膜を形成する工程（ｆ）とを備えている。
【００２１】
この構成によれば、ゲート電極の構造を第１のポリシリコン膜と第１のシリコン膜からなる積層膜にすることによって、シリサイド化の際には、第１のシリコン膜とだけシリサイド化反応してシリサイド膜が形成される。これにより、シリサイド膜と第１のポリシリコン膜との界面の凹凸は低減され、シリサイド膜は熱凝集しにくくなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００２２】
上記半導体装置の製造方法において、前記第１のシリコン膜は、アモルファスシリコン膜であり、前記工程（ｃ）の後で、前記工程（ｆ）の前に、前記アモルファスシリコン膜に熱処理を行い、前記アモルファスシリコン膜を前記第１のポリシリコン膜よりもグレインサイズの大きい第２のポリシリコン膜に変換する工程を有している。この構成によれば、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００２３】
上記半導体装置の製造方法において、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第１のシリコン膜とシリサイド化反応して形成され、前記第１のポリシリコン膜と前記第１のシリコン膜とのグレイン境界に沿った形状で形成される。
【００２４】
上記半導体装置の製造方法において、前記工程（ｂ）の後で、前記工程（ｃ）の前に、前記第１のポリシリコン膜上にシリサイド化反応を抑制できるシリサイド化反応抑制層を形成する工程をさらに備え、前記工程（ｃ）では、前記シリサイド化反応抑制層上に前記第１のシリコン膜を形成し、前記工程（ｄ）では、前記第１のポリシリコン膜、前記シリサイド化反応抑制層及び前記第１のシリコン膜をパターニングして前記ゲート電極を形成し、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第１のシリコン膜とシリサイド化反応して、前記シリサイド化反応抑制層上に形成される。この構成によれば、シリサイド化反応抑制層が第１のポリシリコン膜側へのシリサイド化反応の抑制層となるため、シリサイド膜は、シリサイド化反応抑制層との界面の凹凸が低減された膜厚が均一で、熱凝集しにくいものとなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００２５】
前記シリサイド化反応抑制層は、前記第１のポリシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物を導入して形成する。
【００２６】
上記半導体装置の製造方法において、前記工程（ｂ）の後で、前記工程（ｃ）の前に、前記第１のポリシリコン膜上にシリサイド化反応を抑制できる第１のシリサイド化反応抑制層を形成する工程と、前記第１のシリサイド化反応抑制層上に第２のシリコン膜を形成する工程と、前記第２のシリコン膜上に第２のシリサイド化反応抑制層を形成する工程をさらに備え、前記工程（ｃ）では、前記第２のシリサイド化反応抑制層上に前記第１のシリコン膜を形成し、前記工程（ｄ）では、前記第１のポリシリコン膜、前記第１のシリサイド化反応抑制層、前記第２のシリコン膜、前記第２のシリサイド化反応抑制層及び前記第１のシリコン膜をパターニングして前記ゲート電極を形成し、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第２のシリサイド膜、前記第２のシリサイド化反応抑制層及び前記第１のシリコン膜とシリサイド化反応して、前記第１のシリサイド化反応抑制層上に形成される。
【００２７】
上記半導体装置の製造方法において、前記工程（ｆ）では、第１の熱処理により金属膜と前記第１のシリコン膜とをシリサイド化反応させて前記第２のシリサイド化反応抑制層上に第１のシリサイド膜を形成する工程と、前記金属膜を除去した後、第２の熱処理により前記第１のシリサイド膜を構造的に安定な前記シリサイド膜に変換して形成する工程とを備えている。
【００２８】
上記半導体装置の製造方法において、前記第１のシリサイド膜を形成した後で前記第２の熱処理の前に、イオン注入により前記第２のシリサイド化反応抑制層をアモルファス化する工程を備えている。
【００２９】
上記半導体装置の製造方法において、前記第２のシリコン膜は、アモルファスシリコン膜である。
【００３０】
上記半導体装置の製造方法において、前記第１のシリサイド化反応抑制層及び第２のシリサイド化反応抑制層は、前記第１のポリシリコン膜及び前記第２のシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物を導入して形成する。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３２】
（第１の実施形態）
図１（ａ）〜図１（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３３】
まず、図１（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３上に厚み３５ｎｍの第２のポリシリコン膜４を堆積温度６１０℃で堆積する。ここで、第１のポリシリコン膜３と第２のポリシリコン膜４との間には、ポリシリコンのグレイン境界５が形成される。
【００３４】
次に、図１（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３及び第２のポリシリコン膜４をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極６ａとゲート長が相対的に細いゲート電極６ｂとを形成する。ここで、ゲート電極６ａは、第１のポリシリコン膜３ａと第２のポリシリコン膜４ａの積層膜で構成され、ゲート電極６ｂは第１のポリシリコン膜３ｂと第２のポリシリコン膜４ｂの積層膜で構成される。その後、ゲート電極６ａ、６ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極６ａ、６ｂの側方下に自己整合的に形成する。
【００３５】
次に、図１（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極６ａ、６ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極６ａ、６ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ＋）を注入ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ＋）を注入ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００３６】
次に、図１（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極６ａ、６ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜１０ａ、１０ｂは、ゲート電極６ａ、６ｂのうち第２のポリシリコン膜４ａ、４ｂの一部とシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００３７】
次に、図１（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極６ａ、６ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを構造的に安定な第２のコバルトシリサイド膜１１ａ、１１ｂ、１１ｃ（ＣｏＳｉ２膜）に変換する。この結果、ゲート長が相対的に広いゲート電極６ａ上には第２のコバルトシリサイド膜１１ａが形成され、ゲート長が相対的に細いゲート電極６ｂ上には第２のコバルトシリサイド膜１１ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜１１ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００３８】
本実施形態によれば、サリサイドプロセス前のゲート電極６ａ、６ｂの構造を第１のポリシリコン膜３ａ、３ｂと第２のポリシリコン膜４ａ、４ｂからなる積層膜にすることによって、シリサイド化の際には、第２のポリシリコン膜４ａ、４ｂとだけシリサイド化反応して第２のコバルトシリサイド膜１１ａ、１１ｂが形成される。これにより、第２のコバルトシリサイド膜１１ａ、１１ｂと第１のポリシリコン膜３ａ、３ｂ（第２のポリシリコン膜４ａ、４ｂの一部が残存することもある）との界面の凹凸は低減され、第２のコバルトシリサイド膜１１ａ、１１ｂは熱凝集しにくくなる。しかも、ゲート寸法には依存せず、ゲート長が相対的に広いゲート電極６ａ上の第２のコバルトシリサイド膜１１ａとゲート長が相対的に細いゲート電極６ｂ上の第２のコバルトシリサイド膜１１ｂとは、ほぼ同一膜厚で形成される。これは、シリサイド化の際に、コバルトがポリシリコンのグレインに沿って拡散しやすいため、図１（ｅ）に示す工程で、第１のポリシリコン膜３ａ、３ｂと第２のポリシリコン膜４ａ、４ｂとの間のグレイン境界５に沿ってＣｏＳｉ２膜が形成される。つまり、ゲート電極６ａ、６ｂにおけるシリサイド化反応は、グレイン境界５によって抑制されるため、第１のポリシリコン膜３ａ、３ｂとはほとんどシリサイド化反応しないので、第２のコバルトシリサイド膜１１ａ、１１ｂはグレイン境界５に沿った形状に形成される。
【００３９】
また、第２のポリシリコン膜４の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。これにより、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００４０】
（第２の実施形態）
図２（ａ）〜図２（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４１】
まず、図２（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ２、注入エネルギー１〜２０ｋｅＶの注入条件でイオン注入を行い、シリサイド化反応抑制層１３を形成する。その後、シリサイド化反応抑制層１３上に厚み３５ｎｍの第２のポリシリコン膜１４を堆積温度６１０℃で堆積する。
【００４２】
次に、図２（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３、シリサイド化反応抑制層１３及び第２のポリシリコン膜１４をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極１５ａとゲート長が相対的に細いゲート電極１５ｂとを形成する。ここで、ゲート電極１５ａは、第１のポリシリコン膜３ａとシリサイド化反応抑制層１３ａと第２のポリシリコン膜１４ａの積層膜で構成され、ゲート電極１５ｂは第１のポリシリコン膜３ｂとシリサイド化反応抑制層１３ｂと第２のポリシリコン膜１４ｂの積層膜で構成される。その後、ゲート電極１５ａ、１５ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極１５ａ、１５ｂの側方下に自己整合的に形成する。
【００４３】
次に、図２（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極１５ａ、１５ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極１５ａ、１５ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ＋）を注入ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ＋）を注入ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００４４】
次に、図２（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１５ａ、１５ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜１６ａ、１６ｂは、ゲート電極１５ａ、１５ｂのうち第２のポリシリコン膜１４ａ、１４ｂの一部とシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００４５】
次に、図２（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極１５ａ、１５ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃを構造的に安定な第２のコバルトシリサイド膜１７ａ、１７ｂ、１７ｃ（ＣｏＳｉ２膜）に変換する。この結果、ゲート長が相対的に広いゲート電極１５ａ上には第２のコバルトシリサイド膜１７ａが形成され、ゲート長が相対的に細いゲート電極１５ｂ上には第２のコバルトシリサイド膜１７ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜１７ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００４６】
本実施形態によれば、サリサイドプロセス前のゲート電極１５ａ、１５ｂの構造を第１のポリシリコン膜３ａ、３ｂとシリサイド化反応抑制層１３ａ、１３ｂと第２のポリシリコン膜１４ａ、１４ｂからなる積層膜にすることによって、シリサイド化反応抑制層１３ａ、１３ｂが第１のポリシリコン膜３ａ、３ｂ側へのシリサイド化反応の抑制層となるため、第２のポリシリコン膜１４ａ、１４ｂとシリサイド化反応して第２のコバルトシリサイド膜１７ａ、１７ｂが形成される。これにより、第２のコバルトシリサイド膜１７ａ、１７ｂとシリサイド化反応抑制層１３ａ、１３ｂ（第２のポリシリコン膜１４ａ、１４ｂの一部が残存したり、また、シリサイド化反応抑制層１３ａ、１３ｂの一部がシリサイド化されることもあるがその度合いは小さい）との界面の凹凸は低減され、第２のコバルトシリサイド膜１７ａ、１７ｂは熱凝集しにくくなる。しかも、ゲート寸法には依存せず、ゲート長が相対的に広いゲート電極１５ａ上の第２のコバルトシリサイド膜１７ａとゲート長が相対的に細いゲート電極１５ｂ上の第２のコバルトシリサイド膜１７ｂとは、ほぼ同一膜厚で形成される。
【００４７】
なお、シリサイド化反応抑制層は、プラズマドーピング法によるシリコン導入、あるいは、コバルトの拡散を抑制できる元素（例えば、窒素（Ｎ）、ゲルマニウム（Ｇｅ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ））のイオン注入によって形成しても良い。また、シリサイド化反応抑制層は、厚み２ｎｍ以下の絶縁膜、あるいは、シリサイド膜で形成してもよい。さらに、第１のポリシリコン膜上に絶縁膜を形成した後、絶縁膜を通して第１のポリシリコン膜にシリコンイオン等の不純物をイオン注入してシリサイド化反応抑制層を形成してもよい。
【００４８】
また、第２のポリシリコン膜１４の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。これにより、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００４９】
（第３の実施形態）
図３（ａ）〜図３（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５０】
まず、図３（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ２、注入エネルギー１〜２０ｋｅＶの注入条件でイオン注入を行い、第１のシリサイド化反応抑制層１８を形成する。その後、第１のシリサイド化反応抑制層１８上に厚み１５ｎｍの第２のポリシリコン膜１９を堆積温度６１０℃で堆積する。その後、第２のポリシリコン膜１９の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ２、注入エネルギー１〜１０ｋｅＶの注入条件でイオン注入を行い、第２のシリサイド化反応抑制層２０を形成する。その後、第２のシリサイド化反応抑制層２０上に厚み１５ｎｍの第３のポリシリコン膜２１を堆積温度６１０℃で堆積する。
【００５１】
次に、図３（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３、第１のシリサイド化反応抑制層１８、第２のポリシリコン膜１９、第２のシリサイド化反応抑制層２０及び第３のポリシリコン膜２１をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極２２ａとゲート長が相対的に細いゲート電極２２ｂとを形成する。ここで、ゲート電極２２ａは、第１のポリシリコン膜３ａと第１のシリサイド化反応抑制層１８ａと第２のポリシリコン膜１９ａと第２のシリサイド化反応抑制層２０ａと第３のポリシリコン膜２１ａの積層膜で構成され、ゲート電極２２ｂは第１のポリシリコン膜３ｂと第１のシリサイド化反応抑制層１８ｂと第２のポリシリコン膜１９ｂと第２のシリサイド化反応抑制層２０ｂと第３のポリシリコン膜２１ｂの積層膜で構成される。その後、ゲート電極２２ａ、２２ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極２２ａ、２２ｂの側方下に自己整合的に形成する。
【００５２】
次に、図３（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極２２ａ、２２ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極２２ａ、２２ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ＋）を注入ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ＋）を注入ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００５３】
次に、図３（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極２２ａ、２２ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜２３ａ、２３ｂは、ゲート電極２２ａ、２２ｂのうち第３のポリシリコン膜２１ａ、２１ｂとシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００５４】
次に、図３（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極２２ａ、２２ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃを選択的に残置させる。その後、第２のシリサイド化反応抑制層２０ａ、２０ｂ中に、シリコンイオンを注入ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギー１５ｋｅＶの注入条件でイオン注入を行い、第２のシリサイド化反応抑制層２０ａ、２０ｂをアモルファス化する。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃを構造的に安定な第２のコバルトシリサイド膜２４ａ、２４ｂ、２４ｃ（ＣｏＳｉ２膜）に変換する。このとき、第２のシリサイド化反応抑制層２０ａ、２０ｂをアモルファス化することにより、第２のシリサイド化反応抑制層２０ａ、２０ｂのシリサイド化反応の抑制機能が低下するため、第２の短時間熱処理によって第２のポリシリコン膜１９ａ、１９ｂがシリサイド化され、第１のシリサイド化反応抑制層１８ａ、１８ｂまでシリサイド化反応を進めることができる。この結果、ゲート長が相対的に広いゲート電極２２ａ上には第２のコバルトシリサイド膜２４ａが形成され、ゲート長が相対的に細いゲート電極２２ｂ上には第２のコバルトシリサイド膜２４ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜２４ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００５５】
本実施形態によれば、サリサイドプロセス前のゲート電極２２ａ、２２ｂの構造を第１のポリシリコン膜３ａ、３ｂと第１のシリサイド化反応抑制層１８ａ、１８ｂと第２のポリシリコン膜１９ａ、１９ｂと第２のシリサイド化反応抑制層２０ａ、２０ｂと第３のポリシリコン膜２１ａ、２１ｂからなる積層膜にすることによって、第２の実施形態と同様な効果を得ることができる。さらに、第１のシリサイド化反応抑制層１８ａ、１８ｂと第２のシリサイド化反応抑制層２０ａ、２０ｂとを設けることによって、確実にシリサイド化反応を第１のシリサイド化反応抑制層１８ａ、１８ｂによって抑制することができる。
【００５６】
なお、第１のシリサイド化反応抑制層１８ａ、１８ｂは、シリサイド膜でもよく、第２のコバルトシリサイド膜２４ａ、２４ｂが形成された時の界面抵抗を低減することができる。さらに、第２のポリシリコン膜１９を形成した後、第１のシリサイド化反応抑制層１８が絶縁膜の場合、シリコンイオン等のイオン注入によってその絶縁性を破壊することによって、界面抵抗の低減を図っても良い。また、第２のポリシリコン膜１９の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。
【００５７】
図４は、コバルトシリサイド膜形成後におけるシート抵抗のゲート長依存性を示す図である。図４において、黒丸は図５に示すような従来技術におけるゲート長依存性、白丸は図１に示すような本発明の第１の実施形態におけるゲート長依存性を示したものである。図４に示すように、従来の技術では、ゲート長が細くなるにしたがってシート抵抗のばらつきが大きくなっているのに対して、本発明によればシート抵抗のばらつきが小さく、ゲート長の寸法に依存せず、ほぼ一定の抵抗値で安定している。
【００５８】
また、第１〜第３の実施形態では、同一活性領域上にゲート長が相対的に広いゲート電極とゲート長が相対的に細いゲート電極とを形成したが、それぞれ素子分離絶縁膜に囲まれた別々の活性領域上に形成しても良い。
【００５９】
【発明の効果】
本発明によれば、ゲート電極をグレイン境界あるいはシリサイド化反応抑制層を有するポリシリコン膜からなる多層構造にすることにより、ゲート電極上に形成されるシリサイド膜の熱凝集を抑制し、シリサイド膜の低抵抗化を図ることができる。しかも、シリサイド化反応を自己整合的に抑制することができるので、ゲート電極寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図４】コバルトシリサイド膜形成後におけるシート抵抗のゲート長依存性を示す図
【図５】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
１ 半導体基板
２ ゲート絶縁膜
３、３ａ、３ｂ 第１のポリシリコン膜
４、４ａ、４ｂ 第２のポリシリコン膜
５ グレイン境界
６ａ、６ｂ ゲート電極
７ サイドウォール
８ 高濃度ソース・ドレイン領域
９ コバルト膜
１０ａ、１０ｂ、１０ｃ 第１のコバルトシリサイド膜
１１ａ、１１ｂ、１１ｃ 第２のコバルトシリサイド膜
１３、１３ａ、１３ｂ シリサイド化反応抑制層
１４、１４ａ、１４ｂ 第２のポリシリコン膜
１５ａ、１５ｂ ゲート電極
１６ａ、１６ｂ、１６ｃ 第１のコバルトシリサイド膜
１７ａ、１７ｂ、１７ｃ 第２のコバルトシリサイド膜
１８、１８ａ、１８ｂ 第１のシリサイド化反応抑制層
１９、１９ａ、１９ｂ 第２のポリシリコン膜
２０、２０ａ、２０ｂ 第２のシリサイド化反応抑制層
２１、２１ａ、２１ｂ 第３のポリシリコン膜
２２ａ、２２ｂ ゲート電極
２３ａ、２３ｂ、２３ｃ 第１のコバルトシリサイド膜
２４ａ、２４ｂ、２４ｃ 第２のコバルトシリサイド膜
Claims (13)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に形成された第１のシリサイド膜とを備え、
前記第１のゲート電極は、前記ゲート絶縁膜上に形成された第１のポリシリコン膜と、前記第１のポリシリコン膜上に形成されたシリサイド反応を抑制する第１のシリサイド化反応抑制層とを有し、
前記第１のシリサイド膜は、前記第１のシリサイド化反応抑制層上に形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記ゲート絶縁膜上に形成された、前記第１のゲート電極よりもゲート長の細い第２のゲート電極と、
前記第２のゲート電極上に形成された第２のシリサイド膜とをさらに備え、
前記第２のゲート電極は、前記ゲート絶縁膜上に形成された第２のポリシリコン膜と、前記第２のポリシリコン膜上に形成されたシリサイド反応を抑制する第２のシリサイド化反応抑制層とを有し、前記第２のシリサイド膜は、前記第２のシリサイド化反応抑制層上に形成されており、
前記第２のシリサイド膜は、前記第１のシリサイド膜と同一膜厚であることを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置において、
前記シリサイド化反応抑制層は、前記ポリシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物が導入されている層、又は、シリサイド層であることを特徴とする半導体装置。 - 半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上に第１のポリシリコン膜を形成する工程（ｂ）と、
前記第１のポリシリコン膜上に第１のシリコン膜を形成する工程（ｃ）と、
前記第１のポリシリコン膜及び前記第１のシリコン膜をパターニングしてゲート電極を形成する工程（ｄ）と、
前記ゲート電極の側面上にサイドウォールを形成する工程（ｅ）と、
前記ゲート電極上にシリサイド膜を形成する工程（ｆ）と
を備えていることを特徴とする半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記第１のシリコン膜は、アモルファスシリコン膜であり、
前記工程（ｃ）の後で、前記工程（ｆ）の前に、前記アモルファスシリコン膜に熱処理を行い、前記アモルファスシリコン膜を前記第１のポリシリコン膜よりもグレインサイズの大きい第２のポリシリコン膜に変換する工程を有していることを特徴とする半導体装置の製造方法。 - 請求項４又は５記載の半導体装置の製造方法において、
前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第１のシリコン膜とシリサイド化反応して形成され、前記第１のポリシリコン膜と前記第１のシリコン膜とのグレイン境界に沿った形状で形成されることを特徴とする半導体装置の製造方法。 - 請求項４又は５記載の半導体装置の製造方法において、
前記工程（ｂ）の後で、前記工程（ｃ）の前に、前記第１のポリシリコン膜上にシリサイド化反応を抑制できるシリサイド化反応抑制層を形成する工程をさらに備え、
前記工程（ｃ）では、前記シリサイド化反応抑制層上に前記第１のシリコン膜を形成し、
前記工程（ｄ）では、前記第１のポリシリコン膜、前記シリサイド化反応抑制層及び前記第１のシリコン膜をパターニングして前記ゲート電極を形成し、
前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第１のシリコン膜とシリサイド化反応して、前記シリサイド化反応抑制層上に形成されることを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記シリサイド化反応抑制層は、前記第１のポリシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物が導入して形成することを特徴とする半導体装置の製造方法。 - 請求項４又は５記載の半導体装置の製造方法において、
前記工程（ｂ）の後で、前記工程（ｃ）の前に、前記第１のポリシリコン膜上にシリサイド化反応を抑制できる第１のシリサイド化反応抑制層を形成する工程と、前記第１のシリサイド化反応抑制層上に第２のシリコン膜を形成する工程と、前記第２のシリコン膜上に第２のシリサイド化反応抑制層を形成する工程をさらに備え、
前記工程（ｃ）では、前記第２のシリサイド化反応抑制層上に前記第１のシリコン膜を形成し、
前記工程（ｄ）では、前記第１のポリシリコン膜、前記第１のシリサイド化反応抑制層、前記第２のシリコン膜、前記第２のシリサイド化反応抑制層及び前記第１のシリコン膜をパターニングして前記ゲート電極を形成し、
前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第２のシリサイド膜、前記第２のシリサイド化反応抑制層及び前記第１のシリコン膜とシリサイド化反応して、前記第１のシリサイド化反応抑制層上に形成されることを特徴とする半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法において、
前記工程（ｆ）では、第１の熱処理により金属膜と前記第１のシリコン膜とをシリサイド化反応させて前記第２のシリサイド化反応抑制層上に第１のシリサイド膜を形成する工程と、前記金属膜を除去した後、第２の熱処理により前記第１のシリサイド膜を構造的に安定な前記シリサイド膜に変換して形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 請求項１０記載の半導体装置の製造方法において、
前記第１のシリサイド膜を形成した後で前記第２の熱処理の前に、イオン注入により前記第２のシリサイド化反応抑制層をアモルファス化する工程を備えていることを特徴とする半導体装置の製造方法。 - 請求項９〜１１のうちいずれか１項に記載の半導体装置の製造方法において、
前記第２のシリコン膜は、アモルファスシリコン膜であることを特徴とする半導体装置の製造方法。 - 請求項９〜１１のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１のシリサイド化反応抑制層及び第２のシリサイド化反応抑制層は、前記第１のポリシリコン膜及び前記第２のシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物が導入して形成することを特徴とする半導体装置の製造方法。
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| JP2007129186A (ja) * | 2005-10-06 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2009295931A (ja) * | 2008-06-09 | 2009-12-17 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| JP2013098192A (ja) * | 2011-10-28 | 2013-05-20 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046274A1 (ja) * | 2004-10-25 | 2006-05-04 | Spansion Llc | 半導体装置及びその製造方法 |
| GB2434486A (en) * | 2004-10-25 | 2007-07-25 | Spansion Llc | Semiconductor device and manufacturing method thereof |
| JPWO2006046274A1 (ja) * | 2004-10-25 | 2008-05-22 | スパンション エルエルシー | 半導体装置及びその製造方法 |
| JP5047625B2 (ja) * | 2004-10-25 | 2012-10-10 | スパンション エルエルシー | 半導体装置及びその製造方法 |
| JP2007129186A (ja) * | 2005-10-06 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2007055095A1 (ja) * | 2005-11-14 | 2007-05-18 | Nec Corporation | 半導体装置およびその製造方法 |
| US7786537B2 (en) | 2005-11-14 | 2010-08-31 | Nec Corporation | Semiconductor device and method for manufacturing same |
| JP5056418B2 (ja) * | 2005-11-14 | 2012-10-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2009295931A (ja) * | 2008-06-09 | 2009-12-17 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| JP2013098192A (ja) * | 2011-10-28 | 2013-05-20 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
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