JP2877104B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/41725—Source or drain electrodes for field effect devices
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に絶縁ゲート型電界効果トランジスタの
製造方法に関する。
方法に関し、特に絶縁ゲート型電界効果トランジスタの
製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、素子寸
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳトランジスタと記す）の微細化にお
いては、短チャネル効果が問題となることが知られてお
り、この単チャネル効果を抑制する方法の一つとして、
トランジスタのソース・ドレインの拡散層深さを浅くす
ることが考えられている。
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳトランジスタと記す）の微細化にお
いては、短チャネル効果が問題となることが知られてお
り、この単チャネル効果を抑制する方法の一つとして、
トランジスタのソース・ドレインの拡散層深さを浅くす
ることが考えられている。
【０００３】しかし、単に拡散層を浅くするだけでは、
シート抵抗の増大や配線材料とのコンタクト抵抗の増大
などの問題があり、拡散層およびゲート電極上に同時に
シリコン層を選択成長してせり上げる構造や、特開平２
−２８８２３６号公報にも記載されているように、せり
上げた後シリサイド化する方法などが提案されている。
シート抵抗の増大や配線材料とのコンタクト抵抗の増大
などの問題があり、拡散層およびゲート電極上に同時に
シリコン層を選択成長してせり上げる構造や、特開平２
−２８８２３６号公報にも記載されているように、せり
上げた後シリサイド化する方法などが提案されている。
【０００４】すなわち、図３（ａ）に示すように、Ｎ型
シリコン基板１の表面部に素子分離酸化膜２を形成して
素子形成領域を区画し、素子形成領域表面にゲート酸化
膜３を形成し、シリコンゲート電極４を形成し、酸化シ
リコン膜でなる絶縁性スペーサ６を形成し、ＢＦ2 イオ
ンを注入しアニール処理を行なってＰ型拡散層５−１，
５−２を形成する。次に、シリコンゲート電極４の表面
及びＰ型拡散層５−１，５−２の表面を露出させるた
め、希釈ＨＦで処理した後、自然酸化膜を除去するた
め、成長室内で水素雰囲気中もしくは高真空下で８００
℃以上，通常は９００℃程度に加熱する。次に、連続し
てシラン系ガスを使用して選択ＣＶＤ法によりシリコン
層７−１，７−２，７−３を成長させる。次に、図３
（ｂ）に示すように、全面にチタン膜８を堆積し、Ｎ2
雰囲気中で６５０℃程度のアニール処理を行なって、図
３（ｃ）に示すように、チタンシリサイド層９−１，９
−２，９−３を形成する。次に、未反応のまま残ってい
るチタン膜８ａを除去する。
シリコン基板１の表面部に素子分離酸化膜２を形成して
素子形成領域を区画し、素子形成領域表面にゲート酸化
膜３を形成し、シリコンゲート電極４を形成し、酸化シ
リコン膜でなる絶縁性スペーサ６を形成し、ＢＦ2 イオ
ンを注入しアニール処理を行なってＰ型拡散層５−１，
５−２を形成する。次に、シリコンゲート電極４の表面
及びＰ型拡散層５−１，５−２の表面を露出させるた
め、希釈ＨＦで処理した後、自然酸化膜を除去するた
め、成長室内で水素雰囲気中もしくは高真空下で８００
℃以上，通常は９００℃程度に加熱する。次に、連続し
てシラン系ガスを使用して選択ＣＶＤ法によりシリコン
層７−１，７−２，７−３を成長させる。次に、図３
（ｂ）に示すように、全面にチタン膜８を堆積し、Ｎ2
雰囲気中で６５０℃程度のアニール処理を行なって、図
３（ｃ）に示すように、チタンシリサイド層９−１，９
−２，９−３を形成する。次に、未反応のまま残ってい
るチタン膜８ａを除去する。
【０００５】
【発明が解決しようとする課題】上述した従来の技術に
より、浅い拡散層を有するソース・ドレイン領域の低抵
抗化は一応可能である。しかしながら、自然酸化膜の除
去を行なうのに高温熱処理が必要であるので、不純物の
再拡散が生じる。従って、ゲート長０．５μｍ程度のＭ
ＯＳトランジスタに相応する浅い拡散層の実現は可能で
あるが、ディープサブミクロンレベルの微細ＭＯＳトラ
ンジスタに適用するのは無理である。
より、浅い拡散層を有するソース・ドレイン領域の低抵
抗化は一応可能である。しかしながら、自然酸化膜の除
去を行なうのに高温熱処理が必要であるので、不純物の
再拡散が生じる。従って、ゲート長０．５μｍ程度のＭ
ＯＳトランジスタに相応する浅い拡散層の実現は可能で
あるが、ディープサブミクロンレベルの微細ＭＯＳトラ
ンジスタに適用するのは無理である。
【０００６】自然酸化膜を除去してシリコン層の選択成
長を可能とする前処理のしきい温度を低くする試みは、
実験室レベルでは、例えばフッ素や水素ラジカルを使用
したり、水素雰囲気中で紫外線照射したりする方法が試
みられているが、未だ量産技術としては確立されていな
い。あるいは、前述の特開平２−２８８２３６号公報に
は、絶縁性スペーサを形成するときのエッチング用のガ
スであるＣＨＦ3 を使用して、シリコン表面に炭素を含
んだポリマーを堆積させて、大気中における自然酸化膜
の形成を防止する手法が開示されている。しかし、その
場合でも、９００℃でシリコンを選択成長を行なってい
るので、高温熱処理を不要とするほど自然酸化膜の形成
を防止できるかどうか不明である。更に、カーボンは拡
散層と基板との間のＰＮ接合の濡れ電流を増加させるの
で好ましくない。
長を可能とする前処理のしきい温度を低くする試みは、
実験室レベルでは、例えばフッ素や水素ラジカルを使用
したり、水素雰囲気中で紫外線照射したりする方法が試
みられているが、未だ量産技術としては確立されていな
い。あるいは、前述の特開平２−２８８２３６号公報に
は、絶縁性スペーサを形成するときのエッチング用のガ
スであるＣＨＦ3 を使用して、シリコン表面に炭素を含
んだポリマーを堆積させて、大気中における自然酸化膜
の形成を防止する手法が開示されている。しかし、その
場合でも、９００℃でシリコンを選択成長を行なってい
るので、高温熱処理を不要とするほど自然酸化膜の形成
を防止できるかどうか不明である。更に、カーボンは拡
散層と基板との間のＰＮ接合の濡れ電流を増加させるの
で好ましくない。
【０００７】いずれにしても、自然酸化膜を除去するた
めの高温熱処理を特に必要とせずにソース・ドレイン領
域の低抵抗化が可能な技術が望ましいことは論じるまで
もない。
めの高温熱処理を特に必要とせずにソース・ドレイン領
域の低抵抗化が可能な技術が望ましいことは論じるまで
もない。
【０００８】本発明の目的は、拡散層上にシリコン層も
しくはシリサイド層をせり上げて形成するときのプロセ
ス温度を下げてディープサブミクロンレベルのＭＯＳト
ランジスタの特性を向上できる量産性の優れた半導体装
置の製造方法を提供することにある。
しくはシリサイド層をせり上げて形成するときのプロセ
ス温度を下げてディープサブミクロンレベルのＭＯＳト
ランジスタの特性を向上できる量産性の優れた半導体装
置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明第１の半導体装置
の製造方法は、シリコン基板の表面部に選択的に形成さ
れた拡散層に積層して高融点金属シリサイド膜を形成す
る工程を有する半導体装置の製造方法において、前記拡
散層の表面に第１の金属膜を堆積し第１のアニール処理
を行なって第１のシリサイド層を形成し、未反応のまま
残っている前記第１の金属膜をエッチングにより除去す
る工程と、前記第１のシリサイド層にＣＶＤ法によりシ
リコン層を選択成長する工程と、前記シリコン層を被覆
して第２の金属膜を堆積し第２のアニール処理を行なっ
て第２のシリサイド層を形成する工程とを含むというも
のである。
の製造方法は、シリコン基板の表面部に選択的に形成さ
れた拡散層に積層して高融点金属シリサイド膜を形成す
る工程を有する半導体装置の製造方法において、前記拡
散層の表面に第１の金属膜を堆積し第１のアニール処理
を行なって第１のシリサイド層を形成し、未反応のまま
残っている前記第１の金属膜をエッチングにより除去す
る工程と、前記第１のシリサイド層にＣＶＤ法によりシ
リコン層を選択成長する工程と、前記シリコン層を被覆
して第２の金属膜を堆積し第２のアニール処理を行なっ
て第２のシリサイド層を形成する工程とを含むというも
のである。
【００１０】本発明第２の半導体装置の製造方法は、シ
リコン基板上にゲート絶縁膜を介してシリコンゲート電
極を形成し、前記シリコンゲート電極と自己整合して前
記シリコン基板の表面部に選択的に拡散層を形成する工
程と、前記シリコンゲート電極の上面及び拡散層の表面
を露出させる工程と、第１の金属膜を全面に堆積し第１
のアニール処理を行なった後シリサイド化しないで残っ
ている前記第１の金属膜を除去することによって前記シ
リコンゲート電極の上面及び拡散層の露出面上にそれぞ
れ第１のシリサイド層を形成する工程と、前記第１のシ
リサイド層にＣＶＤ法によりシリコン層を選択成長する
工程と、第２の金属膜を堆積し第２のアニール処理を行
なった後シリサイド化しないで残っている前記第２の金
属膜を除去することによって前記第１のシリサイド層に
第２のシリサイド層を積層させる工程とを有するという
ものである。
リコン基板上にゲート絶縁膜を介してシリコンゲート電
極を形成し、前記シリコンゲート電極と自己整合して前
記シリコン基板の表面部に選択的に拡散層を形成する工
程と、前記シリコンゲート電極の上面及び拡散層の表面
を露出させる工程と、第１の金属膜を全面に堆積し第１
のアニール処理を行なった後シリサイド化しないで残っ
ている前記第１の金属膜を除去することによって前記シ
リコンゲート電極の上面及び拡散層の露出面上にそれぞ
れ第１のシリサイド層を形成する工程と、前記第１のシ
リサイド層にＣＶＤ法によりシリコン層を選択成長する
工程と、第２の金属膜を堆積し第２のアニール処理を行
なった後シリサイド化しないで残っている前記第２の金
属膜を除去することによって前記第１のシリサイド層に
第２のシリサイド層を積層させる工程とを有するという
ものである。
【００１１】以上の場合、第１の金属膜はチタン膜であ
り、第２の金属膜はチタン膜、タングステン膜、モリブ
デン膜又はコバルト膜のいずれかを含むものとすること
ができる。
り、第２の金属膜はチタン膜、タングステン膜、モリブ
デン膜又はコバルト膜のいずれかを含むものとすること
ができる。
【００１２】更に、原料ガスとしてＳｉ2 Ｈ6 ガスを使
用してポリシリコン層を選択成長することができる。
用してポリシリコン層を選択成長することができる。
【００１３】更に又、原料ガスとしてＳｉＨ2 Ｃｌ2 ガ
ス及びＨＣｌガスを使用してポリシリコン層を選択成長
することができる。
ス及びＨＣｌガスを使用してポリシリコン層を選択成長
することができる。
【００１４】シリコン結晶表面にシリコン層を選択成長
するためには、結晶表面の自然酸化膜を除去する必要が
ある。ＨＦ処理後の表面には自然酸化膜が形成されるた
め、通常は高真空中で８００℃以上のフラッシュ処理に
よる自然酸化膜除去を施している。これに対し、本発明
では、ＨＦ処理後にチタン膜を形成し、その後アニール
処理を行っている。この際、ＨＦ処理後に形成された自
然酸化膜は、チタンもしくはそのシリサイド化膜と反応
して除去される。次に、例えば、アンモニア、過酸化水
素水の混合溶液で処理することにより、絶縁膜上の未反
応チタン膜を除去する。この工程により、シリコン上の
みにチタンシリサイド層が残留する。このチタンシリサ
イド層の表面には自然酸化膜が形成されるが、基板をシ
リコン成長温度まで加熱する過程で、表面の酸素はシリ
サイド層中へ拡散し、チタンにゲッターされる。この機
構によりシリサイド層の酸素は低温で除去される。ま
た、酸素が除去されたシリサイド層表面にはシリコンの
未結合手が形成される。このため、高温でのフラッシュ
処理を施すことなく、シリサイド層上にシリコン層を選
択成長可能となる。
するためには、結晶表面の自然酸化膜を除去する必要が
ある。ＨＦ処理後の表面には自然酸化膜が形成されるた
め、通常は高真空中で８００℃以上のフラッシュ処理に
よる自然酸化膜除去を施している。これに対し、本発明
では、ＨＦ処理後にチタン膜を形成し、その後アニール
処理を行っている。この際、ＨＦ処理後に形成された自
然酸化膜は、チタンもしくはそのシリサイド化膜と反応
して除去される。次に、例えば、アンモニア、過酸化水
素水の混合溶液で処理することにより、絶縁膜上の未反
応チタン膜を除去する。この工程により、シリコン上の
みにチタンシリサイド層が残留する。このチタンシリサ
イド層の表面には自然酸化膜が形成されるが、基板をシ
リコン成長温度まで加熱する過程で、表面の酸素はシリ
サイド層中へ拡散し、チタンにゲッターされる。この機
構によりシリサイド層の酸素は低温で除去される。ま
た、酸素が除去されたシリサイド層表面にはシリコンの
未結合手が形成される。このため、高温でのフラッシュ
処理を施すことなく、シリサイド層上にシリコン層を選
択成長可能となる。
【００１５】
【発明の実施の形態】図１（ａ）〜（ｅ）を参照して本
発明の第１の実施の形態について説明する。
発明の第１の実施の形態について説明する。
【００１６】図１（ａ）に示すように、Ｎ型シリコン基
板１ＡにＬＯＣＯＳ法により素子分離酸化膜Ａを形成し
て素子形成領域を区画し、素子形成領域表面に熱酸化法
により厚さ８ｎｍのゲート酸化膜３Ａを形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。
板１ＡにＬＯＣＯＳ法により素子分離酸化膜Ａを形成し
て素子形成領域を区画し、素子形成領域表面に熱酸化法
により厚さ８ｎｍのゲート酸化膜３Ａを形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。
【００１７】次に、フォトリソグラフィ技術によるパタ
ーンニングを行い、シリコンゲート電極４Ａを形成す
る。
ーンニングを行い、シリコンゲート電極４Ａを形成す
る。
【００１８】次に、ＣＶＤ法で５０ｎｍの酸化シリコン
膜を形成した後、異方性ドライエッチングにより酸化シ
リコン膜をエッチバックし、絶縁性スペーサ６Ａを形成
する。その後、イオン注入法を用い、ＢＦ2 イオンを加
速電圧１０ｋｅＶ、面積濃度３×１０15／ｃｍ2 の条件
で注入した後、窒素雰囲気中で１０００℃のアニール処
理を施して注入イオンを活性化することによって、図１
（ａ）に示すように、Ｐ型拡散層５Ａ−１，５Ａ−２を
形成する。
膜を形成した後、異方性ドライエッチングにより酸化シ
リコン膜をエッチバックし、絶縁性スペーサ６Ａを形成
する。その後、イオン注入法を用い、ＢＦ2 イオンを加
速電圧１０ｋｅＶ、面積濃度３×１０15／ｃｍ2 の条件
で注入した後、窒素雰囲気中で１０００℃のアニール処
理を施して注入イオンを活性化することによって、図１
（ａ）に示すように、Ｐ型拡散層５Ａ−１，５Ａ−２を
形成する。
【００１９】次に、基板を希ＨＦ処理をして、Ｐ型拡散
層形成時にできるシリコン表面の絶縁膜を除去した後、
チタン膜を物理蒸着法により５ｎｍ成長する。さらに、
６５０℃、３０秒のアニール処理を施してシリコンと接
触しているチタン膜をシリサイド化して図１（ｂ）に示
すようにチタンシリサイド層１１−１，１１−２，１１
−３（結晶形Ｃ４９のＴｉＳｉ2 ）を形成する。
層形成時にできるシリコン表面の絶縁膜を除去した後、
チタン膜を物理蒸着法により５ｎｍ成長する。さらに、
６５０℃、３０秒のアニール処理を施してシリコンと接
触しているチタン膜をシリサイド化して図１（ｂ）に示
すようにチタンシリサイド層１１−１，１１−２，１１
−３（結晶形Ｃ４９のＴｉＳｉ2 ）を形成する。
【００２０】次に、アンモニア水、過酸化水素水の混合
液で処理し、絶縁膜上の未反応のまま残っているチタン
膜１０ａを除去する（図１（ｃ））。
液で処理し、絶縁膜上の未反応のまま残っているチタン
膜１０ａを除去する（図１（ｃ））。
【００２１】その後、ＵＨＶ−ＣＶＤ（高真空ＣＶＤ）
装置を用い、基板温度６５０℃、Ｓｉ2 Ｈ6 ガス分圧
１．３×１０-2Ｐａの条件で、図１（ｄ）に示すよう
に、チタンシリサイド層１１−１，１１−２，１１−３
上にそれぞれ３０ｎｍのシリコン層７Ａ−１，７Ａ−
２，７Ａ−３を選択成長する。
装置を用い、基板温度６５０℃、Ｓｉ2 Ｈ6 ガス分圧
１．３×１０-2Ｐａの条件で、図１（ｄ）に示すよう
に、チタンシリサイド層１１−１，１１−２，１１−３
上にそれぞれ３０ｎｍのシリコン層７Ａ−１，７Ａ−
２，７Ａ−３を選択成長する。
【００２２】さらに、物理蒸着法によりチタン膜を３０
ｎｍ成長した後、６５０℃のアニール処理を施してシリ
サイド化した後、アンモニア水、過酸化水素水の混合液
で処理して、シリサイド化せずに残っているチタン膜を
除去する。こうして、図１（ｅ）に示すように、Ｐ型拡
散層５Ａ−１，５Ａ−２にチタンシリサイド層９Ａ−
１，９Ａ−２を積層したソース・ドレイン領域及びシリ
コンゲート電極４Ａ上面にチタンシリサイド層９Ａ−３
を積層したポリサイドゲート電極を有するＭＯＳトラン
ジスタが形成される。
ｎｍ成長した後、６５０℃のアニール処理を施してシリ
サイド化した後、アンモニア水、過酸化水素水の混合液
で処理して、シリサイド化せずに残っているチタン膜を
除去する。こうして、図１（ｅ）に示すように、Ｐ型拡
散層５Ａ−１，５Ａ−２にチタンシリサイド層９Ａ−
１，９Ａ−２を積層したソース・ドレイン領域及びシリ
コンゲート電極４Ａ上面にチタンシリサイド層９Ａ−３
を積層したポリサイドゲート電極を有するＭＯＳトラン
ジスタが形成される。
【００２３】その後は、周知のプロセスを用いてＭＯＳ
集積回路を製造する。
集積回路を製造する。
【００２４】シリコン表面部にチタンシリサイド層を形
成することにより自然酸化膜を除去するためにのみ行な
う高温熱処理を省くことができるばかりでなく、シリサ
イド化処理の温度及びシリコン層の選択成長温度をとも
に６５０℃まで低くすることができるので、ソース・ド
レイン用の拡散層の不純物再分布を大幅に抑制できる。
実際、せり上げプロセス前後でＳＩＭＳ（２次イオン質
量分析器）により拡散層の不純物プロファイルを比較し
たが、不純物の再分布は確認されなかった。
成することにより自然酸化膜を除去するためにのみ行な
う高温熱処理を省くことができるばかりでなく、シリサ
イド化処理の温度及びシリコン層の選択成長温度をとも
に６５０℃まで低くすることができるので、ソース・ド
レイン用の拡散層の不純物再分布を大幅に抑制できる。
実際、せり上げプロセス前後でＳＩＭＳ（２次イオン質
量分析器）により拡散層の不純物プロファイルを比較し
たが、不純物の再分布は確認されなかった。
【００２５】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２６】半導体素子構造は第１の実施の形態と同様
であり、第１の実施の形態と同一の方法でせり上げＳｉ
層の成長前の工程まで実施する。
であり、第１の実施の形態と同一の方法でせり上げＳｉ
層の成長前の工程まで実施する。
【００２７】すなわち、図２（ａ）に示すように、素子
分離酸化膜２Ａを形成した後、ゲート酸化膜３Ａとシリ
コンゲート電極４Ａを形成する。次に、ゲート電極の側
面に絶縁性スペーサ６Ａを形成した後、イオン注入法を
用い、ＢＦ2 イオンを加速電圧１０ｋｅＶ、面積濃度３
×１０15／ｃｍ2 の条件で注入した後、窒素雰囲気中１
０００℃のアニール処理を施して注入イオンを活性化
し、Ｐ型拡散層５Ａ−１，５Ａ−２を形成する。その
後、Ｔｉ膜の蒸着、シリサイド化アニールを行ない、図
２（ｂ）に示すように、絶縁膜上の未反応Ｔｉ膜１０ａ
の除去を実施し、図２（ｃ）に示すように、結晶Ｓｉ上
のみにチタンシリサイド層１１−１，１１−２，１１−
３を残す。
分離酸化膜２Ａを形成した後、ゲート酸化膜３Ａとシリ
コンゲート電極４Ａを形成する。次に、ゲート電極の側
面に絶縁性スペーサ６Ａを形成した後、イオン注入法を
用い、ＢＦ2 イオンを加速電圧１０ｋｅＶ、面積濃度３
×１０15／ｃｍ2 の条件で注入した後、窒素雰囲気中１
０００℃のアニール処理を施して注入イオンを活性化
し、Ｐ型拡散層５Ａ−１，５Ａ−２を形成する。その
後、Ｔｉ膜の蒸着、シリサイド化アニールを行ない、図
２（ｂ）に示すように、絶縁膜上の未反応Ｔｉ膜１０ａ
の除去を実施し、図２（ｃ）に示すように、結晶Ｓｉ上
のみにチタンシリサイド層１１−１，１１−２，１１−
３を残す。
【００２８】次に、Ｐ型拡散層５Ａ−１，５Ａ−２上及
びシリコンゲート電極４Ａ上のチタンシリサイド層上に
選択的にシリコン層を成長するが、本実施の形態では、
成長方法としてＬＰＣＶＤ（減圧気相成長）法を用い
る。
びシリコンゲート電極４Ａ上のチタンシリサイド層上に
選択的にシリコン層を成長するが、本実施の形態では、
成長方法としてＬＰＣＶＤ（減圧気相成長）法を用い
る。
【００２９】成長は、枚葉式のＲＴ−ＣＶＤ（高速昇降
温ＣＶＤ）装置を用いる。基板を成長炉に導入し、真空
排気の後、水素雰囲気下で基板温度を室温から７５０℃
に昇温する。次に、真空度１３００Ｐａで水素を２０ｓ
ｌｍ供給し、基板温度と炉内真空度の安定を待って、原
料ガスとしてＳｉＨ2 Ｃｌ2 ガスを１００ｓｃｃｍ、Ｈ
Ｃｌガスを１００ｓｃｃｍ供給して、図２（ｄ）に示す
ように、選択的にシリコン層７Ｂ−１，７Ｂ−２，７Ｂ
−３を３０ｎｍ成長する。
温ＣＶＤ）装置を用いる。基板を成長炉に導入し、真空
排気の後、水素雰囲気下で基板温度を室温から７５０℃
に昇温する。次に、真空度１３００Ｐａで水素を２０ｓ
ｌｍ供給し、基板温度と炉内真空度の安定を待って、原
料ガスとしてＳｉＨ2 Ｃｌ2 ガスを１００ｓｃｃｍ、Ｈ
Ｃｌガスを１００ｓｃｃｍ供給して、図２（ｄ）に示す
ように、選択的にシリコン層７Ｂ−１，７Ｂ−２，７Ｂ
−３を３０ｎｍ成長する。
【００３０】さらに、物理蒸着法によりチタン膜を３０
ｎｍ成長した後、６５０℃のアニール処理を施してシリ
サイド化した後、アンモニア水、過酸化水素水の混合液
で処理して、未反応のまま残っているチタン膜を除去し
て、図２（ｅ）に示すようにチタンシリサイド層９Ｂ−
１，９Ｂ−２，９Ｂ−３を形成する。
ｎｍ成長した後、６５０℃のアニール処理を施してシリ
サイド化した後、アンモニア水、過酸化水素水の混合液
で処理して、未反応のまま残っているチタン膜を除去し
て、図２（ｅ）に示すようにチタンシリサイド層９Ｂ−
１，９Ｂ−２，９Ｂ−３を形成する。
【００３１】その後は、周知のプロセスを用いてＭＯＳ
集積回路を製造する。
集積回路を製造する。
【００３２】本実施の形態の場合も第１の実施の形態と
同様、せり上げ工程の前後で、ソース・ドレイン拡散層
の不純物再分布は見られなかった。
同様、せり上げ工程の前後で、ソース・ドレイン拡散層
の不純物再分布は見られなかった。
【００３３】以上、ＰＭＯＳトランジスタについて説明
したが、本発明は、ＮＭＯＳトランジスタやＣＭＯＳ半
導体装置にも適用できることはいうまでもない。また、
Ｓｉせり上げ後に形成する金属としてＴｉを用いたが、
Ｗ、Ｃｏ、Ｍｏ等を用いることも可能である。
したが、本発明は、ＮＭＯＳトランジスタやＣＭＯＳ半
導体装置にも適用できることはいうまでもない。また、
Ｓｉせり上げ後に形成する金属としてＴｉを用いたが、
Ｗ、Ｃｏ、Ｍｏ等を用いることも可能である。
【００３４】
【発明の効果】以上説明したように本発明は、シリコン
結晶面に第１の金属膜を形成しシリサイド化して第１の
シリサイド層を形成してからその第１のシリサイド層に
シリコン層を選択成長させることにより、自然酸化膜を
除去するための高温処理が不要となるので、拡散層上に
シリコン層もしくはシリサイド層を積層してソース・ド
レイン領域の低抵抗化を企ったＭＯＳトランジスタを形
成するプロセスの低温化が実現でき、拡散層の不純物再
分布を防止できる。その結果、ディープサブミクロンレ
ベルのＭＯＳ集積回路の実現に寄与できるという効果が
ある。
結晶面に第１の金属膜を形成しシリサイド化して第１の
シリサイド層を形成してからその第１のシリサイド層に
シリコン層を選択成長させることにより、自然酸化膜を
除去するための高温処理が不要となるので、拡散層上に
シリコン層もしくはシリサイド層を積層してソース・ド
レイン領域の低抵抗化を企ったＭＯＳトランジスタを形
成するプロセスの低温化が実現でき、拡散層の不純物再
分布を防止できる。その結果、ディープサブミクロンレ
ベルのＭＯＳ集積回路の実現に寄与できるという効果が
ある。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｅ）に分図して示す工程順断面図。
めの（ａ）〜（ｅ）に分図して示す工程順断面図。
【図２】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｅ）に分図して示す工程順断面図。
めの（ａ）〜（ｅ）に分図して示す工程順断面図。
【図３】従来の半導体装置の製造方法について説明する
ための（ａ）〜（ｄ）に分図して示す工程順断面図。
ための（ａ）〜（ｄ）に分図して示す工程順断面図。
１，１Ａ Ｎ型シリコン基板 ２，２Ａ 素子分離酸化膜 ３，３Ａ ゲート酸化膜 ４，４Ａ シリコンゲート電極 ５−１，５Ａ−１，５−２，５Ａ−２ Ｐ型拡散層 ６，６Ａ 絶縁性スペーサ ７−１，７Ａ−１，７Ｂ−１，７−２，７Ａ−２，７Ｂ
−２ シリコン層 ８，８ａ チタン膜 ９−１，９Ａ−１，９Ｂ−１，９−２，９Ａ−２，９Ｂ
−２，９−３，９Ａ−３，９Ｂ−３ チタンシリサイ
ド層 １０ａ チタン膜 １１−１，１１−２，１１−３ チタンシリサイド層
−２ シリコン層 ８，８ａ チタン膜 ９−１，９Ａ−１，９Ｂ−１，９−２，９Ａ−２，９Ｂ
−２，９−３，９Ａ−３，９Ｂ−３ チタンシリサイ
ド層 １０ａ チタン膜 １１−１，１１−２，１１−３ チタンシリサイド層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−97420（ＪＰ，Ａ) 特開 平７−183504（ＪＰ，Ａ) 特開 平５−315286（ＪＰ，Ａ) 特開 平３−9530（ＪＰ，Ａ) 特開 昭63−306658（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/28 - 21/288 H01L 29/41 - 29/49
Claims (5)
- 【請求項１】 シリコン基板の表面部に選択的に形成さ
れた拡散層に積層して高融点金属シリサイド膜を形成す
る工程を有する半導体装置の製造方法において、前記拡
散層の表面に第１の金属膜を堆積し第１のアニール処理
を行なって第１のシリサイド層を形成し、未反応のまま
残っている前記第１の金属膜をエッチングにより除去す
る工程と、前記第１のシリサイド層にＣＶＤ法によりシ
リコン層を選択成長する工程と、前記シリコン層を被覆
して第２の金属膜を堆積し第２のアニール処理を行なっ
て第２のシリサイド層を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板上にゲート絶縁膜を介して
シリコンゲート電極を形成し、前記シリコンゲート電極
と自己整合して前記シリコン基板の表面部に選択的に拡
散層を形成する工程と、前記シリコンゲート電極の上面
及び拡散層の表面を露出させる工程と、第１の金属膜を
全面に堆積し第１のアニール処理を行なった後シリサイ
ド化しないで残っている前記第１の金属膜を除去するこ
とによって前記シリコンゲート電極の上面及び拡散層の
露出面上にそれぞれ第１のシリサイド層を形成する工程
と、前記第１のシリサイド層にＣＶＤ法によりシリコン
層を選択成長する工程と、第２の金属膜を堆積し第２の
アニール処理を行なった後シリサイド化しないで残って
いる前記第２の金属膜を除去することによって前記第１
のシリサイド層に第２のシリサイド層を積層させる工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 第１の金属膜はチタン膜であり、第２の
金属膜はチタン膜、タングステン膜、モリブデン膜又は
コバルト膜のいずれかを含む請求項１又は２記載の半導
体装置の製造方法。 - 【請求項４】 原料ガスとしてＳｉ2 Ｈ6 ガスを使用し
てポリシリコン層を選択成長する請求項１乃至３記載の
半導体装置の製造方法。 - 【請求項５】 原料ガスとしてＳｉＨ2 Ｃｌ2 ガス及び
ＨＣｌガスを使用してポリシリコン層を選択成長する請
求項１乃至３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277757A JP2877104B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
| US08/954,123 US5972785A (en) | 1996-10-21 | 1997-10-20 | Method for manufacturing a semiconductor device having a refractory metal silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277757A JP2877104B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125909A JPH10125909A (ja) | 1998-05-15 |
| JP2877104B2 true JP2877104B2 (ja) | 1999-03-31 |
Family
ID=37037049
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8277757A Expired - Fee Related JP2877104B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5972785A (ja) |
| JP (1) | JP2877104B2 (ja) |
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| US5937315A (en) * | 1997-11-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Self-aligned silicide gate technology for advanced submicron MOS devices |
| KR19990041688A (ko) * | 1997-11-24 | 1999-06-15 | 김규현 | 티타늄 샐리사이드 형성 방법 |
| US6156649A (en) * | 1998-04-14 | 2000-12-05 | Advanced Micro Devices, Inc. | Method of forming uniform sheet resistivity salicide |
| US6177345B1 (en) * | 1998-05-18 | 2001-01-23 | Advanced Micro Devices, Inc. | Method of silicide film formation onto a semiconductor substrate |
| US6110811A (en) * | 1998-06-11 | 2000-08-29 | Chartered Semiconductor Manufacturing Ltd. | Selective CVD TiSi2 deposition with TiSi2 liner |
| US6165903A (en) * | 1998-11-04 | 2000-12-26 | Advanced Micro Devices, Inc. | Method of forming ultra-shallow junctions in a semiconductor wafer with deposited silicon layer to reduce silicon consumption during salicidation |
| US6214714B1 (en) | 1999-06-25 | 2001-04-10 | Applied Materials, Inc. | Method of titanium/titanium nitride integration |
| US6524952B1 (en) | 1999-06-25 | 2003-02-25 | Applied Materials, Inc. | Method of forming a titanium silicide layer on a substrate |
| KR100332108B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| KR100295062B1 (ko) * | 1999-08-17 | 2001-07-12 | 윤종용 | 게이트 산화막의 손상을 회복시키는 반도체장치의 게이트 제조방법 |
| US6455404B1 (en) * | 2000-07-22 | 2002-09-24 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabricating same |
| US6642592B2 (en) | 2000-07-22 | 2003-11-04 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabricating same |
| US6451693B1 (en) * | 2000-10-05 | 2002-09-17 | Advanced Micro Device, Inc. | Double silicide formation in polysicon gate without silicide in source/drain extensions |
| US7268065B2 (en) * | 2004-06-18 | 2007-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing metal-silicide features |
| US7446062B2 (en) * | 2004-12-10 | 2008-11-04 | International Business Machines Corporation | Device having dual etch stop liner and reformed silicide layer and related methods |
| US7723176B2 (en) | 2005-09-01 | 2010-05-25 | Nec Corporation | Method for manufacturing semiconductor device |
| EP1965435A4 (en) * | 2005-11-28 | 2009-11-11 | Nec Corp | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
| KR101870873B1 (ko) * | 2011-08-04 | 2018-07-20 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4716131A (en) * | 1983-11-28 | 1987-12-29 | Nec Corporation | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film |
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1997
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| US5972785A (en) | 1999-10-26 |
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