JP3237626B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims description 118
- 229910052796 boron Inorganic materials 0.000 claims description 84
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 78
- 239000000758 substrate Substances 0.000 claims description 44
- 238000009826 distribution Methods 0.000 claims description 24
- 238000010438 heat treatment Methods 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000009827 uniform distribution Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 12
- 230000007423 decrease Effects 0.000 description 10
- 230000005684 electric field Effects 0.000 description 7
- -1 boron ion Chemical class 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052787 antimony Inorganic materials 0.000 description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 125000001475 halogen functional group Chemical group 0.000 description 2
- 150000001638 boron Chemical class 0.000 description 1
- 150000001639 boron compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- SYHGEUNFJIGTRX-UHFFFAOYSA-N methylenedioxypyrovalerone Chemical compound C=1C=C2OCOC2=CC=1C(=O)C(CCC)N1CCCC1 SYHGEUNFJIGTRX-UHFFFAOYSA-N 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Spectroscopy & Molecular Physics (AREA)
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Description
有する場合に好適である半導体装置及びその製造方法に
関し、特に、pn接合における接合面近傍において不純
物濃度が変化することを防止することができる半導体装
置及びその製造方法に関する。
は、pn接合を形成することが必要である。例えば、n
チャネルMIS型電解効果トランジスタ(metal insula
tor semiconductor field effect transistor)におい
ては、p型の半導体基板の表面にn型のソース領域及び
n型のドレイン領域が形成されており、これらのソース
領域及びドレイン領域と基板との間で、pn接合が構成
されている。また、npn型バイポーラトランジスタに
おいては、n型のエミッタ領域がp型のベース領域と接
するように形成されていると共に、p型のベース領域が
n型のコレクタ領域と接するように形成されており、エ
ミッタ領域とベース領域との間及びベース領域とコレク
タ領域との間でpn接合が構成されている。
おいて、n型領域の不純物濃度をp型領域の不純物濃度
よりも高く形成する場合には、一般的に、以下に示す方
法でpn接合を形成する。先ず、基板における所定の領
域にp型の不純物(ボロン又はインジウム等)を導入す
る。次に、基板におけるn型領域を形成する領域にの
み、イオン注入又は熱拡散により、p型の不純物濃度よ
りも高い濃度でn型の不純物(砒素、燐又はアンチモン
等)を導入する。なお、イオン注入によりn型の不純物
を導入した場合には、不純物を活性化するための熱処理
を実施する。これにより、n型領域の不純物濃度がp型
領域の不純物濃度よりも高いpn接合を形成することが
できる。
る場合には、一般的に、以下に示す方法でpn接合を形
成する。先ず、半導体基板にp型の不純物を導入した
後、この半導体基板の表面にゲート絶縁膜を形成し、ゲ
ート絶縁膜の上にゲート電極を形成する。次に、ゲート
電極をマスクとして、半導体基板の表面にイオン注入に
よりn型の不純物を導入した後、不純物を活性化するた
めの熱処理を実施する。これにより、n型の不純物が導
入された領域に、n型のソース領域及びドレイン領域が
形成される。このように、いずれの場合においても、不
純物を導入した後、この不純物を熱拡散又は活性化する
ために、熱処理が必要となる。
方法によりpn接合を形成すると、特に、p型の不純物
であるボロンを導入したp型領域と、このp型領域より
も不純物濃度が高いn型領域とにより構成されたpn接
合(n+/p接合;n+は高濃度n型領域)を形成する場
合においては、熱処理によりボロンの空間分布が変形し
て、半導体素子の特性に悪影響を及ぼすという問題点が
ある。この現象は、寸法が大きい従来の半導体素子にお
いては問題となることがないが、近時の半導体素子、特
にMIS型FETにおいては、その微細化に伴ってボロ
ンの空間分布の変形が半導体素子の特性に著しい悪影響
を及ぼすことが公知である(D.K.Sadana et al.,“Enha
ncedShort Channel Effects in NMOSFETs due to Boron
Redistribution Induced by Arsenic Source and Drai
n Implant”,IEDM Technical Digest, IEEE, 1992,pp.8
49-852)。
p型領域よりも不純物濃度が高いn型領域とにより構成
されたpn接合を形成した場合に、熱処理の間にボロン
がn +型領域の中に吸い込まれて、p型領域におけるn+
/p接合の境界線近傍においてボロン濃度が低下する。
この現象がnチャネルMIS型FETにおいて発生する
と、ソース領域とドレイン領域との間のボロン濃度が低
下する。この低下の度合いは、ソース領域とドレイン領
域との間の距離、即ちチャネル長が短くなるほど顕著と
なる。従って、チャネル長が短くなるほどFETのしき
い値が低くなる現象である短チャネル効果が高くなり、
微細(短チャネル)な寸法を有する素子を形成すること
が困難となる。この現象は、特にチャネル長が0.1μ
m以下であるMIS型FETを形成した場合に、深刻な
問題点となる。
ヘイロウ注入(halo注入)又はポケット注入によりソー
ス領域及びドレイン領域を形成する電解効果トランジス
タの製造方法が提案されている(特開平6−24419
6号公報、特開平8−330587号公報及び特開平9
−181307号公報等)。図4(a)及び図4(b)
は従来の半導体装置の構造を示す断面図である。
半導体基板21の表面に素子分離絶縁膜26が形成され
ており、この素子分離絶縁膜26により区画された領域
にイオン注入等の方法によりボロンが導入されて、p型
の素子領域が形成されている。また、素子領域の表面上
には、ゲート絶縁膜25及びその上のゲート電極24が
形成されている。更に、ゲート電極24の下方における
チャネル領域を挟む形状で、素子領域の表面に第1のn
型領域23aが形成されている。
3aに接するチャネル領域側にボロンがイオン注入され
たボロン導入領域22a又は22bが形成されている。
更にまた、ゲート電極24の側壁面上には側壁絶縁膜2
7が形成されており、この側壁絶縁膜27に覆われてい
ない領域にn型不純物がイオン注入されて、n型領域2
3aよりも深い深さで第2のn型領域23bが形成され
ている。このようにして、n型領域23a及び23bか
らなるソース−ドレイン領域23が形成されている。
おいては、n型領域23a又は23bのチャネル領域側
にはみ出すように、イオン注入によってボロン導入領域
22a又は22bが形成されている。このボロン導入領
域22a又は22bは、例えば、基板21の表面に垂直
な方向に対して傾斜した方向から素子領域に対してイオ
ンを注入する斜めイオン注入により形成される。
導体基板における位置をとって、図4(a)に示す半導
体基板表面における不純物の濃度分布を示すグラフ図で
ある。但し、図5において、破線36は半導体基板21
の表面に導入したp型不純物の濃度を示し、1点鎖線3
4は半導体基板21の表面におけるn型不純物の濃度を
示す。また、実線35は熱処理後の半導体基板21の表
面におけるp型不純物の濃度を示す。
いては、n型領域23a又は23bのチャネル領域側に
はみ出すようにボロン導入領域22aが形成されてお
り、これにより、p型領域におけるn+/p接合の境界
線近傍において、p型領域のその他の部分よりもボロン
濃度が予め高くなっている。従って、熱処理によりボロ
ンが高濃度のn+型領域の中に吸い込まれて、p型領域
におけるn+/p接合の境界線近傍においてボロン濃度
が低下すると共に、n+型領域におけるn+/p接合の境
界線近傍においてボロン濃度が上昇し、濃度低下部32
及び濃度上昇部33が形成された場合であっても、トラ
ンジスタの短チャネル効果の発生を抑制することができ
る。即ち、図4(a)及び図4(b)に示す従来の半導
体装置においては、ボロン導入領域22a及び22b
は、濃度の加算によって濃度分布の修正をするために形
成されている。
すように、p型領域におけるn+/p接合の境界線近傍
において、ボロン濃度を予め高くすることにより、濃度
低下部32の濃度低下分を打ち消すためには、ボロン導
入領域22a又は22bを約数10nmの幅で高精度に
n型領域23a又は23bからチャネル領域側にはみ出
させる必要がある。
の分布の深さ及び幅は、独立して制御することが困難で
あると共に、ゲート電極24の側壁面の形状の影響を受
けやすい斜めイオン注入法によると、約数10nmの狭
い幅で高精度にボロン導入領域22a又は22bをはみ
出させることは困難である。また、p型領域内のボロン
はn+型領域内よりも速やかに拡散するので、p型領域
にはみ出すように導入されたボロンは熱処理中に容易に
n+領域に吸い込まれるか、又はp型領域内に拡散され
てしまう。
示す従来の半導体装置においては、p型領域にはみ出す
ように形成されたボロン導入領域22a及び22bによ
っても、濃度低下部12の濃度低下分を厳密に打ち消す
ことができず、図5の実線35に示すように、ボロンの
濃度分布に乱れが発生する。また、ボロン導入領域22
a又は22bを形成する方法を使用しても、n型領域内
における濃度上昇部33の形成を抑制することはできな
い。従って、単純に不純物濃度を加算することによる従
来の方法を使用しても、ボロンのイオン導入領域を高精
度に制御することができないと共に、ボロンの拡散を制
御することが困難であるので、短チャネル効果の発生を
十分に抑制することはできない。
のであって、pn接合における接合面近傍において不純
物濃度が変化することを防止することができ、これによ
り、短チャネル効果によるしきい値の低下を防止して良
好な特性を容易に得ることができる半導体装置及びその
製造方法を提供することを目的とする。
の製造方法は、半導体基板に第1導電型の不純物を導入
して第1導電型領域を選択的に形成する工程と、前記第
1導電型領域内の所定の領域にこの第1導電型領域にお
ける第1導電型不純物濃度よりも高い濃度で第2導電型
の不純物を導入して第2導電型領域を選択的に形成する
工程と、前記第2導電型領域に内包される部分に選択的
に第1導電型の不純物を導入して低濃度第2導電型領域
を選択的に形成する工程と、を有し、該低濃度第2導電
型領域が、熱処理時に、第1導電型の不純物の拡散源と
なるように、半導体基板の表面における第1導電型不純
物の濃度が前記低濃度第2導電型領域以外の部分から前
記低濃度第2導電型領域に向けて高くなるような分布を
形成することを特徴とする。
導体基板に第1導電型の不純物を導入して第1導電型領
域を選択的に形成する工程と、前記第1導電型領域内の
所定の領域に第1導電型の不純物を導入してこの第1導
電型領域よりも高い不純物濃度を有する高濃度第1導電
型領域を形成する工程と、前記高濃度第1導電型領域を
内包する領域に第2導電型の不純物を導入して前記高濃
度第1導電型領域を低濃度第2導電型領域にすると共
に、この低濃度第2導電型領域を取り囲む第2導電型領
域を形成する工程と、を有し、前記低濃度第2導電型領
域が、熱処理時に、第1導電型の不純物の拡散源となる
ように、半導体基板表面における第1導電型不純物の濃
度が前記低濃度第2導電型領域以外の部分から前記低濃
度第2導電型領域に向けて高くなるような分布を形成す
ることを特徴とする。
に、前記第1導電型領域の上にゲート電極を形成する工
程を有していてもよく、前記第2導電型領域は前記ゲー
ト電極をマスクとして第2導電型の不純物をイオン注入
することにより得られるものであることが好ましい。ま
た、前記低濃度第2導電型領域は前記ゲート電極をマス
クとして第1導電型の不純物をイオン注入することによ
り得られるものであることが望ましい。更に、これらの
第1導電型の不純物はボロンであることが好ましい。
の不純物が導入された第1導電型領域内の所定の領域
に、この第1導電型領域における第1導電型不純物濃度
よりも高い濃度で第2導電型の不純物を導入して第2導
電型領域を形成している。このような方法によりpn接
合を形成した後に、例えば熱処理等を施すと、第1導電
型領域の第2導電型領域との界面近傍、即ちpn接合部
の近傍で第1導電型の不純物が第2導電型領域側に吸収
されて、第1導電型の不純物濃度が低下することがあっ
た。このように、第1導電型領域におけるpn接合部の
近傍で第1導電型の不純物濃度が低下すると、例えば、
短チャネル効果によるしきい値電圧の低下等の半導体装
置の特性の劣化が生じる。
電型領域の内部に選択的に第1導電型の不純物を導入し
て、低濃度第2導電型領域を形成し、第1導電型領域か
ら低濃度第2導電型領域に向けて第1導電型の不純物濃
度が高くなるように、第1導電型不純物の濃度分布を調
整している。そうすると、第1導電型領域におけるpn
接合部の近傍で、第1導電型の不純物が第2導電型領域
側に吸収されて第1導電型の不純物濃度が低下した場合
であっても、この不純物濃度が低下した領域に、低濃度
第2導電型領域から拡散によって第1導電型の不純物が
流れ込むので、第1導電型の不純物の流れが相殺される
ことにより、第1導電型領域における第1導電型の不純
物濃度の低下を防止することができる。その結果、本発
明を例えばMIS型FETに適用した場合には、短チャ
ネル効果の発生を抑制することができ、優れた特性を有
する半導体装置を得ることができる。
の不純物濃度が低下する領域に予め第1導電型の不純物
を導入して、不純物濃度の低下を防止する方法と比較し
て、低濃度第2導電型領域の形成範囲及び濃度分布を厳
密に制御する必要がないので、優れた特性を有する半導
体装置を容易に製造することができる。
体装置及びその製造方法について、添付の図面を参照し
て具体的に説明する。図1(a)及び図1(b)は本発
明の実施例に係る半導体装置の製造方法を工程順に示す
断面図である。なお、本実施例においては、nチャネル
型MIS型FETの製造方法について示す。図1に示す
ように、先ず、半導体基板1の表面に素子分離絶縁膜6
を形成して素子領域を区画した後、この素子領域にイオ
ン注入等の方法によりボロンを導入することにより、p
型の素子領域(第1導電型領域)を得る。次に、素子領
域の表面上に絶縁膜及び導電膜を順次形成した後、これ
らを所定の形状にエッチングすることにより、ゲート絶
縁膜5及びゲート電極4を形成する。次いで、このゲー
ト電極4をマスクとして、p型の素子領域における不純
物濃度よりも高い濃度で、砒素、燐又はアンチモン等の
n型不純物9をイオン注入することにより、素子領域の
表面に第1のn型領域(第2導電型領域)3aを選択的
に形成する。
オン注入して、ボロン導入領域(低濃度第2導電型領
域)2を形成する。このとき、基板1の厚さ方向及び平
面視において、ボロン導入領域2がn型領域3aに内包
されるようにする。従って、ボロン導入領域2がn型領
域3aよりも浅い深さで注入されるように、ボロン注入
時のイオン種としては、ボロンイオンB+の代わりに、
BF2 +及びB10H14 +等のように、ボロンイオンよりも
質量が大きいボロン化合物のイオンを使用して、ボロン
導入領域2を形成することが好ましい。また、平面視
で、ボロン導入領域2がn型領域3aよりも狭い領域に
形成されるように、ボロン導入領域2を形成するための
ボロンイオン又はボロン化合物イオンは、基板1の表面
に対して垂直の方向から注入することが望ましい。
い領域に形成するための方法としては、n型領域3aを
形成した後、ボロン導入領域2を形成するイオン注入の
前に、ゲート電極4の側壁面上に薄い側壁絶縁膜8を形
成する方法を使用してもよい。更に、n型領域3aを形
成する際に、基板1の表面に対して垂直の方向から傾斜
した方向でイオン注入することにより、ゲート電極4の
下方に大きく潜り込む形状のn型領域3aを形成しても
よい。なお、ボロン導入領域2を形成した後に、n型領
域3aを形成してもよい。この場合には、p型の素子領
域(第1導電型領域)を形成した後に、この素子領域内
の所定の領域にp型不純物を導入して、素子領域よりも
高い不純物濃度を有する高濃度p型領域(高濃度第1導
電型領域)を形成する。その後、このボロン導入領域2
を内包する領域にn型不純物を導入することにより、高
濃度p型領域を低濃度n型領域にすると共に、この低濃
度n型領域を取り囲むn型領域3aを形成することがで
きる。
電極4の側壁面上に側壁絶縁膜7を形成した後、ゲート
電極4及び側壁絶縁膜7をマスクとして、砒素、燐又は
アンチモン等のn型不純物を素子領域の表面にイオン注
入する。これにより、n型領域3aの下方に、ゲート電
極4の下方から離間した領域から素子分離絶縁膜6に至
る領域に、n型領域3aよりも深い深さで第2のn型領
域3bを形成し、n型領域3a及び3bからなるソース
−ドレイン領域3を形成する。n型領域3a及び3bを
形成するためのn型不純物としては、特に、拡散しにく
い砒素又はアンチモンを使用することが望ましい。
2を形成するためのイオン注入条件としては、例えば、
イオン種をBF2 +、注入エネルギーを1乃至15ke
V、ドーズ量を5×1012乃至5×1013cm-2とする
ことができる。これに対して、n型領域3aを形成する
ためのイオン注入条件としては、例えば、イオン種をA
s+、注入エネルギーを1乃至15keV、ドーズ量を
1×1014乃至2×101 5cm-2とすればよい。
半導体装置においては、第1のn型領域3aとこのn型
領域3aよりも深い深さで形成された第2のn型領域3
bとにより、LDD(Lightly Doped Drain)構造又は
エクステンション構造のソース−ドレイン領域3が形成
されている。なお、このソース−ドレイン領域3は、ゲ
ート電極4の下方に形成されるチャネル領域を挟むよう
に、p型の半導体基板1の表面に形成されている。従っ
て、ゲート電極4に印加される電圧によって、チャネル
領域を挟むソース領域とドレイン領域との間の電気伝導
が制御される。
導体基板における位置をとって、図1(b)に示す半導
体基板表面のA−A線に沿う方向における不純物の濃度
分布を示すグラフ図である。また、図3は縦軸に不純物
濃度をとり、横軸に半導体基板における位置をとって、
ボロン導入領域2が形成されていない半導体基板表面に
おける不純物の濃度分布を示すグラフ図である。但し、
図2及び図3においては、1方のソース−ドレイン領域
からチャネル領域までの基板表面における不純物の濃度
分布を示しており、1点鎖線14は半導体基板表面にお
けるn型不純物の濃度を示し、実線15a及び15bは
半導体基板表面におけるp型不純物の濃度を示してい
る。また、図3に示す破線16は熱処理前の半導体基板
表面におけるp型不純物の濃度を示している。図2及び
図3を参照して、ボロン導入領域2により得られる作用
について、以下に説明する。
bからなるソース−ドレイン領域3の内部にボロン導入
領域2が形成されており、このボロン導入領域2もソー
ス−ドレイン領域3の一部を構成している。このボロン
導入領域2のボロン濃度は半導体基板1の素子領域のp
型不純物濃度より高くなるように設定されており、これ
により、素子領域からボロン導入領域2に向けてp型の
不純物濃度が高くなるp型濃度分布が形成されている。
従って、図2に示すように、ボロン導入領域2において
は、p型不純物(ボロン)がn型領域3a及び3b内の
n型不純物により相殺されており、電気的には低濃度の
n型領域となっている。このように、n型不純物濃度が
p型不純物濃度を超えている領域がn型領域3a及び3
bからなるソース−ドレイン領域であり、p型不純物濃
度がn型不純物濃度を超えている領域が半導体基板1に
おけるp型領域となる。
成されていない半導体装置においては、破線16に示す
熱処理前のボロン濃度は一定である。一方、実線15b
に示す熱処理後のボロン濃度は、p型領域とn型領域と
の界面近傍で低下して、濃度低下部12が形成され、n
型領域内におけるp型領域との界面近傍で上昇して濃度
上昇部13が形成される。
が発生する機構について調査した結果、n型領域とp型
領域との間に存在する接触電位差により、n型領域内に
おけるp型領域との界面近傍の領域11に電界が発生し
ていることが原因であることを見い出した。素子領域に
導入されているボロンのうちの殆どは負に帯電してお
り、この負に帯電したボロンは熱処理の際に領域11の
電界に引かれて、チャネル領域から離間する方向(図3
の左方向)に移動する。そして、移動したボロンは領域
11よりもチャネル領域から離間した領域に蓄積され
て、n型領域内にボロン濃度が上昇した濃度上昇部13
が形成される。一方、電界が存在する領域11よりもチ
ャネル領域寄り、即ち、n型領域とp型領域との界面近
傍からはボロンが吸い出されて、この界面近傍に濃度低
下部12が形成される。このチャネル領域におけるボロ
ン濃度の低下が、MIS型FETの短チャネル効果を高
めている。
に示すように、n型領域3a及び3bからなるソース−
ドレイン領域3内にボロン導入領域2を形成しており、
素子領域からボロン導入領域2に向けてp型の不純物濃
度が高くなるp型濃度分布が形成されている。従って、
電界が存在する領域11において、ボロンの濃度勾配が
形成される。このように構成された本実施例に係る半導
体装置においても、熱処理の際に、領域11に発生する
電界によって、n型領域とp型領域との界面に存在する
ボロンがチャネル領域から離間する方向に流れる。
れたボロンの濃度勾配によって、ボロンがチャネル領域
に向かって拡散する流れも発生する。このように、本実
施例においては、n型領域とp型領域との界面におい
て、電界によりチャネル領域から離間する方向へのボロ
ンの流れと、p型不純物の濃度勾配によりチャネル領域
に向かって拡散するボロンの流れとが互いに相殺され
る。これにより、熱処理前後におけるボロンの濃度分布
の変化を抑制することができるので、p型領域における
ボロンの濃度低下部12が消失すると共に、n型領域に
おけるボロンの濃度上昇部13も消失する。従って、本
実施例においては、n型領域3aを形成する場合と同様
に、ゲート電極4をマスクとする自己整合的イオン注入
によって、容易に形成することができるボロン導入領域
2により、短チャネル効果の上昇を抑制することがで
き、電界効果トランジスタのしきい値の低下を防止する
ことができる。
下部12の濃度低下分を打ち消すために、ボロン導入領
域2内におけるボロンのn型領域外への拡散を利用して
いる。このn型領域内においてはボロンの拡散が遅いと
共に、領域11の電界がボロンをn型領域内に閉じ込め
る作用を有しているので、ボロン導入領域2を形成する
ために導入するボロンの濃度分布を高精度に制御するこ
となく、図2に示すように、乱れのないボロン濃度分布
を自動的に得ることができる。従って、本実施例による
と、優れた性能を有する半導体装置を容易に製造するこ
とができる。
μmであるnチャネルMIS型FETを形成する場合に
は、p型領域におけるボロン濃度を3×1017乃至3×
10 18cm-3に設定することが好ましい。この場合に、
拡散現象を再現する物理モデルを使用した検討による
と、ボロン導入領域2のボロン濃度はp型領域のボロン
濃度の2乃至6倍に設定することが望ましい。
おいて、ソース−ドレイン領域3の内部にボロン導入領
域2が形成されていればよい。従って、ソース−ドレイ
ン領域3とボロン導入領域2との相対的な位置関係が図
1(b)に示す関係であれば、これ以外の部分において
ソース−ドレイン領域3の形態を変更しても、同様の効
果を得ることができる。例えば、本発明においては、工
程を削減するために、側壁絶縁膜7及び第1のn型領域
3aよりも深い深さで形成された第2のn型領域3bの
形成を省略することができる。また、図1(b)に示す
本実施例においては、ボロン導入領域2が基板表面に接
触するように形成されているが、本発明においてはボロ
ン導入領域2は基板表面に接触して形成する必要はな
い。また、半導体基板1の表面にp型の素子領域を形成
する代わりに、p型の不純物が導入された半導体基板を
使用してもよい。
分布の変形が最も顕著に発生するボロンを基板不純物と
して使用したnチャネルMIS型FETを例として使用
している。このように、本発明をMIS型FETに適用
すると、効率よく短チャネル効果の発生を抑制すること
ができ、特に、従来より製造することが困難であった
0.1μm以下のチャネル長を有する微細MIS型FE
Tを容易に形成することができる。
不純物について、ボロンを使用した場合と同様の機構に
よって発生する不純物再分布に対しても適用することが
できる。また、不純物の導電型を反転させたpチャネル
MIS型FETに対しても適用することができる。この
場合には、上述の実施例における電圧及び電荷の符合を
反転させて、ボロンをn型の不純物に置き換えると共
に、n型不純物をp型不純物に置き換えればよい。更
に、本発明においては、MIS型FETに限らず、pn
接合を有する全ての半導体装置に適用することができ
る。
第1導電型領域内に形成された第2導電型領域の内部に
選択的に第1導電型の不純物を導入して低濃度第2導電
型領域を選択的に形成し、第1導電型領域から低濃度第
2導電型領域に向けて第1導電型の不純物濃度が高くな
るように第1導電型不純物の濃度分布を形成しているの
で、第1導電型領域における第2導電型領域との界面近
傍で発生する第1導電型の不純物濃度の低下が、低濃度
第2導電型領域からの第1導電型不純物の拡散により相
殺することができ、これにより、第1導電型領域におけ
る第1導電型の不純物濃度の低下を防止して、優れた特
性を有する半導体装置を得ることができる。
体装置の製造方法を工程順に示す断面図である。
沿う方向における不純物の濃度分布を示すグラフ図であ
る。
表面における不純物の濃度分布を示すグラフ図である。
示す断面図である。
物の濃度分布を示すグラフ図である。
Claims (5)
- 【請求項1】 半導体基板に第1導電型の不純物を導入
して第1導電型領域を選択的に形成する工程と、前記第
1導電型領域内の所定の領域にこの第1導電型領域にお
ける第1導電型不純物濃度よりも高い濃度で第2導電型
の不純物を導入して第2導電型領域を選択的に形成する
工程と、前記第2導電型領域に内包される部分に選択的
に第1導電型の不純物を導入して低濃度第2導電型領域
を選択的に形成する工程と、を有し、該低濃度第2導電
型領域が、熱処理時に、第1導電型の不純物の拡散源と
なるように、半導体基板表面における第1導電型不純物
の濃度が前記低濃度第2導電型領域以外の部分から前記
低濃度第2導電型領域に向けて高くなるような分布を形
成することを特徴とする半導体装置の製造方法。 - 【請求項2】 半導体基板に第1導電型の不純物を導入
して第1導電型領域を選択的に形成する工程と、前記第
1導電型領域内の所定の領域に第1導電型の不純物を導
入してこの第1導電型領域よりも高い不純物濃度を有す
る高濃度第1導電型領域を形成する工程と、前記高濃度
第1導電型領域を内包する領域に第2導電型の不純物を
導入して前記高濃度第1導電型領域を低濃度第2導電型
領域にすると共に、この低濃度第2導電型領域を取り囲
む第2導電型領域を形成する工程と、を有し、前記低濃
度第2導電型領域が、熱処理時に、第1導電型の不純物
の拡散源となるように、半導体基板表面における第1導
電型不純物の濃度が前記低濃度第2導電型領域以外の部
分から前記低濃度第2導電型領域に向けて高くなるよう
な分布を形成することを特徴とする半導体装置の製造方
法。 - 【請求項3】 前記第1導電型領域を形成する工程の後
に、前記第1導電型領域の上にゲート電極を形成する工
程を有し、前記第2導電型領域は前記ゲート電極をマス
クとして第2導電型の不純物をイオン注入することによ
り得られるものであることを特徴とする請求項1又は2
に記載の半導体装置の製造方法。 - 【請求項4】 前記低濃度第2導電型領域は前記ゲート
電極をマスクとして第1導電型の不純物をイオン注入す
ることにより得られるものであることを特徴とする請求
項3に記載の半導体装置の製造方法。 - 【請求項5】 前記第1導電型の不純物はボロンである
ことを特徴とする請求項1乃至4のいずれか一項に記載
の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28103798A JP3237626B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
US09/411,942 US6426535B1 (en) | 1998-10-02 | 1999-10-04 | Semiconductor device having improved short channel resistance |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28103798A JP3237626B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000114511A JP2000114511A (ja) | 2000-04-21 |
JP3237626B2 true JP3237626B2 (ja) | 2001-12-10 |
Family
ID=17633424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28103798A Expired - Lifetime JP3237626B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6426535B1 (ja) |
JP (1) | JP3237626B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6887762B1 (en) | 1998-11-12 | 2005-05-03 | Intel Corporation | Method of fabricating a field effect transistor structure with abrupt source/drain junctions |
KR100374649B1 (en) * | 2001-08-04 | 2003-03-03 | Samsung Electronics Co Ltd | Structure of semiconductor device and manufacturing method thereof |
JP2002305299A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP3879063B2 (ja) * | 2002-06-11 | 2007-02-07 | 富士通株式会社 | 半導体装置およびその製造方法 |
TW200739876A (en) * | 2005-10-06 | 2007-10-16 | Nxp Bv | Electrostatic discharge protection device |
US8178930B2 (en) * | 2007-03-06 | 2012-05-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure to improve MOS transistor on-breakdown voltage |
US9842913B1 (en) * | 2016-05-18 | 2017-12-12 | Globalfoundries Inc. | Integrated circuit fabrication with boron etch-stop layer |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62245671A (ja) | 1986-04-18 | 1987-10-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH0320045A (ja) | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
US6064077A (en) * | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
JPH06244196A (ja) | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US5536959A (en) * | 1994-09-09 | 1996-07-16 | Mcnc | Self-aligned charge screen (SACS) field effect transistors and methods |
US5593907A (en) | 1995-03-08 | 1997-01-14 | Advanced Micro Devices | Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices |
JP2787908B2 (ja) | 1995-12-25 | 1998-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
US5827747A (en) * | 1996-03-28 | 1998-10-27 | Mosel Vitelic, Inc. | Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation |
JPH09312397A (ja) | 1996-05-24 | 1997-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US5849621A (en) * | 1996-06-19 | 1998-12-15 | Advanced Micro Devices, Inc. | Method and structure for isolating semiconductor devices after transistor formation |
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US6121666A (en) * | 1997-06-27 | 2000-09-19 | Sun Microsystems, Inc. | Split gate oxide asymmetric MOS devices |
JP3075225B2 (ja) * | 1997-09-11 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
US6198142B1 (en) * | 1998-07-31 | 2001-03-06 | Intel Corporation | Transistor with minimal junction capacitance and method of fabrication |
US6215156B1 (en) * | 1999-08-02 | 2001-04-10 | Taiwan Semiconductor Manufacturing Corporation | Electrostatic discharge protection device with resistive drain structure |
-
1998
- 1998-10-02 JP JP28103798A patent/JP3237626B2/ja not_active Expired - Lifetime
-
1999
- 1999-10-04 US US09/411,942 patent/US6426535B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20020070413A1 (en) | 2002-06-13 |
JP2000114511A (ja) | 2000-04-21 |
US6426535B1 (en) | 2002-07-30 |
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