JP2873942B2 - Mos電界効果トランジスタの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 230000005669 field effect Effects 0.000 title claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 24
- 229910052698 phosphorus Inorganic materials 0.000 claims description 23
- 239000011574 phosphorus Substances 0.000 claims description 23
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 22
- 229910052785 arsenic Inorganic materials 0.000 claims description 18
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 4
- 125000001475 halogen functional group Chemical group 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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Description
ランジスタ(MOS field effect transistor;以下、「M
OSFET」と記す)の製造方法に係るもので、詳しく
は、ショートチャンネルMOSFET素子の製造時に、
突抜け現象(punchthrough)及びDIBL(drain induced
barrier lowering)の特性を改善してショートチャンネ
ル効果(short chnnel effect) を向上し得るMOSFE
Tの製造方法に関する。
製造するには、砒素(As)又は燐(P)を用いて突き
抜け防止用のイオン注入(punchthrough stopper implan
tion)を行なうか、又は、図2に示すように、燐をイオ
ン注入してソース/ドレイン領域周囲にカサ状(ハロ
ー;halo)構造を形成することにより、半導体素子がサ
ブマイクロン程度まで微細化されたときに、しきい電圧
(以下、Vtと記す)が低下するVtロールオフ(roll-
off)現象を抑制し、電流駆動能力を向上させて、ショー
トチャンネル効果を改善していた。
ngle tilt implanted punchthroughstopper) の技術を
用いてP−チャンネルMOSFETを製造する方法が知
られている。かかるP−チャンネルMOSFETを製造
する方法では、LATイオン注入を施し、スペーサによ
りP+ イオン注入を行わずに、N+ LATIPS領域を
簡単に形成することにより、厚さ10nmのゲート酸化
膜を有する通常の0.5μmサイズ程度のCMOSトラ
ンジスタが製造される。
16cm-3の表面濃度を有するN−ウェルが形成された基
板1にBF2 (弗化硼素)を50keV、1.7×10
12cm-2にてイオン注入し、厚さ0.17μmにカウン
タードピング(counter-doping)されたP−チャンネル
領域2を形成し、該P−チャンネル領域2上にゲート絶
縁膜3を蒸着した後、該ゲート絶縁膜3上に<110>
方向のゲート電極4を形成する。
0keV、2×1013cm-2にてLATイオン注入(例
えば、25°のティルトイオン注入)を施し、Nウェル
1及びP−チャンネル領域2内の所定部位にN+ LAT
IPS領域5を形成する。この時、LATイオン注入
を、前記ゲート電極4の方向に沿って2回〜4回反復し
て行う。
ート電極4をマスクとしてBF2 を40keV、3×1
015cm-2にてイオン注入し、ゲート電極4の下部周囲
の基板1内に深さ0.20μmのジャンクションのP+
ソース/ドレイン領域6を形成する。その結果、長さ
0.06μm、約1.5×1017cm-3程度のN型ピッ
ク濃度(pick concentration)を有するハロー構造のN
+ LATPS領域5’がP−チャンネル領域2とP+ ソ
ース/ドレイン領域6との間に、P+ ソース/ドレイン
領域6に隣接して形成され、ショートチャンネル効果を
改善するようにしている。
来のMOSFETの製造方法では、前記カサ状のN+ 領
域を形成するには、ゲート電極方向にティルトイオン注
入を数回繰り返さなければならず、製造工程が煩雑であ
るという不都合な点があった。本発明はこのような従来
の課題に鑑みてなされたもので、ゲート電極形成前のチ
ャンネル形成時に砒素及び燐を一緒にイオン注入する簡
単な工程を施すことにより、製造工程を簡略化し、しか
もショートチャンネル効果を改善し得るMOSFETの
製造方法を提供することを目的とする。
明にかかる製造方法は、第1導電型基板上の活性領域に
第1導電型の第1不純物を200keV、1×1012〜
1×1013cm-2の条件にてイオン注入し、前記第1不
純物よりも拡散係数が大きい第1導電型の第2不純物を
80keV、1×1012〜1×1013cm-2の条件にて
イオン注入する第1のイオン注入工程と、前記第1導電
型基板上の活性領域にゲート絶縁膜及びゲート電極を形
成するゲート電極形成工程と、該ゲート電極をマスクと
して該ゲート電極の下部周囲の第1導電型基板内に第2
導電型不純物をイオン注入する第2のイオン注入工程
と、を順次行うようにしている。
入工程において、第1導電型基板上の活性領域に第1導
電型の第1不純物及び該第1不純物よりも拡散係数が大
きい第1導電型の第2不純物が、それぞれ200ke
V、1×1012〜1×1013cm-2及び80keV、1
×1012〜1×1013cm-2の条件にてイオン注入され
る。ゲート電極形成工程において、前記第1導電型基板
上の活性領域にゲート絶縁膜及びゲート電極が形成さ
れ、第2のイオン注入工程において、ゲート電極をマス
クとして該ゲート電極の下部周囲の第1導電型基板内に
第2導電型不純物がイオン注入される。このように第1
のイオン注入工程において、拡散係数が大きい第2不純
物が拡散係数が小さい第1不純物と共にイオン注入され
るので、第2不純物は過度に拡散しなくなる。
前記第1のイオン注入工程は、第1不純物及び第2不純
物のイオン注入領域が、第1導電型基板よりも一層高い
不純物濃度値を有するようにイオン注入する工程であ
る。
第2不純物のイオン注入領域の不純物濃度が、第1導電
型基板よりも一層高くなる。請求項3の発明にかかる製
造方法では、前記第1のイオン注入工程に用いられる第
1導電型の第1不純物は砒素であり、第1導電型の第2
不純物は燐である。かかる製造方法によれば、砒素は燐
よりも拡散係数が高いので、第1のイオン注入工程にお
いて、砒素と燐とをイオン注入しても後工程において、
燐が過度に拡散しなくなる。
ETを製造するとき、ディープチャンネルイオン注入工
程中で燐を用いると、M. Orlowski et al. "Submicron
short channel effects due to gate reoxidation indu
ced alteral interstital diffusion," in IEDM Tech.
Dig., p. 632,1987 に記載されているようなゲート再酸
化(reoxidation)時のOED(oxedation enhanced dif
fusion)現象、並びに、T. Kunikiyo et al., "Reverse
short channel effect due to lateral diffusion ofp
oint-defect induced by source/drain ion implantio
n," IEEE Trans, Computer-Aided Design. vol. 13 p.5
07,1994.に記載されているようなソース/ドレインイオ
ン注入時の割り込み注入(interstital injection)によ
り、ソース/ドレイン領域の近傍で燐の拡散(diffusio
n)が増加してゲート側基板表面の燐濃度が増加し、逆シ
ョートチャンネル効果の現象が発生して突抜け現象が防
止されるが、その効果は十分ではない。
小さいため、砒素を用いて突抜け現象を防止するように
する。即ち、本発明は、このような特性を利用してディ
ープチャンネルイオン注入時に砒素及び燐を一緒に注入
し、燐の注入時に発生する逆ショートチャンネル効果を
利用してVtロールオフ特性を改善し、砒素の注入によ
り突き抜け現象を防止してショートチャンネルの効果を
向上させるようにしたものである。
て説明する。本発明の実施の形態に係るMOSFETの
製造方法では、図1(A)に示すように、隔離膜12が
形成された第1導電型基板であるN型シリコン基板11
上の活性領域に第1導電型の第1不純物である砒素及び
第1導電型の第2不純物である燐をイオン注入し(1
7)、前記N型シリコン基板11内に砒素と燐とのイオ
ン注入領域17’を形成する。このとき、砒素を200
keV、1×1012〜1×1013cm-2の条件にてイオ
ン注入し、燐を80keV、1×1012〜1×1013c
m-2の条件にてイオン注入する。従って、砒素イオン注
入領域の深さが燐イオン注入領域の深さよりも深くな
り、また、砒素及び燐のイオン注入領域17’はN型シ
リコン基板11よりも一層高い濃度値を有するようにな
る。尚、前記砒素及び燐のイオン注入順序については何
れの方を先にしてイオン注入を行っても構わない。
型シリコン基板11上の活性領域に酸化膜及びP+ ポリ
シリコン膜を順次蒸着し、写真食刻工程によりP+ ポリ
シリコン膜を食刻してゲート電極14を形成し、その
後、これをマスクとしてその下部の酸化膜を食刻し、ゲ
ート絶縁膜13を形成する。その後、これらのゲート電
極14及びゲート絶縁膜13をマスクとして低濃度の第
2導電型不純物であるP型不純物をN型シリコン基板1
1内にイオン注入し(19)、ゲート電極14の下部周
囲のN型シリコン基板11内に低濃度イオン注入領域の
P- LDD(lightly doped drain)領域23を形成す
る。
ート絶縁膜13及びゲート電極14の両方側面に酸化膜
からなる側壁スペーサ15を形成し、これらのゲート電
極14及び側壁スペーサ15をマスクとしてN型シリコ
ン基板11内に高濃度の第2導電型不純物であるP型不
純物をイオン注入し(21)、N型シリコン基板11内
にソース/ドレイン領域21’を夫々形成して本工程を
終了する。
回のティルトイオン注入を施すなく、簡単にショートチ
ャンネルの効果を一層向上させることができる。尚、前
記ゲート電極14をN+ ポリシリコンで形成することも
できるが、このときは、図1(A)に示すように、砒素
及び燐を一緒にイオン注入した後、表面をカウンタード
ピングするため、B又はBF2 をイオン注入すべきであ
る。
係るMOSFETの製造方法によれば、第1導電型の第
1不純物及び第2不純物を一緒にイオン注入する簡単な
工程により、従来のようなハローイオン注入時に施した
多段階のティルトイオン注入を行わずにVtロールーオ
フ特性及びDIBL特性を改善し、突き抜け現象を防止
してMOSFETのショートチャンネル効果を一層向上
させることができ、優秀なMOSFETを安価に製造し
得るという効果がある。
ば、ショートチャンネル効果が向上する。請求項3の発
明にかかる製造方法によれば、後工程において、燐が過
度に拡散しなくなる。
図。
Claims (3)
- 【請求項1】第1導電型基板(11)上の活性領域に第
1導電型の第1不純物を200keV、1×1012〜1
×1013cm-2の条件にてイオン注入し、前記第1不純
物よりも拡散係数が大きい第1導電型の第2不純物を8
0keV、1×1012〜1×1013cm-2の条件にてイ
オン注入する第1のイオン注入工程と、 前記第1導電型基板(11)上の活性領域にゲート絶縁
膜(13)及びゲート電極(14)を形成するゲート電
極形成工程と、 該ゲート電極(14)をマスクとして該ゲート電極(1
4)の下部周囲の第1導電型基板(11)内に第2導電
型不純物をイオン注入する第2のイオン注入工程と、 を順次行うことを特徴とするMOS電界効果トランジス
タの製造方法。 - 【請求項2】前記第1のイオン注入工程は、第1不純物
及び第2不純物のイオン注入領域が、第1導電型基板
(11)よりも一層高い不純物濃度値を有するようにイ
オン注入する工程であることを特徴とする請求項1記載
のMOS電界効果トランジスタの製造方法。 - 【請求項3】前記第1のイオン注入工程に用いられる第
1導電型の第1不純物は砒素であり、第1導電型の第2
不純物は燐であることを特徴とする請求項1又は請求項
2記載のMOS電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR67322/1995 | 1995-12-29 | ||
KR1019950067322A KR0167301B1 (ko) | 1995-12-29 | 1995-12-29 | 모스전계효과트랜지스터 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09186325A JPH09186325A (ja) | 1997-07-15 |
JP2873942B2 true JP2873942B2 (ja) | 1999-03-24 |
Family
ID=19447650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8348081A Expired - Fee Related JP2873942B2 (ja) | 1995-12-29 | 1996-12-26 | Mos電界効果トランジスタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6541341B1 (ja) |
JP (1) | JP2873942B2 (ja) |
KR (1) | KR0167301B1 (ja) |
DE (1) | DE19629894C2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6127211A (en) * | 1997-10-02 | 2000-10-03 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing transistor |
US6271132B1 (en) * | 1999-05-03 | 2001-08-07 | Advanced Micro Devices, Inc. | Self-aligned source and drain extensions fabricated in a damascene contact and gate process |
DE10302544A1 (de) * | 2003-01-23 | 2004-08-05 | Infineon Technologies Ag | Hartmasken-Strukturierungsverfahren |
KR100485910B1 (ko) * | 2003-06-20 | 2005-04-29 | 삼성전자주식회사 | 고내압 모스 트랜지스터 및 그 제조 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2723147B2 (ja) * | 1986-06-25 | 1998-03-09 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
US5185279A (en) * | 1987-03-31 | 1993-02-09 | Kabushiki Kaisha Toshiba | Method of manufacturing insulated-gate type field effect transistor |
KR960008735B1 (en) * | 1993-04-29 | 1996-06-29 | Samsung Electronics Co Ltd | Mos transistor and the manufacturing method thereof |
US5413949A (en) * | 1994-04-26 | 1995-05-09 | United Microelectronics Corporation | Method of making self-aligned MOSFET |
US5464782A (en) * | 1994-07-05 | 1995-11-07 | Industrial Technology Research Institute | Method to ensure isolation between source-drain and gate electrode using self aligned silicidation |
US5605855A (en) * | 1995-02-28 | 1997-02-25 | Motorola Inc. | Process for fabricating a graded-channel MOS device |
US5614430A (en) * | 1996-03-11 | 1997-03-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices |
-
1995
- 1995-12-29 KR KR1019950067322A patent/KR0167301B1/ko not_active IP Right Cessation
-
1996
- 1996-07-05 US US08/675,865 patent/US6541341B1/en not_active Expired - Lifetime
- 1996-07-24 DE DE19629894A patent/DE19629894C2/de not_active Expired - Fee Related
- 1996-12-26 JP JP8348081A patent/JP2873942B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR0167301B1 (ko) | 1999-02-01 |
US6541341B1 (en) | 2003-04-01 |
DE19629894A1 (de) | 1997-07-03 |
DE19629894C2 (de) | 2001-03-22 |
KR970053097A (ko) | 1997-07-29 |
JPH09186325A (ja) | 1997-07-15 |
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