JP2003122325A - 表示装置用駆動回路 - Google Patents
表示装置用駆動回路Info
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Abstract
(57)【要約】
【課題】 低消費電力化のために、１水平走査期間に各
階調レベルが書き込まれる度数に応じて階調電圧発生回
路のバイアス電流を設定する構成では、負荷の大きさに
適したバイアス電流を設定することが難しく、スルーレ
ート調整が簡単にできない。 【解決手段】 １水平走査期間に各階調電圧が出力され
る個数に応じて抵抗選択回路ＲＳ１１，…ＲＳｎｍの抵
抗値を設定するように構成した。この場合、スルーレー
トΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内部寄生容量＋液晶
パネル負荷容量）の関係が成り立つため、負荷の大きさ
に適した抵抗値の設定が容易となる。また、階調アンプ
には常に一定のバイアス電流を供給することができる。
従って、階調アンプの能力を損なわずに、スルーレート
調整を容易に行うことができる。
階調レベルが書き込まれる度数に応じて階調電圧発生回
路のバイアス電流を設定する構成では、負荷の大きさに
適したバイアス電流を設定することが難しく、スルーレ
ート調整が簡単にできない。 【解決手段】 １水平走査期間に各階調電圧が出力され
る個数に応じて抵抗選択回路ＲＳ１１，…ＲＳｎｍの抵
抗値を設定するように構成した。この場合、スルーレー
トΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内部寄生容量＋液晶
パネル負荷容量）の関係が成り立つため、負荷の大きさ
に適した抵抗値の設定が容易となる。また、階調アンプ
には常に一定のバイアス電流を供給することができる。
従って、階調アンプの能力を損なわずに、スルーレート
調整を容易に行うことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば液晶表示
装置に用いられる駆動回路に関し、詳しくは階調電圧選
択方式の駆動回路に関する。
装置に用いられる駆動回路に関し、詳しくは階調電圧選
択方式の駆動回路に関する。
【０００２】
【従来の技術】一般的な液晶表示装置では、液晶パネル
の走査線を駆動するゲートドライバと信号線を駆動する
ソースドライバが液晶パネルの駆動回路として接続され
ている。このうち、ソースドライバの駆動方式として
は、アナログの表示データをスイッチの開閉により信号
線に書き込むアナログサンプルホールド方式のほか、デ
ジタルの表示データに対応する階調電圧を選択して信号
線に書き込む階調電圧選択方式が知られている。
の走査線を駆動するゲートドライバと信号線を駆動する
ソースドライバが液晶パネルの駆動回路として接続され
ている。このうち、ソースドライバの駆動方式として
は、アナログの表示データをスイッチの開閉により信号
線に書き込むアナログサンプルホールド方式のほか、デ
ジタルの表示データに対応する階調電圧を選択して信号
線に書き込む階調電圧選択方式が知られている。
【０００３】この階調電圧選択方式の駆動回路として、
特開平１０−３０１５４１号公報には、１水平走査期間
に各階調レベルが書き込まれる度数を検出し、この度数
に応じて階調電圧発生回路のバイアス電流を設定するよ
うにした液晶駆動回路が開示されている。この液晶駆動
回路によれば、出力される表示データに応じた必要最小
限の駆動電流をその都度流すことができるため、液晶表
示装置全体の低消費電力化を図ることができる。
特開平１０−３０１５４１号公報には、１水平走査期間
に各階調レベルが書き込まれる度数を検出し、この度数
に応じて階調電圧発生回路のバイアス電流を設定するよ
うにした液晶駆動回路が開示されている。この液晶駆動
回路によれば、出力される表示データに応じた必要最小
限の駆動電流をその都度流すことができるため、液晶表
示装置全体の低消費電力化を図ることができる。
【０００４】
【発明が解決しようとする課題】上記のような階調電圧
選択方式の駆動回路では、表示データの階調度合いによ
っては、１水平走査期間に１つの階調電圧がすべての信
号線に出力される場合と、１つの階調電圧が１本の信号
線に出力される場合が生じる。信号線は液晶パネルの液
晶容量（負荷容量）に接続されているので、ソースドラ
イバの各階調アンプでは、出力が一本の信号線に接続さ
れる場合よりも、すべての信号線に接続される場合の方
が負荷が大きくなる。
選択方式の駆動回路では、表示データの階調度合いによ
っては、１水平走査期間に１つの階調電圧がすべての信
号線に出力される場合と、１つの階調電圧が１本の信号
線に出力される場合が生じる。信号線は液晶パネルの液
晶容量（負荷容量）に接続されているので、ソースドラ
イバの各階調アンプでは、出力が一本の信号線に接続さ
れる場合よりも、すべての信号線に接続される場合の方
が負荷が大きくなる。
【０００５】図８は、一般的な階調電圧選択方式の駆動
回路において、１つの階調アンプから信号線に出力され
る階調電圧の一例を示す信号波形図である。ここでは、
振幅Ｖ０の階調電圧が出力された例を示している。図８
に示すように、階調アンプからの出力がすべての信号線
（ここでは２７０本）に接続されたとき（図中、破線
ａ）の方が、前記出力が１つの信号線に接続されたとき
（図中、実線ｂ）よりも負荷が大きくなるため、立ち上
がりでΔｔ１、立ち下がりでΔｔ２だけスルーレートが
遅れることになる。スルーレートが遅れると、液晶容量
への階調電圧の書き込み時間が短くなるため、画素上で
は本来の階調レベルが得られなくなり、これが表示ムラ
として認識されることになる。なお、ここでは波形の立
ち上がり（立ち下がり）から一定時間経過後、振幅Ｖ０
（Ｖ１）に至るまでの時間をスルーレートと呼ぶものと
する。
回路において、１つの階調アンプから信号線に出力され
る階調電圧の一例を示す信号波形図である。ここでは、
振幅Ｖ０の階調電圧が出力された例を示している。図８
に示すように、階調アンプからの出力がすべての信号線
（ここでは２７０本）に接続されたとき（図中、破線
ａ）の方が、前記出力が１つの信号線に接続されたとき
（図中、実線ｂ）よりも負荷が大きくなるため、立ち上
がりでΔｔ１、立ち下がりでΔｔ２だけスルーレートが
遅れることになる。スルーレートが遅れると、液晶容量
への階調電圧の書き込み時間が短くなるため、画素上で
は本来の階調レベルが得られなくなり、これが表示ムラ
として認識されることになる。なお、ここでは波形の立
ち上がり（立ち下がり）から一定時間経過後、振幅Ｖ０
（Ｖ１）に至るまでの時間をスルーレートと呼ぶものと
する。
【０００６】上述した特開平１０−３０１５４１号の液
晶駆動回路では、負荷に応じて階調電圧発生回路に供給
されるバイアス電流が設定されるので、スルーレートの
遅れもある程度は解消されるが、同一の駆動回路を液晶
容量の異なる液晶パネルと組み合わせたときには、負荷
特性の違いからスルーレートの調整が必要となる。しか
し、階調電圧発生回路に供給されるバイアス電流とスル
ーレートは必ずしも一定の比例関係にないため、負荷の
大きさに適したバイアス電流を設定することが難しく、
スルーレート調整が簡単にできないという問題点があっ
た。また、バイアス電流を低く設定した場合には、階調
アンプとして使われるＭＯＳトランジスタの能力が落
ち、スルーレートが悪化することも考えられる。
晶駆動回路では、負荷に応じて階調電圧発生回路に供給
されるバイアス電流が設定されるので、スルーレートの
遅れもある程度は解消されるが、同一の駆動回路を液晶
容量の異なる液晶パネルと組み合わせたときには、負荷
特性の違いからスルーレートの調整が必要となる。しか
し、階調電圧発生回路に供給されるバイアス電流とスル
ーレートは必ずしも一定の比例関係にないため、負荷の
大きさに適したバイアス電流を設定することが難しく、
スルーレート調整が簡単にできないという問題点があっ
た。また、バイアス電流を低く設定した場合には、階調
アンプとして使われるＭＯＳトランジスタの能力が落
ち、スルーレートが悪化することも考えられる。
【０００７】この発明の目的は、階調アンプの能力を損
なうことなしに、スルーレート調整を容易に行うことが
できる表示装置用駆動回路を提供することにある。
なうことなしに、スルーレート調整を容易に行うことが
できる表示装置用駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、複数の階調電圧を発生する階調
電圧発生手段と、入力された階調表示データを複数の階
調レベルに変換するデータ変換手段と、前記各階調レベ
ルに対応した階調電圧を前記階調電圧出力ライン毎に出
力する階調電圧選択手段と、前記階調表示データを入力
して、前記複数の階調電圧のそれぞれが１水平走査期間
に選択される個数を各階調電圧毎にカウントする階調カ
ウント手段と、前記階調カウント手段でカウントされた
個数に応じて前記階調電圧出力ライン毎に抵抗値を設定
する出力抵抗値設定手段とを備えたことを特徴とする表
示装置用駆動回路である。
め、請求項１の発明は、複数の階調電圧を発生する階調
電圧発生手段と、入力された階調表示データを複数の階
調レベルに変換するデータ変換手段と、前記各階調レベ
ルに対応した階調電圧を前記階調電圧出力ライン毎に出
力する階調電圧選択手段と、前記階調表示データを入力
して、前記複数の階調電圧のそれぞれが１水平走査期間
に選択される個数を各階調電圧毎にカウントする階調カ
ウント手段と、前記階調カウント手段でカウントされた
個数に応じて前記階調電圧出力ライン毎に抵抗値を設定
する出力抵抗値設定手段とを備えたことを特徴とする表
示装置用駆動回路である。
【０００９】請求項２の発明は、請求項１において、前
記階調電圧選択手段は、前記複数の階調電圧が各々供給
される複数の階調電圧入力ラインと複数の階調電圧出力
ラインとがマトリクス配列されると共に、前記マトリク
スの各交差部に、前記階調レベルに対応してオン／オフ
制御され、オン時に前記階調電圧入力ラインと階調電圧
出力ラインとを導通させて前記階調電圧入力ラインに供
給された階調電圧を前記階調電圧出力ラインに出力する
階調選択スイッチが接続され、前記出力抵抗値設定手段
は、前記階調選択スイッチと階調電圧出力ラインとの間
に接続され、少なくとも１つの抵抗値を選択可能に構成
された出力抵抗選択回路と、前記階調カウント手段でカ
ウントされた個数に応じて前記出力抵抗選択回路の抵抗
値を非選択又は少なくとも１つ選択して、前記階調電圧
入力ライン毎に抵抗値を設定する出力抵抗設定回路とか
らなることを特徴とする。
記階調電圧選択手段は、前記複数の階調電圧が各々供給
される複数の階調電圧入力ラインと複数の階調電圧出力
ラインとがマトリクス配列されると共に、前記マトリク
スの各交差部に、前記階調レベルに対応してオン／オフ
制御され、オン時に前記階調電圧入力ラインと階調電圧
出力ラインとを導通させて前記階調電圧入力ラインに供
給された階調電圧を前記階調電圧出力ラインに出力する
階調選択スイッチが接続され、前記出力抵抗値設定手段
は、前記階調選択スイッチと階調電圧出力ラインとの間
に接続され、少なくとも１つの抵抗値を選択可能に構成
された出力抵抗選択回路と、前記階調カウント手段でカ
ウントされた個数に応じて前記出力抵抗選択回路の抵抗
値を非選択又は少なくとも１つ選択して、前記階調電圧
入力ライン毎に抵抗値を設定する出力抵抗設定回路とか
らなることを特徴とする。
【００１０】また、上記目的を達成するため、請求項３
の発明は、複数の階調電圧を発生する階調電圧発生手段
と、入力された階調表示データを複数の階調レベルに変
換するデータ変換手段と、前記各階調レベルに対応した
階調電圧を前記階調電圧出力ライン毎に出力する階調電
圧選択手段と、前記階調表示データを入力して、前記複
数の階調電圧のそれぞれが１水平走査期間に選択される
個数を各階調電圧毎にカウントする階調カウント手段
と、前記階調カウント手段でカウントされた個数に応じ
て前記階調電圧入力ライン毎に抵抗値を設定する入力抵
抗値設定手段とを備えたことを特徴とする表示装置用駆
動回路である。
の発明は、複数の階調電圧を発生する階調電圧発生手段
と、入力された階調表示データを複数の階調レベルに変
換するデータ変換手段と、前記各階調レベルに対応した
階調電圧を前記階調電圧出力ライン毎に出力する階調電
圧選択手段と、前記階調表示データを入力して、前記複
数の階調電圧のそれぞれが１水平走査期間に選択される
個数を各階調電圧毎にカウントする階調カウント手段
と、前記階調カウント手段でカウントされた個数に応じ
て前記階調電圧入力ライン毎に抵抗値を設定する入力抵
抗値設定手段とを備えたことを特徴とする表示装置用駆
動回路である。
【００１１】請求項４の発明は、請求項３において、前
記階調電圧選択手段は、前記複数の階調電圧が各々供給
される複数の階調電圧入力ラインと複数の階調電圧出力
ラインとがマトリクス配列されると共に、前記マトリク
スの各交差部に、前記階調レベルに対応してオン／オフ
制御され、オン時に前記階調電圧入力ラインと階調電圧
出力ラインとを導通させて前記階調電圧入力ラインに供
給された階調電圧を前記階調電圧出力ラインに出力する
階調選択スイッチが接続され、前記入力抵抗値設定手段
は、前記階調電圧発生手段の出力段に接続され、少なく
とも１つの抵抗値を選択可能に構成された入力抵抗選択
回路と、前記階調カウント手段でカウントされた個数に
応じて前記入力抵抗選択回路の抵抗値を非選択又は少な
くとも１つ選択して、前記階調電圧入力ライン毎に抵抗
値を設定する入力抵抗調整回路とからなることを特徴と
する。
記階調電圧選択手段は、前記複数の階調電圧が各々供給
される複数の階調電圧入力ラインと複数の階調電圧出力
ラインとがマトリクス配列されると共に、前記マトリク
スの各交差部に、前記階調レベルに対応してオン／オフ
制御され、オン時に前記階調電圧入力ラインと階調電圧
出力ラインとを導通させて前記階調電圧入力ラインに供
給された階調電圧を前記階調電圧出力ラインに出力する
階調選択スイッチが接続され、前記入力抵抗値設定手段
は、前記階調電圧発生手段の出力段に接続され、少なく
とも１つの抵抗値を選択可能に構成された入力抵抗選択
回路と、前記階調カウント手段でカウントされた個数に
応じて前記入力抵抗選択回路の抵抗値を非選択又は少な
くとも１つ選択して、前記階調電圧入力ライン毎に抵抗
値を設定する入力抵抗調整回路とからなることを特徴と
する。
【００１２】さらに、上記目的を達成するため、請求項
５の発明は、複数の階調電圧を発生する階調電圧発生手
段と、入力された階調表示データを複数の階調レベルに
変換するデータ変換手段と、前記各階調レベルに対応し
た階調電圧を前記階調電圧出力ライン毎に出力する階調
電圧選択手段と、前記階調表示データを入力して、前記
複数の階調電圧のそれぞれが１水平走査期間に選択され
る個数を各階調電圧毎にカウントする階調カウント手段
と、前記階調カウント手段でカウントされた個数に応じ
て前記階調電圧入力ラインへ供給する出力電流を設定す
る出力電流設定手段とを備えたことを特徴とする表示装
置用駆動回路である。
５の発明は、複数の階調電圧を発生する階調電圧発生手
段と、入力された階調表示データを複数の階調レベルに
変換するデータ変換手段と、前記各階調レベルに対応し
た階調電圧を前記階調電圧出力ライン毎に出力する階調
電圧選択手段と、前記階調表示データを入力して、前記
複数の階調電圧のそれぞれが１水平走査期間に選択され
る個数を各階調電圧毎にカウントする階調カウント手段
と、前記階調カウント手段でカウントされた個数に応じ
て前記階調電圧入力ラインへ供給する出力電流を設定す
る出力電流設定手段とを備えたことを特徴とする表示装
置用駆動回路である。
【００１３】請求項６の発明は、請求項５において、前
記階調電圧選択手段は、前記複数の階調電圧が各々供給
される複数の階調電圧入力ラインと複数の階調電圧出力
ラインとがマトリクス配列されると共に、前記マトリク
スの各交差部に、前記階調レベルに対応してオン／オフ
制御され、オン時に前記階調電圧入力ラインと階調電圧
出力ラインとを導通させて前記階調電圧入力ラインに供
給された階調電圧を前記階調電圧出力ラインに出力する
階調選択スイッチが接続され、前記出力電流設定手段
は、前記階調電圧発生手段の出力段に接続され、出力電
流を供給するトランジスタ回路の電流供給経路を少なく
とも２つ選択可能に構成された電流供給経路選択回路
と、前記階調カウント手段でカウントされた個数に応じ
て前記トランジスタ回路の電流供給経路を１つ選択し
て、前記階調電圧入力ライン毎に出力電流を設定する出
力電流設定回路とからなることを特徴とする。
記階調電圧選択手段は、前記複数の階調電圧が各々供給
される複数の階調電圧入力ラインと複数の階調電圧出力
ラインとがマトリクス配列されると共に、前記マトリク
スの各交差部に、前記階調レベルに対応してオン／オフ
制御され、オン時に前記階調電圧入力ラインと階調電圧
出力ラインとを導通させて前記階調電圧入力ラインに供
給された階調電圧を前記階調電圧出力ラインに出力する
階調選択スイッチが接続され、前記出力電流設定手段
は、前記階調電圧発生手段の出力段に接続され、出力電
流を供給するトランジスタ回路の電流供給経路を少なく
とも２つ選択可能に構成された電流供給経路選択回路
と、前記階調カウント手段でカウントされた個数に応じ
て前記トランジスタ回路の電流供給経路を１つ選択し
て、前記階調電圧入力ライン毎に出力電流を設定する出
力電流設定回路とからなることを特徴とする。
【００１４】請求項７の発明は、請求項６において、前
記電流供給経路選択回路は、出力電流を１つのトランジ
スタ回路から供給する経路と、出力電流を並列に接続さ
れた２つのトランジスタ回路から供給する経路の２経路
を選択可能に構成されたものであることを特徴とする。
記電流供給経路選択回路は、出力電流を１つのトランジ
スタ回路から供給する経路と、出力電流を並列に接続さ
れた２つのトランジスタ回路から供給する経路の２経路
を選択可能に構成されたものであることを特徴とする。
【００１５】
【発明の実施の形態】以下、この発明に係わる表示装置
用駆動回路を階調電圧選択方式による液晶表示装置のソ
ースドライバに適用した場合の実施形態について説明す
る。
用駆動回路を階調電圧選択方式による液晶表示装置のソ
ースドライバに適用した場合の実施形態について説明す
る。
【００１６】以下の説明において、“階調表示データ”
とは外部から供給されるデジタルデータを、また“表示
データ”とは階調電圧選択回路１４で変換されたアナロ
グデータを指すものとする。
とは外部から供給されるデジタルデータを、また“表示
データ”とは階調電圧選択回路１４で変換されたアナロ
グデータを指すものとする。
【００１７】図２は、本実施形態に係わる液晶表示装置
の全体的な回路構成図である。ここでは、駆動回路一体
型の液晶表示装置の構成を示している。
の全体的な回路構成図である。ここでは、駆動回路一体
型の液晶表示装置の構成を示している。
【００１８】図２において、アレイ基板１０上には、複
数本の走査線Ｇ１，Ｇ２，…Ｇｎ（総称Ｇ）と、これと
直交する複数本の信号線Ｄ１，Ｄ２，…Ｄｍ（総称Ｄ）
がマトリクス配列されている。走査線Ｇの端部はゲート
ドライバ２に、また信号線Ｄの端部はソースドライバ３
にそれぞれ接続されている。前記両線の各交点近傍には
液晶画素５が形成され、これら複数の液晶画素５により
表示画素部１が構成されている。液晶画素５は、画素電
極６、対向電極７及びこれら電極間に保持される液晶層
８から構成されている。各液晶画素５への表示データの
供給は、スイッチ素子としてのＭＯＳＦＥＴ９により制
御されている。各ＭＯＳＦＥＴ９のゲートは行毎に共通
に走査線Ｇ１，Ｇ２，…Ｇｎに接続され、ドレインは列
毎に信号線Ｄ１，Ｄ２，…Ｄｍに接続されている。ま
た、ソースは画素電極６に接続されている。さらに、す
べての液晶画素５に対応する対向電極７は共通にコモン
回路４に接続されている。ただし、対向電極７はアレイ
基板１０と対向配置される図示しない対向基板上に形成
された電極であり、コモン回路４は図示しない外部駆動
回路基板（以下、外部という）に配置されている回路で
ある。また図示していないが、画素電極６には表示デー
タ書き込み時の電圧変動の影響を抑制するための補助容
量が並列に接続されている。
数本の走査線Ｇ１，Ｇ２，…Ｇｎ（総称Ｇ）と、これと
直交する複数本の信号線Ｄ１，Ｄ２，…Ｄｍ（総称Ｄ）
がマトリクス配列されている。走査線Ｇの端部はゲート
ドライバ２に、また信号線Ｄの端部はソースドライバ３
にそれぞれ接続されている。前記両線の各交点近傍には
液晶画素５が形成され、これら複数の液晶画素５により
表示画素部１が構成されている。液晶画素５は、画素電
極６、対向電極７及びこれら電極間に保持される液晶層
８から構成されている。各液晶画素５への表示データの
供給は、スイッチ素子としてのＭＯＳＦＥＴ９により制
御されている。各ＭＯＳＦＥＴ９のゲートは行毎に共通
に走査線Ｇ１，Ｇ２，…Ｇｎに接続され、ドレインは列
毎に信号線Ｄ１，Ｄ２，…Ｄｍに接続されている。ま
た、ソースは画素電極６に接続されている。さらに、す
べての液晶画素５に対応する対向電極７は共通にコモン
回路４に接続されている。ただし、対向電極７はアレイ
基板１０と対向配置される図示しない対向基板上に形成
された電極であり、コモン回路４は図示しない外部駆動
回路基板（以下、外部という）に配置されている回路で
ある。また図示していないが、画素電極６には表示デー
タ書き込み時の電圧変動の影響を抑制するための補助容
量が並列に接続されている。
【００１９】図２において、ソースドライバ３から信号
線Ｄ１，Ｄ２，…に表示データが供給され、これと同期
してゲートドライバ２から走査線Ｇ１，Ｇ２，…に行選
択信号が上から下に向かって順に出力されると、その走
査線Ｇに接続する各ＭＯＳＦＥＴ９がオン状態となり、
信号線Ｄ１，Ｄ２，…にサンプリングされた表示データ
はオン状態のＭＯＳＦＥＴ９を介して液晶画素５に書き
込まれる。この表示データは画素電極６と対向電極７と
の間に電荷として蓄積され、これに液晶層８が応答する
ことで、その電荷の大きさに応じた階調度の映像が映し
出される。なお、図２に示すアレイ基板１０は絶縁基板
であり、例えばガラス基板で構成されている。
線Ｄ１，Ｄ２，…に表示データが供給され、これと同期
してゲートドライバ２から走査線Ｇ１，Ｇ２，…に行選
択信号が上から下に向かって順に出力されると、その走
査線Ｇに接続する各ＭＯＳＦＥＴ９がオン状態となり、
信号線Ｄ１，Ｄ２，…にサンプリングされた表示データ
はオン状態のＭＯＳＦＥＴ９を介して液晶画素５に書き
込まれる。この表示データは画素電極６と対向電極７と
の間に電荷として蓄積され、これに液晶層８が応答する
ことで、その電荷の大きさに応じた階調度の映像が映し
出される。なお、図２に示すアレイ基板１０は絶縁基板
であり、例えばガラス基板で構成されている。
【００２０】本実施形態において、表示画素部１に配置
されるＭＯＳＦＥＴ９、及びゲートドライバ２やソース
ドライバ３内の図示しないスイッチ素子として使用され
るＭＯＳＦＥＴは、ｐ−Ｓｉ（ポリシリコン）ＴＦＴで
構成されている。そして、ゲートドライバ２、ソースド
ライバ３及び表示画素部１は、同一の製造プロセスによ
りアレイ基板１０上に一体に形成されている。
されるＭＯＳＦＥＴ９、及びゲートドライバ２やソース
ドライバ３内の図示しないスイッチ素子として使用され
るＭＯＳＦＥＴは、ｐ−Ｓｉ（ポリシリコン）ＴＦＴで
構成されている。そして、ゲートドライバ２、ソースド
ライバ３及び表示画素部１は、同一の製造プロセスによ
りアレイ基板１０上に一体に形成されている。
【００２１】なお、以下に説明する実施形態１、２及び
３において、ソースドライバ３１、３２及び３３は、図
２のソースドライバ３に対応する。
３において、ソースドライバ３１、３２及び３３は、図
２のソースドライバ３に対応する。
【００２２】［実施形態１］図１は、実施形態１に係わ
るソースドライバ３１の回路構成図である。図１におい
て、外部の電源回路から供給された電位Ｖ０、Ｖ１の外
部電圧は、抵抗分割回路１１においてＶ０〜Ｖ１間でｎ
段（ｎは階調数）の階調電圧Ｖｔ１〜Ｖｔｎに分割され
る。階調アンプ回路１２は、階調レベル毎に設けられた
ｎ段の階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎ（総
称ＡＭＰ）で構成されている。各階調アンプＡＭＰに
は、階調アンプ回路１２から対応する階調電圧Ｖｔ１〜
Ｖｔｎと、階調電圧バイアス回路１３からそれぞれ一定
のバイアス電圧（及びバイアス電流）とが供給されてい
る。
るソースドライバ３１の回路構成図である。図１におい
て、外部の電源回路から供給された電位Ｖ０、Ｖ１の外
部電圧は、抵抗分割回路１１においてＶ０〜Ｖ１間でｎ
段（ｎは階調数）の階調電圧Ｖｔ１〜Ｖｔｎに分割され
る。階調アンプ回路１２は、階調レベル毎に設けられた
ｎ段の階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎ（総
称ＡＭＰ）で構成されている。各階調アンプＡＭＰに
は、階調アンプ回路１２から対応する階調電圧Ｖｔ１〜
Ｖｔｎと、階調電圧バイアス回路１３からそれぞれ一定
のバイアス電圧（及びバイアス電流）とが供給されてい
る。
【００２３】抵抗分割回路１１から出力された各階調電
圧は、階調アンプ回路１２の対応する階調アンプＡＭＰ
１，ＡＭＰ２，…ＡＭＰｎにより、信号線Ｄ１，Ｄ２，
…への書き込みに必要な電圧まで増幅された後、階調電
圧選択回路１４に出力される。階調アンプＡＭＰ１，Ａ
ＭＰ２，…ＡＭＰｎから出力される各階調電圧は、ＡＭ
Ｐ１＞ＡＭＰ２＞，…＞ＡＭＰｎ（又はこの逆）の関係
にある。なお、抵抗分割回路１１，階調アンプ回路１２
及びバイアス回路１３は、本実施形態における階調電圧
発生手段を構成する。
圧は、階調アンプ回路１２の対応する階調アンプＡＭＰ
１，ＡＭＰ２，…ＡＭＰｎにより、信号線Ｄ１，Ｄ２，
…への書き込みに必要な電圧まで増幅された後、階調電
圧選択回路１４に出力される。階調アンプＡＭＰ１，Ａ
ＭＰ２，…ＡＭＰｎから出力される各階調電圧は、ＡＭ
Ｐ１＞ＡＭＰ２＞，…＞ＡＭＰｎ（又はこの逆）の関係
にある。なお、抵抗分割回路１１，階調アンプ回路１２
及びバイアス回路１３は、本実施形態における階調電圧
発生手段を構成する。
【００２４】階調電圧選択回路１４は、図２の信号線Ｄ
１，Ｄ２，…Ｄｍと接続する階調電圧出力ラインＤＬ
１，ＤＬ２，…ＤＬｍと、階調アンプＡＭＰ１，ＡＭＰ
２，…ＡＭＰｎの出力に接続された階調電圧入力ライン
ＡＬ１，ＡＬ２，…ＡＬｎとがマトリクス配列（ｍ×
ｎ）され、そのマトリクスの各交差部には階調選択スイ
ッチＳＷ１１，…ＳＷｎｍ（総称ＳＷ）が接続されてい
る。階調選択スイッチＳＷはＭＯＳＦＥＴで構成されて
おり、各階調選択スイッチＳＷのソース電極は行毎に共
通に階調電圧入力ラインＡＬに、またドレイン電極は後
述する抵抗選択回路ＲＳ１１，…ＲＳｎｍ(総称ＲＳ)を
介して列毎に共通に階調電圧出力ラインＤＬに、さらに
ゲート電極は後述するデコーダ１６の出力ラインにそれ
ぞれ接続されている。
１，Ｄ２，…Ｄｍと接続する階調電圧出力ラインＤＬ
１，ＤＬ２，…ＤＬｍと、階調アンプＡＭＰ１，ＡＭＰ
２，…ＡＭＰｎの出力に接続された階調電圧入力ライン
ＡＬ１，ＡＬ２，…ＡＬｎとがマトリクス配列（ｍ×
ｎ）され、そのマトリクスの各交差部には階調選択スイ
ッチＳＷ１１，…ＳＷｎｍ（総称ＳＷ）が接続されてい
る。階調選択スイッチＳＷはＭＯＳＦＥＴで構成されて
おり、各階調選択スイッチＳＷのソース電極は行毎に共
通に階調電圧入力ラインＡＬに、またドレイン電極は後
述する抵抗選択回路ＲＳ１１，…ＲＳｎｍ(総称ＲＳ)を
介して列毎に共通に階調電圧出力ラインＤＬに、さらに
ゲート電極は後述するデコーダ１６の出力ラインにそれ
ぞれ接続されている。
【００２５】ここで、“行”とは横方向に配列されたラ
インである階調電圧入力ラインＡＬに、また“列”とは
縦方向に配列されたラインである階調電圧出力ラインＤ
Ｌに相当する。
インである階調電圧入力ラインＡＬに、また“列”とは
縦方向に配列されたラインである階調電圧出力ラインＤ
Ｌに相当する。
【００２６】各階調選択スイッチＳＷ１１，…ＳＷｎｍ
は、デコーダ１６からの出力によりオン・オフが制御さ
れる。オン時には、階調電圧入力ラインＡＬと抵抗選択
回路ＲＳ、並びに階調電圧出力ラインＤＬとを導通させ
て、階調電圧入力ラインＡＬに供給された階調電圧を階
調電圧出力ラインＤＬに出力する。なお、階調電圧選択
回路１４は、本実施形態における階調電圧選択手段を構
成する。
は、デコーダ１６からの出力によりオン・オフが制御さ
れる。オン時には、階調電圧入力ラインＡＬと抵抗選択
回路ＲＳ、並びに階調電圧出力ラインＤＬとを導通させ
て、階調電圧入力ラインＡＬに供給された階調電圧を階
調電圧出力ラインＤＬに出力する。なお、階調電圧選択
回路１４は、本実施形態における階調電圧選択手段を構
成する。
【００２７】抵抗選択回路ＲＳ１１，…ＲＳｎｍは、階
調選択スイッチＳＷと階調電圧出力ラインＤＬとの間に
接続された回路である。図１の抵抗選択回路ＲＳ１１を
代表して説明すると、直列に接続された抵抗Ｒ１、Ｒ２
及び抵抗選択スイッチＳにより構成されている。抵抗選
択スイッチＳはＭＯＳＦＥＴで構成されており、抵抗選
択スイッチＳのソース電極は抵抗Ｒ１，Ｒ２の中間ノー
ドに、またドレイン電極は階調電圧出力ラインＤＬにそ
れぞれ接続されている。この例では、抵抗選択スイッチ
Ｓが抵抗Ｒ２と並列に接続されているが、抵抗Ｒ１と並
列に接続されていてもよい。抵抗選択スイッチＳのゲー
ト電極は後述する出力抵抗設定回路１８の信号ライン１
０１に接続されている。
調選択スイッチＳＷと階調電圧出力ラインＤＬとの間に
接続された回路である。図１の抵抗選択回路ＲＳ１１を
代表して説明すると、直列に接続された抵抗Ｒ１、Ｒ２
及び抵抗選択スイッチＳにより構成されている。抵抗選
択スイッチＳはＭＯＳＦＥＴで構成されており、抵抗選
択スイッチＳのソース電極は抵抗Ｒ１，Ｒ２の中間ノー
ドに、またドレイン電極は階調電圧出力ラインＤＬにそ
れぞれ接続されている。この例では、抵抗選択スイッチ
Ｓが抵抗Ｒ２と並列に接続されているが、抵抗Ｒ１と並
列に接続されていてもよい。抵抗選択スイッチＳのゲー
ト電極は後述する出力抵抗設定回路１８の信号ライン１
０１に接続されている。
【００２８】各抵抗選択スイッチＳは、出力抵抗設定回
路１８から出力される信号レベルによりオン・オフが制
御される。オン時には、階調選択スイッチＳＷのドレイ
ン電極と階調電圧出力ラインＤＬとの間は抵抗Ｒ１の抵
抗値に設定される。また、オフ時には階調選択スイッチ
ＳＷのドレイン電極と階調電圧出力ラインＤＬとの間は
抵抗Ｒ１＋Ｒ２の抵抗値に設定される。本実施形態で
は、抵抗Ｒ１＋Ｒ２の抵抗値に設定した状態において、
各階調電圧の出力が１つの信号線Ｄに接続されたときに
図８の実線ｂに示すようなスルーレートが得られるよう
に抵抗Ｒ１，Ｒ２の抵抗値が決められている。
路１８から出力される信号レベルによりオン・オフが制
御される。オン時には、階調選択スイッチＳＷのドレイ
ン電極と階調電圧出力ラインＤＬとの間は抵抗Ｒ１の抵
抗値に設定される。また、オフ時には階調選択スイッチ
ＳＷのドレイン電極と階調電圧出力ラインＤＬとの間は
抵抗Ｒ１＋Ｒ２の抵抗値に設定される。本実施形態で
は、抵抗Ｒ１＋Ｒ２の抵抗値に設定した状態において、
各階調電圧の出力が１つの信号線Ｄに接続されたときに
図８の実線ｂに示すようなスルーレートが得られるよう
に抵抗Ｒ１，Ｒ２の抵抗値が決められている。
【００２９】本実施形態の出力抵抗選択回路ＲＳでは、
抵抗Ｒ１又は抵抗Ｒ１＋Ｒ２の２つの抵抗値を選択する
ことができるが、出力抵抗選択回路ＲＳは少なくとも１
つの抵抗値を選択可能に構成されていればよく、幾つか
の回路構成が考えられる。例えば、抵抗Ｒ１，Ｒ２にそ
れぞれ並列に抵抗選択スイッチＳ１，Ｓ２（図示せず、
Ｓ１は抵抗Ｒ１に、Ｓ２は抵抗Ｒ２に対応する）を接続
した場合は、抵抗選択スイッチＳ１，Ｓ２を共にオンし
た時に抵抗Ｒ１，Ｒ２は共に非選択に設定され、抵抗選
択スイッチＳ１（又はＳ２）をオフした時に抵抗Ｒ１
（又はＲ２）が抵抗値に設定される。また、抵抗選択ス
イッチＳ１及びＳ２をオフした時には抵抗Ｒ１＋Ｒ２が
抵抗値に設定される。この場合、抵抗Ｒ１，Ｒ２が同一
抵抗値であれば３段階の抵抗値を設定することができ、
抵抗Ｒ１，Ｒ２が異なる抵抗値であれば４段階の抵抗値
を設定することができる。さらに、抵抗と抵抗選択スイ
ッチとを適宜に組み合わせにより、多段の抵抗値を設定
することが可能となる。
抵抗Ｒ１又は抵抗Ｒ１＋Ｒ２の２つの抵抗値を選択する
ことができるが、出力抵抗選択回路ＲＳは少なくとも１
つの抵抗値を選択可能に構成されていればよく、幾つか
の回路構成が考えられる。例えば、抵抗Ｒ１，Ｒ２にそ
れぞれ並列に抵抗選択スイッチＳ１，Ｓ２（図示せず、
Ｓ１は抵抗Ｒ１に、Ｓ２は抵抗Ｒ２に対応する）を接続
した場合は、抵抗選択スイッチＳ１，Ｓ２を共にオンし
た時に抵抗Ｒ１，Ｒ２は共に非選択に設定され、抵抗選
択スイッチＳ１（又はＳ２）をオフした時に抵抗Ｒ１
（又はＲ２）が抵抗値に設定される。また、抵抗選択ス
イッチＳ１及びＳ２をオフした時には抵抗Ｒ１＋Ｒ２が
抵抗値に設定される。この場合、抵抗Ｒ１，Ｒ２が同一
抵抗値であれば３段階の抵抗値を設定することができ、
抵抗Ｒ１，Ｒ２が異なる抵抗値であれば４段階の抵抗値
を設定することができる。さらに、抵抗と抵抗選択スイ
ッチとを適宜に組み合わせにより、多段の抵抗値を設定
することが可能となる。
【００３０】ラッチ回路１５は、外部のコントロールＩ
Ｃからシリアルデータとして供給されたデジタルの階調
表示データを１ライン分ラッチし、パラレルデータとし
てデコーダ１６と後述する階調カウンタ１７にそれぞれ
出力する。デコーダ１６は、送られてきた階調表示デー
タのコードを復号して、１ライン分（ｍ個）の階調レベ
ル信号として出力する。各階調レベル信号は、各列にお
いて階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎから供
給される階調電圧の一つを選択する信号となる。すなわ
ち、階調レベル信号に対応する階調選択スイッチＳＷ１
１，…ＳＷｎｍが列毎に一つ選択されると、階調電圧出
力ラインＤＬ１，ＤＬ２，…ＤＬｍには、階調アンプＡ
ＭＰ１，ＡＭＰ２，…ＡＭＰｎから供給された階調電圧
の一つが出力される。このようにして、入力された１ラ
イン分の階調表示データに応じた各階調電圧（表示デー
タ）が階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍか
ら信号線Ｄ１，Ｄ２，…Ｄｍに出力される。なお、ラッ
チ回路１５及びデコーダ１６は、本実施形態におけるデ
ータ変換手段を構成する。
Ｃからシリアルデータとして供給されたデジタルの階調
表示データを１ライン分ラッチし、パラレルデータとし
てデコーダ１６と後述する階調カウンタ１７にそれぞれ
出力する。デコーダ１６は、送られてきた階調表示デー
タのコードを復号して、１ライン分（ｍ個）の階調レベ
ル信号として出力する。各階調レベル信号は、各列にお
いて階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎから供
給される階調電圧の一つを選択する信号となる。すなわ
ち、階調レベル信号に対応する階調選択スイッチＳＷ１
１，…ＳＷｎｍが列毎に一つ選択されると、階調電圧出
力ラインＤＬ１，ＤＬ２，…ＤＬｍには、階調アンプＡ
ＭＰ１，ＡＭＰ２，…ＡＭＰｎから供給された階調電圧
の一つが出力される。このようにして、入力された１ラ
イン分の階調表示データに応じた各階調電圧（表示デー
タ）が階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍか
ら信号線Ｄ１，Ｄ２，…Ｄｍに出力される。なお、ラッ
チ回路１５及びデコーダ１６は、本実施形態におけるデ
ータ変換手段を構成する。
【００３１】本実施形態において、階調選択スイッチＳ
Ｗや抵抗選択スイッチＳは、Ｃ−ＭＯＳ、Ｎ型又はＰ型
ＭＯＳトランジスタで構成することができる。
Ｗや抵抗選択スイッチＳは、Ｃ−ＭＯＳ、Ｎ型又はＰ型
ＭＯＳトランジスタで構成することができる。
【００３２】階調カウンタ１７は、ラッチ回路１５から
送られてきた階調表示データを入力して、各階調電圧が
１水平走査期間内にいくつ出力されるのかをカウント
し、その結果を各階調電圧毎の出力数（個数）として出
力抵抗設定回路１８に出力する。
送られてきた階調表示データを入力して、各階調電圧が
１水平走査期間内にいくつ出力されるのかをカウント
し、その結果を各階調電圧毎の出力数（個数）として出
力抵抗設定回路１８に出力する。
【００３３】出力抵抗設定回路１８は、階調カウンタ１
７でカウントされた出力数（各階調電圧が１水平走査期
間内に出力される個数）に応じた出力抵抗選択信号を信
号ライン１０１を通じて各階調電圧毎に出力し、出力抵
抗選択回路ＲＳ１１，…ＲＳｎｍの各抵抗選択スイッチ
Ｓを選択（又は非選択）する。これにより、各階調電圧
に対応する階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬ
ｎの抵抗値が、階調カウンタ１７でカウントされた出力
数に応じて設定される。各抵抗選択スイッチＳは、行毎
に供給される同一の出力抵抗選択信号により一斉に選択
（又は非選択）される。
７でカウントされた出力数（各階調電圧が１水平走査期
間内に出力される個数）に応じた出力抵抗選択信号を信
号ライン１０１を通じて各階調電圧毎に出力し、出力抵
抗選択回路ＲＳ１１，…ＲＳｎｍの各抵抗選択スイッチ
Ｓを選択（又は非選択）する。これにより、各階調電圧
に対応する階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬ
ｎの抵抗値が、階調カウンタ１７でカウントされた出力
数に応じて設定される。各抵抗選択スイッチＳは、行毎
に供給される同一の出力抵抗選択信号により一斉に選択
（又は非選択）される。
【００３４】なお、出力抵抗選択回路ＲＳと出力抵抗設
定回路１８は、本実施形態における出力抵抗値設定手段
を構成する。
定回路１８は、本実施形態における出力抵抗値設定手段
を構成する。
【００３５】出力抵抗設定回路１８では、階調カウンタ
１７でカウントされた階調電圧の出力数が多い場合、す
なわち接続する負荷が大きい場合は、その階調電圧に対
応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１とす
るために、オンレベルの出力抵抗選択信号を出力して、
対応する抵抗選択スイッチＳをすべてオン状態とする。
また、階調電圧の出力数が少ない場合、すなわち接続す
る負荷が小さい場合は、その階調電圧に対応する階調電
圧入力ラインＡＬの抵抗値を抵抗Ｒ１＋Ｒ２とするた
め、オフレベルの出力抵抗選択信号を出力して、対応す
る抵抗選択スイッチＳをすべてオフ状態とする。
１７でカウントされた階調電圧の出力数が多い場合、す
なわち接続する負荷が大きい場合は、その階調電圧に対
応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１とす
るために、オンレベルの出力抵抗選択信号を出力して、
対応する抵抗選択スイッチＳをすべてオン状態とする。
また、階調電圧の出力数が少ない場合、すなわち接続す
る負荷が小さい場合は、その階調電圧に対応する階調電
圧入力ラインＡＬの抵抗値を抵抗Ｒ１＋Ｒ２とするた
め、オフレベルの出力抵抗選択信号を出力して、対応す
る抵抗選択スイッチＳをすべてオフ状態とする。
【００３６】上記のような抵抗選択スイッチＳの選択は
１水平走査期間毎にリセットされ、各１水平走査期間に
入力される階調表示データに従って、各階調電圧入力ラ
インＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が設定される。
１水平走査期間毎にリセットされ、各１水平走査期間に
入力される階調表示データに従って、各階調電圧入力ラ
インＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が設定される。
【００３７】本実施形態では、出力抵抗選択回路ＲＳで
抵抗値を２段階に選択することができるため、例えば階
調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍを２７０本
とすると、１水平走査期間に出力される階調電圧の出力
数が０〜１３５であれば、抵抗選択スイッチＳをオフし
て抵抗Ｒ１＋Ｒ２の抵抗値に設定し、また１３６〜２７
０であれば、抵抗選択スイッチＳをオンして抵抗Ｒ１の
みの抵抗値に設定する。ただし、１水平走査期間に出力
される階調電圧の出力数と設定される抵抗値との関係
は、本実施形態の例に限定されることなく、適宜に変更
可能である。
抵抗値を２段階に選択することができるため、例えば階
調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍを２７０本
とすると、１水平走査期間に出力される階調電圧の出力
数が０〜１３５であれば、抵抗選択スイッチＳをオフし
て抵抗Ｒ１＋Ｒ２の抵抗値に設定し、また１３６〜２７
０であれば、抵抗選択スイッチＳをオンして抵抗Ｒ１の
みの抵抗値に設定する。ただし、１水平走査期間に出力
される階調電圧の出力数と設定される抵抗値との関係
は、本実施形態の例に限定されることなく、適宜に変更
可能である。
【００３８】次に、実施形態１に係わるソースドライバ
３１の動作を図３のタイミングチャートを参照しながら
説明する。図３において、（ａ）は階調表示データのＬ
ＯＡＤ（読み込み）信号、（ｂ）は階調表示データ、
（ｃ）は階調カウンタ１７のカウント動作を示す信号、
（ｄ）は出力抵抗設定回路１８から出力される出力抵抗
選択信号、（ｅ）は１水平走査期間（１Ｈ）に表示画素
部１に供給される表示データをそれぞれ示している。
３１の動作を図３のタイミングチャートを参照しながら
説明する。図３において、（ａ）は階調表示データのＬ
ＯＡＤ（読み込み）信号、（ｂ）は階調表示データ、
（ｃ）は階調カウンタ１７のカウント動作を示す信号、
（ｄ）は出力抵抗設定回路１８から出力される出力抵抗
選択信号、（ｅ）は１水平走査期間（１Ｈ）に表示画素
部１に供給される表示データをそれぞれ示している。
【００３９】期間ｎで入力された階調表示データ（ｂ）
は、ラッチ回路１５で１ライン分のパラレルデータに変
換され、デコーダ１６と階調カウンタ１７にそれぞれ出
力される。デコーダ１６に供給された階調表示データ
は、１ライン分の階調レベル信号に復号され、次の期間
ｎ＋１でＬＯＡＤ信号（ａ）が入力されると同時に、表
示データとして信号線Ｄ１，Ｄ２，…に出力される。図
３では（ｅ）のＤａｔａ（ｎ）に相当する。
は、ラッチ回路１５で１ライン分のパラレルデータに変
換され、デコーダ１６と階調カウンタ１７にそれぞれ出
力される。デコーダ１６に供給された階調表示データ
は、１ライン分の階調レベル信号に復号され、次の期間
ｎ＋１でＬＯＡＤ信号（ａ）が入力されると同時に、表
示データとして信号線Ｄ１，Ｄ２，…に出力される。図
３では（ｅ）のＤａｔａ（ｎ）に相当する。
【００４０】一方、階調カウンタ１７では、入力された
階調表示データを元に、各階調電圧が１水平走査期間内
にいくつ出力されるかがカウントされる（ｃ）。カウン
ト結果は、次の期間ｎ＋１でＬＯＡＤ信号が入力される
と同時に、出力抵抗設定回路１８に供給される。出力抵
抗設定回路１８では、ＬＯＡＤ信号が入力している間
に、階調カウンタ１７でカウントされた出力数に応じ
て、各階調電圧毎に出力抵抗選択信号を出力する
（ｄ）。
階調表示データを元に、各階調電圧が１水平走査期間内
にいくつ出力されるかがカウントされる（ｃ）。カウン
ト結果は、次の期間ｎ＋１でＬＯＡＤ信号が入力される
と同時に、出力抵抗設定回路１８に供給される。出力抵
抗設定回路１８では、ＬＯＡＤ信号が入力している間
に、階調カウンタ１７でカウントされた出力数に応じ
て、各階調電圧毎に出力抵抗選択信号を出力する
（ｄ）。
【００４１】このように、期間ｎで入力した階調表示デ
ータが期間ｎ＋１で表示データとして表示画素部１に供
給される前に、出力抵抗選択回路ＲＳ１１，…ＲＳｎｍ
の各抵抗選択スイッチＳが期間ｎでのカウント結果に応
じて選択（又は非選択）される。これにより、各階調電
圧に対応する階調電圧入力ラインＡＬ１，ＡＬ２，…Ａ
Ｌｎでは、接続する負荷の大きさに対応した抵抗値がそ
れぞれ設定される。この際、階調アンプＡＭＰの出力に
接続される負荷の数が少ないときには通常の抵抗値に設
定され、負荷の数が多いときにはそれよりも小さいに抵
抗値に設定される。
ータが期間ｎ＋１で表示データとして表示画素部１に供
給される前に、出力抵抗選択回路ＲＳ１１，…ＲＳｎｍ
の各抵抗選択スイッチＳが期間ｎでのカウント結果に応
じて選択（又は非選択）される。これにより、各階調電
圧に対応する階調電圧入力ラインＡＬ１，ＡＬ２，…Ａ
Ｌｎでは、接続する負荷の大きさに対応した抵抗値がそ
れぞれ設定される。この際、階調アンプＡＭＰの出力に
接続される負荷の数が少ないときには通常の抵抗値に設
定され、負荷の数が多いときにはそれよりも小さいに抵
抗値に設定される。
【００４２】本実施形態において、１つの階調アンプＡ
ＭＰから信号線Ｄに出力される階調電圧の一例を図４に
示す。ここでは、電位Ｖ０の階調電圧（例えばＶｔ１）
が出力された例を示している。図４に示すように、階調
アンプからの出力がすべての信号線（２７０本）に接続
されたとき（図中、太破線ａ′）と、前記出力が１つの
信号線に接続されたとき（図中、実線ｂ）とを比較する
と、スルーレートの遅れを立ち上がりでΔｔ１′、立ち
下がりでΔｔ２′とすることができ、図８に示す従来例
に比べスルーレートの遅れを大幅に改善することができ
る。
ＭＰから信号線Ｄに出力される階調電圧の一例を図４に
示す。ここでは、電位Ｖ０の階調電圧（例えばＶｔ１）
が出力された例を示している。図４に示すように、階調
アンプからの出力がすべての信号線（２７０本）に接続
されたとき（図中、太破線ａ′）と、前記出力が１つの
信号線に接続されたとき（図中、実線ｂ）とを比較する
と、スルーレートの遅れを立ち上がりでΔｔ１′、立ち
下がりでΔｔ２′とすることができ、図８に示す従来例
に比べスルーレートの遅れを大幅に改善することができ
る。
【００４３】本実施形態の構成によれば、１水平走査期
間に接続される負荷の大きさに係わらずスルーレートを
ほぼ均一化することができるので、負荷が大きい場合で
あっても液晶容量への階調電圧の書き込み時間が短くな
ることがない。すなわち、表示データの階調度合いがど
のようなものであっても、画素上では常に本来の階調レ
ベルが得られることになる。したがって、階調レベルの
不足による表示ムラを解消して、高品位な画像を得るこ
とができる。
間に接続される負荷の大きさに係わらずスルーレートを
ほぼ均一化することができるので、負荷が大きい場合で
あっても液晶容量への階調電圧の書き込み時間が短くな
ることがない。すなわち、表示データの階調度合いがど
のようなものであっても、画素上では常に本来の階調レ
ベルが得られることになる。したがって、階調レベルの
不足による表示ムラを解消して、高品位な画像を得るこ
とができる。
【００４４】また、本実施形態の構成においては、出力
抵抗選択回路ＲＳ１１，…ＲＳｎｍにより階調電圧入力
ラインＡＬの抵抗値を設定するようにしているので、同
一のソースドライバを液晶容量の異なる液晶パネルと組
み合わせる場合でも、抵抗Ｒ１，Ｒ２を液晶容量に応じ
て再設定することにより、スルーレート調整を容易に行
うことができる。先に説明したように、負荷に応じて階
調電圧発生回路に供給するバイアス電流を設定するよう
に構成した場合は、負荷の大きさに適したバイアス電流
を設定することが難しいため、同一のソースドライバを
液晶容量の異なる液晶パネルと組み合わせる際のスルー
レート調整が難しいという問題点がある。しかし、本実
施形態のように負荷に応じて抵抗値を設定する構成にお
いては、時定数により、スルーレートΔｔ＝ＣＲ（ここ
で、Ｃ＝ＬＳＩ内部寄生容量＋液晶パネル負荷容量）の
関係が成り立つため、負荷の大きさに適した抵抗値を容
易に設定することができる。
抵抗選択回路ＲＳ１１，…ＲＳｎｍにより階調電圧入力
ラインＡＬの抵抗値を設定するようにしているので、同
一のソースドライバを液晶容量の異なる液晶パネルと組
み合わせる場合でも、抵抗Ｒ１，Ｒ２を液晶容量に応じ
て再設定することにより、スルーレート調整を容易に行
うことができる。先に説明したように、負荷に応じて階
調電圧発生回路に供給するバイアス電流を設定するよう
に構成した場合は、負荷の大きさに適したバイアス電流
を設定することが難しいため、同一のソースドライバを
液晶容量の異なる液晶パネルと組み合わせる際のスルー
レート調整が難しいという問題点がある。しかし、本実
施形態のように負荷に応じて抵抗値を設定する構成にお
いては、時定数により、スルーレートΔｔ＝ＣＲ（ここ
で、Ｃ＝ＬＳＩ内部寄生容量＋液晶パネル負荷容量）の
関係が成り立つため、負荷の大きさに適した抵抗値を容
易に設定することができる。
【００４５】また、ソースドライバ３１、ゲートドライ
バ２及び表示画素部１は同一の製造プロセスで作製する
ことができるため、抵抗Ｒ１，Ｒ２の抵抗値は、プロセ
ス条件等を修正することで容易に再設定することができ
る。
バ２及び表示画素部１は同一の製造プロセスで作製する
ことができるため、抵抗Ｒ１，Ｒ２の抵抗値は、プロセ
ス条件等を修正することで容易に再設定することができ
る。
【００４６】さらに、階調アンプＡＭＰには常に一定の
バイアス電流が供給されるため、バイアス電流が低く設
定されることにより、階調アンプの能力が低下するとい
う不具合を防ぐことができる。したがって、階調アンプ
の能力を損なうことなしに、スルーレート調整を容易に
行うことができる。
バイアス電流が供給されるため、バイアス電流が低く設
定されることにより、階調アンプの能力が低下するとい
う不具合を防ぐことができる。したがって、階調アンプ
の能力を損なうことなしに、スルーレート調整を容易に
行うことができる。
【００４７】［実施形態２］図５は、実施形態２に係わ
るソースドライバ３２の回路構成図である。図５では、
図１と同等部分を同一符号で示すものとし、その説明を
適宜に省略する。
るソースドライバ３２の回路構成図である。図５では、
図１と同等部分を同一符号で示すものとし、その説明を
適宜に省略する。
【００４８】実施形態２のソースドライバ３２では、図
１の出力抵抗選択回路ＲＳ１１，…ＲＳｎｍと出力抵抗
設定回路１８の代わりに、入力抵抗選択回路ＲＳ１，…
ＲＳｎと入力抵抗設定回路１９を備えている。
１の出力抵抗選択回路ＲＳ１１，…ＲＳｎｍと出力抵抗
設定回路１８の代わりに、入力抵抗選択回路ＲＳ１，…
ＲＳｎと入力抵抗設定回路１９を備えている。
【００４９】入力抵抗選択回路ＲＳ１，…ＲＳｎは、階
調アンプ回路１２の出力段に接続された回路であり、入
力抵抗選択回路ＲＳ１に代表して示すように、直列に接
続された抵抗Ｒ１，Ｒ２及び抵抗選択スイッチＳ１、Ｓ
２により構成されている。抵抗選択スイッチＳ１，Ｓ２
はＭＯＳＦＥＴで構成されており、抵抗選択スイッチＳ
１のソース電極は階調電圧入力ラインＡＬに、ドレイン
電極は抵抗Ｒ１、Ｒ２の中間ノードにそれぞれ接続され
ている。また、抵抗選択スイッチＳ２のソース電極は抵
抗Ｒ１、Ｒ２の中間ノードに、ドレイン電極は階調電圧
入力ラインＡＬに、それぞれ接続されている。さらに、
各スイッチのゲート電極は後述する入力抵抗設定回路１
９からの信号ライン１０２，１０３にそれぞれ接続され
ている。
調アンプ回路１２の出力段に接続された回路であり、入
力抵抗選択回路ＲＳ１に代表して示すように、直列に接
続された抵抗Ｒ１，Ｒ２及び抵抗選択スイッチＳ１、Ｓ
２により構成されている。抵抗選択スイッチＳ１，Ｓ２
はＭＯＳＦＥＴで構成されており、抵抗選択スイッチＳ
１のソース電極は階調電圧入力ラインＡＬに、ドレイン
電極は抵抗Ｒ１、Ｒ２の中間ノードにそれぞれ接続され
ている。また、抵抗選択スイッチＳ２のソース電極は抵
抗Ｒ１、Ｒ２の中間ノードに、ドレイン電極は階調電圧
入力ラインＡＬに、それぞれ接続されている。さらに、
各スイッチのゲート電極は後述する入力抵抗設定回路１
９からの信号ライン１０２，１０３にそれぞれ接続され
ている。
【００５０】各抵抗選択スイッチＳ１，Ｓ２は、入力抵
抗設定回路１９から出力される入力抵抗選択信号により
オン・オフが制御され、これにより回路の抵抗値が設定
される。すなわち、抵抗選択スイッチＳ１，Ｓ２がオン
すると、抵抗Ｒ１，Ｒ２は共に非選択に設定され、抵抗
選択スイッチＳ１（又はＳ２）がオフすると、抵抗Ｒ１
（又はＲ２）が抵抗値として設定される。また、抵抗選
択スイッチＳ１及びＳ２がオフすると、抵抗Ｒ１＋Ｒ２
が抵抗値として設定される。本実施形態では、抵抗Ｒ
１，Ｒ２を異なる抵抗値（Ｒ１＜Ｒ２）としているた
め、抵抗選択スイッチＳ１又はＳ２のオン・オフにより
４段階の抵抗値を設定することができる。ただし、抵抗
Ｒ１，Ｒ２が同一抵抗値であれば３段階の抵抗値を設定
することができる。
抗設定回路１９から出力される入力抵抗選択信号により
オン・オフが制御され、これにより回路の抵抗値が設定
される。すなわち、抵抗選択スイッチＳ１，Ｓ２がオン
すると、抵抗Ｒ１，Ｒ２は共に非選択に設定され、抵抗
選択スイッチＳ１（又はＳ２）がオフすると、抵抗Ｒ１
（又はＲ２）が抵抗値として設定される。また、抵抗選
択スイッチＳ１及びＳ２がオフすると、抵抗Ｒ１＋Ｒ２
が抵抗値として設定される。本実施形態では、抵抗Ｒ
１，Ｒ２を異なる抵抗値（Ｒ１＜Ｒ２）としているた
め、抵抗選択スイッチＳ１又はＳ２のオン・オフにより
４段階の抵抗値を設定することができる。ただし、抵抗
Ｒ１，Ｒ２が同一抵抗値であれば３段階の抵抗値を設定
することができる。
【００５１】さらに、抵抗と抵抗選択スイッチとを適宜
に組み合わせることにより、多段の抵抗値を設定するこ
とが可能となる。本実施形態においても、抵抗Ｒ１＋Ｒ
２の抵抗値に設定した状態において、各階調電圧の出力
が１つの信号線Ｄに接続されたときに図８の実線ｂに示
すようなスルーレートが得られるように抵抗Ｒ１，Ｒ２
の抵抗値が決められている。
に組み合わせることにより、多段の抵抗値を設定するこ
とが可能となる。本実施形態においても、抵抗Ｒ１＋Ｒ
２の抵抗値に設定した状態において、各階調電圧の出力
が１つの信号線Ｄに接続されたときに図８の実線ｂに示
すようなスルーレートが得られるように抵抗Ｒ１，Ｒ２
の抵抗値が決められている。
【００５２】入力抵抗設定回路１９は、階調カウンタ１
７でカウントされた出力数に応じた入力抵抗選択信号を
信号ライン１０２，１０３を通じて各階調電圧毎に出力
し、入力抵抗選択回路ＲＳ１，…ＲＳｎの抵抗選択スイ
ッチＳ１，Ｓ２を選択又は非選択とする。これにより、
各階調電圧に対応する階調電圧入力ラインＡＬ１，Ａｌ
２，…Ａｌｎの抵抗値が、階調カウンタ１７でカウント
された出力数に応じて設定される。
７でカウントされた出力数に応じた入力抵抗選択信号を
信号ライン１０２，１０３を通じて各階調電圧毎に出力
し、入力抵抗選択回路ＲＳ１，…ＲＳｎの抵抗選択スイ
ッチＳ１，Ｓ２を選択又は非選択とする。これにより、
各階調電圧に対応する階調電圧入力ラインＡＬ１，Ａｌ
２，…Ａｌｎの抵抗値が、階調カウンタ１７でカウント
された出力数に応じて設定される。
【００５３】なお、入力抵抗選択回路ＲＳと入力抵抗設
定回路１９は、本実施形態における入力抵抗値設定手段
を構成する。
定回路１９は、本実施形態における入力抵抗値設定手段
を構成する。
【００５４】入力抵抗設定回路１９では、階調カウンタ
１７でカウントされた階調電圧の出力数が多い場合、す
なわち接続する負荷が大きい場合は、その階調電圧に対
応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１とす
るために、信号ライン１０２にはオフレベル、信号ライ
ン１０３にはオンレベルの入力抵抗選択信号を出力し
て、対応する抵抗選択スイッチＳ１をすべてオフ状態、
Ｓ２をすべてオン状態とする。また、階調電圧の出力数
が少ない場合、すなわち接続する負荷が小さい場合は、
その階調電圧に対応する階調電圧入力ラインＡＬの抵抗
値を抵抗Ｒ１＋Ｒ２とするために、信号ライン１０２及
び１０３にオフレベルの入力抵抗選択信号を出力して、
対応する抵抗選択スイッチＳ１，Ｓ２をすべてオフ状態
とする。
１７でカウントされた階調電圧の出力数が多い場合、す
なわち接続する負荷が大きい場合は、その階調電圧に対
応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１とす
るために、信号ライン１０２にはオフレベル、信号ライ
ン１０３にはオンレベルの入力抵抗選択信号を出力し
て、対応する抵抗選択スイッチＳ１をすべてオフ状態、
Ｓ２をすべてオン状態とする。また、階調電圧の出力数
が少ない場合、すなわち接続する負荷が小さい場合は、
その階調電圧に対応する階調電圧入力ラインＡＬの抵抗
値を抵抗Ｒ１＋Ｒ２とするために、信号ライン１０２及
び１０３にオフレベルの入力抵抗選択信号を出力して、
対応する抵抗選択スイッチＳ１，Ｓ２をすべてオフ状態
とする。
【００５５】上記のような抵抗選択スイッチＳ１，Ｓ２
の選択は１水平走査期間毎にリセットされ、各１水平走
査期間に入力される階調表示データに従って、各階調電
圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が設定
される。
の選択は１水平走査期間毎にリセットされ、各１水平走
査期間に入力される階調表示データに従って、各階調電
圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が設定
される。
【００５６】本実施形態では、入力抵抗選択回路ＲＳで
抵抗値を４段階に選択することができるため、例えば階
調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍを２７０本
とすると、１水平走査期間に出力される階調電圧の出力
数が０〜７０であれば、抵抗選択スイッチＳ１，Ｓ２を
共にオフ状態として抵抗Ｒ１＋Ｒ２の抵抗値に設定し、
出力数が７１〜１４０であれば、抵抗選択スイッチＳ１
をオン状態、Ｓ２をオフ状態として抵抗Ｒ２のみの抵抗
値に設定する。また出力数が１４１〜２１０であれば、
抵抗選択スイッチＳ１をオフ状態、Ｓ２をオン状態とし
て抵抗Ｒ１のみの抵抗値に設定し、さらに出力数が２１
０〜２７０であれば、抵抗選択スイッチＳ１，Ｓ２を共
にオン状態として抵抗Ｒ１，Ｒ２を共に非選択に設定す
る。この場合は、階調電圧出力ラインＤＬ１，ＤＬ２，
…ＤＬｍのもつ配線抵抗値に設定されたことになる。な
お、１水平走査期間に出力される階調電圧の出力数と設
定される抵抗値との関係は、本実施形態の例に限定され
ることなく、適宜に変更可能である。
抵抗値を４段階に選択することができるため、例えば階
調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍを２７０本
とすると、１水平走査期間に出力される階調電圧の出力
数が０〜７０であれば、抵抗選択スイッチＳ１，Ｓ２を
共にオフ状態として抵抗Ｒ１＋Ｒ２の抵抗値に設定し、
出力数が７１〜１４０であれば、抵抗選択スイッチＳ１
をオン状態、Ｓ２をオフ状態として抵抗Ｒ２のみの抵抗
値に設定する。また出力数が１４１〜２１０であれば、
抵抗選択スイッチＳ１をオフ状態、Ｓ２をオン状態とし
て抵抗Ｒ１のみの抵抗値に設定し、さらに出力数が２１
０〜２７０であれば、抵抗選択スイッチＳ１，Ｓ２を共
にオン状態として抵抗Ｒ１，Ｒ２を共に非選択に設定す
る。この場合は、階調電圧出力ラインＤＬ１，ＤＬ２，
…ＤＬｍのもつ配線抵抗値に設定されたことになる。な
お、１水平走査期間に出力される階調電圧の出力数と設
定される抵抗値との関係は、本実施形態の例に限定され
ることなく、適宜に変更可能である。
【００５７】この実施形態２のように、階調電圧の出力
数に応じて階調電圧入力ラインの抵抗値を設定するよう
に構成した場合においても、図４に示すように、スルー
レートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔ
ｔ２′とすることができ、図８の従来例に比べスルーレ
ートの遅れを大幅に改善することができる。このよう
に、１水平走査期間に接続される負荷の大きさに係わら
ずスルーレートをほぼ均一化することができるため、表
示データの階調度合いに関わらず、画素上では常に本来
の階調レベルを得ることができるようになり、階調レベ
ルの不足による表示ムラを解消して、高品位な画像を得
ることができる。
数に応じて階調電圧入力ラインの抵抗値を設定するよう
に構成した場合においても、図４に示すように、スルー
レートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔ
ｔ２′とすることができ、図８の従来例に比べスルーレ
ートの遅れを大幅に改善することができる。このよう
に、１水平走査期間に接続される負荷の大きさに係わら
ずスルーレートをほぼ均一化することができるため、表
示データの階調度合いに関わらず、画素上では常に本来
の階調レベルを得ることができるようになり、階調レベ
ルの不足による表示ムラを解消して、高品位な画像を得
ることができる。
【００５８】また、本実施形態においては、入力抵抗選
択回路ＲＳ１，…ＲＳｎから入力抵抗選択信号を出力し
て階調電圧入力ラインＡＬの抵抗値を設定するようにし
ているので、同一のソースドライバを液晶容量の異なる
液晶パネルと組み合わせる場合でも、抵抗Ｒ１，Ｒ２を
液晶容量に応じて再設定することにより、スルーレート
調整を容易に行うことができる。この場合も、時定数に
より、スルーレートΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内
部寄生容量＋液晶パネル負荷容量）の関係が成り立つた
め、負荷の大きさに適した抵抗値を容易に設定すること
ができる。
択回路ＲＳ１，…ＲＳｎから入力抵抗選択信号を出力し
て階調電圧入力ラインＡＬの抵抗値を設定するようにし
ているので、同一のソースドライバを液晶容量の異なる
液晶パネルと組み合わせる場合でも、抵抗Ｒ１，Ｒ２を
液晶容量に応じて再設定することにより、スルーレート
調整を容易に行うことができる。この場合も、時定数に
より、スルーレートΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内
部寄生容量＋液晶パネル負荷容量）の関係が成り立つた
め、負荷の大きさに適した抵抗値を容易に設定すること
ができる。
【００５９】また、ソースドライバ３２、ゲートドライ
バ２及び表示画素部１は同一の製造プロセスで作製する
ことができるため、抵抗Ｒ１，Ｒ２の抵抗値は、プロセ
ス条件等を修正することで容易に再設定することができ
る。とくに、実施形態２の入力抵抗選択回路ＲＳ１，Ｒ
Ｓ２，…Ｒｓｎは、実施形態１の出力抵抗選択回路ＲＳ
１１，…ＲＳｎｍよりも抵抗及びスイッチ数を大幅に少
なくすることができるため、低消費電力化が可能となる
だけでなく、基板構成を簡略化して製造コストの低減を
図ることができる。
バ２及び表示画素部１は同一の製造プロセスで作製する
ことができるため、抵抗Ｒ１，Ｒ２の抵抗値は、プロセ
ス条件等を修正することで容易に再設定することができ
る。とくに、実施形態２の入力抵抗選択回路ＲＳ１，Ｒ
Ｓ２，…Ｒｓｎは、実施形態１の出力抵抗選択回路ＲＳ
１１，…ＲＳｎｍよりも抵抗及びスイッチ数を大幅に少
なくすることができるため、低消費電力化が可能となる
だけでなく、基板構成を簡略化して製造コストの低減を
図ることができる。
【００６０】さらに、階調アンプＡＭＰには常に一定の
バイアス電流が供給されるため、バイアス電流が低く設
定されることにより、階調アンプの能力が低下するとい
う不具合を防ぐことができる。したがって、階調アンプ
の能力を損なうことなしに、スルーレート調整を容易に
行うことができる。
バイアス電流が供給されるため、バイアス電流が低く設
定されることにより、階調アンプの能力が低下するとい
う不具合を防ぐことができる。したがって、階調アンプ
の能力を損なうことなしに、スルーレート調整を容易に
行うことができる。
【００６１】さらに加えて、実施形態１及び２において
は、階調アンプＡＭＰやバイアス回路の構成を変更する
必要がないというメリットがある。
は、階調アンプＡＭＰやバイアス回路の構成を変更する
必要がないというメリットがある。
【００６２】［実施形態３］図６は、実施形態３に係わ
るソースドライバ３３の回路構成図である。図６では、
図１又は図５と同等部分を同一符号で示すものとし、そ
の説明を適宜に省略する。
るソースドライバ３３の回路構成図である。図６では、
図１又は図５と同等部分を同一符号で示すものとし、そ
の説明を適宜に省略する。
【００６３】実施形態３のソースドライバ３３では、図
５の入力抵抗選択回路ＲＳ１，…ＲＳｎと入力抵抗設定
回路１９の代わりに、階調アンプ回路２１と出力電流設
定回路２０を備えている。
５の入力抵抗選択回路ＲＳ１，…ＲＳｎと入力抵抗設定
回路１９の代わりに、階調アンプ回路２１と出力電流設
定回路２０を備えている。
【００６４】階調アンプ回路２１は、階調電圧の出力数
に応じて出力電流を供給する経路を選択可能な階調アン
プＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎにより構成され
ている。次に、階調アンプＡＭＰ１１を代表して構成を
説明する。
に応じて出力電流を供給する経路を選択可能な階調アン
プＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎにより構成され
ている。次に、階調アンプＡＭＰ１１を代表して構成を
説明する。
【００６５】図７は、階調アンプＡＭＰ１１の回路構成
図である。作動増幅部１１１は、Ｎ型のトランジスタＴ
ｒＮ１，ＴｒＮ２及びＰ型のトランジスタＴｒＰ１，Ｔ
ｒＰ２及びＴｒＰ３で構成されている。これらトランジ
スタはＭＯＳＦＥＴで構成されている。
図である。作動増幅部１１１は、Ｎ型のトランジスタＴ
ｒＮ１，ＴｒＮ２及びＰ型のトランジスタＴｒＰ１，Ｔ
ｒＰ２及びＴｒＰ３で構成されている。これらトランジ
スタはＭＯＳＦＥＴで構成されている。
【００６６】ＴｒＰ１にはバイアス回路１３から定電圧
が供給され、ＴｒＮ２には抵抗分割回路１１から階調電
圧Ｖｔ１が供給されている。上記トランジスタのうち、
ＴｒＰ２，ＴｒＰ３はトランジスタサイズが同じであ
り、またＴｒＮ１，ＴｒＮ２についてもトランジスタサ
イズは同じである。ただし、ＴｒＮ１≠ＴｒＰ１，Ｔｒ
Ｎ２≠ＴｒＰ２であり、Ｐ型及びＮ型のトランジスタサ
イズは異なるものとする。
が供給され、ＴｒＮ２には抵抗分割回路１１から階調電
圧Ｖｔ１が供給されている。上記トランジスタのうち、
ＴｒＰ２，ＴｒＰ３はトランジスタサイズが同じであ
り、またＴｒＮ１，ＴｒＮ２についてもトランジスタサ
イズは同じである。ただし、ＴｒＮ１≠ＴｒＰ１，Ｔｒ
Ｎ２≠ＴｒＰ２であり、Ｐ型及びＮ型のトランジスタサ
イズは異なるものとする。
【００６７】ここで、階調アンプ回路２１の基本動作に
ついて説明する。階調アンプＡＭＰ１１，ＡＭＰ１２，
…ＡＭＰｎには、抵抗分割回路１１からそれぞれ対応す
る階調電圧Ｖｔ１〜Ｖｔｎが与えられている。このう
ち、電圧の低い階調電圧がＴｒＮ２に与えられる階調ア
ンプ（例えばＡＭＰｎ）では、ＴｒＰ３−ＴｒＮ２の経
路に流れる電流Ｉ１が減少するため、ノードＡの電圧は
増加する。そのため、ＴｒＮ３の電流ＩDS は増大し、
アンプ出力ＯＵＴの電圧は低くなる。このアンプ出力Ｏ
ＵＴの電圧はＴｒＮ１のゲート電極に印加され、ＴｒＰ
２−ＴｒＮ１間の電流Ｉ２が減少する。ここで、ＴｒＰ
２，ＴｔＰ３のゲート電圧はＴｒＰ２−ＴｒＮ１間にも
供給されているため、ＴｒＮ１−ＴｒＰ３間の電圧がノ
ードＡの電圧（Ｉ１＝Ｉ２）と等しくなるまで上記動作
が続けられ、入力された階調電圧Ｖｔｎがアンプ出力Ｏ
ＵＴとなった時点で階調アンプ内部が安定する。
ついて説明する。階調アンプＡＭＰ１１，ＡＭＰ１２，
…ＡＭＰｎには、抵抗分割回路１１からそれぞれ対応す
る階調電圧Ｖｔ１〜Ｖｔｎが与えられている。このう
ち、電圧の低い階調電圧がＴｒＮ２に与えられる階調ア
ンプ（例えばＡＭＰｎ）では、ＴｒＰ３−ＴｒＮ２の経
路に流れる電流Ｉ１が減少するため、ノードＡの電圧は
増加する。そのため、ＴｒＮ３の電流ＩDS は増大し、
アンプ出力ＯＵＴの電圧は低くなる。このアンプ出力Ｏ
ＵＴの電圧はＴｒＮ１のゲート電極に印加され、ＴｒＰ
２−ＴｒＮ１間の電流Ｉ２が減少する。ここで、ＴｒＰ
２，ＴｔＰ３のゲート電圧はＴｒＰ２−ＴｒＮ１間にも
供給されているため、ＴｒＮ１−ＴｒＰ３間の電圧がノ
ードＡの電圧（Ｉ１＝Ｉ２）と等しくなるまで上記動作
が続けられ、入力された階調電圧Ｖｔｎがアンプ出力Ｏ
ＵＴとなった時点で階調アンプ内部が安定する。
【００６８】一方、電圧の高い階調電圧がＴｒＮ２に与
えられる階調アンプ（例えばＡＭＰ１１）では、ＴｒＰ
３−ＴｒＮ２の経路に流れる電流Ｉ１が増加し、ノード
Ａの電圧が低下する。そのため、ＴｒＮ３の電流ＩDS
は減少し、アンプ出力ＯＵＴの電圧は高くなる。このア
ンプ出力ＯＵＴの電圧はＴｒＮ１のゲート電極に印加さ
れ、ＴｒＰ２−ＴｒＮ１間の電流Ｉ２は増加する。この
後、ＴｒＮ１−ＴｒＰ３間の電圧がノードＡの電圧（Ｉ
１＝Ｉ２）と等しくなるまで上記動作が続けられ、入力
された階調電圧Ｖｔｎがアンプ出力ＯＵＴとなった時点
で階調アンプ内部が安定する。
えられる階調アンプ（例えばＡＭＰ１１）では、ＴｒＰ
３−ＴｒＮ２の経路に流れる電流Ｉ１が増加し、ノード
Ａの電圧が低下する。そのため、ＴｒＮ３の電流ＩDS
は減少し、アンプ出力ＯＵＴの電圧は高くなる。このア
ンプ出力ＯＵＴの電圧はＴｒＮ１のゲート電極に印加さ
れ、ＴｒＰ２−ＴｒＮ１間の電流Ｉ２は増加する。この
後、ＴｒＮ１−ＴｒＰ３間の電圧がノードＡの電圧（Ｉ
１＝Ｉ２）と等しくなるまで上記動作が続けられ、入力
された階調電圧Ｖｔｎがアンプ出力ＯＵＴとなった時点
で階調アンプ内部が安定する。
【００６９】電流供給経路選択部（出力部）１１２は、
Ｎ型トランジスタＴｒＮ３，ＴｒＮ４，ＴｒＮ５及びＰ
型トランジスタＴｒＰ４、ＴｒＰ５及びＴｒＰ６で構成
されている。これらトランジスタはＭＯＳＦＥＴで構成
されている。
Ｎ型トランジスタＴｒＮ３，ＴｒＮ４，ＴｒＮ５及びＰ
型トランジスタＴｒＰ４、ＴｒＰ５及びＴｒＰ６で構成
されている。これらトランジスタはＭＯＳＦＥＴで構成
されている。
【００７０】ＴｒＰ４には、ＴｒＰ１と同じ定電圧がバ
イアス回路１３から供給されている。また電流供給経路
選択部１１２の出力端であるアンプ出力ＯＵＴは、対応
する階調電圧入力ラインＡＬ１に接続されている。上記
トランジスタのうち、ＴｒＰ６とＴｒＮ５は電流供給経
路を切り替えるためのスイッチとして機能し、ＴｒＰ５
とＴｒＮ４のオン抵抗に依存しないようにオン抵抗が低
い（Ｌ＝小，Ｗ＝大）トランジスタサイズとなってい
る。ＴｒＰ６とＴｒＮ５のゲート電極には、後述する出
力電流設定回路２０からの信号ライン１０４が接続され
ている。ただし、ＴｒＰ６はインバータＩＮＶを介して
信号ライン１０４と接続されている。
イアス回路１３から供給されている。また電流供給経路
選択部１１２の出力端であるアンプ出力ＯＵＴは、対応
する階調電圧入力ラインＡＬ１に接続されている。上記
トランジスタのうち、ＴｒＰ６とＴｒＮ５は電流供給経
路を切り替えるためのスイッチとして機能し、ＴｒＰ５
とＴｒＮ４のオン抵抗に依存しないようにオン抵抗が低
い（Ｌ＝小，Ｗ＝大）トランジスタサイズとなってい
る。ＴｒＰ６とＴｒＮ５のゲート電極には、後述する出
力電流設定回路２０からの信号ライン１０４が接続され
ている。ただし、ＴｒＰ６はインバータＩＮＶを介して
信号ライン１０４と接続されている。
【００７１】階調アンプＡＭＰ１１のＴｒＰ６，ＴｒＮ
５は、出力電流設定回路２０から出力される出力電流経
路選択信号によりオン・オフが制御され、これにより階
調電圧入力ラインに出力される出力電流が設定される。
５は、出力電流設定回路２０から出力される出力電流経
路選択信号によりオン・オフが制御され、これにより階
調電圧入力ラインに出力される出力電流が設定される。
【００７２】例えば、通常時はＬレベルの出力電流経路
選択信号が入力されるとすると、この時にはＴｒＰ６の
ゲート電極にはＨレベル、ＴｒＮ５のゲート電極にはＬ
レベルの信号がそれぞれ印加されるので、ＴｒＰ６及び
ＴｒＮ５は共にオフする。このため、出力電流を供給す
るトランジスタ回路の電流供給経路は、ＴｒＰ４及びＴ
ｒＮ３の２つのトランジスタ回路となる。一方、Ｈレベ
ルの出力電流経路選択信号が入力された場合、ＴｒＰ６
のゲート電極にはＬレベル、ＴｒＮ５のゲート電極には
Ｈレベルの信号がそれぞれ印加されるので、ＴｒＰ６及
びＴｒＮ５は共にオンする。ここで、トランジスタサイ
ズをＴｒＰ４＝ＴｒＰ５、ＴｒＮ３＝ＴｒＮ４とする
と、出力電流を供給するトランジスタ回路の電流供給経
路は、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列に
接続されたトランジスタ回路が電源電圧ＶＤＤ〜アンプ
出力ＯＵＴを経由する電流供給経路となり、ＴｒＮ３と
ＴｒＮ４＋ＴｒＮ５の２経路が並列に接続されたトラン
ジスタ回路がアンプ出力ＯＵＴ〜接地電圧ＧＮＤを経由
する電流供給経路となる。この場合には、トランジスタ
回路のＷ値が２倍となるため、電流供給経路選択部１１
２のオン抵抗は１／２となり、電流供給能力は２倍とな
る。
選択信号が入力されるとすると、この時にはＴｒＰ６の
ゲート電極にはＨレベル、ＴｒＮ５のゲート電極にはＬ
レベルの信号がそれぞれ印加されるので、ＴｒＰ６及び
ＴｒＮ５は共にオフする。このため、出力電流を供給す
るトランジスタ回路の電流供給経路は、ＴｒＰ４及びＴ
ｒＮ３の２つのトランジスタ回路となる。一方、Ｈレベ
ルの出力電流経路選択信号が入力された場合、ＴｒＰ６
のゲート電極にはＬレベル、ＴｒＮ５のゲート電極には
Ｈレベルの信号がそれぞれ印加されるので、ＴｒＰ６及
びＴｒＮ５は共にオンする。ここで、トランジスタサイ
ズをＴｒＰ４＝ＴｒＰ５、ＴｒＮ３＝ＴｒＮ４とする
と、出力電流を供給するトランジスタ回路の電流供給経
路は、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列に
接続されたトランジスタ回路が電源電圧ＶＤＤ〜アンプ
出力ＯＵＴを経由する電流供給経路となり、ＴｒＮ３と
ＴｒＮ４＋ＴｒＮ５の２経路が並列に接続されたトラン
ジスタ回路がアンプ出力ＯＵＴ〜接地電圧ＧＮＤを経由
する電流供給経路となる。この場合には、トランジスタ
回路のＷ値が２倍となるため、電流供給経路選択部１１
２のオン抵抗は１／２となり、電流供給能力は２倍とな
る。
【００７３】出力電流設定回路２０は、階調カウンタ１
７でカウントされた出力数に応じた出力電流経路選択信
号を各階調電圧毎に信号ライン１０４を通じて出力し、
階調アンプＡＭＰの電流供給経路選択部１１２に含まれ
るＴｒＰ６，ＴｒＮ５をオン・オフする。これにより、
各階調電圧に対応する階調電圧入力ラインＡＬ１，Ａｌ
２，…Ａｌｎへ供給される出力電流が、階調カウンタ１
７でカウントされた出力数に応じて設定される。
７でカウントされた出力数に応じた出力電流経路選択信
号を各階調電圧毎に信号ライン１０４を通じて出力し、
階調アンプＡＭＰの電流供給経路選択部１１２に含まれ
るＴｒＰ６，ＴｒＮ５をオン・オフする。これにより、
各階調電圧に対応する階調電圧入力ラインＡＬ１，Ａｌ
２，…Ａｌｎへ供給される出力電流が、階調カウンタ１
７でカウントされた出力数に応じて設定される。
【００７４】なお、電流供給経路選択部１１２と出力電
流設定回路２０は、本実施形態における出力電流設定手
段を構成する。
流設定回路２０は、本実施形態における出力電流設定手
段を構成する。
【００７５】次に、階調アンプ回路２１で出力電流を設
定する動作について説明する。出力電流設定回路２０で
は、階調カウンタ１７でカウントされた階調電圧の出力
数が少ない場合、すなわち接続する負荷が小さい場合
は、その階調電圧に対応する階調電圧入力ラインＡＬの
出力電流が通常時の電流量となるようにＬレベルの出力
電流選択信号を出力して、出力電流を供給するトランジ
スタ回路の電流供給経路をＴｒＰ４及びＴｒＮ３の２つ
のトランジスタ回路とする。また、階調電圧の出力数が
多い場合、すなわち接続する負荷が大きい場合は、その
階調電圧に対応する階調電圧入力ラインＡＬの出力電流
が通常時よりも多い電流量となるようにＨレベルの出力
電流選択信号を出力して、出力電流を供給するトランジ
スタ回路の電流供給経路として、ＴｒＰ４とＴｒＰ５＋
ＴｒＰ６の２経路が並列に接続されたトランジスタ回路
を電源電圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供
給経路とし、且つＴｒＮ３とＴｒＮ４＋ＴｒＮ５の２経
路が並列に接続されたトランジスタ回路をアンプ出力Ｏ
ＵＴ〜接地電圧ＧＮＤを経由する電流供給経路とする。
この場合はトランジスタ回路のＷ値が２倍となるため、
出力電流を供給するトランジスタ回路の電流供給経路を
ＴｒＰ４及びＴｒＮ３の２つのトランジスタ回路とした
場合と比べ、電流供給経路選択部１１２の電流供給能力
を２倍にすることができる。
定する動作について説明する。出力電流設定回路２０で
は、階調カウンタ１７でカウントされた階調電圧の出力
数が少ない場合、すなわち接続する負荷が小さい場合
は、その階調電圧に対応する階調電圧入力ラインＡＬの
出力電流が通常時の電流量となるようにＬレベルの出力
電流選択信号を出力して、出力電流を供給するトランジ
スタ回路の電流供給経路をＴｒＰ４及びＴｒＮ３の２つ
のトランジスタ回路とする。また、階調電圧の出力数が
多い場合、すなわち接続する負荷が大きい場合は、その
階調電圧に対応する階調電圧入力ラインＡＬの出力電流
が通常時よりも多い電流量となるようにＨレベルの出力
電流選択信号を出力して、出力電流を供給するトランジ
スタ回路の電流供給経路として、ＴｒＰ４とＴｒＰ５＋
ＴｒＰ６の２経路が並列に接続されたトランジスタ回路
を電源電圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供
給経路とし、且つＴｒＮ３とＴｒＮ４＋ＴｒＮ５の２経
路が並列に接続されたトランジスタ回路をアンプ出力Ｏ
ＵＴ〜接地電圧ＧＮＤを経由する電流供給経路とする。
この場合はトランジスタ回路のＷ値が２倍となるため、
出力電流を供給するトランジスタ回路の電流供給経路を
ＴｒＰ４及びＴｒＮ３の２つのトランジスタ回路とした
場合と比べ、電流供給経路選択部１１２の電流供給能力
を２倍にすることができる。
【００７６】この実施形態３のように、階調電圧の出力
数に応じて階調アンプＡＭＰの出力電流を設定するよう
に構成した場合においても、図４に示すように、スルー
レートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔ
ｔ２′とすることができ、図８の従来例に比べスルーレ
ートの遅れを大幅に改善することができる。このよう
に、１水平走査期間に接続される負荷の大きさに係わら
ずスルーレートをほぼ均一化することができるため、表
示データの階調度合いに関わらず、画素上では常に本来
の階調レベルを得ることができるようになり、階調レベ
ルの不足による表示ムラを解消して、高品位な画像を得
ることができる。
数に応じて階調アンプＡＭＰの出力電流を設定するよう
に構成した場合においても、図４に示すように、スルー
レートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔ
ｔ２′とすることができ、図８の従来例に比べスルーレ
ートの遅れを大幅に改善することができる。このよう
に、１水平走査期間に接続される負荷の大きさに係わら
ずスルーレートをほぼ均一化することができるため、表
示データの階調度合いに関わらず、画素上では常に本来
の階調レベルを得ることができるようになり、階調レベ
ルの不足による表示ムラを解消して、高品位な画像を得
ることができる。
【００７７】本実施形態において、１水平走査期間に出
力される階調電圧の出力数と設定される出力電流との関
係は、本実施形態の例に限定されることなく、適宜に変
更可能である。
力される階調電圧の出力数と設定される出力電流との関
係は、本実施形態の例に限定されることなく、適宜に変
更可能である。
【００７８】また、実施形態３ではＰ型のトランジスタ
ＴｒＰ４とＴｒＰ５＋ＴｒＰ６、並びにＮ型のトランジ
スタＴｒＮ３とＴｒＮ４＋ＴｒＮ５を同時に切り替える
例について説明したが、出力電流経路選択信号によりＴ
ｒＰ６のみをオンさせるように構成した場合、出力電流
を供給するトランジスタ回路の電流供給経路は、電源電
圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供給経路に
おいて、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列
に接続されたトランジスタ回路のみとなり、出力電流の
立ち上がりのスルーレートのみを調整することができ
る。また、出力電流経路選択信号によりＴｒＮ５のみを
オンさせるように構成した場合、出力電流を供給するト
ランジスタ回路の電流供給経路は、アンプ出力ＯＵＴ〜
接地電圧ＧＮＤを経由する電流供給経路において、Ｔｒ
Ｔ３とＴｒＮ４＋ＴｒＮ５の２経路が並列に接続された
トランジスタ回路のみとなり、出力電流の立ち下がりの
スルーレートのみを調整することができる。
ＴｒＰ４とＴｒＰ５＋ＴｒＰ６、並びにＮ型のトランジ
スタＴｒＮ３とＴｒＮ４＋ＴｒＮ５を同時に切り替える
例について説明したが、出力電流経路選択信号によりＴ
ｒＰ６のみをオンさせるように構成した場合、出力電流
を供給するトランジスタ回路の電流供給経路は、電源電
圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供給経路に
おいて、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列
に接続されたトランジスタ回路のみとなり、出力電流の
立ち上がりのスルーレートのみを調整することができ
る。また、出力電流経路選択信号によりＴｒＮ５のみを
オンさせるように構成した場合、出力電流を供給するト
ランジスタ回路の電流供給経路は、アンプ出力ＯＵＴ〜
接地電圧ＧＮＤを経由する電流供給経路において、Ｔｒ
Ｔ３とＴｒＮ４＋ＴｒＮ５の２経路が並列に接続された
トランジスタ回路のみとなり、出力電流の立ち下がりの
スルーレートのみを調整することができる。
【００７９】また、本実施形態においては、階調アンプ
ＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎにおいて階調電圧
の出力数に応じた出力電流を設定するようにしているの
で、同一のソースドライバを液晶容量の異なる液晶パネ
ルと組み合わせる場合でも、階調アンプＡＭＰのトラン
ジスタサイズを液晶容量に応じて再設定することによ
り、スルーレート調整を容易に行うことができる。
ＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎにおいて階調電圧
の出力数に応じた出力電流を設定するようにしているの
で、同一のソースドライバを液晶容量の異なる液晶パネ
ルと組み合わせる場合でも、階調アンプＡＭＰのトラン
ジスタサイズを液晶容量に応じて再設定することによ
り、スルーレート調整を容易に行うことができる。
【００８０】また、階調アンプ回路２１は、ソースドラ
イバ３３、ゲートドライバ２及び表示画素部１は同一の
製造プロセスで作製することができるため、トランジス
タサイズは、プロセス条件等を修正することで容易に再
設定することができる。とくに、実施形態３では、実施
形態１及び２に比べて抵抗数を大幅に少なくすることが
できるため、低消費電力化が可能となるだけでなく、基
板構成を簡略化して製造コストの低減を図ることができ
る。さらに、階調アンプＡＭＰには常に一定のバイアス
電流が供給されるため、バイアス電流が低く設定される
ことにより、階調アンプの能力が低下するという不具合
を防ぐことができる。したがって、階調アンプの能力を
損なうことなしに、スルーレート調整を容易に行うこと
ができる。
イバ３３、ゲートドライバ２及び表示画素部１は同一の
製造プロセスで作製することができるため、トランジス
タサイズは、プロセス条件等を修正することで容易に再
設定することができる。とくに、実施形態３では、実施
形態１及び２に比べて抵抗数を大幅に少なくすることが
できるため、低消費電力化が可能となるだけでなく、基
板構成を簡略化して製造コストの低減を図ることができ
る。さらに、階調アンプＡＭＰには常に一定のバイアス
電流が供給されるため、バイアス電流が低く設定される
ことにより、階調アンプの能力が低下するという不具合
を防ぐことができる。したがって、階調アンプの能力を
損なうことなしに、スルーレート調整を容易に行うこと
ができる。
【００８１】
【発明の効果】以上説明したように、本発明に係わる表
示装置用駆動回路では、負荷の大きさに応じて階調電圧
入力ラインの抵抗値や出力電流を設定するようにしたの
で、階調電圧入力ラインによりスルーレートの変動する
ソースドライバのスルーレート調整を容易に行うことが
できる。また、同一のソースドライバを液晶容量の異な
る液晶パネルと組み合わせる場合でもスルーレート調整
を容易に行うことができる。また、階調アンプには常に
一定のバイアス電流が供給されるため、階調アンプの能
力が低下することがない。
示装置用駆動回路では、負荷の大きさに応じて階調電圧
入力ラインの抵抗値や出力電流を設定するようにしたの
で、階調電圧入力ラインによりスルーレートの変動する
ソースドライバのスルーレート調整を容易に行うことが
できる。また、同一のソースドライバを液晶容量の異な
る液晶パネルと組み合わせる場合でもスルーレート調整
を容易に行うことができる。また、階調アンプには常に
一定のバイアス電流が供給されるため、階調アンプの能
力が低下することがない。
【００８２】したがって、本発明に係わる表示装置用駆
動回路によれば、階調アンプの能力を損なうことなし
に、スルーレート調整を容易に行うことができる。
動回路によれば、階調アンプの能力を損なうことなし
に、スルーレート調整を容易に行うことができる。
【図１】実施形態１に係わるソースドライバの回路構成
図。
図。
【図２】実施形態に係わる液晶表示装置の全体的な回路
構成図。
構成図。
【図３】実施形態１に係わるソースドライバの動作を示
すタイミングチャート。
すタイミングチャート。
【図４】信号線への出力数とスルーレートとの関係を示
す実施形態の信号波形図。
す実施形態の信号波形図。
【図５】実施形態２に係わるソースドライバの回路構成
図。
図。
【図６】実施形態３に係わるソースドライバの回路構成
図。
図。
【図７】階調アンプの回路構成図。
【図８】信号線への出力数とスルーレートとの関係を示
す従来例の信号波形図。
す従来例の信号波形図。
１：表示画素部、３，３１，３２，３３：ソースドライ
バ、１１：抵抗分割回路、１２，２１：階調アンプ回
路、１３：バイアス回路、１４：階調電圧選択回路、１
５：ラッチ回路、１６：デコーダ、１７：階調カウン
タ、１８：出力抵抗設定回路、１９：入力抵抗設定回
路、２０：出力電流設定回路、１０１〜１０４：信号ラ
イン、１１１：作動増幅部、１１２：電流供給経路選択
部、ＡＭＰ１，ＡＭＰ２，…ＡＭＰｎ，ＡＭＰ１１，Ａ
ＭＰ１２，…ＡＭＰｎ：階調アンプ、Ｄ１，Ｄ２，…Ｄ
ｍ：信号線、ＤＬ１，ＤＬ２，…ＤＬｍ：階調電圧出力
ライン、ＲＳ１１，…ＲＳｎｍ：抵抗選択回路、ＳＷ１
１，…ＳＷｎｍ：階調選択スイッチ、ＲＳ１１，…ＲＳ
ｎｍ：出力抵抗選択回路
バ、１１：抵抗分割回路、１２，２１：階調アンプ回
路、１３：バイアス回路、１４：階調電圧選択回路、１
５：ラッチ回路、１６：デコーダ、１７：階調カウン
タ、１８：出力抵抗設定回路、１９：入力抵抗設定回
路、２０：出力電流設定回路、１０１〜１０４：信号ラ
イン、１１１：作動増幅部、１１２：電流供給経路選択
部、ＡＭＰ１，ＡＭＰ２，…ＡＭＰｎ，ＡＭＰ１１，Ａ
ＭＰ１２，…ＡＭＰｎ：階調アンプ、Ｄ１，Ｄ２，…Ｄ
ｍ：信号線、ＤＬ１，ＤＬ２，…ＤＬｍ：階調電圧出力
ライン、ＲＳ１１，…ＲＳｎｍ：抵抗選択回路、ＳＷ１
１，…ＳＷｎｍ：階調選択スイッチ、ＲＳ１１，…ＲＳ
ｎｍ：出力抵抗選択回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｄ
Ｆターム(参考） 2H093 NA53 NB07 NB11 NC09 NC26
NC27 NC32 ND32 ND39
5C006 AA16 AC24 AF42 AF45 BB16
BC03 BC12 BF04 BF22 BF25
FA04 FA12 FA47
5C080 AA10 BB05 DD08 DD26 EE29
FF11 JJ02 JJ03 JJ04 JJ05
Claims (7)
- 【請求項１】 複数の階調電圧を発生する階調電圧発生
手段と、 入力された階調表示データを複数の階調レベルに変換す
るデータ変換手段と、 前記各階調レベルに対応した階調電圧を前記階調電圧出
力ライン毎に出力する階調電圧選択手段と、 前記階調表示データを入力して、前記複数の階調電圧の
それぞれが１水平走査期間に選択される個数を各階調電
圧毎にカウントする階調カウント手段と、 前記階調カウント手段でカウントされた個数に応じて前
記階調電圧出力ライン毎に抵抗値を設定する出力抵抗値
設定手段と、 を備えたことを特徴とする表示装置用駆動回路。 - 【請求項２】 前記階調電圧選択手段は、前記複数の階
調電圧が各々供給される複数の階調電圧入力ラインと複
数の階調電圧出力ラインとがマトリクス配列されると共
に、前記マトリクスの各交差部に、前記階調レベルに対
応してオン／オフ制御され、オン時に前記階調電圧入力
ラインと階調電圧出力ラインとを導通させて前記階調電
圧入力ラインに供給された階調電圧を前記階調電圧出力
ラインに出力する階調選択スイッチが接続され、 前記出力抵抗値設定手段は、前記階調選択スイッチと階
調電圧出力ラインとの間に接続され、少なくとも１つの
抵抗値を選択可能に構成された出力抵抗選択回路と、前
記階調カウント手段でカウントされた個数に応じて前記
出力抵抗選択回路の抵抗値を非選択又は少なくとも１つ
選択して、前記階調電圧入力ライン毎に抵抗値を設定す
る出力抵抗設定回路とからなることを特徴とする請求項
１記載の表示装置用駆動回路。 - 【請求項３】 複数の階調電圧を発生する階調電圧発生
手段と、 入力された階調表示データを複数の階調レベルに変換す
るデータ変換手段と、 前記各階調レベルに対応した階調電圧を前記階調電圧出
力ライン毎に出力する階調電圧選択手段と、 前記階調表示データを入力して、前記複数の階調電圧の
それぞれが１水平走査期間に選択される個数を各階調電
圧毎にカウントする階調カウント手段と、 前記階調カウント手段でカウントされた個数に応じて前
記階調電圧入力ライン毎に抵抗値を設定する入力抵抗値
設定手段と、 を備えたことを特徴とする表示装置用駆動回路。 - 【請求項４】 前記階調電圧選択手段は、前記複数の階
調電圧が各々供給される複数の階調電圧入力ラインと複
数の階調電圧出力ラインとがマトリクス配列されると共
に、前記マトリクスの各交差部に、前記階調レベルに対
応してオン／オフ制御され、オン時に前記階調電圧入力
ラインと階調電圧出力ラインとを導通させて前記階調電
圧入力ラインに供給された階調電圧を前記階調電圧出力
ラインに出力する階調選択スイッチが接続され、 前記入力抵抗値設定手段は、前記階調電圧発生手段の出
力段に接続され、少なくとも１つの抵抗値を選択可能に
構成された入力抵抗選択回路と、前記階調カウント手段
でカウントされた個数に応じて前記入力抵抗選択回路の
抵抗値を非選択又は少なくとも１つ選択して、前記階調
電圧入力ライン毎に抵抗値を設定する入力抵抗調整回路
とからなることを特徴とする請求項３記載の表示装置用
駆動回路。 - 【請求項５】 複数の階調電圧を発生する階調電圧発生
手段と、 入力された階調表示データを複数の階調レベルに変換す
るデータ変換手段と、 前記各階調レベルに対応した階調電圧を前記階調電圧出
力ライン毎に出力する階調電圧選択手段と、 前記階調表示データを入力して、前記複数の階調電圧の
それぞれが１水平走査期間に選択される個数を各階調電
圧毎にカウントする階調カウント手段と、 前記階調カウント手段でカウントされた個数に応じて前
記階調電圧入力ラインへ供給する出力電流を設定する出
力電流設定手段と、 を備えたことを特徴とする表示装置用駆動回路。 - 【請求項６】 前記階調電圧選択手段は、前記複数の階
調電圧が各々供給される複数の階調電圧入力ラインと複
数の階調電圧出力ラインとがマトリクス配列されると共
に、前記マトリクスの各交差部に、前記階調レベルに対
応してオン／オフ制御され、オン時に前記階調電圧入力
ラインと階調電圧出力ラインとを導通させて前記階調電
圧入力ラインに供給された階調電圧を前記階調電圧出力
ラインに出力する階調選択スイッチが接続され、 前記出力電流設定手段は、前記階調電圧発生手段の出力
段に接続され、出力電流を供給するトランジスタ回路の
電流供給経路を少なくとも２つ選択可能に構成された電
流供給経路選択回路と、前記階調カウント手段でカウン
トされた個数に応じて前記トランジスタ回路の電流供給
経路を１つ選択して、前記階調電圧入力ライン毎に出力
電流を設定する出力電流設定回路とからなることを特徴
とする請求項５記載の表示装置用駆動回路。 - 【請求項７】 前記電流供給経路選択回路は、出力電流
を１つのトランジスタ回路から供給する経路と、出力電
流を並列に接続された２つのトランジスタ回路から供給
する経路の２経路を選択可能に構成されたものであるこ
とを特徴とする請求項６に記載の表示装置用駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320862A JP3916915B2 (ja) | 2001-10-18 | 2001-10-18 | 表示装置用駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320862A JP3916915B2 (ja) | 2001-10-18 | 2001-10-18 | 表示装置用駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003122325A true JP2003122325A (ja) | 2003-04-25 |
| JP3916915B2 JP3916915B2 (ja) | 2007-05-23 |
Family
ID=19138180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001320862A Expired - Fee Related JP3916915B2 (ja) | 2001-10-18 | 2001-10-18 | 表示装置用駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3916915B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005069483A1 (en) * | 2004-01-19 | 2005-07-28 | Samsung Electronics Co., Ltd. | Amplifier |
| KR100790492B1 (ko) | 2005-07-01 | 2008-01-02 | 삼성전자주식회사 | 슬루 레이트를 제어하는 소스 드라이버 및 그것의 구동방법 |
| JP2008026510A (ja) * | 2006-07-20 | 2008-02-07 | Oki Electric Ind Co Ltd | 駆動回路 |
| JP2008129386A (ja) * | 2006-11-22 | 2008-06-05 | Oki Electric Ind Co Ltd | 駆動回路 |
| CN100449606C (zh) * | 2006-09-28 | 2009-01-07 | 友达光电股份有限公司 | 可调整讯号回转率的显示器及相关驱动方法 |
| US7847797B2 (en) | 2006-08-16 | 2010-12-07 | Oki Semiconductor Co., Ltd. | Drive circuit and drive device for liquid crystal display |
| US7948278B2 (en) | 2008-02-21 | 2011-05-24 | Oki Semiconductor Co., Ltd. | Load capacity driving circuit |
| JP2012208264A (ja) * | 2011-03-29 | 2012-10-25 | Japan Display West Co Ltd | 表示装置および電子機器 |
-
2001
- 2001-10-18 JP JP2001320862A patent/JP3916915B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005069483A1 (en) * | 2004-01-19 | 2005-07-28 | Samsung Electronics Co., Ltd. | Amplifier |
| US7106136B2 (en) | 2004-01-19 | 2006-09-12 | Samsung Electronics Co., Ltd. | Amplifier, data driver and display apparatus having the same |
| KR100790492B1 (ko) | 2005-07-01 | 2008-01-02 | 삼성전자주식회사 | 슬루 레이트를 제어하는 소스 드라이버 및 그것의 구동방법 |
| US7808468B2 (en) | 2005-07-01 | 2010-10-05 | Samsung Electronics Co., Ltd. | Source driver for controlling a slew rate and a method for controlling the slew rate |
| JP4528748B2 (ja) * | 2006-07-20 | 2010-08-18 | Ｏｋｉセミコンダクタ株式会社 | 駆動回路 |
| JP2008026510A (ja) * | 2006-07-20 | 2008-02-07 | Oki Electric Ind Co Ltd | 駆動回路 |
| KR101465045B1 (ko) | 2006-07-20 | 2014-11-25 | 라피스 세미컨덕터 가부시키가이샤 | 구동회로 |
| US7847797B2 (en) | 2006-08-16 | 2010-12-07 | Oki Semiconductor Co., Ltd. | Drive circuit and drive device for liquid crystal display |
| CN100449606C (zh) * | 2006-09-28 | 2009-01-07 | 友达光电股份有限公司 | 可调整讯号回转率的显示器及相关驱动方法 |
| JP2008129386A (ja) * | 2006-11-22 | 2008-06-05 | Oki Electric Ind Co Ltd | 駆動回路 |
| JP4528759B2 (ja) * | 2006-11-22 | 2010-08-18 | Ｏｋｉセミコンダクタ株式会社 | 駆動回路 |
| US7948278B2 (en) | 2008-02-21 | 2011-05-24 | Oki Semiconductor Co., Ltd. | Load capacity driving circuit |
| JP2012208264A (ja) * | 2011-03-29 | 2012-10-25 | Japan Display West Co Ltd | 表示装置および電子機器 |
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| JP3916915B2 (ja) | 2007-05-23 |
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