JPH0917856A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0917856A JPH0917856A JP16635995A JP16635995A JPH0917856A JP H0917856 A JPH0917856 A JP H0917856A JP 16635995 A JP16635995 A JP 16635995A JP 16635995 A JP16635995 A JP 16635995A JP H0917856 A JPH0917856 A JP H0917856A
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- trench
- oxide film
- etching
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Abstract
(57)【要約】
【目的】 トレンチを有する半導体装置の製造方法にお
いて、製造工程を短縮し、かつ容易にすることである。 【構成】 トレンチ２２を有する半導体装置の製造方法
において、半導体基板１０の表面を被うように第１酸化
膜１６を形成し、該第１酸化膜１６の表面を被うように
該第１酸化膜よりもエッチング速度が大きな第２酸化膜
１８を形成する工程と、前記第１及び第２酸化膜に開口
部２１を形成する工程と、前記第１及び第２酸化膜１
６、１８をマスクとしてエッチングにより前記開口部２
１から前記半導体基板１０にトレンチ２２を形成する工
程と、前記第２酸化膜１８をエッチングにより除去する
工程と、充填材２６を該トレンチ２２に充填する工程と
を具備することを特徴とする半導体装置の製造方法。
いて、製造工程を短縮し、かつ容易にすることである。 【構成】 トレンチ２２を有する半導体装置の製造方法
において、半導体基板１０の表面を被うように第１酸化
膜１６を形成し、該第１酸化膜１６の表面を被うように
該第１酸化膜よりもエッチング速度が大きな第２酸化膜
１８を形成する工程と、前記第１及び第２酸化膜に開口
部２１を形成する工程と、前記第１及び第２酸化膜１
６、１８をマスクとしてエッチングにより前記開口部２
１から前記半導体基板１０にトレンチ２２を形成する工
程と、前記第２酸化膜１８をエッチングにより除去する
工程と、充填材２６を該トレンチ２２に充填する工程と
を具備することを特徴とする半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、トレンチ構造を有する半導体装置の製造
工程を短縮できる半導体装置の製造方法に関するもので
ある。
に関し、特に、トレンチ構造を有する半導体装置の製造
工程を短縮できる半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】トレンチが半導体装置の素子分離、又は
電界効果トランジスタのゲート電極等に使用されてい
る。このトレンチの製造工程として特開平５−１０９８
８２号公報に開示されているものがある。図９はこの従
来例に係わるトレンチの製造工程を示す。図９におい
て、（ａ）に示すように、先ず、ＳＯＩ（silicon on i
nsulator）基板８０を構成するようにシリコン支持基板
８１の上面に埋込酸化膜８２、ｎ+ 型シリコン層８３及
びｎ - 型シリコン層８４を順次積層形成する。次に、熱
酸化膜８５をｎ- 型シリコン層の表面を被うように形成
する。次に、開口部を有する窒化膜８７をマスクとして
ＬＯＣＯＳ（local oxidation of silicon）法により酸
化膜８５の一部分をフィールド酸化膜８６に変える。更
に、フィールド酸化膜８６及びもとからある窒化膜８７
を被うように重ねて窒化膜８７を形成する。次に、ＣＶ
Ｄ（chemical vapor deposition ）酸化膜８８を窒化膜
８７を被うように堆積する。
電界効果トランジスタのゲート電極等に使用されてい
る。このトレンチの製造工程として特開平５−１０９８
８２号公報に開示されているものがある。図９はこの従
来例に係わるトレンチの製造工程を示す。図９におい
て、（ａ）に示すように、先ず、ＳＯＩ（silicon on i
nsulator）基板８０を構成するようにシリコン支持基板
８１の上面に埋込酸化膜８２、ｎ+ 型シリコン層８３及
びｎ - 型シリコン層８４を順次積層形成する。次に、熱
酸化膜８５をｎ- 型シリコン層の表面を被うように形成
する。次に、開口部を有する窒化膜８７をマスクとして
ＬＯＣＯＳ（local oxidation of silicon）法により酸
化膜８５の一部分をフィールド酸化膜８６に変える。更
に、フィールド酸化膜８６及びもとからある窒化膜８７
を被うように重ねて窒化膜８７を形成する。次に、ＣＶ
Ｄ（chemical vapor deposition ）酸化膜８８を窒化膜
８７を被うように堆積する。
【０００３】次に、公知のフォトリソグラフィ法及びＲ
ＩＥ（reactive ion etching）法により、ＣＶＤ酸化膜
８８、窒化膜８７及びフィールド酸化膜８６に開口部８
９を形成する。次に、ＲＩＥ法により、ＣＶＤ酸化膜８
８、窒化膜８７及びフィールド酸化膜８６をマスクとし
て開口部８９からｎ- 型シリコン層８４及びｎ+ 型シリ
コン層８３を貫いて埋込酸化膜８２に達するようにトレ
ンチ９１を形成する。次に、上記トレンチ９１のＲＩＥ
によるエッチングダメージ層をケミカルエッチングによ
り除去した後に、トレンチ９１に露出しているｎ- 型シ
リコン層８４及びｎ+ 型シリコン層８３の表面部分を酸
化して酸化膜９２を形成する。次に、ＣＶＤ法によりポ
リシリコン層９３をトレンチ９１を埋めるように堆積す
る。なお、このとき、ポリシリコン層９３は、ＣＶＤ酸
化膜８８上にも堆積する。
ＩＥ（reactive ion etching）法により、ＣＶＤ酸化膜
８８、窒化膜８７及びフィールド酸化膜８６に開口部８
９を形成する。次に、ＲＩＥ法により、ＣＶＤ酸化膜８
８、窒化膜８７及びフィールド酸化膜８６をマスクとし
て開口部８９からｎ- 型シリコン層８４及びｎ+ 型シリ
コン層８３を貫いて埋込酸化膜８２に達するようにトレ
ンチ９１を形成する。次に、上記トレンチ９１のＲＩＥ
によるエッチングダメージ層をケミカルエッチングによ
り除去した後に、トレンチ９１に露出しているｎ- 型シ
リコン層８４及びｎ+ 型シリコン層８３の表面部分を酸
化して酸化膜９２を形成する。次に、ＣＶＤ法によりポ
リシリコン層９３をトレンチ９１を埋めるように堆積す
る。なお、このとき、ポリシリコン層９３は、ＣＶＤ酸
化膜８８上にも堆積する。
【０００４】次に、（ｂ）に示すように、ポリシリコン
層９３のうちＣＶＤ酸化膜８８上に堆積した部分をドラ
イエッチング法によりエッチバックする。このとき、ト
レンチ９１内に残るポリシリコン層９３の上端が窒化膜
８７より上側になるようにする。次に、ウェットエッチ
ング法によりＣＶＤ酸化膜８８を除去する。このとき、
窒化膜８７及びポリシリコン層９３がエッチングストッ
パになる。次に、（ｃ）に示すように、ドライエッチン
グ法によりトレンチ９１内ポリシリコン層９３の上部分
をフィールド酸化膜８６の上端から0.3 μｍ程度下側に
なる位置まで除去する。次に、フィールド酸化膜８６の
上面と高さがほぼ等しくなるようにポリシリコン層９３
の上端を酸化して酸化膜９４を形成した後、窒化膜８７
をエッチング除去する。
層９３のうちＣＶＤ酸化膜８８上に堆積した部分をドラ
イエッチング法によりエッチバックする。このとき、ト
レンチ９１内に残るポリシリコン層９３の上端が窒化膜
８７より上側になるようにする。次に、ウェットエッチ
ング法によりＣＶＤ酸化膜８８を除去する。このとき、
窒化膜８７及びポリシリコン層９３がエッチングストッ
パになる。次に、（ｃ）に示すように、ドライエッチン
グ法によりトレンチ９１内ポリシリコン層９３の上部分
をフィールド酸化膜８６の上端から0.3 μｍ程度下側に
なる位置まで除去する。次に、フィールド酸化膜８６の
上面と高さがほぼ等しくなるようにポリシリコン層９３
の上端を酸化して酸化膜９４を形成した後、窒化膜８７
をエッチング除去する。
【０００５】
【発明が解決しようとする課題】しかし、上記従来例で
は、トレンチ９１領域の表面（酸化膜９４とフィールド
酸化膜８６の表面）を平坦化するために、ＣＶＤ酸化膜
８８のウェットエッチングのストッパとして窒化膜８７
を堆積し、更に、ポリシリコン層９３のエッチバックを
２回行う必要がある。このため、トレンチ９１形成工程
が長くなり、製造コストが高くなるという欠点があっ
た。更に、ＣＶＤ酸化膜８８をウェットエッチングする
時に、窒化膜８７とポリシリコン層９３との境界面から
エッチング液が侵入し、フィールド酸化膜８６の前記境
界面近傍部分８６ａ、８６ｂがエッチング除去されて、
フィールド酸化膜８６の表面に段差が生ずる場合がある
という欠点があった。
は、トレンチ９１領域の表面（酸化膜９４とフィールド
酸化膜８６の表面）を平坦化するために、ＣＶＤ酸化膜
８８のウェットエッチングのストッパとして窒化膜８７
を堆積し、更に、ポリシリコン層９３のエッチバックを
２回行う必要がある。このため、トレンチ９１形成工程
が長くなり、製造コストが高くなるという欠点があっ
た。更に、ＣＶＤ酸化膜８８をウェットエッチングする
時に、窒化膜８７とポリシリコン層９３との境界面から
エッチング液が侵入し、フィールド酸化膜８６の前記境
界面近傍部分８６ａ、８６ｂがエッチング除去されて、
フィールド酸化膜８６の表面に段差が生ずる場合がある
という欠点があった。
【０００６】なお、製造工程を簡素化するために、ポリ
シリコン層９３のエッチバックを１回にすると、ポリシ
リコン層９３のエッチングストップ位置が窒化膜８７の
表面よりも高い場合は、トレンチ９１領域表面に凸の段
差が生じ、逆にポリシリコン層９３のエッチングストッ
プ位置が窒化膜８７の表面よりも低い場合は、フィール
ド酸化膜８６がエッチングされトレンチ９１領域表面の
周囲に凹の段差が生じる。なお、トレンチ９１領域表面
に段差が生じると、その段差の上に形成する他のポリシ
リコン層やアルミニュウム配線層に段切れやショートが
発生するという問題があった。従って、本発明の目的
は、上述の従来例の欠点をなくし、トレンチを形成する
場合に製造工程が簡素化され、トレンチ領域表面に段差
が生じない半導体装置の製造方法を提供することであ
る。
シリコン層９３のエッチバックを１回にすると、ポリシ
リコン層９３のエッチングストップ位置が窒化膜８７の
表面よりも高い場合は、トレンチ９１領域表面に凸の段
差が生じ、逆にポリシリコン層９３のエッチングストッ
プ位置が窒化膜８７の表面よりも低い場合は、フィール
ド酸化膜８６がエッチングされトレンチ９１領域表面の
周囲に凹の段差が生じる。なお、トレンチ９１領域表面
に段差が生じると、その段差の上に形成する他のポリシ
リコン層やアルミニュウム配線層に段切れやショートが
発生するという問題があった。従って、本発明の目的
は、上述の従来例の欠点をなくし、トレンチを形成する
場合に製造工程が簡素化され、トレンチ領域表面に段差
が生じない半導体装置の製造方法を提供することであ
る。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本願の第１の発明の構成は、トレンチを有する半導
体装置の製造方法において、半導体基板の表面を被うよ
うに第１絶縁膜を形成し、該第１絶縁膜の表面を被うよ
うに該第１絶縁膜よりもエッチング速度が大きな第２の
膜を形成する工程と、前記第１絶縁膜及び第２の膜に開
口部を形成する工程と、前記第１絶縁膜及び第２の膜を
マスクとしてエッチングにより前記開口部から前記半導
体基板にトレンチを形成する工程と、前記第２の膜をエ
ッチングにより除去する工程と、充填材を該トレンチに
充填する工程とを具備することを特徴とする半導体装置
の製造方法である。
め、本願の第１の発明の構成は、トレンチを有する半導
体装置の製造方法において、半導体基板の表面を被うよ
うに第１絶縁膜を形成し、該第１絶縁膜の表面を被うよ
うに該第１絶縁膜よりもエッチング速度が大きな第２の
膜を形成する工程と、前記第１絶縁膜及び第２の膜に開
口部を形成する工程と、前記第１絶縁膜及び第２の膜を
マスクとしてエッチングにより前記開口部から前記半導
体基板にトレンチを形成する工程と、前記第２の膜をエ
ッチングにより除去する工程と、充填材を該トレンチに
充填する工程とを具備することを特徴とする半導体装置
の製造方法である。
【０００８】更に、第２の発明の構成は、トレンチを有
する半導体装置の製造方法において、半導体基板の表面
を被うように第１絶縁膜を形成し、該第１絶縁膜の表面
を被うように該第１絶縁膜よりもエッチング速度が大き
な第２の膜を形成する工程と、前記第１絶縁膜及び第２
の膜に開口部を形成する工程と、前記第１絶縁膜及び第
２の膜をマスクとしてエッチングにより前記開口部から
前記半導体基板にトレンチを形成する工程と、充填材を
該トレンチに充填する工程と、前記第２の膜をエッチン
グにより除去する工程とを具備することを特徴とする半
導体装置の製造方法である。更に、第３の発明の構成
は、上記第１又は２の発明の構成において、第１絶縁膜
を熱酸化膜とし、第２の膜をＣＶＤ酸化膜としたことで
ある。更に、第４の発明の構成は、上記第１又は２の発
明の構成において、第１絶縁膜を熱酸化膜とし、第２の
膜をＳＯＧ膜としたことである。
する半導体装置の製造方法において、半導体基板の表面
を被うように第１絶縁膜を形成し、該第１絶縁膜の表面
を被うように該第１絶縁膜よりもエッチング速度が大き
な第２の膜を形成する工程と、前記第１絶縁膜及び第２
の膜に開口部を形成する工程と、前記第１絶縁膜及び第
２の膜をマスクとしてエッチングにより前記開口部から
前記半導体基板にトレンチを形成する工程と、充填材を
該トレンチに充填する工程と、前記第２の膜をエッチン
グにより除去する工程とを具備することを特徴とする半
導体装置の製造方法である。更に、第３の発明の構成
は、上記第１又は２の発明の構成において、第１絶縁膜
を熱酸化膜とし、第２の膜をＣＶＤ酸化膜としたことで
ある。更に、第４の発明の構成は、上記第１又は２の発
明の構成において、第１絶縁膜を熱酸化膜とし、第２の
膜をＳＯＧ膜としたことである。
【０００９】
【作用】上記第１の発明の構成により、半導体基板（Ｓ
ＯＩ基板及びエピタキシャル基板を含む）の表面を被う
第１絶縁膜及び該第１絶縁膜の表面を被う第２の膜が形
成され、第１絶縁膜及び第２の膜の開口部から半導体基
板にエッチングによりトレンチを形成することができ
る。更に、トレンチ形成後に、第２の膜を除去する必要
があるので、該第２の膜をエッチングにより除去すると
きに、第２の膜のエッチング速度が第１絶縁膜のエッチ
ング速度よりも大きいので、第１絶縁膜の大部分を残す
ようにすることが容易になる。更に、上記従来例におけ
るＣＶＤ酸化膜（上記第２の膜に相当する）をエッチン
グするときのエッチングストッパ用窒化膜を使用してい
ないので、該窒化膜とトレンチの充填材としてのポリシ
リコン層との境界から侵入するエッチング液により窒化
膜の下側の酸化膜（第１絶縁膜に相当する）がエッチン
グされることによりトレンチ領域表面に段差ができる場
合があるという不都合がなくなる。更に、充填材をトレ
ンチに充填することにより、トレンチ領域表面を平坦に
することができる。更に、トレンチ内の充填材のエッチ
バックが１回ですむとことになるので、製造工程を短く
することができる。（なお、上記従来例では、トレンチ
内充填材に相当するポリシリコン層のエッチバックが２
回必要であった。）
ＯＩ基板及びエピタキシャル基板を含む）の表面を被う
第１絶縁膜及び該第１絶縁膜の表面を被う第２の膜が形
成され、第１絶縁膜及び第２の膜の開口部から半導体基
板にエッチングによりトレンチを形成することができ
る。更に、トレンチ形成後に、第２の膜を除去する必要
があるので、該第２の膜をエッチングにより除去すると
きに、第２の膜のエッチング速度が第１絶縁膜のエッチ
ング速度よりも大きいので、第１絶縁膜の大部分を残す
ようにすることが容易になる。更に、上記従来例におけ
るＣＶＤ酸化膜（上記第２の膜に相当する）をエッチン
グするときのエッチングストッパ用窒化膜を使用してい
ないので、該窒化膜とトレンチの充填材としてのポリシ
リコン層との境界から侵入するエッチング液により窒化
膜の下側の酸化膜（第１絶縁膜に相当する）がエッチン
グされることによりトレンチ領域表面に段差ができる場
合があるという不都合がなくなる。更に、充填材をトレ
ンチに充填することにより、トレンチ領域表面を平坦に
することができる。更に、トレンチ内の充填材のエッチ
バックが１回ですむとことになるので、製造工程を短く
することができる。（なお、上記従来例では、トレンチ
内充填材に相当するポリシリコン層のエッチバックが２
回必要であった。）
【００１０】更に、第２の発明の構成によっても、上記
第１の発明の構成による作用と同様の作用を得ることが
できる。更に、第３の発明の構成により、第１絶縁膜を
熱酸化膜とし、第２の膜をＣＶＤ酸化膜としている。こ
の場合、ＣＶＤ酸化膜のエッチング速度は、熱酸化膜の
エッチング速度の５倍である。このため、上記第１又は
第２の発明の構成による作用とともに、第１絶縁膜の大
部分を残して第２の膜をエッチングにより除去すること
が容易になる。このため、第２の膜の残存膜厚のばらつ
きを少なくすることができる。更に、第４の発明の構成
により、第１絶縁膜を熱酸化膜とし、第２の膜をＳＯＧ
膜としている。ＳＯＧ膜のエッチング速度は熱酸化膜の
エッチング速度の 100倍である。このため、上記第１又
は第２の発明の構成による作用とともに、ＣＶＤ酸化膜
の場合よりもはるかに容易に第１絶縁膜の殆ど全部を残
して第２の膜をエッチングにより除去することが容易に
なる。このため、第２の膜の残存膜厚のばらつきが一層
少なくなる。
第１の発明の構成による作用と同様の作用を得ることが
できる。更に、第３の発明の構成により、第１絶縁膜を
熱酸化膜とし、第２の膜をＣＶＤ酸化膜としている。こ
の場合、ＣＶＤ酸化膜のエッチング速度は、熱酸化膜の
エッチング速度の５倍である。このため、上記第１又は
第２の発明の構成による作用とともに、第１絶縁膜の大
部分を残して第２の膜をエッチングにより除去すること
が容易になる。このため、第２の膜の残存膜厚のばらつ
きを少なくすることができる。更に、第４の発明の構成
により、第１絶縁膜を熱酸化膜とし、第２の膜をＳＯＧ
膜としている。ＳＯＧ膜のエッチング速度は熱酸化膜の
エッチング速度の 100倍である。このため、上記第１又
は第２の発明の構成による作用とともに、ＣＶＤ酸化膜
の場合よりもはるかに容易に第１絶縁膜の殆ど全部を残
して第２の膜をエッチングにより除去することが容易に
なる。このため、第２の膜の残存膜厚のばらつきが一層
少なくなる。
【００１１】
【実施例】次に、本願発明の実施例を図面を使用して説
明する。図１〜図４は、第１実施例の製造方法を示す。
第１実施例は請求項１及び３に対応している。先ず図１
（ａ）に示すように、ＳＯＩ基板１０として、シリコン
支持基板１１の上に埋込酸化膜（ＳＯ2 ）１２、ｎ+ 型
シリコン層１３、ｎ- 型シリコン層１４を順次積層した
ものを形成する。次に図１（ｂ）に示すように、ｎ- 型
シリコン層１４の表面に酸化膜１５を形成し、更に酸化
膜１５上に形成された開口部１７ａを有する窒化膜（Ｓ
ｉ3 Ｎ4）１７をマスクとしてＬＯＣＯＳ法により酸化
膜１５のうち開口部１７ａに対応する部分をフィールド
酸化膜１６に変化させる。なお、このときフィールド酸
化膜１６の両端にバーズビーク１６ａが形成される。次
に、ＣＶＤ酸化膜１８を窒化膜１７及びフィールド酸化
膜１６を被うように堆積する。次に、図１（ｃ）に示す
ように、公知のリソグラフィ法及びドライエッチング法
によってＣＶＤ酸化膜１８及びフィールド酸化膜１６に
開口部２１を形成する。
明する。図１〜図４は、第１実施例の製造方法を示す。
第１実施例は請求項１及び３に対応している。先ず図１
（ａ）に示すように、ＳＯＩ基板１０として、シリコン
支持基板１１の上に埋込酸化膜（ＳＯ2 ）１２、ｎ+ 型
シリコン層１３、ｎ- 型シリコン層１４を順次積層した
ものを形成する。次に図１（ｂ）に示すように、ｎ- 型
シリコン層１４の表面に酸化膜１５を形成し、更に酸化
膜１５上に形成された開口部１７ａを有する窒化膜（Ｓ
ｉ3 Ｎ4）１７をマスクとしてＬＯＣＯＳ法により酸化
膜１５のうち開口部１７ａに対応する部分をフィールド
酸化膜１６に変化させる。なお、このときフィールド酸
化膜１６の両端にバーズビーク１６ａが形成される。次
に、ＣＶＤ酸化膜１８を窒化膜１７及びフィールド酸化
膜１６を被うように堆積する。次に、図１（ｃ）に示す
ように、公知のリソグラフィ法及びドライエッチング法
によってＣＶＤ酸化膜１８及びフィールド酸化膜１６に
開口部２１を形成する。
【００１２】次に、図２（ａ）に示すように、ＣＶＤ酸
化膜１８及びフィールド酸化膜１６をマスクとして開口
部２１からＲＩＥ法によりトランジスタ等の素子形成用
ｎ-型シリコン層１４及びｎ+ 型シリコン層１３にトレ
ンチ２２を形成する。その後、ウェットエッチングによ
り前記エッチング時の反応生成物を除去する。次に、図
２（ｂ）に示すように、上記ＲＩＥ時のマスクの表面側
にあるＣＶＤ酸化膜１８（膜厚0.5 〜1.0 μｍ）をウェ
ットエッチング（エッチング液フッ化水素ＨＦ）により
除去する。その際、フィールド酸化膜１６もエッチング
されるが、フィールド酸化膜１６のエッチング速度がＣ
ＶＤ酸化膜１８のエッチング速度の１／５であるので、
サイドエッチングにより開口部２１のフィールド酸化膜
１６の開口間口が片側で0.2 〜0.3 μｍ程度除去され
る。なお２４はこのサイドエッチング部分である。ま
た、このウェットエッチングによりフィールド酸化膜１
６は、その膜厚方向にもエッチングされるが、0.1 μｍ
程度エッチングされるのみである。更に、このとき、埋
込酸化膜１２もエッチングされるので、埋込酸化膜１２
に凹部２３が形成される。次に、上記エッチングによる
ダメージ除去のためトレンチ２２の側壁を0.1 〜0.2 μ
ｍ公知のＣＤＥ（chemical dry etching）法により除去
する。
化膜１８及びフィールド酸化膜１６をマスクとして開口
部２１からＲＩＥ法によりトランジスタ等の素子形成用
ｎ-型シリコン層１４及びｎ+ 型シリコン層１３にトレ
ンチ２２を形成する。その後、ウェットエッチングによ
り前記エッチング時の反応生成物を除去する。次に、図
２（ｂ）に示すように、上記ＲＩＥ時のマスクの表面側
にあるＣＶＤ酸化膜１８（膜厚0.5 〜1.0 μｍ）をウェ
ットエッチング（エッチング液フッ化水素ＨＦ）により
除去する。その際、フィールド酸化膜１６もエッチング
されるが、フィールド酸化膜１６のエッチング速度がＣ
ＶＤ酸化膜１８のエッチング速度の１／５であるので、
サイドエッチングにより開口部２１のフィールド酸化膜
１６の開口間口が片側で0.2 〜0.3 μｍ程度除去され
る。なお２４はこのサイドエッチング部分である。ま
た、このウェットエッチングによりフィールド酸化膜１
６は、その膜厚方向にもエッチングされるが、0.1 μｍ
程度エッチングされるのみである。更に、このとき、埋
込酸化膜１２もエッチングされるので、埋込酸化膜１２
に凹部２３が形成される。次に、上記エッチングによる
ダメージ除去のためトレンチ２２の側壁を0.1 〜0.2 μ
ｍ公知のＣＤＥ（chemical dry etching）法により除去
する。
【００１３】次に、図２（ｃ）に示すように、トレンチ
２２の側壁に露出しているｎ+ 型シリコン層１３及びｎ
- 型シリコン層１４の表面を熱酸化して酸化膜２５を形
成する。なお、酸化膜２５の膜厚は、必要とする耐圧に
応じて決定する。次に、図３（ａ）に示すように、ＣＶ
Ｄ法によりリン又はボロンをドープしたポリシリコン層
２６をトレンチ２２を充填するように堆積する。なおこ
のとき、ポリシリコン層２６はフィールド酸化膜１６及
び窒化膜１７上にも堆積する。次に、図３（ｂ）に示す
ように、ポリシリコン層２６のうちトレンチ２２領域以
外にある部分をエッチングにより除去する。この際、ポ
リシリコン層２６のエッチングストップ位置はフィール
ド酸化膜１６の上端より0.1 〜0.3 μｍ程度低い位置と
する。次に、ポリシリコン層２６の上端部分を酸化して
酸化膜２７を形成する。この酸化膜２７の膜厚は、0.2
〜0.6 μｍであるので、フィ−ルド酸化膜１６の上端と
酸化膜２７の上端とがほぼ同じ位置になる。このため、
フィ−ルド酸化膜１６の表面と酸化膜２７の表面との境
界にて段差が形成されることを防ぐことができる。次
に、窒化膜１５をＣＤＥ法により除去する。
２２の側壁に露出しているｎ+ 型シリコン層１３及びｎ
- 型シリコン層１４の表面を熱酸化して酸化膜２５を形
成する。なお、酸化膜２５の膜厚は、必要とする耐圧に
応じて決定する。次に、図３（ａ）に示すように、ＣＶ
Ｄ法によりリン又はボロンをドープしたポリシリコン層
２６をトレンチ２２を充填するように堆積する。なおこ
のとき、ポリシリコン層２６はフィールド酸化膜１６及
び窒化膜１７上にも堆積する。次に、図３（ｂ）に示す
ように、ポリシリコン層２６のうちトレンチ２２領域以
外にある部分をエッチングにより除去する。この際、ポ
リシリコン層２６のエッチングストップ位置はフィール
ド酸化膜１６の上端より0.1 〜0.3 μｍ程度低い位置と
する。次に、ポリシリコン層２６の上端部分を酸化して
酸化膜２７を形成する。この酸化膜２７の膜厚は、0.2
〜0.6 μｍであるので、フィ−ルド酸化膜１６の上端と
酸化膜２７の上端とがほぼ同じ位置になる。このため、
フィ−ルド酸化膜１６の表面と酸化膜２７の表面との境
界にて段差が形成されることを防ぐことができる。次
に、窒化膜１５をＣＤＥ法により除去する。
【００１４】次に、図４に示すように、フィールド酸化
膜１６のない部分にリソグラフィ−法及び不純物拡散法
によりｐ+ 型ベース領域３１を形成し、次に、ｎ+ 型エ
ミッタ領域３２及びｎ+ 型電極接続領域３３、３４を同
時に形成する。エミッタ電極４１はｎ+ 型エミッタ領域
３２に接続されるように形成され、ベース電極４２はｐ
+ 型ベース領域３１に接続されるように形成され、コレ
クタ電極４３はｎ+ 型電極接続領域３３に接続されるよ
うに形成される。なお、コレクタ電極４４がｎ+ 型電極
接続領域３４に接続されるように形成される。このよう
にして、絶縁性あるトレンチ２２により分離されたＮＰ
Ｎトランジスタを形成することができる。なお、この場
合、上記ＮＰＮトランジスタに限定されず、ＮＰＮトラ
ンジスタを含むバイポーラ素子、ＭＯＳトランジスタ、
ＣＭＯＳ、パワーＭＯＳ、ＢｉＣＭＯＳ等も形成可能で
ある。
膜１６のない部分にリソグラフィ−法及び不純物拡散法
によりｐ+ 型ベース領域３１を形成し、次に、ｎ+ 型エ
ミッタ領域３２及びｎ+ 型電極接続領域３３、３４を同
時に形成する。エミッタ電極４１はｎ+ 型エミッタ領域
３２に接続されるように形成され、ベース電極４２はｐ
+ 型ベース領域３１に接続されるように形成され、コレ
クタ電極４３はｎ+ 型電極接続領域３３に接続されるよ
うに形成される。なお、コレクタ電極４４がｎ+ 型電極
接続領域３４に接続されるように形成される。このよう
にして、絶縁性あるトレンチ２２により分離されたＮＰ
Ｎトランジスタを形成することができる。なお、この場
合、上記ＮＰＮトランジスタに限定されず、ＮＰＮトラ
ンジスタを含むバイポーラ素子、ＭＯＳトランジスタ、
ＣＭＯＳ、パワーＭＯＳ、ＢｉＣＭＯＳ等も形成可能で
ある。
【００１５】以上の構成により、ＣＶＤ酸化膜１８と熱
酸化によるフィールド酸化膜１６とのエッチング速度比
が大きいことを利用して、エッチングストッパとなる窒
化膜（上記従来例の窒化膜８７に相当する。）を用いる
ことなく、トレンチ２２をエッチングにより形成すると
きのマスクであるＣＶＤ酸化膜１８をエッチング除去
し、トレンチ側壁を熱酸化しその後にポリシリコン層２
６のＣＶＤ、ポリシリコン層２６のドライエッチング及
びポリシリコン層２６の上端部分の酸化を順次行う方法
により、表面の平坦性に優れたトレンチ２２を上記従来
例よりも短い工程により低コストで形成することができ
る。
酸化によるフィールド酸化膜１６とのエッチング速度比
が大きいことを利用して、エッチングストッパとなる窒
化膜（上記従来例の窒化膜８７に相当する。）を用いる
ことなく、トレンチ２２をエッチングにより形成すると
きのマスクであるＣＶＤ酸化膜１８をエッチング除去
し、トレンチ側壁を熱酸化しその後にポリシリコン層２
６のＣＶＤ、ポリシリコン層２６のドライエッチング及
びポリシリコン層２６の上端部分の酸化を順次行う方法
により、表面の平坦性に優れたトレンチ２２を上記従来
例よりも短い工程により低コストで形成することができ
る。
【００１６】図５は本願発明の第２実施例を示す。第２
実施例は請求項１及び３に対応している。図５において
は、ＳＯＩ基板を用いずにシリコン基板を用いてトレン
チを形成している。即ち、シリコン基板５１に上記方法
によりトレンチ５２を形成し、酸化膜５５をトレンチ５
２の壁に形成し、その後、ポリシリコン層５６をトレン
チ５２に形成している。なお、酸化膜５３及びフィール
ド酸化膜５４はシリコン基板５１の上面を被い、酸化膜
５７はポリシリコン層５６の上面を被っている。このよ
うにして、上記第１実施例と同様にトレンチ５２を素子
分離に利用することができる。
実施例は請求項１及び３に対応している。図５において
は、ＳＯＩ基板を用いずにシリコン基板を用いてトレン
チを形成している。即ち、シリコン基板５１に上記方法
によりトレンチ５２を形成し、酸化膜５５をトレンチ５
２の壁に形成し、その後、ポリシリコン層５６をトレン
チ５２に形成している。なお、酸化膜５３及びフィール
ド酸化膜５４はシリコン基板５１の上面を被い、酸化膜
５７はポリシリコン層５６の上面を被っている。このよ
うにして、上記第１実施例と同様にトレンチ５２を素子
分離に利用することができる。
【００１７】図６は本願発明の第３実施例を示す。第３
実施例は請求項１及び３に対応している。図６において
は、ＳＯＩ基板を用いずにエピタキシャル基板を用いて
いる。即ち、エピタキシャル基板６０は、ｐ型シリコン
基板６１、ｐ型シリコン基板６１にｎ型不純物を拡散す
ることにより形成されたｎ+ 型層６２及びｎ+ 型層６２
上に形成されたｎ- 型エピタキシャル層６３からなる。
上述の方法により、酸化膜６４及びフィールド酸化膜６
５がｎ- 型エピタキシャル層６３を被うように形成さ
れ、トレンチ６６がエピタキシャル基板６０に形成され
ている。酸化膜６７がトレンチ６６の壁に形成され、ポ
リシリコン層６８がトレンチ６６に形成されている。更
に、酸化膜６９がポリシリコン層６８の上端を被うよう
に形成され、ｐ+ 型チャンネルストッパ６１ａがトレン
チ６６の底部近傍に形成されている。このようにして、
上記第１実施例と同様にトレンチ６６をエピタキシャル
基板６０に形成される素子間の分離用に使用することが
できる。
実施例は請求項１及び３に対応している。図６において
は、ＳＯＩ基板を用いずにエピタキシャル基板を用いて
いる。即ち、エピタキシャル基板６０は、ｐ型シリコン
基板６１、ｐ型シリコン基板６１にｎ型不純物を拡散す
ることにより形成されたｎ+ 型層６２及びｎ+ 型層６２
上に形成されたｎ- 型エピタキシャル層６３からなる。
上述の方法により、酸化膜６４及びフィールド酸化膜６
５がｎ- 型エピタキシャル層６３を被うように形成さ
れ、トレンチ６６がエピタキシャル基板６０に形成され
ている。酸化膜６７がトレンチ６６の壁に形成され、ポ
リシリコン層６８がトレンチ６６に形成されている。更
に、酸化膜６９がポリシリコン層６８の上端を被うよう
に形成され、ｐ+ 型チャンネルストッパ６１ａがトレン
チ６６の底部近傍に形成されている。このようにして、
上記第１実施例と同様にトレンチ６６をエピタキシャル
基板６０に形成される素子間の分離用に使用することが
できる。
【００１８】図７及び図８は本願発明の第４実施例を示
す。第４実施例は請求項２及び４に対応している。図７
（ａ）に示すように、ＳＯＩ基板７０として基板７１、
埋込酸化膜７２及びシリコン層７３を順次積層したもの
を形成する。次に、シリコン層７３の表面に熱酸化膜７
４及びＳＯＧ膜（spin on glass 、塗布後に焼成された
シリコン酸化膜）７５を順次積層形成する。次に、フォ
トリソグラフィ法及びＲＩＥ法によりＳＯＧ膜７５及び
酸化膜７４に開口部７６を形成する。次に、図７（ｃ）
に示すように、ＳＯＧ膜７５及び酸化膜７４をマスクと
してＲＩＥ法により開口部７６からシリコン層７３にト
レンチ７７を形成する。次に、図７（ｄ）に示すよう
に、トレンチ７７の側壁に露出しているシリコン層７３
を熱酸化して酸化膜７７ａを形成する。
す。第４実施例は請求項２及び４に対応している。図７
（ａ）に示すように、ＳＯＩ基板７０として基板７１、
埋込酸化膜７２及びシリコン層７３を順次積層したもの
を形成する。次に、シリコン層７３の表面に熱酸化膜７
４及びＳＯＧ膜（spin on glass 、塗布後に焼成された
シリコン酸化膜）７５を順次積層形成する。次に、フォ
トリソグラフィ法及びＲＩＥ法によりＳＯＧ膜７５及び
酸化膜７４に開口部７６を形成する。次に、図７（ｃ）
に示すように、ＳＯＧ膜７５及び酸化膜７４をマスクと
してＲＩＥ法により開口部７６からシリコン層７３にト
レンチ７７を形成する。次に、図７（ｄ）に示すよう
に、トレンチ７７の側壁に露出しているシリコン層７３
を熱酸化して酸化膜７７ａを形成する。
【００１９】次に、図８（ａ）に示すように、ＣＶＤ法
によりリン又はボロンをドープしたポリシリコン層７８
をトレンチ７７を充填するように形成する。次に、図８
（ｂ）に示すように、ＲＩＥ法によりポリシリコン層７
８を酸化膜７４とＳＯＧ膜７５との境界までエッチバッ
クする。次に、図８（ｃ）に示すように、ウェットエッ
チング法（エッチング液としてフッ化水素ＨＦを使用す
る）によりＳＯＧ膜７５を除去する。次に、図８（ｄ）
に示すように、ＣＶＤ法により窒化膜７９をポリシリコ
ン層７８及び酸化膜７４を被うように形成する。
によりリン又はボロンをドープしたポリシリコン層７８
をトレンチ７７を充填するように形成する。次に、図８
（ｂ）に示すように、ＲＩＥ法によりポリシリコン層７
８を酸化膜７４とＳＯＧ膜７５との境界までエッチバッ
クする。次に、図８（ｃ）に示すように、ウェットエッ
チング法（エッチング液としてフッ化水素ＨＦを使用す
る）によりＳＯＧ膜７５を除去する。次に、図８（ｄ）
に示すように、ＣＶＤ法により窒化膜７９をポリシリコ
ン層７８及び酸化膜７４を被うように形成する。
【００２０】以上の構成により、次のようになる。即
ち、上記各実施例ではＬＯＣＯＳ法によるフィールド酸
化膜形成後に、トレンチを形成する必要がある。即ち、
ＣＶＤ酸化膜とその下地熱酸化膜（フィールド酸化膜）
とのウェットエッチング速度比が５程度しかないので、
ＣＶＤ酸化膜（膜厚 500ｎｍ）のエッチング時間を膜厚
500ｎｍの２倍の1000ｎｍエッチングできる時間に設定
すると、オーバーエッチング時に下地熱酸化膜を最悪10
0 ｎｍエッチングしてしまうため、厚いフィールド酸化
膜を下地酸化膜としないと下地酸化膜の残膜厚が大きく
ばらつくことになる。これに対して、上記第４実施例で
は、ＬＯＣＯＳ法による膜厚の大きなフィールド酸化膜
は不要である。即ち、ＳＯＧ膜と熱酸化膜とのウェット
エッチング速度比が100 と大きいため、ＳＯＧ膜（膜厚
500ｎｍ）のエッチング時間を同じく1000ｎｍの厚さの
エッチング時間としても、オーバーエッチング時に下地
熱酸化膜を最悪 5ｎｍしかエッチングしないので、下地
熱酸化膜は、その膜厚が50ｎｍでも、その残膜厚が大き
くばらつくことがない。したがって、第４実施例は第１
実施例よりも製造工程を容易にすることができる。更
に、図３（ｂ）と図８（ｄ）を比較すると判るように、
第４実施例は第１実施例より分離領域をＬＯＣＯＳのバ
ーズビーク１６ａ（図３（ｂ）参照）分だけ小さくでき
るので、素子の集積度を向上させることができる。な
お、上記実施例において、トレンチの充填材は、トレン
チの壁を被う酸化膜及びポリシリコン層であるが、これ
に限定されず、トレンチを充填するものであればよい。
また、上記第１〜第４実施例は素子分離にトレンチを適
用した例であったが、ＭＯＳＦＥＴ、ＩＧＢＴ等のトラ
ンジスタのゲート構造にトレンチを適用した場合等、ト
レンチを有する半導体装置全般にも本発明は適用可能で
ある。
ち、上記各実施例ではＬＯＣＯＳ法によるフィールド酸
化膜形成後に、トレンチを形成する必要がある。即ち、
ＣＶＤ酸化膜とその下地熱酸化膜（フィールド酸化膜）
とのウェットエッチング速度比が５程度しかないので、
ＣＶＤ酸化膜（膜厚 500ｎｍ）のエッチング時間を膜厚
500ｎｍの２倍の1000ｎｍエッチングできる時間に設定
すると、オーバーエッチング時に下地熱酸化膜を最悪10
0 ｎｍエッチングしてしまうため、厚いフィールド酸化
膜を下地酸化膜としないと下地酸化膜の残膜厚が大きく
ばらつくことになる。これに対して、上記第４実施例で
は、ＬＯＣＯＳ法による膜厚の大きなフィールド酸化膜
は不要である。即ち、ＳＯＧ膜と熱酸化膜とのウェット
エッチング速度比が100 と大きいため、ＳＯＧ膜（膜厚
500ｎｍ）のエッチング時間を同じく1000ｎｍの厚さの
エッチング時間としても、オーバーエッチング時に下地
熱酸化膜を最悪 5ｎｍしかエッチングしないので、下地
熱酸化膜は、その膜厚が50ｎｍでも、その残膜厚が大き
くばらつくことがない。したがって、第４実施例は第１
実施例よりも製造工程を容易にすることができる。更
に、図３（ｂ）と図８（ｄ）を比較すると判るように、
第４実施例は第１実施例より分離領域をＬＯＣＯＳのバ
ーズビーク１６ａ（図３（ｂ）参照）分だけ小さくでき
るので、素子の集積度を向上させることができる。な
お、上記実施例において、トレンチの充填材は、トレン
チの壁を被う酸化膜及びポリシリコン層であるが、これ
に限定されず、トレンチを充填するものであればよい。
また、上記第１〜第４実施例は素子分離にトレンチを適
用した例であったが、ＭＯＳＦＥＴ、ＩＧＢＴ等のトラ
ンジスタのゲート構造にトレンチを適用した場合等、ト
レンチを有する半導体装置全般にも本発明は適用可能で
ある。
【００２１】
【発明の効果】本願の第１の発明に係わる半導体装置の
製造方法によればトレンチを有する半導体装置の製造方
法において、製造工程を短くし、低コストにすることが
できるとともに、トレンチ領域の表面を確実に平坦にす
ることができる。更に、第２の発明に係わる半導体装置
の製造方法によっても、上記第１の発明と同様の効果を
得ることができる。更に、第３の発明に係わる半導体装
置の製造方法によれば、上記第１又は第２の発明の効果
とともに、トレンチを有する半導体の製造工程を容易な
ものにすることができる。更に、第４の発明に係わる半
導体装置の製造方法によれば、上記第１又は第２の発明
の効果とともに、トレンチを有する半導体装置の製造工
程を第３の発明よりも一層容易なものにすることができ
る。
製造方法によればトレンチを有する半導体装置の製造方
法において、製造工程を短くし、低コストにすることが
できるとともに、トレンチ領域の表面を確実に平坦にす
ることができる。更に、第２の発明に係わる半導体装置
の製造方法によっても、上記第１の発明と同様の効果を
得ることができる。更に、第３の発明に係わる半導体装
置の製造方法によれば、上記第１又は第２の発明の効果
とともに、トレンチを有する半導体の製造工程を容易な
ものにすることができる。更に、第４の発明に係わる半
導体装置の製造方法によれば、上記第１又は第２の発明
の効果とともに、トレンチを有する半導体装置の製造工
程を第３の発明よりも一層容易なものにすることができ
る。
【図１】本願発明の第１実施例の製造工程を示す断面図
である。
である。
【図２】前記第１実施例の製造工程を示す断面図であ
り、図１の続きである。
り、図１の続きである。
【図３】前記第１実施例の製造工程を示す断面図であ
り、図２の続きである。
り、図２の続きである。
【図４】前記第１実施例の製造工程を示す断面図であ
り、図３の続きである。
り、図３の続きである。
【図５】第２実施例の断面図である。
【図６】第３実施例の断面図である。
【図７】第４実施例の製造工程を示す断面図である。
【図８】第４実施例の製造工程を示す断面図であり、図
８の続きである。
８の続きである。
【図９】従来例の製造工程を示す断面図である。
１０、７０ ＳＯＩ基板 １６、５４、６５ フィールド酸化膜 １８ ＣＶＤ酸化膜 ２１、７６ 開口部 ２２、５２、６６、７７ トレンチ ２５、５５、６７、７７ａ 酸化膜 ２６、５６、６８、７８ ポリシリコン層 ２７、５７、６９ 酸化膜 ５１ シリコン基板 ６０ エピタキシャル基板 ７０ ＳＯＩ基板 ７４ 酸化膜 ７５ ＳＯＧ膜
Claims (4)
- 【請求項１】 トレンチを有する半導体装置の製造方法
において、 半導体基板の表面を被うように第１絶縁膜を形成し、該
第１絶縁膜の表面を被うように該第１絶縁膜よりもエッ
チング速度が大きな第２の膜を形成する工程と、 前記第１絶縁膜及び第２の膜に開口部を形成する工程
と、 前記第１絶縁膜及び第２の膜をマスクとしてエッチング
により前記開口部から前記半導体基板にトレンチを形成
する工程と、 前記第２の膜をエッチングにより除去する工程と、 充填材を該トレンチに充填する工程とを具備することを
特徴とする半導体装置の製造方法。 - 【請求項２】 トレンチを有する半導体装置の製造方法
において、 半導体基板の表面を被うように第１絶縁膜を形成し、該
第１絶縁膜の表面を被うように該第１絶縁膜よりもエッ
チング速度が大きな第２の膜を形成する工程と、 前記第１絶縁膜及び第２の膜に開口部を形成する工程
と、 前記第１絶縁膜及び第２の膜をマスクとしてエッチング
により前記開口部から前記半導体基板にトレンチを形成
する工程と、 充填材を該トレンチに充填する工程と、 前記第２の膜をエッチングにより除去する工程とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項３】第１絶縁膜を熱酸化膜とし、第２の膜をＣ
ＶＤ酸化膜としたことを特徴とする請求項１又は２記載
の半導体装置の製造方法。 - 【請求項４】第１絶縁膜を熱酸化膜とし、第２の膜をＳ
ＯＧ膜としたことを特徴とする請求項１又は２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16635995A JPH0917856A (ja) | 1995-06-30 | 1995-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16635995A JPH0917856A (ja) | 1995-06-30 | 1995-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917856A true JPH0917856A (ja) | 1997-01-17 |
Family
ID=15829933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16635995A Pending JPH0917856A (ja) | 1995-06-30 | 1995-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135444A (ja) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | 半導体装置 |
| JP2012049415A (ja) * | 2010-08-30 | 2012-03-08 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2015084442A (ja) * | 2014-12-18 | 2015-04-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1995
- 1995-06-30 JP JP16635995A patent/JPH0917856A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135444A (ja) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | 半導体装置 |
| JP2012049415A (ja) * | 2010-08-30 | 2012-03-08 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2015084442A (ja) * | 2014-12-18 | 2015-04-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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