JPH0917856A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0917856A JPH0917856A JP16635995A JP16635995A JPH0917856A JP H0917856 A JPH0917856 A JP H0917856A JP 16635995 A JP16635995 A JP 16635995A JP 16635995 A JP16635995 A JP 16635995A JP H0917856 A JPH0917856 A JP H0917856A
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- trench
- oxide film
- etching
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Abstract
(57)【要約】
【目的】 トレンチを有する半導体装置の製造方法にお
いて、製造工程を短縮し、かつ容易にすることである。 【構成】 トレンチ22を有する半導体装置の製造方法
において、半導体基板10の表面を被うように第1酸化
膜16を形成し、該第1酸化膜16の表面を被うように
該第1酸化膜よりもエッチング速度が大きな第2酸化膜
18を形成する工程と、前記第1及び第2酸化膜に開口
部21を形成する工程と、前記第1及び第2酸化膜1
6、18をマスクとしてエッチングにより前記開口部2
1から前記半導体基板10にトレンチ22を形成する工
程と、前記第2酸化膜18をエッチングにより除去する
工程と、充填材26を該トレンチ22に充填する工程と
を具備することを特徴とする半導体装置の製造方法。
いて、製造工程を短縮し、かつ容易にすることである。 【構成】 トレンチ22を有する半導体装置の製造方法
において、半導体基板10の表面を被うように第1酸化
膜16を形成し、該第1酸化膜16の表面を被うように
該第1酸化膜よりもエッチング速度が大きな第2酸化膜
18を形成する工程と、前記第1及び第2酸化膜に開口
部21を形成する工程と、前記第1及び第2酸化膜1
6、18をマスクとしてエッチングにより前記開口部2
1から前記半導体基板10にトレンチ22を形成する工
程と、前記第2酸化膜18をエッチングにより除去する
工程と、充填材26を該トレンチ22に充填する工程と
を具備することを特徴とする半導体装置の製造方法。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、トレンチ構造を有する半導体装置の製造
工程を短縮できる半導体装置の製造方法に関するもので
ある。
に関し、特に、トレンチ構造を有する半導体装置の製造
工程を短縮できる半導体装置の製造方法に関するもので
ある。
【0002】
【従来の技術】トレンチが半導体装置の素子分離、又は
電界効果トランジスタのゲート電極等に使用されてい
る。このトレンチの製造工程として特開平5−1098
82号公報に開示されているものがある。図9はこの従
来例に係わるトレンチの製造工程を示す。図9におい
て、(a)に示すように、先ず、SOI(silicon on i
nsulator)基板80を構成するようにシリコン支持基板
81の上面に埋込酸化膜82、n+ 型シリコン層83及
びn - 型シリコン層84を順次積層形成する。次に、熱
酸化膜85をn- 型シリコン層の表面を被うように形成
する。次に、開口部を有する窒化膜87をマスクとして
LOCOS(local oxidation of silicon)法により酸
化膜85の一部分をフィールド酸化膜86に変える。更
に、フィールド酸化膜86及びもとからある窒化膜87
を被うように重ねて窒化膜87を形成する。次に、CV
D(chemical vapor deposition )酸化膜88を窒化膜
87を被うように堆積する。
電界効果トランジスタのゲート電極等に使用されてい
る。このトレンチの製造工程として特開平5−1098
82号公報に開示されているものがある。図9はこの従
来例に係わるトレンチの製造工程を示す。図9におい
て、(a)に示すように、先ず、SOI(silicon on i
nsulator)基板80を構成するようにシリコン支持基板
81の上面に埋込酸化膜82、n+ 型シリコン層83及
びn - 型シリコン層84を順次積層形成する。次に、熱
酸化膜85をn- 型シリコン層の表面を被うように形成
する。次に、開口部を有する窒化膜87をマスクとして
LOCOS(local oxidation of silicon)法により酸
化膜85の一部分をフィールド酸化膜86に変える。更
に、フィールド酸化膜86及びもとからある窒化膜87
を被うように重ねて窒化膜87を形成する。次に、CV
D(chemical vapor deposition )酸化膜88を窒化膜
87を被うように堆積する。
【0003】次に、公知のフォトリソグラフィ法及びR
IE(reactive ion etching)法により、CVD酸化膜
88、窒化膜87及びフィールド酸化膜86に開口部8
9を形成する。次に、RIE法により、CVD酸化膜8
8、窒化膜87及びフィールド酸化膜86をマスクとし
て開口部89からn- 型シリコン層84及びn+ 型シリ
コン層83を貫いて埋込酸化膜82に達するようにトレ
ンチ91を形成する。次に、上記トレンチ91のRIE
によるエッチングダメージ層をケミカルエッチングによ
り除去した後に、トレンチ91に露出しているn- 型シ
リコン層84及びn+ 型シリコン層83の表面部分を酸
化して酸化膜92を形成する。次に、CVD法によりポ
リシリコン層93をトレンチ91を埋めるように堆積す
る。なお、このとき、ポリシリコン層93は、CVD酸
化膜88上にも堆積する。
IE(reactive ion etching)法により、CVD酸化膜
88、窒化膜87及びフィールド酸化膜86に開口部8
9を形成する。次に、RIE法により、CVD酸化膜8
8、窒化膜87及びフィールド酸化膜86をマスクとし
て開口部89からn- 型シリコン層84及びn+ 型シリ
コン層83を貫いて埋込酸化膜82に達するようにトレ
ンチ91を形成する。次に、上記トレンチ91のRIE
によるエッチングダメージ層をケミカルエッチングによ
り除去した後に、トレンチ91に露出しているn- 型シ
リコン層84及びn+ 型シリコン層83の表面部分を酸
化して酸化膜92を形成する。次に、CVD法によりポ
リシリコン層93をトレンチ91を埋めるように堆積す
る。なお、このとき、ポリシリコン層93は、CVD酸
化膜88上にも堆積する。
【0004】次に、(b)に示すように、ポリシリコン
層93のうちCVD酸化膜88上に堆積した部分をドラ
イエッチング法によりエッチバックする。このとき、ト
レンチ91内に残るポリシリコン層93の上端が窒化膜
87より上側になるようにする。次に、ウェットエッチ
ング法によりCVD酸化膜88を除去する。このとき、
窒化膜87及びポリシリコン層93がエッチングストッ
パになる。次に、(c)に示すように、ドライエッチン
グ法によりトレンチ91内ポリシリコン層93の上部分
をフィールド酸化膜86の上端から0.3 μm程度下側に
なる位置まで除去する。次に、フィールド酸化膜86の
上面と高さがほぼ等しくなるようにポリシリコン層93
の上端を酸化して酸化膜94を形成した後、窒化膜87
をエッチング除去する。
層93のうちCVD酸化膜88上に堆積した部分をドラ
イエッチング法によりエッチバックする。このとき、ト
レンチ91内に残るポリシリコン層93の上端が窒化膜
87より上側になるようにする。次に、ウェットエッチ
ング法によりCVD酸化膜88を除去する。このとき、
窒化膜87及びポリシリコン層93がエッチングストッ
パになる。次に、(c)に示すように、ドライエッチン
グ法によりトレンチ91内ポリシリコン層93の上部分
をフィールド酸化膜86の上端から0.3 μm程度下側に
なる位置まで除去する。次に、フィールド酸化膜86の
上面と高さがほぼ等しくなるようにポリシリコン層93
の上端を酸化して酸化膜94を形成した後、窒化膜87
をエッチング除去する。
【0005】
【発明が解決しようとする課題】しかし、上記従来例で
は、トレンチ91領域の表面(酸化膜94とフィールド
酸化膜86の表面)を平坦化するために、CVD酸化膜
88のウェットエッチングのストッパとして窒化膜87
を堆積し、更に、ポリシリコン層93のエッチバックを
2回行う必要がある。このため、トレンチ91形成工程
が長くなり、製造コストが高くなるという欠点があっ
た。更に、CVD酸化膜88をウェットエッチングする
時に、窒化膜87とポリシリコン層93との境界面から
エッチング液が侵入し、フィールド酸化膜86の前記境
界面近傍部分86a、86bがエッチング除去されて、
フィールド酸化膜86の表面に段差が生ずる場合がある
という欠点があった。
は、トレンチ91領域の表面(酸化膜94とフィールド
酸化膜86の表面)を平坦化するために、CVD酸化膜
88のウェットエッチングのストッパとして窒化膜87
を堆積し、更に、ポリシリコン層93のエッチバックを
2回行う必要がある。このため、トレンチ91形成工程
が長くなり、製造コストが高くなるという欠点があっ
た。更に、CVD酸化膜88をウェットエッチングする
時に、窒化膜87とポリシリコン層93との境界面から
エッチング液が侵入し、フィールド酸化膜86の前記境
界面近傍部分86a、86bがエッチング除去されて、
フィールド酸化膜86の表面に段差が生ずる場合がある
という欠点があった。
【0006】なお、製造工程を簡素化するために、ポリ
シリコン層93のエッチバックを1回にすると、ポリシ
リコン層93のエッチングストップ位置が窒化膜87の
表面よりも高い場合は、トレンチ91領域表面に凸の段
差が生じ、逆にポリシリコン層93のエッチングストッ
プ位置が窒化膜87の表面よりも低い場合は、フィール
ド酸化膜86がエッチングされトレンチ91領域表面の
周囲に凹の段差が生じる。なお、トレンチ91領域表面
に段差が生じると、その段差の上に形成する他のポリシ
リコン層やアルミニュウム配線層に段切れやショートが
発生するという問題があった。従って、本発明の目的
は、上述の従来例の欠点をなくし、トレンチを形成する
場合に製造工程が簡素化され、トレンチ領域表面に段差
が生じない半導体装置の製造方法を提供することであ
る。
シリコン層93のエッチバックを1回にすると、ポリシ
リコン層93のエッチングストップ位置が窒化膜87の
表面よりも高い場合は、トレンチ91領域表面に凸の段
差が生じ、逆にポリシリコン層93のエッチングストッ
プ位置が窒化膜87の表面よりも低い場合は、フィール
ド酸化膜86がエッチングされトレンチ91領域表面の
周囲に凹の段差が生じる。なお、トレンチ91領域表面
に段差が生じると、その段差の上に形成する他のポリシ
リコン層やアルミニュウム配線層に段切れやショートが
発生するという問題があった。従って、本発明の目的
は、上述の従来例の欠点をなくし、トレンチを形成する
場合に製造工程が簡素化され、トレンチ領域表面に段差
が生じない半導体装置の製造方法を提供することであ
る。
【0007】
【課題を解決するための手段】上記課題を解決するた
め、本願の第1の発明の構成は、トレンチを有する半導
体装置の製造方法において、半導体基板の表面を被うよ
うに第1絶縁膜を形成し、該第1絶縁膜の表面を被うよ
うに該第1絶縁膜よりもエッチング速度が大きな第2の
膜を形成する工程と、前記第1絶縁膜及び第2の膜に開
口部を形成する工程と、前記第1絶縁膜及び第2の膜を
マスクとしてエッチングにより前記開口部から前記半導
体基板にトレンチを形成する工程と、前記第2の膜をエ
ッチングにより除去する工程と、充填材を該トレンチに
充填する工程とを具備することを特徴とする半導体装置
の製造方法である。
め、本願の第1の発明の構成は、トレンチを有する半導
体装置の製造方法において、半導体基板の表面を被うよ
うに第1絶縁膜を形成し、該第1絶縁膜の表面を被うよ
うに該第1絶縁膜よりもエッチング速度が大きな第2の
膜を形成する工程と、前記第1絶縁膜及び第2の膜に開
口部を形成する工程と、前記第1絶縁膜及び第2の膜を
マスクとしてエッチングにより前記開口部から前記半導
体基板にトレンチを形成する工程と、前記第2の膜をエ
ッチングにより除去する工程と、充填材を該トレンチに
充填する工程とを具備することを特徴とする半導体装置
の製造方法である。
【0008】更に、第2の発明の構成は、トレンチを有
する半導体装置の製造方法において、半導体基板の表面
を被うように第1絶縁膜を形成し、該第1絶縁膜の表面
を被うように該第1絶縁膜よりもエッチング速度が大き
な第2の膜を形成する工程と、前記第1絶縁膜及び第2
の膜に開口部を形成する工程と、前記第1絶縁膜及び第
2の膜をマスクとしてエッチングにより前記開口部から
前記半導体基板にトレンチを形成する工程と、充填材を
該トレンチに充填する工程と、前記第2の膜をエッチン
グにより除去する工程とを具備することを特徴とする半
導体装置の製造方法である。更に、第3の発明の構成
は、上記第1又は2の発明の構成において、第1絶縁膜
を熱酸化膜とし、第2の膜をCVD酸化膜としたことで
ある。更に、第4の発明の構成は、上記第1又は2の発
明の構成において、第1絶縁膜を熱酸化膜とし、第2の
膜をSOG膜としたことである。
する半導体装置の製造方法において、半導体基板の表面
を被うように第1絶縁膜を形成し、該第1絶縁膜の表面
を被うように該第1絶縁膜よりもエッチング速度が大き
な第2の膜を形成する工程と、前記第1絶縁膜及び第2
の膜に開口部を形成する工程と、前記第1絶縁膜及び第
2の膜をマスクとしてエッチングにより前記開口部から
前記半導体基板にトレンチを形成する工程と、充填材を
該トレンチに充填する工程と、前記第2の膜をエッチン
グにより除去する工程とを具備することを特徴とする半
導体装置の製造方法である。更に、第3の発明の構成
は、上記第1又は2の発明の構成において、第1絶縁膜
を熱酸化膜とし、第2の膜をCVD酸化膜としたことで
ある。更に、第4の発明の構成は、上記第1又は2の発
明の構成において、第1絶縁膜を熱酸化膜とし、第2の
膜をSOG膜としたことである。
【0009】
【作用】上記第1の発明の構成により、半導体基板(S
OI基板及びエピタキシャル基板を含む)の表面を被う
第1絶縁膜及び該第1絶縁膜の表面を被う第2の膜が形
成され、第1絶縁膜及び第2の膜の開口部から半導体基
板にエッチングによりトレンチを形成することができ
る。更に、トレンチ形成後に、第2の膜を除去する必要
があるので、該第2の膜をエッチングにより除去すると
きに、第2の膜のエッチング速度が第1絶縁膜のエッチ
ング速度よりも大きいので、第1絶縁膜の大部分を残す
ようにすることが容易になる。更に、上記従来例におけ
るCVD酸化膜(上記第2の膜に相当する)をエッチン
グするときのエッチングストッパ用窒化膜を使用してい
ないので、該窒化膜とトレンチの充填材としてのポリシ
リコン層との境界から侵入するエッチング液により窒化
膜の下側の酸化膜(第1絶縁膜に相当する)がエッチン
グされることによりトレンチ領域表面に段差ができる場
合があるという不都合がなくなる。更に、充填材をトレ
ンチに充填することにより、トレンチ領域表面を平坦に
することができる。更に、トレンチ内の充填材のエッチ
バックが1回ですむとことになるので、製造工程を短く
することができる。(なお、上記従来例では、トレンチ
内充填材に相当するポリシリコン層のエッチバックが2
回必要であった。)
OI基板及びエピタキシャル基板を含む)の表面を被う
第1絶縁膜及び該第1絶縁膜の表面を被う第2の膜が形
成され、第1絶縁膜及び第2の膜の開口部から半導体基
板にエッチングによりトレンチを形成することができ
る。更に、トレンチ形成後に、第2の膜を除去する必要
があるので、該第2の膜をエッチングにより除去すると
きに、第2の膜のエッチング速度が第1絶縁膜のエッチ
ング速度よりも大きいので、第1絶縁膜の大部分を残す
ようにすることが容易になる。更に、上記従来例におけ
るCVD酸化膜(上記第2の膜に相当する)をエッチン
グするときのエッチングストッパ用窒化膜を使用してい
ないので、該窒化膜とトレンチの充填材としてのポリシ
リコン層との境界から侵入するエッチング液により窒化
膜の下側の酸化膜(第1絶縁膜に相当する)がエッチン
グされることによりトレンチ領域表面に段差ができる場
合があるという不都合がなくなる。更に、充填材をトレ
ンチに充填することにより、トレンチ領域表面を平坦に
することができる。更に、トレンチ内の充填材のエッチ
バックが1回ですむとことになるので、製造工程を短く
することができる。(なお、上記従来例では、トレンチ
内充填材に相当するポリシリコン層のエッチバックが2
回必要であった。)
【0010】更に、第2の発明の構成によっても、上記
第1の発明の構成による作用と同様の作用を得ることが
できる。更に、第3の発明の構成により、第1絶縁膜を
熱酸化膜とし、第2の膜をCVD酸化膜としている。こ
の場合、CVD酸化膜のエッチング速度は、熱酸化膜の
エッチング速度の5倍である。このため、上記第1又は
第2の発明の構成による作用とともに、第1絶縁膜の大
部分を残して第2の膜をエッチングにより除去すること
が容易になる。このため、第2の膜の残存膜厚のばらつ
きを少なくすることができる。更に、第4の発明の構成
により、第1絶縁膜を熱酸化膜とし、第2の膜をSOG
膜としている。SOG膜のエッチング速度は熱酸化膜の
エッチング速度の 100倍である。このため、上記第1又
は第2の発明の構成による作用とともに、CVD酸化膜
の場合よりもはるかに容易に第1絶縁膜の殆ど全部を残
して第2の膜をエッチングにより除去することが容易に
なる。このため、第2の膜の残存膜厚のばらつきが一層
少なくなる。
第1の発明の構成による作用と同様の作用を得ることが
できる。更に、第3の発明の構成により、第1絶縁膜を
熱酸化膜とし、第2の膜をCVD酸化膜としている。こ
の場合、CVD酸化膜のエッチング速度は、熱酸化膜の
エッチング速度の5倍である。このため、上記第1又は
第2の発明の構成による作用とともに、第1絶縁膜の大
部分を残して第2の膜をエッチングにより除去すること
が容易になる。このため、第2の膜の残存膜厚のばらつ
きを少なくすることができる。更に、第4の発明の構成
により、第1絶縁膜を熱酸化膜とし、第2の膜をSOG
膜としている。SOG膜のエッチング速度は熱酸化膜の
エッチング速度の 100倍である。このため、上記第1又
は第2の発明の構成による作用とともに、CVD酸化膜
の場合よりもはるかに容易に第1絶縁膜の殆ど全部を残
して第2の膜をエッチングにより除去することが容易に
なる。このため、第2の膜の残存膜厚のばらつきが一層
少なくなる。
【0011】
【実施例】次に、本願発明の実施例を図面を使用して説
明する。図1〜図4は、第1実施例の製造方法を示す。
第1実施例は請求項1及び3に対応している。先ず図1
(a)に示すように、SOI基板10として、シリコン
支持基板11の上に埋込酸化膜(SO2 )12、n+ 型
シリコン層13、n- 型シリコン層14を順次積層した
ものを形成する。次に図1(b)に示すように、n- 型
シリコン層14の表面に酸化膜15を形成し、更に酸化
膜15上に形成された開口部17aを有する窒化膜(S
i3 N4)17をマスクとしてLOCOS法により酸化
膜15のうち開口部17aに対応する部分をフィールド
酸化膜16に変化させる。なお、このときフィールド酸
化膜16の両端にバーズビーク16aが形成される。次
に、CVD酸化膜18を窒化膜17及びフィールド酸化
膜16を被うように堆積する。次に、図1(c)に示す
ように、公知のリソグラフィ法及びドライエッチング法
によってCVD酸化膜18及びフィールド酸化膜16に
開口部21を形成する。
明する。図1〜図4は、第1実施例の製造方法を示す。
第1実施例は請求項1及び3に対応している。先ず図1
(a)に示すように、SOI基板10として、シリコン
支持基板11の上に埋込酸化膜(SO2 )12、n+ 型
シリコン層13、n- 型シリコン層14を順次積層した
ものを形成する。次に図1(b)に示すように、n- 型
シリコン層14の表面に酸化膜15を形成し、更に酸化
膜15上に形成された開口部17aを有する窒化膜(S
i3 N4)17をマスクとしてLOCOS法により酸化
膜15のうち開口部17aに対応する部分をフィールド
酸化膜16に変化させる。なお、このときフィールド酸
化膜16の両端にバーズビーク16aが形成される。次
に、CVD酸化膜18を窒化膜17及びフィールド酸化
膜16を被うように堆積する。次に、図1(c)に示す
ように、公知のリソグラフィ法及びドライエッチング法
によってCVD酸化膜18及びフィールド酸化膜16に
開口部21を形成する。
【0012】次に、図2(a)に示すように、CVD酸
化膜18及びフィールド酸化膜16をマスクとして開口
部21からRIE法によりトランジスタ等の素子形成用
n-型シリコン層14及びn+ 型シリコン層13にトレ
ンチ22を形成する。その後、ウェットエッチングによ
り前記エッチング時の反応生成物を除去する。次に、図
2(b)に示すように、上記RIE時のマスクの表面側
にあるCVD酸化膜18(膜厚0.5 〜1.0 μm)をウェ
ットエッチング(エッチング液フッ化水素HF)により
除去する。その際、フィールド酸化膜16もエッチング
されるが、フィールド酸化膜16のエッチング速度がC
VD酸化膜18のエッチング速度の1/5であるので、
サイドエッチングにより開口部21のフィールド酸化膜
16の開口間口が片側で0.2 〜0.3 μm程度除去され
る。なお24はこのサイドエッチング部分である。ま
た、このウェットエッチングによりフィールド酸化膜1
6は、その膜厚方向にもエッチングされるが、0.1 μm
程度エッチングされるのみである。更に、このとき、埋
込酸化膜12もエッチングされるので、埋込酸化膜12
に凹部23が形成される。次に、上記エッチングによる
ダメージ除去のためトレンチ22の側壁を0.1 〜0.2 μ
m公知のCDE(chemical dry etching)法により除去
する。
化膜18及びフィールド酸化膜16をマスクとして開口
部21からRIE法によりトランジスタ等の素子形成用
n-型シリコン層14及びn+ 型シリコン層13にトレ
ンチ22を形成する。その後、ウェットエッチングによ
り前記エッチング時の反応生成物を除去する。次に、図
2(b)に示すように、上記RIE時のマスクの表面側
にあるCVD酸化膜18(膜厚0.5 〜1.0 μm)をウェ
ットエッチング(エッチング液フッ化水素HF)により
除去する。その際、フィールド酸化膜16もエッチング
されるが、フィールド酸化膜16のエッチング速度がC
VD酸化膜18のエッチング速度の1/5であるので、
サイドエッチングにより開口部21のフィールド酸化膜
16の開口間口が片側で0.2 〜0.3 μm程度除去され
る。なお24はこのサイドエッチング部分である。ま
た、このウェットエッチングによりフィールド酸化膜1
6は、その膜厚方向にもエッチングされるが、0.1 μm
程度エッチングされるのみである。更に、このとき、埋
込酸化膜12もエッチングされるので、埋込酸化膜12
に凹部23が形成される。次に、上記エッチングによる
ダメージ除去のためトレンチ22の側壁を0.1 〜0.2 μ
m公知のCDE(chemical dry etching)法により除去
する。
【0013】次に、図2(c)に示すように、トレンチ
22の側壁に露出しているn+ 型シリコン層13及びn
- 型シリコン層14の表面を熱酸化して酸化膜25を形
成する。なお、酸化膜25の膜厚は、必要とする耐圧に
応じて決定する。次に、図3(a)に示すように、CV
D法によりリン又はボロンをドープしたポリシリコン層
26をトレンチ22を充填するように堆積する。なおこ
のとき、ポリシリコン層26はフィールド酸化膜16及
び窒化膜17上にも堆積する。次に、図3(b)に示す
ように、ポリシリコン層26のうちトレンチ22領域以
外にある部分をエッチングにより除去する。この際、ポ
リシリコン層26のエッチングストップ位置はフィール
ド酸化膜16の上端より0.1 〜0.3 μm程度低い位置と
する。次に、ポリシリコン層26の上端部分を酸化して
酸化膜27を形成する。この酸化膜27の膜厚は、0.2
〜0.6 μmであるので、フィ−ルド酸化膜16の上端と
酸化膜27の上端とがほぼ同じ位置になる。このため、
フィ−ルド酸化膜16の表面と酸化膜27の表面との境
界にて段差が形成されることを防ぐことができる。次
に、窒化膜15をCDE法により除去する。
22の側壁に露出しているn+ 型シリコン層13及びn
- 型シリコン層14の表面を熱酸化して酸化膜25を形
成する。なお、酸化膜25の膜厚は、必要とする耐圧に
応じて決定する。次に、図3(a)に示すように、CV
D法によりリン又はボロンをドープしたポリシリコン層
26をトレンチ22を充填するように堆積する。なおこ
のとき、ポリシリコン層26はフィールド酸化膜16及
び窒化膜17上にも堆積する。次に、図3(b)に示す
ように、ポリシリコン層26のうちトレンチ22領域以
外にある部分をエッチングにより除去する。この際、ポ
リシリコン層26のエッチングストップ位置はフィール
ド酸化膜16の上端より0.1 〜0.3 μm程度低い位置と
する。次に、ポリシリコン層26の上端部分を酸化して
酸化膜27を形成する。この酸化膜27の膜厚は、0.2
〜0.6 μmであるので、フィ−ルド酸化膜16の上端と
酸化膜27の上端とがほぼ同じ位置になる。このため、
フィ−ルド酸化膜16の表面と酸化膜27の表面との境
界にて段差が形成されることを防ぐことができる。次
に、窒化膜15をCDE法により除去する。
【0014】次に、図4に示すように、フィールド酸化
膜16のない部分にリソグラフィ−法及び不純物拡散法
によりp+ 型ベース領域31を形成し、次に、n+ 型エ
ミッタ領域32及びn+ 型電極接続領域33、34を同
時に形成する。エミッタ電極41はn+ 型エミッタ領域
32に接続されるように形成され、ベース電極42はp
+ 型ベース領域31に接続されるように形成され、コレ
クタ電極43はn+ 型電極接続領域33に接続されるよ
うに形成される。なお、コレクタ電極44がn+ 型電極
接続領域34に接続されるように形成される。このよう
にして、絶縁性あるトレンチ22により分離されたNP
Nトランジスタを形成することができる。なお、この場
合、上記NPNトランジスタに限定されず、NPNトラ
ンジスタを含むバイポーラ素子、MOSトランジスタ、
CMOS、パワーMOS、BiCMOS等も形成可能で
ある。
膜16のない部分にリソグラフィ−法及び不純物拡散法
によりp+ 型ベース領域31を形成し、次に、n+ 型エ
ミッタ領域32及びn+ 型電極接続領域33、34を同
時に形成する。エミッタ電極41はn+ 型エミッタ領域
32に接続されるように形成され、ベース電極42はp
+ 型ベース領域31に接続されるように形成され、コレ
クタ電極43はn+ 型電極接続領域33に接続されるよ
うに形成される。なお、コレクタ電極44がn+ 型電極
接続領域34に接続されるように形成される。このよう
にして、絶縁性あるトレンチ22により分離されたNP
Nトランジスタを形成することができる。なお、この場
合、上記NPNトランジスタに限定されず、NPNトラ
ンジスタを含むバイポーラ素子、MOSトランジスタ、
CMOS、パワーMOS、BiCMOS等も形成可能で
ある。
【0015】以上の構成により、CVD酸化膜18と熱
酸化によるフィールド酸化膜16とのエッチング速度比
が大きいことを利用して、エッチングストッパとなる窒
化膜(上記従来例の窒化膜87に相当する。)を用いる
ことなく、トレンチ22をエッチングにより形成すると
きのマスクであるCVD酸化膜18をエッチング除去
し、トレンチ側壁を熱酸化しその後にポリシリコン層2
6のCVD、ポリシリコン層26のドライエッチング及
びポリシリコン層26の上端部分の酸化を順次行う方法
により、表面の平坦性に優れたトレンチ22を上記従来
例よりも短い工程により低コストで形成することができ
る。
酸化によるフィールド酸化膜16とのエッチング速度比
が大きいことを利用して、エッチングストッパとなる窒
化膜(上記従来例の窒化膜87に相当する。)を用いる
ことなく、トレンチ22をエッチングにより形成すると
きのマスクであるCVD酸化膜18をエッチング除去
し、トレンチ側壁を熱酸化しその後にポリシリコン層2
6のCVD、ポリシリコン層26のドライエッチング及
びポリシリコン層26の上端部分の酸化を順次行う方法
により、表面の平坦性に優れたトレンチ22を上記従来
例よりも短い工程により低コストで形成することができ
る。
【0016】図5は本願発明の第2実施例を示す。第2
実施例は請求項1及び3に対応している。図5において
は、SOI基板を用いずにシリコン基板を用いてトレン
チを形成している。即ち、シリコン基板51に上記方法
によりトレンチ52を形成し、酸化膜55をトレンチ5
2の壁に形成し、その後、ポリシリコン層56をトレン
チ52に形成している。なお、酸化膜53及びフィール
ド酸化膜54はシリコン基板51の上面を被い、酸化膜
57はポリシリコン層56の上面を被っている。このよ
うにして、上記第1実施例と同様にトレンチ52を素子
分離に利用することができる。
実施例は請求項1及び3に対応している。図5において
は、SOI基板を用いずにシリコン基板を用いてトレン
チを形成している。即ち、シリコン基板51に上記方法
によりトレンチ52を形成し、酸化膜55をトレンチ5
2の壁に形成し、その後、ポリシリコン層56をトレン
チ52に形成している。なお、酸化膜53及びフィール
ド酸化膜54はシリコン基板51の上面を被い、酸化膜
57はポリシリコン層56の上面を被っている。このよ
うにして、上記第1実施例と同様にトレンチ52を素子
分離に利用することができる。
【0017】図6は本願発明の第3実施例を示す。第3
実施例は請求項1及び3に対応している。図6において
は、SOI基板を用いずにエピタキシャル基板を用いて
いる。即ち、エピタキシャル基板60は、p型シリコン
基板61、p型シリコン基板61にn型不純物を拡散す
ることにより形成されたn+ 型層62及びn+ 型層62
上に形成されたn- 型エピタキシャル層63からなる。
上述の方法により、酸化膜64及びフィールド酸化膜6
5がn- 型エピタキシャル層63を被うように形成さ
れ、トレンチ66がエピタキシャル基板60に形成され
ている。酸化膜67がトレンチ66の壁に形成され、ポ
リシリコン層68がトレンチ66に形成されている。更
に、酸化膜69がポリシリコン層68の上端を被うよう
に形成され、p+ 型チャンネルストッパ61aがトレン
チ66の底部近傍に形成されている。このようにして、
上記第1実施例と同様にトレンチ66をエピタキシャル
基板60に形成される素子間の分離用に使用することが
できる。
実施例は請求項1及び3に対応している。図6において
は、SOI基板を用いずにエピタキシャル基板を用いて
いる。即ち、エピタキシャル基板60は、p型シリコン
基板61、p型シリコン基板61にn型不純物を拡散す
ることにより形成されたn+ 型層62及びn+ 型層62
上に形成されたn- 型エピタキシャル層63からなる。
上述の方法により、酸化膜64及びフィールド酸化膜6
5がn- 型エピタキシャル層63を被うように形成さ
れ、トレンチ66がエピタキシャル基板60に形成され
ている。酸化膜67がトレンチ66の壁に形成され、ポ
リシリコン層68がトレンチ66に形成されている。更
に、酸化膜69がポリシリコン層68の上端を被うよう
に形成され、p+ 型チャンネルストッパ61aがトレン
チ66の底部近傍に形成されている。このようにして、
上記第1実施例と同様にトレンチ66をエピタキシャル
基板60に形成される素子間の分離用に使用することが
できる。
【0018】図7及び図8は本願発明の第4実施例を示
す。第4実施例は請求項2及び4に対応している。図7
(a)に示すように、SOI基板70として基板71、
埋込酸化膜72及びシリコン層73を順次積層したもの
を形成する。次に、シリコン層73の表面に熱酸化膜7
4及びSOG膜(spin on glass 、塗布後に焼成された
シリコン酸化膜)75を順次積層形成する。次に、フォ
トリソグラフィ法及びRIE法によりSOG膜75及び
酸化膜74に開口部76を形成する。次に、図7(c)
に示すように、SOG膜75及び酸化膜74をマスクと
してRIE法により開口部76からシリコン層73にト
レンチ77を形成する。次に、図7(d)に示すよう
に、トレンチ77の側壁に露出しているシリコン層73
を熱酸化して酸化膜77aを形成する。
す。第4実施例は請求項2及び4に対応している。図7
(a)に示すように、SOI基板70として基板71、
埋込酸化膜72及びシリコン層73を順次積層したもの
を形成する。次に、シリコン層73の表面に熱酸化膜7
4及びSOG膜(spin on glass 、塗布後に焼成された
シリコン酸化膜)75を順次積層形成する。次に、フォ
トリソグラフィ法及びRIE法によりSOG膜75及び
酸化膜74に開口部76を形成する。次に、図7(c)
に示すように、SOG膜75及び酸化膜74をマスクと
してRIE法により開口部76からシリコン層73にト
レンチ77を形成する。次に、図7(d)に示すよう
に、トレンチ77の側壁に露出しているシリコン層73
を熱酸化して酸化膜77aを形成する。
【0019】次に、図8(a)に示すように、CVD法
によりリン又はボロンをドープしたポリシリコン層78
をトレンチ77を充填するように形成する。次に、図8
(b)に示すように、RIE法によりポリシリコン層7
8を酸化膜74とSOG膜75との境界までエッチバッ
クする。次に、図8(c)に示すように、ウェットエッ
チング法(エッチング液としてフッ化水素HFを使用す
る)によりSOG膜75を除去する。次に、図8(d)
に示すように、CVD法により窒化膜79をポリシリコ
ン層78及び酸化膜74を被うように形成する。
によりリン又はボロンをドープしたポリシリコン層78
をトレンチ77を充填するように形成する。次に、図8
(b)に示すように、RIE法によりポリシリコン層7
8を酸化膜74とSOG膜75との境界までエッチバッ
クする。次に、図8(c)に示すように、ウェットエッ
チング法(エッチング液としてフッ化水素HFを使用す
る)によりSOG膜75を除去する。次に、図8(d)
に示すように、CVD法により窒化膜79をポリシリコ
ン層78及び酸化膜74を被うように形成する。
【0020】以上の構成により、次のようになる。即
ち、上記各実施例ではLOCOS法によるフィールド酸
化膜形成後に、トレンチを形成する必要がある。即ち、
CVD酸化膜とその下地熱酸化膜(フィールド酸化膜)
とのウェットエッチング速度比が5程度しかないので、
CVD酸化膜(膜厚 500nm)のエッチング時間を膜厚
500nmの2倍の1000nmエッチングできる時間に設定
すると、オーバーエッチング時に下地熱酸化膜を最悪10
0 nmエッチングしてしまうため、厚いフィールド酸化
膜を下地酸化膜としないと下地酸化膜の残膜厚が大きく
ばらつくことになる。これに対して、上記第4実施例で
は、LOCOS法による膜厚の大きなフィールド酸化膜
は不要である。即ち、SOG膜と熱酸化膜とのウェット
エッチング速度比が100 と大きいため、SOG膜(膜厚
500nm)のエッチング時間を同じく1000nmの厚さの
エッチング時間としても、オーバーエッチング時に下地
熱酸化膜を最悪 5nmしかエッチングしないので、下地
熱酸化膜は、その膜厚が50nmでも、その残膜厚が大き
くばらつくことがない。したがって、第4実施例は第1
実施例よりも製造工程を容易にすることができる。更
に、図3(b)と図8(d)を比較すると判るように、
第4実施例は第1実施例より分離領域をLOCOSのバ
ーズビーク16a(図3(b)参照)分だけ小さくでき
るので、素子の集積度を向上させることができる。な
お、上記実施例において、トレンチの充填材は、トレン
チの壁を被う酸化膜及びポリシリコン層であるが、これ
に限定されず、トレンチを充填するものであればよい。
また、上記第1〜第4実施例は素子分離にトレンチを適
用した例であったが、MOSFET、IGBT等のトラ
ンジスタのゲート構造にトレンチを適用した場合等、ト
レンチを有する半導体装置全般にも本発明は適用可能で
ある。
ち、上記各実施例ではLOCOS法によるフィールド酸
化膜形成後に、トレンチを形成する必要がある。即ち、
CVD酸化膜とその下地熱酸化膜(フィールド酸化膜)
とのウェットエッチング速度比が5程度しかないので、
CVD酸化膜(膜厚 500nm)のエッチング時間を膜厚
500nmの2倍の1000nmエッチングできる時間に設定
すると、オーバーエッチング時に下地熱酸化膜を最悪10
0 nmエッチングしてしまうため、厚いフィールド酸化
膜を下地酸化膜としないと下地酸化膜の残膜厚が大きく
ばらつくことになる。これに対して、上記第4実施例で
は、LOCOS法による膜厚の大きなフィールド酸化膜
は不要である。即ち、SOG膜と熱酸化膜とのウェット
エッチング速度比が100 と大きいため、SOG膜(膜厚
500nm)のエッチング時間を同じく1000nmの厚さの
エッチング時間としても、オーバーエッチング時に下地
熱酸化膜を最悪 5nmしかエッチングしないので、下地
熱酸化膜は、その膜厚が50nmでも、その残膜厚が大き
くばらつくことがない。したがって、第4実施例は第1
実施例よりも製造工程を容易にすることができる。更
に、図3(b)と図8(d)を比較すると判るように、
第4実施例は第1実施例より分離領域をLOCOSのバ
ーズビーク16a(図3(b)参照)分だけ小さくでき
るので、素子の集積度を向上させることができる。な
お、上記実施例において、トレンチの充填材は、トレン
チの壁を被う酸化膜及びポリシリコン層であるが、これ
に限定されず、トレンチを充填するものであればよい。
また、上記第1〜第4実施例は素子分離にトレンチを適
用した例であったが、MOSFET、IGBT等のトラ
ンジスタのゲート構造にトレンチを適用した場合等、ト
レンチを有する半導体装置全般にも本発明は適用可能で
ある。
【0021】
【発明の効果】本願の第1の発明に係わる半導体装置の
製造方法によればトレンチを有する半導体装置の製造方
法において、製造工程を短くし、低コストにすることが
できるとともに、トレンチ領域の表面を確実に平坦にす
ることができる。更に、第2の発明に係わる半導体装置
の製造方法によっても、上記第1の発明と同様の効果を
得ることができる。更に、第3の発明に係わる半導体装
置の製造方法によれば、上記第1又は第2の発明の効果
とともに、トレンチを有する半導体の製造工程を容易な
ものにすることができる。更に、第4の発明に係わる半
導体装置の製造方法によれば、上記第1又は第2の発明
の効果とともに、トレンチを有する半導体装置の製造工
程を第3の発明よりも一層容易なものにすることができ
る。
製造方法によればトレンチを有する半導体装置の製造方
法において、製造工程を短くし、低コストにすることが
できるとともに、トレンチ領域の表面を確実に平坦にす
ることができる。更に、第2の発明に係わる半導体装置
の製造方法によっても、上記第1の発明と同様の効果を
得ることができる。更に、第3の発明に係わる半導体装
置の製造方法によれば、上記第1又は第2の発明の効果
とともに、トレンチを有する半導体の製造工程を容易な
ものにすることができる。更に、第4の発明に係わる半
導体装置の製造方法によれば、上記第1又は第2の発明
の効果とともに、トレンチを有する半導体装置の製造工
程を第3の発明よりも一層容易なものにすることができ
る。
【図1】本願発明の第1実施例の製造工程を示す断面図
である。
である。
【図2】前記第1実施例の製造工程を示す断面図であ
り、図1の続きである。
り、図1の続きである。
【図3】前記第1実施例の製造工程を示す断面図であ
り、図2の続きである。
り、図2の続きである。
【図4】前記第1実施例の製造工程を示す断面図であ
り、図3の続きである。
り、図3の続きである。
【図5】第2実施例の断面図である。
【図6】第3実施例の断面図である。
【図7】第4実施例の製造工程を示す断面図である。
【図8】第4実施例の製造工程を示す断面図であり、図
8の続きである。
8の続きである。
【図9】従来例の製造工程を示す断面図である。
10、70 SOI基板 16、54、65 フィールド酸化膜 18 CVD酸化膜 21、76 開口部 22、52、66、77 トレンチ 25、55、67、77a 酸化膜 26、56、68、78 ポリシリコン層 27、57、69 酸化膜 51 シリコン基板 60 エピタキシャル基板 70 SOI基板 74 酸化膜 75 SOG膜
Claims (4)
- 【請求項1】 トレンチを有する半導体装置の製造方法
において、 半導体基板の表面を被うように第1絶縁膜を形成し、該
第1絶縁膜の表面を被うように該第1絶縁膜よりもエッ
チング速度が大きな第2の膜を形成する工程と、 前記第1絶縁膜及び第2の膜に開口部を形成する工程
と、 前記第1絶縁膜及び第2の膜をマスクとしてエッチング
により前記開口部から前記半導体基板にトレンチを形成
する工程と、 前記第2の膜をエッチングにより除去する工程と、 充填材を該トレンチに充填する工程とを具備することを
特徴とする半導体装置の製造方法。 - 【請求項2】 トレンチを有する半導体装置の製造方法
において、 半導体基板の表面を被うように第1絶縁膜を形成し、該
第1絶縁膜の表面を被うように該第1絶縁膜よりもエッ
チング速度が大きな第2の膜を形成する工程と、 前記第1絶縁膜及び第2の膜に開口部を形成する工程
と、 前記第1絶縁膜及び第2の膜をマスクとしてエッチング
により前記開口部から前記半導体基板にトレンチを形成
する工程と、 充填材を該トレンチに充填する工程と、 前記第2の膜をエッチングにより除去する工程とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項3】第1絶縁膜を熱酸化膜とし、第2の膜をC
VD酸化膜としたことを特徴とする請求項1又は2記載
の半導体装置の製造方法。 - 【請求項4】第1絶縁膜を熱酸化膜とし、第2の膜をS
OG膜としたことを特徴とする請求項1又は2記載の半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16635995A JPH0917856A (ja) | 1995-06-30 | 1995-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16635995A JPH0917856A (ja) | 1995-06-30 | 1995-06-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0917856A true JPH0917856A (ja) | 1997-01-17 |
Family
ID=15829933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16635995A Pending JPH0917856A (ja) | 1995-06-30 | 1995-06-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0917856A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010135444A (ja) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | 半導体装置 |
JP2012049415A (ja) * | 2010-08-30 | 2012-03-08 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2015084442A (ja) * | 2014-12-18 | 2015-04-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1995
- 1995-06-30 JP JP16635995A patent/JPH0917856A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010135444A (ja) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | 半導体装置 |
JP2012049415A (ja) * | 2010-08-30 | 2012-03-08 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2015084442A (ja) * | 2014-12-18 | 2015-04-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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