JP2830535B2 - Ｃｍｏｓ型ｓｒａｍおよびその製造方法 - Google Patents
Ｃｍｏｓ型ｓｒａｍおよびその製造方法Info
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- JP2830535B2 JP2830535B2 JP3244856A JP24485691A JP2830535B2 JP 2830535 B2 JP2830535 B2 JP 2830535B2 JP 3244856 A JP3244856 A JP 3244856A JP 24485691 A JP24485691 A JP 24485691A JP 2830535 B2 JP2830535 B2 JP 2830535B2
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- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ型ＳＲＡＭお
よびその製造方法に関し、特にフリップフロップ型メモ
リセルの負荷トランジスタがｐチャネル型の薄膜ＭＯＳ
トランジスタによって構成されている完全ＣＭＯＳ型Ｓ
ＲＡＭおよびその製造方法に関する。
よびその製造方法に関し、特にフリップフロップ型メモ
リセルの負荷トランジスタがｐチャネル型の薄膜ＭＯＳ
トランジスタによって構成されている完全ＣＭＯＳ型Ｓ
ＲＡＭおよびその製造方法に関する。
【０００２】
【従来の技術】完全ＣＭＯＳ型ＳＲＡＭのメモリセル構
造は、「信学技報 Ｖｏｌ．９０、Ｎｏ．４８ ｐｐ．
７−１３（ＳＤＭ９０−２５）」、「特開平１−１６６
５５４号公報」、「特開平１−２０２８５８号公報」等
により公知である。その代表例を図６、図７を参照して
説明する。図６の（ａ）、（ｂ）は、ボトムゲート型の
ｐチャネルＭＯＳ型薄膜トランジスタ（以下、ｐ−ＴＦ
Ｔと記す）を負荷素子としてもつ完全ＣＭＯＳ型ＳＲＡ
Ｍの平面図であり、図７はそのＡ−Ａ線断面図である。
造は、「信学技報 Ｖｏｌ．９０、Ｎｏ．４８ ｐｐ．
７−１３（ＳＤＭ９０−２５）」、「特開平１−１６６
５５４号公報」、「特開平１−２０２８５８号公報」等
により公知である。その代表例を図６、図７を参照して
説明する。図６の（ａ）、（ｂ）は、ボトムゲート型の
ｐチャネルＭＯＳ型薄膜トランジスタ（以下、ｐ−ＴＦ
Ｔと記す）を負荷素子としてもつ完全ＣＭＯＳ型ＳＲＡ
Ｍの平面図であり、図７はそのＡ−Ａ線断面図である。
【０００３】この従来例では、半導体基板上には４層の
薄膜導体層および１層のＡｌ配線層が形成されており、
それぞれは下層から、駆動用ＭＯＳトランジスタのゲー
ト電極、駆動用ＭＯＳトランジスタのソースに接続され
ているＧＮＤ配線、ｐ−ＴＦＴのボトムゲート電極、ｐ
−ＴＦＴのソース・ドレイン・チャネルおよび電源供給
配線、ビット線を構成している。
薄膜導体層および１層のＡｌ配線層が形成されており、
それぞれは下層から、駆動用ＭＯＳトランジスタのゲー
ト電極、駆動用ＭＯＳトランジスタのソースに接続され
ているＧＮＤ配線、ｐ−ＴＦＴのボトムゲート電極、ｐ
−ＴＦＴのソース・ドレイン・チャネルおよび電源供給
配線、ビット線を構成している。
【０００４】以下、より具体的に説明する。フリップフ
ロップ回路の駆動用ＭＯＳトランジスタは、共通のソー
スを形成しているｎ+ 不純物領域１ｆ、ドレインを形成
しているｎ+ 不純物領域１ｅ、１ｄおよびゲート電極３
ｂ、３ｃにより構成されている。そして、ゲート電極３
ｂ、３ｃは、コンタクトホール２ｂ、２ｃを介して互い
に相手側トランジスタのドレインとなる不純物領域１
ｅ、１ｄに交差接続されている。
ロップ回路の駆動用ＭＯＳトランジスタは、共通のソー
スを形成しているｎ+ 不純物領域１ｆ、ドレインを形成
しているｎ+ 不純物領域１ｅ、１ｄおよびゲート電極３
ｂ、３ｃにより構成されている。そして、ゲート電極３
ｂ、３ｃは、コンタクトホール２ｂ、２ｃを介して互い
に相手側トランジスタのドレインとなる不純物領域１
ｅ、１ｄに交差接続されている。
【０００５】また、フリップフロップに接続されるｎチ
ャネル転送用ＭＯＳトランジスタはソースとなるｎ+ 不
純物領域１ｃ、１ｄ、ドレインとなるｎ+ 不純物領域１
ａ、１ｂおよびワード線を形成する共通のゲート電極３
ａにより構成されている。このうち、不純物領域１ｄは
駆動用ＭＯＳトランジスタのドレインと共通の領域であ
り、また不純物領域１ｃはコンタクトホール２ａ、２ｂ
およびゲート電極３ｂを介して駆動トランジスタのドレ
インを形成するｎ+ 不純物領域１ｅと接続されている。
そしてこれらの不純物領域１ｅ、１ｄと、これらの不純
物領域に接続されたゲート電極、不純物領域とによりメ
モリセルの記憶ノードが構成される。
ャネル転送用ＭＯＳトランジスタはソースとなるｎ+ 不
純物領域１ｃ、１ｄ、ドレインとなるｎ+ 不純物領域１
ａ、１ｂおよびワード線を形成する共通のゲート電極３
ａにより構成されている。このうち、不純物領域１ｄは
駆動用ＭＯＳトランジスタのドレインと共通の領域であ
り、また不純物領域１ｃはコンタクトホール２ａ、２ｂ
およびゲート電極３ｂを介して駆動トランジスタのドレ
インを形成するｎ+ 不純物領域１ｅと接続されている。
そしてこれらの不純物領域１ｅ、１ｄと、これらの不純
物領域に接続されたゲート電極、不純物領域とによりメ
モリセルの記憶ノードが構成される。
【０００６】上記ｎ+ 不純物領域１ａ、１ｂはコンタク
トホール１６ａ、１６ｂを介してＡｌ配線であるビット
線１７ａ、１７ｂに接続されている。さらに、駆動用Ｍ
ＯＳトランジスタの共通ソースを形成するｎ+ 不純物領
域１ｆにはコンタクトホール４を介して第２層配線によ
り形成される接地配線層５が接続されている。
トホール１６ａ、１６ｂを介してＡｌ配線であるビット
線１７ａ、１７ｂに接続されている。さらに、駆動用Ｍ
ＯＳトランジスタの共通ソースを形成するｎ+ 不純物領
域１ｆにはコンタクトホール４を介して第２層配線によ
り形成される接地配線層５が接続されている。
【０００７】また、ボトムゲート型のＴＦＴである負荷
素子は、コンタクトホール６ａ′、６ｂ′を介して駆動
用ＭＯＳトランジスタのゲート電極３ｂ、３ｃと接続さ
れたゲート電極７ａ、７ｂと、その上にゲート絶縁膜８
を介して形成された半導体薄膜９ａ、９ｂにより構成さ
れる。ここで、半導体薄膜９ａ、９ｂは、ＴＦＴのドレ
イン領域１０ａ、１０ｂ、ソース領域１２ａ、１２ｂ、
チャネル領域１４ａ、１４ｂ、オフセット領域１５ａ、
１５ｂを構成するとともに、メモリセルに給電する電源
配線層１３ａ、１３ｂを構成している。
素子は、コンタクトホール６ａ′、６ｂ′を介して駆動
用ＭＯＳトランジスタのゲート電極３ｂ、３ｃと接続さ
れたゲート電極７ａ、７ｂと、その上にゲート絶縁膜８
を介して形成された半導体薄膜９ａ、９ｂにより構成さ
れる。ここで、半導体薄膜９ａ、９ｂは、ＴＦＴのドレ
イン領域１０ａ、１０ｂ、ソース領域１２ａ、１２ｂ、
チャネル領域１４ａ、１４ｂ、オフセット領域１５ａ、
１５ｂを構成するとともに、メモリセルに給電する電源
配線層１３ａ、１３ｂを構成している。
【０００８】ＴＦＴのドレイン領域１０ａ、１０ｂは、
コンタクトホール１１ａ、１１ｂを介してゲート電極７
ａ、７ｂと接続され、このゲート電極、駆動用ＭＯＳト
ランジスタのゲート電極３ｂ、３ｃおよびｎ+ 不純物領
域１ｃ〜１ｄとともに記憶ノードを構成している。ま
た、ＴＦＴのソース領域１２ａ、１２ｂは、電源配線層
１３ａ、１３ｂと接続されている。さらに、ＴＦＴのカ
ットオフ特性の向上のため、すなわちオフ電流の低減の
ため、チャネル領域１４ａ、１４ｂとドレイン領域１０
ａ、１０ｂとの間に不純物のドープされていないオフセ
ット領域１５ａ、１５ｂが設けられている。
コンタクトホール１１ａ、１１ｂを介してゲート電極７
ａ、７ｂと接続され、このゲート電極、駆動用ＭＯＳト
ランジスタのゲート電極３ｂ、３ｃおよびｎ+ 不純物領
域１ｃ〜１ｄとともに記憶ノードを構成している。ま
た、ＴＦＴのソース領域１２ａ、１２ｂは、電源配線層
１３ａ、１３ｂと接続されている。さらに、ＴＦＴのカ
ットオフ特性の向上のため、すなわちオフ電流の低減の
ため、チャネル領域１４ａ、１４ｂとドレイン領域１０
ａ、１０ｂとの間に不純物のドープされていないオフセ
ット領域１５ａ、１５ｂが設けられている。
【０００９】
【発明が解決しようとする課題】ＣＭＯＳ型ＳＲＡＭセ
ルの安定性を高めるためには、フリップフロップの接地
電位を低インピーダンスで供給することが重要である
が、従来のセル構造では微細なセルサイズを実現しよう
とする場合、レイアウト上の制約で接地配線層５の幅を
広くとれず、接地線の低抵抗化が困難である。すなわ
ち、従来のセル構造では、接地配線層の幅がコンタクト
ホール６ａ′、６ｂ′の位置により決定され、これらの
コンタクトホールとの間にマージンをとる必要もあるこ
とからその幅を広くすることができなかった。
ルの安定性を高めるためには、フリップフロップの接地
電位を低インピーダンスで供給することが重要である
が、従来のセル構造では微細なセルサイズを実現しよう
とする場合、レイアウト上の制約で接地配線層５の幅を
広くとれず、接地線の低抵抗化が困難である。すなわ
ち、従来のセル構造では、接地配線層の幅がコンタクト
ホール６ａ′、６ｂ′の位置により決定され、これらの
コンタクトホールとの間にマージンをとる必要もあるこ
とからその幅を広くすることができなかった。
【００１０】また、負荷となるＴＦＴのオフ電流はＴＦ
Ｔのドレイン端の電界強度に強く影響を受けることが知
られている。ところが従来のセル構造ではＴＦＴのオフ
セット領域１５ａ、１５ｂの下部に駆動用ＭＯＳトラン
ジスタのゲート電極３ｂ、３ｃが配置されている。その
ため、下部のゲート電極電位によりＴＦＴのドレインに
対する電界強度に変動が生じ、オフ電流特性が不安定に
なるという構造上の問題があった。
Ｔのドレイン端の電界強度に強く影響を受けることが知
られている。ところが従来のセル構造ではＴＦＴのオフ
セット領域１５ａ、１５ｂの下部に駆動用ＭＯＳトラン
ジスタのゲート電極３ｂ、３ｃが配置されている。その
ため、下部のゲート電極電位によりＴＦＴのドレインに
対する電界強度に変動が生じ、オフ電流特性が不安定に
なるという構造上の問題があった。
【００１１】さらに、メモリセルの耐α線強度を向上さ
せるためには、記憶ノード部に十分な容量を付加する必
要があるが、従来例では、前述した接地配線層のレイア
ウト上の制約から接地配線に対する記憶ノード容量を十
分大きくとることができなかった。
せるためには、記憶ノード部に十分な容量を付加する必
要があるが、従来例では、前述した接地配線層のレイア
ウト上の制約から接地配線に対する記憶ノード容量を十
分大きくとることができなかった。
【００１２】
【課題を解決するための手段】本発明のＣＭＯＳ型ＳＲ
ＡＭは、半導体基板の主表面に形成された、フリップフ
ロップ型メモリセルの駆動トランジスタを構成する第１
導電型チャネルの駆動用ＭＯＳ型トランジスタと、前記
半導体基板上に設けられた、前記フリップフロップ型メ
モリセルの負荷トランジスタを構成する第２導電型チャ
ネルのＭＯＳ型薄膜トランジスタと、前記半導体基板の
主表面に形成され、前記駆動用ＭＯＳ型トランジスタの
ドレインにソースが接続され、ドレインが引き出し電極
を介してビット線に接続された転送用ＭＯＳ型トランジ
スタと、前記駆動用ＭＯＳ型トランジスタおよび前記転
送用ＭＯＳ型トランジスタと前記ＭＯＳ型薄膜トランジ
スタとの間に延在し、前記駆動用ＭＯＳ型トランジスタ
−前記ＭＯＳ型薄膜トランジスタ間を接続するためのコ
ンタクトホール部、および、前記転送用ＭＯＳトランジ
スタのドレインと前記引き出し電極とを接続するための
コンタクトホール部に開孔が形成された、固定電位電源
に接続された導電性薄膜と、を具備するものである。そ
して、前記ＭＯＳ型トランジスタと前記ＭＯＳ型薄膜ト
ランジスタとを接続するためのコンタクトホールは、前
記導電性薄膜に形成された前記開孔と自己整合されて形
成されている。
ＡＭは、半導体基板の主表面に形成された、フリップフ
ロップ型メモリセルの駆動トランジスタを構成する第１
導電型チャネルの駆動用ＭＯＳ型トランジスタと、前記
半導体基板上に設けられた、前記フリップフロップ型メ
モリセルの負荷トランジスタを構成する第２導電型チャ
ネルのＭＯＳ型薄膜トランジスタと、前記半導体基板の
主表面に形成され、前記駆動用ＭＯＳ型トランジスタの
ドレインにソースが接続され、ドレインが引き出し電極
を介してビット線に接続された転送用ＭＯＳ型トランジ
スタと、前記駆動用ＭＯＳ型トランジスタおよび前記転
送用ＭＯＳ型トランジスタと前記ＭＯＳ型薄膜トランジ
スタとの間に延在し、前記駆動用ＭＯＳ型トランジスタ
−前記ＭＯＳ型薄膜トランジスタ間を接続するためのコ
ンタクトホール部、および、前記転送用ＭＯＳトランジ
スタのドレインと前記引き出し電極とを接続するための
コンタクトホール部に開孔が形成された、固定電位電源
に接続された導電性薄膜と、を具備するものである。そ
して、前記ＭＯＳ型トランジスタと前記ＭＯＳ型薄膜ト
ランジスタとを接続するためのコンタクトホールは、前
記導電性薄膜に形成された前記開孔と自己整合されて形
成されている。
【００１３】そして、その製造方法は、半導体基板の主
表面にフリップフロップ型メモリセルの駆動トランジス
タを構成する第１導電型チャネルの駆動用ＭＯＳ型トラ
ンジスタおよび該ＭＯＳ型トランジスタのドレインにソ
ースが接続された転送用ＭＯＳ型トランジスタを形成す
る工程と、前記駆動用ＭＯＳ型トランジスタおよび前記
転送用ＭＯＳ型トランジスタ上に第１の絶縁膜、導電性
薄膜および第２の絶縁膜を形成する工程と、前記第２の
絶縁膜、前記導電性薄膜および前記第１の絶縁膜に選択
的にエッチングを施して、前記フリップフロップ型メモ
リセルの記憶ノードの表面と、前記転送用ＭＯＳ型トラ
ンジスタのドレインの表面をそれぞれ露出させる第１お
よび第２の開孔を形成する工程と、前記第１および第２
の開孔の内壁に絶縁物のサイドウォールを形成して、前
記記憶ノード上および前記転送用ＭＯＳ型トランジスタ
のドレイン上にそれぞれ第１および第２のコンタクトホ
ールを形成する工程と、前記第１のコンタクトホールを
介して前記記憶ノードに接続された、前記フリップフロ
ップ型メモリセルの負荷トランジスタを構成する第２導
電型チャネルのＭＯＳ型薄膜トランジスタ、および前記
第２のコンタクトホールを介して前記転送用ＭＯＳ型ト
ランジスタのドレインと接続された引き出し電極を形成
する工程と、前記引き出し電極に接続されたビット線を
形成する工程と、を備えている。
表面にフリップフロップ型メモリセルの駆動トランジス
タを構成する第１導電型チャネルの駆動用ＭＯＳ型トラ
ンジスタおよび該ＭＯＳ型トランジスタのドレインにソ
ースが接続された転送用ＭＯＳ型トランジスタを形成す
る工程と、前記駆動用ＭＯＳ型トランジスタおよび前記
転送用ＭＯＳ型トランジスタ上に第１の絶縁膜、導電性
薄膜および第２の絶縁膜を形成する工程と、前記第２の
絶縁膜、前記導電性薄膜および前記第１の絶縁膜に選択
的にエッチングを施して、前記フリップフロップ型メモ
リセルの記憶ノードの表面と、前記転送用ＭＯＳ型トラ
ンジスタのドレインの表面をそれぞれ露出させる第１お
よび第２の開孔を形成する工程と、前記第１および第２
の開孔の内壁に絶縁物のサイドウォールを形成して、前
記記憶ノード上および前記転送用ＭＯＳ型トランジスタ
のドレイン上にそれぞれ第１および第２のコンタクトホ
ールを形成する工程と、前記第１のコンタクトホールを
介して前記記憶ノードに接続された、前記フリップフロ
ップ型メモリセルの負荷トランジスタを構成する第２導
電型チャネルのＭＯＳ型薄膜トランジスタ、および前記
第２のコンタクトホールを介して前記転送用ＭＯＳ型ト
ランジスタのドレインと接続された引き出し電極を形成
する工程と、前記引き出し電極に接続されたビット線を
形成する工程と、を備えている。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。［参考例］ 図１の（ａ）、（ｂ）は、本発明の前提となった参考例
を示す平面図であって、図１の（ａ）には、拡散層領
域、ＭＯＳトランジスタ、接地配線層、ビット線および
ビット線コンタクトホールが、また、図１の（ｂ）には
ｐ−ＴＦＴおよび電源配線層が示されている。また、図
２は、図１のＡ−Ａ線断面図である。
て説明する。［参考例］ 図１の（ａ）、（ｂ）は、本発明の前提となった参考例
を示す平面図であって、図１の（ａ）には、拡散層領
域、ＭＯＳトランジスタ、接地配線層、ビット線および
ビット線コンタクトホールが、また、図１の（ｂ）には
ｐ−ＴＦＴおよび電源配線層が示されている。また、図
２は、図１のＡ−Ａ線断面図である。
【００１５】図２に示されるように、ｎチャネル駆動用
ＭＯＳトランジスタおよびｎチャネル転送用ＭＯＳトラ
ンジスタは、ｎ型シリコン基板内に形成されたｐウェル
１８上に形成されており、転送用ＭＯＳトランジスタ
は、ドレインとなるｎ+ 不純物領域１ａ、１ｂ、ソース
となるｎ+ 不純物領域１ｃ、１ｄ、共通のゲート電極３
ａにより構成され、また駆動用ＭＯＳトランジスタは、
ドレインとなるｎ+ 不純物領域１ｅ、１ｄ（領域１ｄは
転送用ＭＯＳトランジスタのソースを兼ねる）、共通の
ソースとなるｎ+ 不純物領域１ｆおよびゲート電極３
ｂ、３ｃにより構成されている。
ＭＯＳトランジスタおよびｎチャネル転送用ＭＯＳトラ
ンジスタは、ｎ型シリコン基板内に形成されたｐウェル
１８上に形成されており、転送用ＭＯＳトランジスタ
は、ドレインとなるｎ+ 不純物領域１ａ、１ｂ、ソース
となるｎ+ 不純物領域１ｃ、１ｄ、共通のゲート電極３
ａにより構成され、また駆動用ＭＯＳトランジスタは、
ドレインとなるｎ+ 不純物領域１ｅ、１ｄ（領域１ｄは
転送用ＭＯＳトランジスタのソースを兼ねる）、共通の
ソースとなるｎ+ 不純物領域１ｆおよびゲート電極３
ｂ、３ｃにより構成されている。
【００１６】ゲート電極３ｂ、３ｃはコンタクトホール
２ｂ、２ｃを介して、それぞれ相手側トランジスタのド
レインであるｎ+ 不純物領域１ｅ、１ｄに交差接続され
ている。またｎ+ 不純物領域１ｃは、コンタクトホール
２ａ、ゲート電極３ｂおよびコンタクトホール２ｂを介
してｎ+ 不純物領域１ｅに接続されている。
２ｂ、２ｃを介して、それぞれ相手側トランジスタのド
レインであるｎ+ 不純物領域１ｅ、１ｄに交差接続され
ている。またｎ+ 不純物領域１ｃは、コンタクトホール
２ａ、ゲート電極３ｂおよびコンタクトホール２ｂを介
してｎ+ 不純物領域１ｅに接続されている。
【００１７】転送用ＭＯＳトランジスタのドレイン（１
ａ、１ｂ）は、コンタクトホール１６ａ、１６ｂを介し
て、Ａｌ配線層であるビット線１７ａ、１７ｂと接続さ
れている。
ａ、１ｂ）は、コンタクトホール１６ａ、１６ｂを介し
て、Ａｌ配線層であるビット線１７ａ、１７ｂと接続さ
れている。
【００１８】駆動用ＭＯＳトランジスタの共通のソース
（１ｆ）は、コンタクトホール４を介し、第２層目の導
電膜よりなる接地配線層５に接続されている。この接地
配線層は、コンタクトホール１６ａ、１６ｂ形成部およ
び記憶ノード（１ｅ、１ｄ）と、ｐ−ＴＦＴのゲート電
極とを接続するためのコンタクトホール部６ａ、６ｂを
除き、メモリセル部全面を覆う構造となっている。
（１ｆ）は、コンタクトホール４を介し、第２層目の導
電膜よりなる接地配線層５に接続されている。この接地
配線層は、コンタクトホール１６ａ、１６ｂ形成部およ
び記憶ノード（１ｅ、１ｄ）と、ｐ−ＴＦＴのゲート電
極とを接続するためのコンタクトホール部６ａ、６ｂを
除き、メモリセル部全面を覆う構造となっている。
【００１９】ｐ−ＴＦＴはボトムゲート構造であって、
そのゲート電極７ａ、７ｂは、接地配線層５に開孔され
たコンタクトホール部６ａ、６ｂに対し自己整合的に形
成されたコンタクトホールを介して、駆動用ＭＯＳトラ
ンジスタのゲート電極３ｂ、３ｃに接続されている。
そのゲート電極７ａ、７ｂは、接地配線層５に開孔され
たコンタクトホール部６ａ、６ｂに対し自己整合的に形
成されたコンタクトホールを介して、駆動用ＭＯＳトラ
ンジスタのゲート電極３ｂ、３ｃに接続されている。
【００２０】ｐ−ＴＦＴのゲート電極７ａ、７ｂ上には
ゲート絶縁膜８を介してＴＦＴのドレイン領域１０ａ、
１０ｂ、ソース領域１２ａ、１２ｂ、チャネル領域１４
ａ、１４ｂ等を構成する、アモルファスシリコンからな
る半導体薄膜９ａ、９ｂが形成されている。また、ソー
ス領域１２ａ、１２ｂと接続される電源配線層１３ａ、
１３ｂおよびドレイン領域１０ａ、１０ｂとチャネル領
域１４ａ、１４ｂとの間に形成された、ＴＦＴのカット
オフ特性を向上させるためのオフセット領域１５ａ、１
５ｂも半導体薄膜９ａ、９ｂにより形成されている。
ゲート絶縁膜８を介してＴＦＴのドレイン領域１０ａ、
１０ｂ、ソース領域１２ａ、１２ｂ、チャネル領域１４
ａ、１４ｂ等を構成する、アモルファスシリコンからな
る半導体薄膜９ａ、９ｂが形成されている。また、ソー
ス領域１２ａ、１２ｂと接続される電源配線層１３ａ、
１３ｂおよびドレイン領域１０ａ、１０ｂとチャネル領
域１４ａ、１４ｂとの間に形成された、ＴＦＴのカット
オフ特性を向上させるためのオフセット領域１５ａ、１
５ｂも半導体薄膜９ａ、９ｂにより形成されている。
【００２１】ＴＦＴのドレイン領域１０ａ、１０ｂは、
それぞれコンタクトホール１１ａ、１１ｂを介して相手
側トランジスタのゲート電極７ａ、７ｂに交差接続され
ている。
それぞれコンタクトホール１１ａ、１１ｂを介して相手
側トランジスタのゲート電極７ａ、７ｂに交差接続され
ている。
【００２２】前述したように、接地配線層５は、所定の
部分を除きメモリセル部をほぼ全域に渡り覆う構造とな
っているので、低い接地インピーダンスを与えるととも
に、駆動用ＭＯＳトランジスタのゲート電極およびＴＦ
Ｔのゲート電極との間に、従って、メモリセルの記憶ノ
ードとの間に大きな静電容量を持つ。また、接地配線層
５はＴＦＴのオフセット領域の直下に延在しこれをシー
ルドする構成となっているので、下層の駆動用ＭＯＳト
ランジスタのゲート電極の電位変化によりＴＦＴのオフ
電流が影響を受けることはなくなる。
部分を除きメモリセル部をほぼ全域に渡り覆う構造とな
っているので、低い接地インピーダンスを与えるととも
に、駆動用ＭＯＳトランジスタのゲート電極およびＴＦ
Ｔのゲート電極との間に、従って、メモリセルの記憶ノ
ードとの間に大きな静電容量を持つ。また、接地配線層
５はＴＦＴのオフセット領域の直下に延在しこれをシー
ルドする構成となっているので、下層の駆動用ＭＯＳト
ランジスタのゲート電極の電位変化によりＴＦＴのオフ
電流が影響を受けることはなくなる。
【００２３】次に、本参考例の工程断面図である図３を
参照して、本参考例の製造方法について説明する。ま
ず、ｎ型シリコン基板の主表面にｐウェル１８を形成
し、その表面にＬＯＣＯＳ法により、素子分離領域１９
を形成する。次に、ゲート絶縁膜２０を介し、ポリサイ
ド構造の駆動用ＭＯＳトランジスタおよび転送用ＭＯＳ
トランジスタのゲート電極３ａ、３ｃを形成する。この
際に、２個の駆動用ＭＯＳトランジスタのゲート電極と
ドレイン領域を交差接続するため、ポリサイド電極材料
を被着する前にゲート絶縁膜２０の所定の場所にコンタ
クトホール２ｃを形成しておく、そして、ゲート電極形
成時にポリサイドからコンタクトホール２ｃを介してリ
ンを拡散せしめ、ｎ型拡散領域２１を形成する。
参照して、本参考例の製造方法について説明する。ま
ず、ｎ型シリコン基板の主表面にｐウェル１８を形成
し、その表面にＬＯＣＯＳ法により、素子分離領域１９
を形成する。次に、ゲート絶縁膜２０を介し、ポリサイ
ド構造の駆動用ＭＯＳトランジスタおよび転送用ＭＯＳ
トランジスタのゲート電極３ａ、３ｃを形成する。この
際に、２個の駆動用ＭＯＳトランジスタのゲート電極と
ドレイン領域を交差接続するため、ポリサイド電極材料
を被着する前にゲート絶縁膜２０の所定の場所にコンタ
クトホール２ｃを形成しておく、そして、ゲート電極形
成時にポリサイドからコンタクトホール２ｃを介してリ
ンを拡散せしめ、ｎ型拡散領域２１を形成する。
【００２４】次に、公知のイオン注入工程、サイドウォ
ール２２の形成工程等を経てＬＤＤ構造のｎ+ 不純物領
域１ｂ、１ｄ、１ｆを形成する。続いて、全面にＬＰＣ
ＶＤ法でシリコン酸化膜よりなる層間絶縁膜２３を被着
し、フォトリソグラフィ技術を用いて駆動用ＭＯＳトラ
ンジスタのソースの表面を露出させるコンタクトホール
４（図示せず）を形成する。次に、ＷＳｉｘよりなる第
２層導電膜を被着し、フォトレジスト２４をマスクとし
たエッチングによりセル部のビット線コンタクト形成部
を除去して接地配線層５を形成する［図３の（ａ）］。
この際、メモリ装置周辺回路部の配線層も同時に形成す
る。
ール２２の形成工程等を経てＬＤＤ構造のｎ+ 不純物領
域１ｂ、１ｄ、１ｆを形成する。続いて、全面にＬＰＣ
ＶＤ法でシリコン酸化膜よりなる層間絶縁膜２３を被着
し、フォトリソグラフィ技術を用いて駆動用ＭＯＳトラ
ンジスタのソースの表面を露出させるコンタクトホール
４（図示せず）を形成する。次に、ＷＳｉｘよりなる第
２層導電膜を被着し、フォトレジスト２４をマスクとし
たエッチングによりセル部のビット線コンタクト形成部
を除去して接地配線層５を形成する［図３の（ａ）］。
この際、メモリ装置周辺回路部の配線層も同時に形成す
る。
【００２５】全面にＬＰＣＶＤ法によりシリコン酸化膜
を被着して層間絶縁膜２５を形成し、ＴＦＴのボトムゲ
ートをメモリセル記憶ノードに接続するためのコンタク
トホール形成個所を規定するフォトレジスト２６を設
け、層間絶縁膜２５、接地配線層５、層間絶縁膜２３の
３層を異方性エッチングにより除去し、コンタクトホー
ル部６ｂを形成する［図３の（ｂ）］。
を被着して層間絶縁膜２５を形成し、ＴＦＴのボトムゲ
ートをメモリセル記憶ノードに接続するためのコンタク
トホール形成個所を規定するフォトレジスト２６を設
け、層間絶縁膜２５、接地配線層５、層間絶縁膜２３の
３層を異方性エッチングにより除去し、コンタクトホー
ル部６ｂを形成する［図３の（ｂ）］。
【００２６】次に、全面に再びＬＰＣＶＤ法でシリコン
酸化膜を被着し、異方性エッチングによりエッチバック
を行い、前述のコンタクトホール部６ｂの側壁にシリコ
ン酸化膜のサイドウォール２７を残存せしめて、接地配
線層５のパターンに自己整合したコンタクトホールを形
成する［図３の（ｃ）］。
酸化膜を被着し、異方性エッチングによりエッチバック
を行い、前述のコンタクトホール部６ｂの側壁にシリコ
ン酸化膜のサイドウォール２７を残存せしめて、接地配
線層５のパターンに自己整合したコンタクトホールを形
成する［図３の（ｃ）］。
【００２７】その後、ポリシリコン層を被着し、ｎ型不
純物をドープした後、所定のパターンにエッチングして
負荷ＴＦＴのゲート電極７ａ、７ｂを形成する。続い
て、ＬＰＣＶＤ法によりシリコン酸化膜よりなるＴＦＴ
のゲート絶縁膜８を被着し、ｐ−ＴＦＴのゲート電極と
ドレイン領域の交差接続のためのコンタクトホール１１
ｂを形成した後、モノシランを用いた５２０℃のＬＰＣ
ＶＤにより膜厚１００〜８００Åのアモルファスシリコ
ン層を被着する。
純物をドープした後、所定のパターンにエッチングして
負荷ＴＦＴのゲート電極７ａ、７ｂを形成する。続い
て、ＬＰＣＶＤ法によりシリコン酸化膜よりなるＴＦＴ
のゲート絶縁膜８を被着し、ｐ−ＴＦＴのゲート電極と
ドレイン領域の交差接続のためのコンタクトホール１１
ｂを形成した後、モノシランを用いた５２０℃のＬＰＣ
ＶＤにより膜厚１００〜８００Åのアモルファスシリコ
ン層を被着する。
【００２８】その後、約６００℃で８〜９６時間の低温
長時間アニールを行い、アモルファスシリコン層の結晶
化を進め、さらに、ＴＦＴのスレッショルド電圧（Ｖ
T ）を制御するため、リン（Ｐ）をドーズ量１×１０12
〜２×１０13cm-2程度イオン注入する。その後公知のフ
ォトエッチング法によりＴＦＴのソース・チャネル・ド
レイン領域および電源配線層のパターンにこの半導体薄
膜を加工する。
長時間アニールを行い、アモルファスシリコン層の結晶
化を進め、さらに、ＴＦＴのスレッショルド電圧（Ｖ
T ）を制御するため、リン（Ｐ）をドーズ量１×１０12
〜２×１０13cm-2程度イオン注入する。その後公知のフ
ォトエッチング法によりＴＦＴのソース・チャネル・ド
レイン領域および電源配線層のパターンにこの半導体薄
膜を加工する。
【００２９】次に、ｐ−ＴＦＴのソース・ドレイン領域
および電源配線部に選択的にｐ型不純物をドープするた
めにフォトレジスト２８を設け、ＢＦ2 +を、加速エネル
ギー：３０ｋｅＶ、ドーズ量：１×１０14〜５×１０15
cm-2程度でイオン注入する。この際、ＴＦＴのチャネル
領域１４ｂとドレイン領域１０ｂの間にｐ型不純物のド
ープされないオフセット領域１５ｂを０．３〜０．６μ
ｍの長さに設け、ＴＦＴのオフ特性の改善を図る［図３
の（ｄ）］。
および電源配線部に選択的にｐ型不純物をドープするた
めにフォトレジスト２８を設け、ＢＦ2 +を、加速エネル
ギー：３０ｋｅＶ、ドーズ量：１×１０14〜５×１０15
cm-2程度でイオン注入する。この際、ＴＦＴのチャネル
領域１４ｂとドレイン領域１０ｂの間にｐ型不純物のド
ープされないオフセット領域１５ｂを０．３〜０．６μ
ｍの長さに設け、ＴＦＴのオフ特性の改善を図る［図３
の（ｄ）］。
【００３０】次に、全面にＬＰＣＶＤ法でシリコン酸化
膜およびＢＰＳＧ膜を被着し熱処理によりリフローさせ
て表面の平坦化を図る。ビット線引き出しのためビット
線コンタクトホール１６ｂを形成し、Ａｌよりなるビッ
ト線１７ｂを形成すると、図２に示す装置が得られる。
膜およびＢＰＳＧ膜を被着し熱処理によりリフローさせ
て表面の平坦化を図る。ビット線引き出しのためビット
線コンタクトホール１６ｂを形成し、Ａｌよりなるビッ
ト線１７ｂを形成すると、図２に示す装置が得られる。
【００３１】［一実施例］ 図４の（ａ）、（ｂ）は、本発明の一実施例を示す平面
図であり、図５はそのＡ−Ａ線断面図である。この実施
例の先の参考例と相違する点は、接地配線層５を転送用
ＭＯＳトランジスタ上にも延在させ、転送用ＭＯＳトラ
ンジスタのドレインとビット線１７ａ、１７ｂとの接続
を引き出し電極３０ａ、３０ｂを介して行なっている点
である。
図であり、図５はそのＡ−Ａ線断面図である。この実施
例の先の参考例と相違する点は、接地配線層５を転送用
ＭＯＳトランジスタ上にも延在させ、転送用ＭＯＳトラ
ンジスタのドレインとビット線１７ａ、１７ｂとの接続
を引き出し電極３０ａ、３０ｂを介して行なっている点
である。
【００３２】引き出し電極３０ａ、３０ｂは、接地配線
層５および接地配線層を挟む層間絶縁膜２３、２５に開
孔されたコンタクトホール部２９ａ、２９ｂの内壁にサ
イドウォールを設けることによって形成されたコンタク
トホール介して、即ち、接地配線層５に形成された開孔
に自己整合されたコンタクトホールを介してｎ+ 不純物
領域１ａ、１ｂと接続される。このコンタクトホール部
２９ａ、２９ｂおよびそこに形成されるコンタクトホー
ルは、ｐ−ＴＦＴのゲート電極７ａ、７ｂを下層の記憶
ノードと接続するためのコンタクトホール部６ａ、６ｂ
およびそこに形成されるコンタクトホールと同時に形成
される。したがって、引き出し電極３０ａ、３０ｂは、
ゲート電極７ａ、７ｂと同一の半導体薄膜を用いて同時
に形成される。この引き出し電極３０ａ、３０ｂにはコ
ンタクトホール１６ａ′、１６ｂ′を介してＡｌよりな
るビット線１７ａ、１７ｂが接続される。
層５および接地配線層を挟む層間絶縁膜２３、２５に開
孔されたコンタクトホール部２９ａ、２９ｂの内壁にサ
イドウォールを設けることによって形成されたコンタク
トホール介して、即ち、接地配線層５に形成された開孔
に自己整合されたコンタクトホールを介してｎ+ 不純物
領域１ａ、１ｂと接続される。このコンタクトホール部
２９ａ、２９ｂおよびそこに形成されるコンタクトホー
ルは、ｐ−ＴＦＴのゲート電極７ａ、７ｂを下層の記憶
ノードと接続するためのコンタクトホール部６ａ、６ｂ
およびそこに形成されるコンタクトホールと同時に形成
される。したがって、引き出し電極３０ａ、３０ｂは、
ゲート電極７ａ、７ｂと同一の半導体薄膜を用いて同時
に形成される。この引き出し電極３０ａ、３０ｂにはコ
ンタクトホール１６ａ′、１６ｂ′を介してＡｌよりな
るビット線１７ａ、１７ｂが接続される。
【００３３】この構造により、メモリセル領域内で接地
配線に切れ目がなくなり、接地配線の一層の低インピー
ダンス化が実現でき、より安定なメモリ動作が達成でき
る。さらに、引き出し電極を用いたことにより、ビット
線コンタクト部での段差が緩和されるので、コンタクト
部におけるＡｌ配線のカバレッジは大幅に改善される。
配線に切れ目がなくなり、接地配線の一層の低インピー
ダンス化が実現でき、より安定なメモリ動作が達成でき
る。さらに、引き出し電極を用いたことにより、ビット
線コンタクト部での段差が緩和されるので、コンタクト
部におけるＡｌ配線のカバレッジは大幅に改善される。
【００３４】以上の実施例では、負荷としてｐチャネル
ボトムゲート型のＴＦＴを用いるものについて説明した
が、本発明はこれに限定されるものではなく、トップゲ
ート型ＴＦＴあるいはＴＦＴのチャネル領域の上下にゲ
ート電極を設けたデュアルゲート型ＴＦＴを用いるもの
であってもよい。
ボトムゲート型のＴＦＴを用いるものについて説明した
が、本発明はこれに限定されるものではなく、トップゲ
ート型ＴＦＴあるいはＴＦＴのチャネル領域の上下にゲ
ート電極を設けたデュアルゲート型ＴＦＴを用いるもの
であってもよい。
【００３５】また、実施例では、オフセット領域をもつ
ＴＦＴに関して説明したが、これに代えてオフセットを
有しない構造のＴＦＴを用いてもよい。さらにオフセッ
ト部に低濃度でｐ型不純物がドープされたＬＤＤ構造の
ＴＦＴを用いるものであってもよい。
ＴＦＴに関して説明したが、これに代えてオフセットを
有しない構造のＴＦＴを用いてもよい。さらにオフセッ
ト部に低濃度でｐ型不純物がドープされたＬＤＤ構造の
ＴＦＴを用いるものであってもよい。
【００３６】
【発明の効果】以上説明したように、本発明は、負荷Ｔ
ＦＴのゲート電極を記憶ノードに接続するためのコンタ
クトホールを、接地配線層に形成された開孔に自己整合
させて形成し、接地配線層をメモリセル内のほぼ全域に
切れ目なく設けたものであるので、本発明によれば、メ
モリセルへ接地電位を低インピーダンスで供給すること
ができるようになり、メモリセルの動作安定化が実現で
きる。この効果は、メモリセルの縮小化が進行した際お
よびメモリセルを低電圧で動作させる場合に特に大き
い。
ＦＴのゲート電極を記憶ノードに接続するためのコンタ
クトホールを、接地配線層に形成された開孔に自己整合
させて形成し、接地配線層をメモリセル内のほぼ全域に
切れ目なく設けたものであるので、本発明によれば、メ
モリセルへ接地電位を低インピーダンスで供給すること
ができるようになり、メモリセルの動作安定化が実現で
きる。この効果は、メモリセルの縮小化が進行した際お
よびメモリセルを低電圧で動作させる場合に特に大き
い。
【００３７】また、基板に形成したＭＯＳトランジスタ
のゲート電極と負荷ＴＦＴのゲート電極の間に接地配線
層を介在させることにより、これらゲート電極の対接地
容量を増大させることができ、メモリセルの記憶ノード
の容量値を増加させアルファ粒子によるソフトエラーに
対する耐力を向上させることができる。
のゲート電極と負荷ＴＦＴのゲート電極の間に接地配線
層を介在させることにより、これらゲート電極の対接地
容量を増大させることができ、メモリセルの記憶ノード
の容量値を増加させアルファ粒子によるソフトエラーに
対する耐力を向上させることができる。
【００３８】さらに、負荷ＴＦＴと駆動用ＭＯＳトラン
ジスタとの間に接地配線層を介在せしめたことにより、
下層のＭＯＳトランジスタの電極の電位変動によるＴＦ
Ｔのオフ電流への影響が抑制され、ＴＦＴ負荷型ＳＲＡ
Ｍの動作を安定化させることができる。
ジスタとの間に接地配線層を介在せしめたことにより、
下層のＭＯＳトランジスタの電極の電位変動によるＴＦ
Ｔのオフ電流への影響が抑制され、ＴＦＴ負荷型ＳＲＡ
Ｍの動作を安定化させることができる。
【図１】 本発明の前提となった参考例の平面図。
【図２】 図１のＡ−Ａ線断面図。
【図３】 本発明の参考例の製造工程を示す工程断面
図。
図。
【図４】 本発明の一実施例を示す平面図。
【図５】 図４のＡ−Ａ線断面図。
【図６】 従来例の平面図。
【図７】 図６のＡ−Ａ線断面図。
１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ…ｎ+ 不純物領域 ２ａ、２ｂ、２ｃ…コンタクトホール ３ａ、３ｂ、３ｃ…ｎチャネルＭＯＳトランジスタのゲ
ート電極 ４…コンタクトホール ５…接地配線層 ６ａ、６ｂ…コンタクトホール部 ６ａ′、６ｂ′…コンタクトホール ７ａ、７ｂ…ＴＦＴのゲート電極 ８…ＴＦＴのゲート絶縁膜 ９ａ、９ｂ…半導体薄膜 １０ａ、１０ｂ…ＴＦＴのドレイン領域 １１ａ、１１ｂ…コンタクトホール １２ａ、１２ｂ…ＴＦＴのソース領域 １３ａ、１３ｂ…電源配線層 １４ａ、１４ｂ…ＴＦＴのチャネル領域 １５ａ、１５ｂ…ＴＦＴのオフセット領域 １６ａ、１６ｂ、１６ａ′、１６ｂ′…ビット線コンタ
クトホール １７ａ、１７ｂ……ビット線 １８…ｐウェル １９…素子分離領域 ２０…ｎ型ＭＯＳトランジスタのゲート絶縁膜 ２１…ｎ型拡散領域 ２２…サイドウォール ２３、２５…層間絶縁膜 ２４、２６、２８…フォトレジスト ２７…サイドウォール ２９ａ、２９ｂ…コンタクトホール部 ３０ａ、３０ｂ…引き出し電極
ート電極 ４…コンタクトホール ５…接地配線層 ６ａ、６ｂ…コンタクトホール部 ６ａ′、６ｂ′…コンタクトホール ７ａ、７ｂ…ＴＦＴのゲート電極 ８…ＴＦＴのゲート絶縁膜 ９ａ、９ｂ…半導体薄膜 １０ａ、１０ｂ…ＴＦＴのドレイン領域 １１ａ、１１ｂ…コンタクトホール １２ａ、１２ｂ…ＴＦＴのソース領域 １３ａ、１３ｂ…電源配線層 １４ａ、１４ｂ…ＴＦＴのチャネル領域 １５ａ、１５ｂ…ＴＦＴのオフセット領域 １６ａ、１６ｂ、１６ａ′、１６ｂ′…ビット線コンタ
クトホール １７ａ、１７ｂ……ビット線 １８…ｐウェル １９…素子分離領域 ２０…ｎ型ＭＯＳトランジスタのゲート絶縁膜 ２１…ｎ型拡散領域 ２２…サイドウォール ２３、２５…層間絶縁膜 ２４、２６、２８…フォトレジスト ２７…サイドウォール ２９ａ、２９ｂ…コンタクトホール部 ３０ａ、３０ｂ…引き出し電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (3)
- 【請求項１】 半導体基板の主表面に形成された、フリ
ップフロップ型メモリセルの駆動トランジスタを構成す
る第１導電型チャネルの駆動用ＭＯＳ型トランジスタ
と、 前記半導体基板上に設けられた、前記フリップフロップ
型メモリセルの負荷トランジスタを構成する第２導電型
チャネルのＭＯＳ型薄膜トランジスタと、前記半導体基板の主表面に形成され、前記駆動用ＭＯＳ
型トランジスタのドレインにソースが接続され、ドレイ
ンが引き出し電極を介してビット線に接続された転送用
ＭＯＳ型トランジスタと、 前記駆動用ＭＯＳ型トランジスタおよび前記転送用ＭＯ
Ｓ型トランジスタと前記ＭＯＳ型薄膜トランジスタとの
間に延在し、前記駆動用ＭＯＳ型トランジスタ−前記Ｍ
ＯＳ型薄膜トランジスタ間を接続するためのコンタクト
ホール部、および、前記転送用ＭＯＳトランジスタのド
レインと前記引き出し電極とを接続するためのコンタク
トホール部に開孔が形成された、固定電位電源に接続さ
れた導電性薄膜と、 を具備するＣＭＯＳ型ＳＲＡＭ。 - 【請求項２】 前記ＭＯＳ型トランジスタと前記ＭＯＳ
型薄膜トランジスタとを接続するためのコンタクトホー
ルは、前記導電性薄膜に形成された前記開孔と自己整合
されて形成されている請求項１記載のＣＭＯＳ型ＳＲＡ
Ｍ。 - 【請求項３】 半導体基板の主表面にフリップフロップ
型メモリセルの駆動トランジスタを構成する第１導電型
チャネルの駆動用ＭＯＳ型トランジスタおよび該ＭＯＳ
型トランジスタのドレインにソースが接続された転送用
ＭＯＳ型トランジスタを形成する工程と、 前記駆動用ＭＯＳ型トランジスタおよび前記転送用ＭＯ
Ｓ型トランジスタ上に第１の絶縁膜、導電性薄膜および
第２の絶縁膜を形成する工程と、 前記第２の絶縁膜、前記導電性薄膜および前記第１の絶
縁膜に選択的にエッチングを施して、前記フリップフロ
ップ型メモリセルの記憶ノードの表面と、前記転送用Ｍ
ＯＳ型トランジスタのドレインの表面をそれぞれ露出さ
せる第１および第２の開孔を形成する工程と、 前記第１および第２の開孔の内壁に絶縁物のサイドウォ
ールを形成して、前記記憶ノード上および前記転送用Ｍ
ＯＳ型トランジスタのドレイン上にそれぞれ第１および
第２のコンタクトホールを形成する工程と、 前記第１のコンタクトホールを介して前記記憶ノードに
接続された、前記フリップフロップ型メモリセルの負荷
トランジスタを構成する第２導電型チャネルのＭＯＳ型
薄膜トランジスタ、および前記第２のコンタクトホール
を介して前記転送用ＭＯＳ型トランジスタのドレインと
接続された引き出し電極を形成する工程と、 前記引き出し電極に接続されたビット線を形成する工程
と、 を具備するＣＭＯＳ型ＳＲＡＭの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244856A JP2830535B2 (ja) | 1991-08-30 | 1991-08-30 | Ｃｍｏｓ型ｓｒａｍおよびその製造方法 |
| US07/936,336 US5352916A (en) | 1991-08-30 | 1992-08-28 | Fully CMOS-type SRAM device with grounding wire having contact holes |
| KR92015654A KR970007850B1 (en) | 1991-08-30 | 1992-08-29 | Fully cmos-type sram device and method for fabricating the same |
| US08/260,904 US5460995A (en) | 1991-08-30 | 1994-06-15 | Fully CMOS-type SRAM device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244856A JP2830535B2 (ja) | 1991-08-30 | 1991-08-30 | Ｃｍｏｓ型ｓｒａｍおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563160A JPH0563160A (ja) | 1993-03-12 |
| JP2830535B2 true JP2830535B2 (ja) | 1998-12-02 |
Family
ID=17125007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244856A Expired - Lifetime JP2830535B2 (ja) | 1991-08-30 | 1991-08-30 | Ｃｍｏｓ型ｓｒａｍおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5352916A (ja) |
| JP (1) | JP2830535B2 (ja) |
| KR (1) | KR970007850B1 (ja) |
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|---|---|---|---|---|
| JP2684975B2 (ja) * | 1993-12-03 | 1997-12-03 | 日本電気株式会社 | ボトムゲート型薄膜ｍｏｓトランジスタおよびその製造方法 |
| JPH08181225A (ja) * | 1994-10-28 | 1996-07-12 | Nkk Corp | 半導体記憶装置 |
| JP2689923B2 (ja) * | 1994-11-11 | 1997-12-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5904515A (en) * | 1995-01-27 | 1999-05-18 | Goldstar Electron Co., Ltd. | Method for fabricating a thin film transistor with the source, drain and channel in a groove in a divided gate |
| US5545584A (en) * | 1995-07-03 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Unified contact plug process for static random access memory (SRAM) having thin film transistors |
| JP2950232B2 (ja) * | 1996-03-29 | 1999-09-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPH1012726A (ja) * | 1996-06-20 | 1998-01-16 | Nec Corp | 半導体装置及びその製造方法 |
| US5686335A (en) * | 1996-07-22 | 1997-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel |
| US5870330A (en) * | 1996-12-27 | 1999-02-09 | Stmicroelectronics, Inc. | Method of making and structure of SRAM storage cell with N channel thin film transistor load devices |
| US6180530B1 (en) | 1998-04-01 | 2001-01-30 | Taiwan Semiconductor Manufacturing Company | Self-aligned contact structure |
| US6775361B1 (en) | 1998-05-01 | 2004-08-10 | Canon Kabushiki Kaisha | Recording/playback apparatus with telephone and its control method, video camera with telephone and its control method, image communication apparatus, and storage medium |
| JP2000003966A (ja) * | 1998-06-15 | 2000-01-07 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2002176112A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US6645796B2 (en) * | 2001-11-21 | 2003-11-11 | International Business Machines Corporation | Method and semiconductor structure for implementing reach through buried interconnect for silicon-on-insulator (SOI) devices |
| US7183611B2 (en) * | 2003-06-03 | 2007-02-27 | Micron Technology, Inc. | SRAM constructions, and electronic systems comprising SRAM constructions |
| KR100519801B1 (ko) * | 2004-04-26 | 2005-10-10 | 삼성전자주식회사 | 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들 |
| JP4868934B2 (ja) * | 2006-05-11 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272880A (en) * | 1979-04-20 | 1981-06-16 | Intel Corporation | MOS/SOS Process |
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